[go: up one dir, main page]

DE102007024355B4 - Verfahren zum Herstellen einer Schutzstruktur - Google Patents

Verfahren zum Herstellen einer Schutzstruktur Download PDF

Info

Publication number
DE102007024355B4
DE102007024355B4 DE102007024355A DE102007024355A DE102007024355B4 DE 102007024355 B4 DE102007024355 B4 DE 102007024355B4 DE 102007024355 A DE102007024355 A DE 102007024355A DE 102007024355 A DE102007024355 A DE 102007024355A DE 102007024355 B4 DE102007024355 B4 DE 102007024355B4
Authority
DE
Germany
Prior art keywords
layer
region
dopant
conductivity type
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102007024355A
Other languages
English (en)
Other versions
DE102007024355A1 (de
Inventor
Carsten Ahrens
Andre Schmenn
Damian Sojka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to DE102007024355A priority Critical patent/DE102007024355B4/de
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to US12/120,401 priority patent/US7888232B2/en
Priority to CN2008101088279A priority patent/CN101312157B/zh
Publication of DE102007024355A1 publication Critical patent/DE102007024355A1/de
Priority to US12/958,929 priority patent/US8263481B2/en
Application granted granted Critical
Publication of DE102007024355B4 publication Critical patent/DE102007024355B4/de
Priority to US13/566,039 priority patent/US8531011B2/en
Priority to US14/011,885 priority patent/US8766415B2/en
Priority to US14/260,301 priority patent/US8951879B2/en
Priority to US14/566,751 priority patent/US9177950B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/041—Manufacture or treatment of multilayer diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/50—PIN diodes 
    • H10P30/20—
    • H10P32/00—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/548—Amorphous silicon PV cells

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zur Herstellung einer Schutzstruktur (100, 200), wobei das Verfahren folgende Merkmale aufweist:
– Bereitstellen eines Halbleitersubstrats (110) mit einer Dotierung von einem ersten Leitfähigkeitstyp,
– Aufbringen einer Halbleiterschicht (120) mit einer Dotierung von einem zweiten Leitfähigkeitstyp an einer Oberfläche des Halbleitersubstrats (110),
– Ausbilden einer vergrabenen Schicht (140) mit einer Dotierung von einem zweiten Leitfähigkeitstyp in einem ersten Bereich (150) der Halbleiterschicht (120), wobei die vergrabene Schicht (140) am Übergang (170) von der Halbleiterschicht (120) zum Halbleitersubstrat (110) erzeugt wird,
– Ausbilden eines ersten Dotierstoffgebiets (180) mit einer Dotierung von einem ersten Leitfähigkeitstyp in dem ersten Bereich (150) der Halbleiterschicht (120) über der vergrabenen Schicht (140),
– Ausbilden eines zweiten Dotierstoffgebiets (190) mit einer Dotierung von einem zweiten Leitfähigkeitstyp in einem zweiten Bereich (160) der Halbleiterschicht (120),
– Ausbilden einer elektrischen Isolierung (125) zwischen dem ersten Bereich (150) und dem zweiten Bereich...

Description

  • Ausführungsbeispiele der Erfindung beziehen sich auf ein Verfahren zum Herstellen einer Schutzstruktur.
  • Elektrostatische Entladungen (electrostatic discharge, ESD) können Halbleiterbauelemente schwer beschädigen. Daher sind heute in den meisten Halbleiterbauelementen ESD-Schutzkonzepte realisiert. Die in dem Chip integrierten ESD-Schutzkomponenten definieren einen Strompfad, über den der ESD-Strom fließen kann, ohne eine Schädigung zu verursachen.
  • Insbesondere bei Hochgeschwindigkeits-Datenübertragungsleitungen besteht die Anforderung einen ESD Schutz bis 15 kV zu gewährleisten, ohne dass die Signalform zu stark verzerrt wird. Dafür muss das Schutzelement eine besonders niedrige Kapazität aufweisen.
  • Eine ESD-Schutzstruktur ist z. B. aus der EP 0635886 B1 bekannt. Nachteilig an dieser Struktur ist die aufwendige und ungenaue Herstellbarkeit auf Grund der hohen Substratdicke für die Diodenanordnung. Die Dotierstoffdiffusion durch die komplette Substratdicke hindurch führt zu Ungenauigkeiten und hohem Platzbedarf wegen der ebenfalls stattfindenden lateralen Ausdiffusion. Die hohe Substratdicke bewirkt einen hohen Widerstand, was sich negativ auf die Leistungsfähigkeit der Schutzstruktur auswirkt.
  • Eine weitere ESD Schutzstruktur ist in der US 2005/0199981 A1 beschrieben.
  • In der US 6191466 B1 ist eine Diode in einer integrierten Schaltungsanordnung beschrieben, bei der ein Stromfluss über das gemeinsame Substrat zu anderen integrierten Bauelementen verhindert wird.
  • Aufgabe der vorliegenden Erfindung ist es, ein kostengünstiges Verfahren zum Herstellen einer Schutzstruktur mit hoher Leistungsfähigkeit anzugeben.
  • Ausführungsformen der Erfindung beziehen sich im Allgemeinen auf ein Verfahren zum Herstellen einer Schutzstruktur, bei dem ein Halbleitersubstrat mit einer Dotierung von einem ersten Leitfähigkeitstyp bereitgestellt wird, eine Halbleiterschicht mit einer Dotierung von einem zweiten Leitfähigkeitstyp an einer Oberfläche des Halbleitersubstrats aufgebracht wird, eine vergrabene Schicht mit einer Dotierung von einem zweiten Leitfähigkeitstyp in einem ersten Bereich der Halbleiterschicht ausgebildet wird, wobei die vergrabene Schicht am Übergang von der Halbleiterschicht zum Halbleitersubstrat erzeugt wird, ein erstes Dotierstoffgebiet mit einer Dotierung von einem ersten Leitfähigkeitstyp in dem ersten Bereich der Halbleiterschicht über der vergrabenen Schicht ausgebildet wird, ein zweites Dotierstoffgebiet mit einer Dotierung von einem zweiten Leitfähigkeitstyp in einem zweiten Bereich der Halbleiterschicht ausgebildet wird, eine elektrische Isolierung zwischen dem ersten Bereich und dem zweiten Bereich der Halbleiterschicht ausgebildet wird, wobei die elektrische Isolierung von der Oberfläche der Halbleiterschicht bis mindestens zum Halbleitersubstrat ausgebildet wird und eine gemeinsame Anschlussvorrichtung für das erste Dotierstoffgebiet und das zweite Dotierstoffgebiet ausgebildet wird.
  • Durch das Ausbilden einer angepassten Halbleiterschicht kann die Dicke dieser Halbleiterschicht auf das Notwendigste beschränkt werden. Eine geringe Halbleiterschichtdicke erlaubt aber eine Verringerung der Strukturbreiten und -längen, insbesondere durch kürzere Prozesszeiten wie z. B. Ausdiffusionen, was zu Kostenersparnissen führt.
  • Außerdem wird durch eine geringe Halbleiterschichtdicke der Widerstand eines durch die Schutzstruktur fließenden Stroms gesenkt, was eine geringe Klemmspannung bedeutet und somit die Leistungsfähigkeit der Schutzstruktur verbessert.
  • Im Speziellen beziehen sich Ausführungsformen der Erfindung auf ein Verfahren zum Herstellen einer Schutzstruktur, bei dem ein Halbleitergrundsubstrat mit einer Dotierung von einem ersten Leitfähigkeitstyp bereitgestellt wird, eine erste Epitaxieschicht auf dem Halbleitergrundsubstrat erzeugt wird, ein Dotierstoff vom zweiten Leitfähigkeitstyp in einem begrenzten Implantationsbereich der ersten Epitaxieschicht implantiert wird, eine zweite Epitaxieschicht mit einer Dotierung von einem zweiten Leitfähigkeitstyp auf der ersten Epitaxieschicht aufgebracht wird, Isolationsgebiete in der zweiten Epitaxieschicht ausgebildet werden, so dass die zweite Epitaxieschicht in einen ersten Bereich und einen zweiten Bereich unterteilt wird, ein erstes Dotierstoffgebiet mit einer Dotierung von einem ersten Leitfähigkeitstyp in dem ersten Bereich über dem Implantationsbereich erzeugt wird, ein zweites Dotierstoffgebiet mit einer Dotierung von einem zweiten Leitfähigkeitstyp in dem zweiten Bereich erzeugt wird, der Dotierstoff aus dem Implantationsbereich zur Ausbildung einer vergrabenen Schicht am Übergang zwischen erster Epitaxieschicht und dem ersten Bereich der zweiten Epitaxieschicht ausdiffundiert wird.
  • Durch die erste Epitaxieschicht, insbesondere durch deren Dicke, kann der Übergang zwischen erstem und zweitem Leitfähigkeitstyp in der ersten Epitaxieschicht, speziell im Hinblick auf die Durchbruchspannung des PN-Übergangs, den Bedürfnissen angepasst werden.
  • Die Dicke der zweiten Epitaxieschicht bestimmt wiederum die Kosten und die Leistungsfähigkeit der Schutzstruktur, was durch entsprechende Anpassung der zweiten Epitaxieschicht zu Verbesserungen führen kann.
  • Kurze Beschreibung der Figuren:
  • Ausführungsbeispiele der Erfindung werden nachfolgend, Bezug nehmend auf die beiliegenden Figuren, näher erläutert. Die Erfindung ist jedoch nicht auf die konkret beschriebenen Ausführungsformen beschränkt, sondern kann in geeigneter Weise modifiziert und abgewandelt werden. Es liegt im Rahmen der Erfindung, einzelne Merkmale und Merkmalskombinationen einer Ausführungsform mit Merkmalen und Merkmalskombinationen einer anderen Ausführungsform geeignet zu kombinieren, um zu weiteren erfindungsgemäßen Ausführungsformen zu gelangen.
  • Es zeigen:
  • 1 eine schematische Querschnittsansicht einer Schutzstruktur
  • 2 eine schematische Querschnittsansicht einer weiteren Ausführungsform der Schutzstruktur
  • Bevor im Folgenden die Ausführungsbeispiele der vorliegenden Erfindung an Hand der Figuren näher erläutert werden, wird darauf hingewiesen, dass gleiche Element in den Figuren mit gleichen oder ähnlichen Bezugszeichen versehen sind und dass eine wiederholte Beschreibung dieser Elemente weggelassen wird.
  • In 1 ist eine erste Ausführungsform einer nach dem erfindungsgemäßen Verfahren hergestellten Schutzstruktur 100 dargestellt. Auf einer Oberfläche eines bereitgestellten Halbleitersubstrats 110, das eine Dotierung von einem ersten Leitfähigkeitstyp aufweist, ist eine Halbleiterschicht 120 aufgebracht. Die Halbleiterschicht 120 weist eine Dotierung von einem zweiten Leitfähigkeitstyp auf. Die Dotierstoffkonzentration der Halbleiterschicht 120 wird möglichst gering gehalten, um eine möglichst geringe kapazitive Störwirkung der Schutzstruktur zu erreichen. Die Dotierstoffkonzentration der Halbleiterschicht sollte daher nicht über 1·1015 cm–3 liegen. Die Halbleiterschicht 120 wird beispielsweise epitaktisch erzeugt. Insbesondere wird die Halbleiterschicht 120 mit einer Dicke d1 von 2 μm ≤ d1 ≤ 20 μm erzeugt.
  • Das Halbleitersubstrat 110 weist eine Dotierstoffkonzentration von mindestens 1 × 1018 cm–3 auf, während die Halbleiterschicht 120 mit einer niedrigeren Dotierstoffkonzentration als das Halbleitersubstrat 110 erzeugt wird.
  • In einem ersten Bereich 150 der Halbleiterschicht 120 wird eine vergrabene Schicht 140 mit einer Dotierung von einem zweiten Leitfähigkeitstyp ausgebildet. Die vergrabene Schicht 140 wird am Übergang 170 zwischen der Halbleiterschicht 120 und dem Halbleitersubstrat 110 erzeugt. Dies geschieht beispielsweise durch Implantation eines Dotierstoffs an der Oberfläche des Halbleitersubstrats 110 und einer nachfolgenden Ausdiffusion des Dotierstoffs in die Halbleiterschicht 120 hinein.
  • Alternativ kann der Dotierstoff auch in Form einer abgeschiedenen Schicht auf dem Halbleitersubstrat 120 bereitgestellt werden.
  • Die Dotierstoffbereitstellung für die vergrabene Schicht 140 erfolgt in der Regel bevor die Halbleiterschicht 120 auf dem Halbleitersubstrat 110 erzeugt wird. Dabei wird die vergrabene Schicht 140 mit einer höheren Dotierstoffkonzentration als die Halbleiterschicht 120 ausgebildet.
  • Das Ausheilen der Dotierstoffe zur Ausbildung der vergrabenen Schicht erfolgt über einen Zeitraum 1 ≤ t ≤ 30 Minuten bei einer Temperatur T von 1000°C ≤ T ≤ 1200°C, insbesondere 5 Minuten bei 1150°C.
  • Als Dotierstoff für die vergrabene Schicht 140 kommen Bor als P-Dotierstoff und As, P als N-Dotierstoff in Frage.
  • Die vergrabene Schicht 140 mit einem Dotierstoff von einem zweiten Leitfähigkeitstyp bildet zusammen mit dem Halbleitersubstrat 110 ein PN-Übergang, d. h. eine Diode, insbesondere eine TVS-(Transient Voltage-Suppressor) Diode aus.
  • Oberhalb der vergrabenen Schicht 140 wird ein erstes Dotierstoffgebiet 180 mit einer Dotierung von einem ersten Leitfähigkeitstyp in dem ersten Bereich 150 der Halbleiterschicht 120 ausgebildet. Dazu wird beispielsweise der Dotierstoff in die Halbleiterschicht 120 implantiert und nachfolgend aktiviert und ausdiffundiert. Die Ausdiffusion erfolgt über einen Zeitraum t2 von ungefähr 10 Sekunden bei 950°C, um ein möglichst schmales erstes Diffusionsgebiet 180 zu erhalten.
  • Zwischen dem ersten Dotierstoffgebiet 180 und der vergrabenen Schicht 140 verbleibt ein Teil der Halbleiterschicht 120. Die Schichtfolge aus erstem Dotierstoffgebiet 180 mit einer Dotierung von einem ersten Leitfähigkeitstyp, Halbleiterschicht 120 mit einer sehr niedrigen Dotierung von einem zweiten Leitfähigkeitstyp und vergrabener Schicht 140 mit einer Dotierung von einem zweiten Leitfähigkeitstyp bildet eine PIN- oder NIP-Diode aus. Die vergrabene Schicht 140 wird also zu einem als Teil der PIN/NIP-Diode verwendet zum anderen als Teil der TSV-Diode. PIN/NIP-Diode und TSV sind dabei in Reihe geschaltet.
  • In einem zweiten Bereich 160 der Halbleiterschicht 120 wird ein zweites Dotierstoffgebiet 190 mit einer Dotierung vom zweiten Leitfähigkeitstyp ausgebildet. Die Ausbildung kann ebenfalls durch Implantation eines Dotierstoffs und nachfolgender Aktivierung und Ausdiffusion des Dotierstoffs erfolgen. Die Ausdiffusionszeit wird wiederum so eingestellt, dass ein möglichst schmales zweites Dotierstoffgebiet 190 entsteht. Somit wird Zeit, Platz und dadurch auch Kosten gespart.
  • Das zweite Dotierstoffgebiet 190 wird genauso wie das erste Dotierstoffgebiet 180 an der oberflächennahen Seite der Halbleiterschicht 120 erzeugt. Zwischen zweitem Dotierstoffgebiet 190 und Halbleitersubstrat 110 verbleibt somit auch ein Teil der Halbleiterschicht 120. Dadurch wird durch die Schichtfolge zweites Dotierstoffgebiet 190 mit einer Dotierung vom zweiten Leitfähigkeitstyp, Halbleiterschicht 120 mit einer sehr niedrigen Dotierung eines zweiten Leitfähigkeitstyp und Halbleitersubstrat 110 mit einer Dotierung vom ersten Leitfähigkeitstyp eine PIN- oder NIP-Diode ausgebildet.
  • Der erste Bereich 150 und der zweite Bereich 160 sind in der Halbleiterschicht 120 nebeneinander angeordnet. Somit liegt die in Reihe geschaltete Diodenanordnung in dem ersten Bereich 150 parallel zu der PIN/NIP-Diode in dem zweiten Bereich. Die PIN/NIP-Diode in dem ersten Bereich 150 ist in entgegengesetzter Richtung als die NIP/PIN-Diode im zweiten Bereich 160 gepolt.
  • In der Halbleiterschicht 120 werden elektrische Isolationsstrukturen 125 ausgebildet, die den ersten Bereich 150 und den zweiten Bereich 160 lateral begrenzen und voneinander trennen. Die elektrische Isolierung 125 wird dabei so tief ausgebildet, dass sie sich von der Oberfläche der Halbleiterschicht 120 bis mindestens zum Halbleitersubstrat 110 durch die Halbleiterschicht 120 hindurch erstreckt. Je geringer die Schichtdicke d1 der Halbleitschicht 120 gewählt wird, umso schneller und Platz sparender kann die elektrische Isolierung 125 erzeugt werden.
  • Beispielsweise wird die elektrische Isolierung 125 durch Implantation und Ausdiffusion eines Dotierstoffs von einem ersten Leitfähigkeitstyp erzeugt. Da die Ausdiffusion durch die gesamte Halbleiterschicht 120 hindurch erfolgen soll, sind bei einer großen Halbleiterschichtdicke d1 lange Diffusionszeiten notwendig. Dabei wird der Dotierstoff auch lateral ausdiffundieren, was zu einer wesentlichen Verbreiterung der Strukturen führt und somit der Platzbedarf steigt. Lange Herstellzeiten und großer Platzbedarf sind aber entscheidende Faktoren für höhere Kosten. Die Schichtdicke d1 der Halbleiterschicht sollte deshalb so gering wie möglich gehalten werden. Anderseits wird durch eine geringe Schichtdicke die parasitäre Kapazität der PIN/NIP-Dioden erhöht, was zu höheren Störeinflüssen wie z. B. Verzerrungen von Signalen in der Anwendung der Schutzstruktur führt. Somit muss die Dicke d1 der Halbleiterschicht so gewählt werden, dass ein Kompromiss zwischen Kapazität und Herstellkosten erreicht wird. Derzeit liegt dieser Kompromiss bei einer Schichtdicke d1 ≈ 8 μm. Für die Ausdiffusion des Dotierstoffs durch die Halbleiterschicht 120 hindurch sind dafür Diffusionszeiten von 60 Minuten bei einer Diffusionstemperatur von 1150°C erforderlich.
  • Alternativ kann die elektrische Isolation 125 auch durch Erzeugen eines Grabens durch die Halbleiterschicht 120 hindurch erzeugt werden. Dieser Graben kann insbesondere auch noch mit elektrisch isolierendem Material zumindest teilweise verfüllt werden. Auch hier wird die Dimension des Grabens von der Schichtdicke d1 der Halbleiterschicht 120 beeinflusst. Um einen tiefen Graben zu erzeugen, muss die Breite des Grabens erhöht werden. Somit wirkt sich eine dicke Halbleiterschicht auch auf die Breite des Grabens aus, was zu einem höheren Platzbedarf für die Isolierung führt und somit ebenfalls die Kosten erhöht.
  • Für das erste Dotierstoffgebiet 180 und das zweite Dotierstoffgebiet 190 wird eine gemeinsame Anschlussvorrichtung 135 ausgebildet. Dies erfolgt beispielsweise durch Erzeugung einer Isolationsschicht 145, wie zum Beispiel einer Oxidschicht, auf der Halbleiterschicht 120. In dieser Isolationsschicht 145 werden Öffnungen über dem ersten Dotierstoffgebiet 180 und über dem zweiten Dotierstoffgebiet 190 ausgebildet. Auf der Isolationsschicht 145 und in den Öffnungen wird dann die elektrisch leitfähige Anschlussstruktur 135, wie zum Beispiel eine Metallschicht oder eine Polysiliziumschicht, erzeugt. Die Anschlussvorrichtung 145 kontaktiert somit das erste Dotierstoffgebiet 180 und das zweite Dotierstoffgebiet 190.
  • In 1 ist ein Schaltkreis skizziert, um die Funktionsweise der Schutzstruktur zu verdeutlichen. Liegt an dem Eingangsknoten I/O zum Beispiel eine negative Spannung an, so wird der Strom über die PIN-Diode des zweiten Bereichs 160 zur Masse GND abfließen. Liegt an dem I/O dagegen eine positive Spannung an, so ist die PIN-Diode des zweiten Bereichs 160 in Sperrrichtung gepolt und der Strom wird durch die in Vorwärtsrichtung gepolte PIN-Diode im ersten Bereich 150 geleitet. Ein Strom wird aber nur dann fließen, wenn die Spannung der zunächst gesperrten TVS-Diode über die Schwellenspannung kommt. Sobald diese Spannung überschritten wird, beginnt die TVS-Diode zu leiten und der Strom kann über den ersten Bereich 180 zum Masseanschluss GND an der Rückseite des Halbleitersubstrats 110 abfließen. Somit ist die Schaltung in der die Schutzstruktur 100 integriert ist, vor Überspannungen, die größer als die Schwellenspannung der TVS-Diode sind geschützt.
  • 2 zeigt eine weitere Ausführungsform einer erfindungsgemäßen Schutzstruktur.
  • Die Schutzstruktur 200 weist Weiterbildungen der Schutzstruktur 100 aus 1 auf. So ist zum Beispiel das Halbleitersubstrat 110 aus einem Halbleitergrundsubstrat 210 und einer darauf erzeugten intrinsischen Schicht 220 zusammengesetzt.
  • Die intrinsische Schicht 220 wird beispielsweise epitaktisch erzeugt und weist keine oder nur eine sehr geringe Dotierung eines beliebigen Leitungstyps auf.
  • Das Halbleitergrundsubstrat 210 weist dagegen eine sehr hohe Dotierung mit einem Dotierstoff von einem ersten Leitfähigkeitstyp auf. Nachfolgende Temperaturschritte lassen die Dotierung aus dem Halbleitergrundsubstrat 210 in die intrinsische Schicht 220 ausdiffundieren.
  • Die intrinsische Schicht 220 wirkt dabei als Pufferschicht für die Ausdiffusion aus dem Halbleitergrundsubstrat 210. Je dicker die intrinsische Schicht 220, desto weiter diffundiert der Dotierstoff aus dem Halbleitergrundsubstrat 210 zum pn-Übergang aus. Dadurch findet der Übergang bei niedrigeren, flacheren Dotierprofilen statt, was zu einer Erhöhung der Durchbruchsspannung führt. Durch die Dicke der intrinsischen Schicht 220 kann somit die Durchbruchspannung der TVS-Diode eingestellt werden.
  • Außerdem wird in der Schutzstruktur 200 als Weiterbildung der Schutzstruktur 100 die elektrische Isolierung in einem zweigeteilten Prozess hergestellt. Dabei wird zunächst ein Dotierstoff in das Halbleitersubstrat 110 implantiert. Nach Erzeugen der Halbleiterschicht 120 wird nochmals Dotierstoff, aber nun in die Halbleiterschicht 120, implantiert. Nachfolgend wird der Dotierstoff ausdiffundiert, was zur Ausbildung von zwei übereinander liegenden Dotierstoffbereichen 125' und 125'' führt, die gemeinsam die elektrische Isolierung 125 erzeugen. Dadurch können beispielsweise tiefere elektrische Isolierung 125 bis in das Halbleitersubstrat 110 erzeugt werden.
  • Eine weitere Weiterbildung des erfindungsgemäßen Verfahrens ist, dass mindestens ein Verbindungsgebiet 230 zwischen der Anschlussvorrichtung 135 und der vergrabenen Schicht 140 ausgebildet wird. Somit kann die vergrabene Schicht zum Beispiel mit einer Vorspannung belegt werden. Das Verbindungsgebiet 230 wird dazu beispielsweise mit einem Dotierstoff von einem zweiten Leitfähigkeitstyp und mit einer Dotierstoffkonzentration kv > 1 × 1017 cm–3 ausgebildet. Das Verbindungsgebiet kann außerdem in zweigeteilter Form mit zwei übereinander liegenden Gebieten 230' und 230'' ausgebildet werden.
  • Außerdem weist die Schutzstruktur 200 gegenüber der Schutzstruktur 100 die Weiterbildung auf, dass an der Rückseite des Halbleitersubstrats 110 eine metallische Schicht 240 erzeugt wird, die als Substratanschluß verwendet werden kann.
  • Der Substratanschluß kann aber auch über die elektrische Isolation 125 (p-Sinker) an die Oberfläche geführt werden, wodurch zum Beispiel auch ein WLP-Package möglich wird.
  • All die Weiterbildungen in der Schutzstruktur 200 können einzeln oder in Kombination gemacht werden, was jeweils zu weiteren Ausführungsformen der Erfindung führt.
  • 2 zeigt, wie bereits zu 1 erläutert, noch einmal die Schaltskizze mit den die Schutzstruktur ausbildenden Dioden.
  • Bezugszeichenliste
    • 100
    Schutzstruktur
    110
    Halbleitersubstrat
    120
    Halbleiterschicht
    125
    elektrische Isolierung
    135
    Anschlussvorrichtung
    140
    Vergrabene Schicht
    145
    Isolationsschicht
    150
    erster Bereich
    160
    zweiter Bereich
    170
    Übergang Halbleiterschicht-Halbleitersubstrat
    180
    erstes Dotierstoffgebiet
    190
    zweites Dotierstoffgebiet
    200
    Schutzstruktur
    210
    Halbleitergrundsubstrat
    220
    intrinsischen Schicht
    230
    Verbindungsgebiet
    240
    Metallschicht

Claims (17)

  1. Verfahren zur Herstellung einer Schutzstruktur (100, 200), wobei das Verfahren folgende Merkmale aufweist: – Bereitstellen eines Halbleitersubstrats (110) mit einer Dotierung von einem ersten Leitfähigkeitstyp, – Aufbringen einer Halbleiterschicht (120) mit einer Dotierung von einem zweiten Leitfähigkeitstyp an einer Oberfläche des Halbleitersubstrats (110), – Ausbilden einer vergrabenen Schicht (140) mit einer Dotierung von einem zweiten Leitfähigkeitstyp in einem ersten Bereich (150) der Halbleiterschicht (120), wobei die vergrabene Schicht (140) am Übergang (170) von der Halbleiterschicht (120) zum Halbleitersubstrat (110) erzeugt wird, – Ausbilden eines ersten Dotierstoffgebiets (180) mit einer Dotierung von einem ersten Leitfähigkeitstyp in dem ersten Bereich (150) der Halbleiterschicht (120) über der vergrabenen Schicht (140), – Ausbilden eines zweiten Dotierstoffgebiets (190) mit einer Dotierung von einem zweiten Leitfähigkeitstyp in einem zweiten Bereich (160) der Halbleiterschicht (120), – Ausbilden einer elektrischen Isolierung (125) zwischen dem ersten Bereich (150) und dem zweiten Bereich (160) der Halbleiterschicht (120), wobei die elektrische Isolation (125) von der Oberfläche der Halbleiterschicht (120) bis mindestens zum Halbleitersubstrat (110) ausgebildet wird, und – Ausbilden einer gemeinsamen Anschlussvorrichtung (135) für das erste Dotierstoffgebiet (180) und das zweite Dotierstoffgebiet (190).
  2. Verfahren nach Anspruch 1, bei dem die Halbleiterschicht (120) epitaktisch erzeugt wird.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die Halbleiterschicht (120) mit einer Dicke d1 2 μm ≤ d1 ≤ 20 μm erzeugt wird.
  4. Verfahren nach einem der vorher genannten Ansprüche, bei dem die Halbleiterschicht (120) mit einer Dotierstoffkonzentration k ≤ 1 × 1015 cm–3 erzeugt wird.
  5. Verfahren nach einem der vorher genannten Ansprüche, bei dem die Halbleiterschicht (120) mit einer niedrigeren Dotierstoffkonzentration als das Halbleitersubstrat (110) erzeugt wird.
  6. Verfahren nach einem der vorher genannten Ansprüche, bei dem das Halbleitersubstrat (110) mit einer intrinsischen Schicht (220) an der Oberfläche bereitgestellt wird.
  7. Verfahren nach Anspruch 6, bei dem die intrinsische Schicht (220) eine Dicke d2 mit 0 ≤ d2 ≤ 8 μm aufweist.
  8. Verfahren nach einem der vorher genannten Ansprüche, bei dem die vergrabene Schicht (140) mit einer höheren Dotierstoffkonzentration ausgebildet wird als die Halbleiterschicht (120).
  9. Verfahren nach einem der vorher genannten Ansprüche, bei dem die vergrabene Schicht (140) durch Ausdiffusion eines hochdotierten Dotierstoffgebiets erzeugt wird.
  10. Verfahren nach Anspruch 9, bei dem das hochdotierte Dotierstoffgebiet an der Oberfläche des Halbleitersubstrats (110) implantiert wird.
  11. Verfahren nach Anspruch 9, bei dem das hochdotierte Dotierstoffgebiet auf der Oberfläche des Halbleitersubstrats (110) abgeschieden wird.
  12. Verfahren nach einem der vorher genannten Ansprüche, bei dem die elektrische Isolierung (125) durch Ausdiffusion eines Dotierstoffs vom ersten Leitfähigkeitstyp erzeugt wird.
  13. Verfahren nach einem der vorher genannten Ansprüche 1 bis 11, bei dem die elektrische Isolierung (125) durch Ausbilden eines Grabens erzeugt wird.
  14. Verfahren nach Anspruch 13, bei dem der Graben zumindest teilweise mit einem elektrisch isolierten Material verfüllt wird.
  15. Verfahren nach einem der vorher genannten Ansprüche, bei dem mindestens ein Verbindungsgebiet (230) zwischen der Anschlussvorrichtung (135) und der vergrabenen Schicht (140) ausgebildet wird.
  16. Verfahren nach Anspruch 15, bei dem das Verbindungsgebiet (230) mit einem Dotierstoff von einem zweiten Leitfähigkeitstyp und mit einer Dotierstoffkonzentration kv > 1 × 1017 cm–3 ausgebildet wird.
  17. Verfahren zum Herstellen einer Schutzstruktur (100, 200), wobei das Verfahren folgende Merkmale aufweist: – Bereitstellen eines Halbleitergrundsubstrats (210) mit einer Dotierung von einem ersten Leitfähigkeitstyp, – Erzeugen einer ersten Epitaxieschicht (220) auf dem Halbleitergrundsubstrat (210), – Implantation eines Dotierstoffs vom zweiten Leitfähigkeitstyp in einem begrenzten Implantationsbereich der ersten Epitaxieschicht (220), – Aufbringen einer zweiten Epitaxieschicht (120) mit Dotierung von einem zweiten Leitfähigkeitstyp auf der ersten Epitaxieschicht (220), – Ausbilden von Isolationsgebieten (125) in der zweiten Epitaxieschicht (120), so dass die zweite Epitaxieschicht (120) in einen ersten Bereich (150) und in einen zweiten Bereich (160) unterteilt wird, – Erzeugen eines ersten Dotierstoffgebiets (180) mit einer Dotierung von einem ersten Leitfähigkeitstyp in dem ersten Bereich (150) über dem Implantationsbereich, – Erzeugen eines zweiten Dotierstoffgebiets (190) mit einer Dotierung von einem zweiten Leitfähigkeitstyp in dem zweiten Bereich (160), – Ausdiffusion des Dotierstoffs aus dem Implantationsbereich zur Ausbildung einer vergrabenen Schicht (140) am Übergang (170) zwischen erster Epitaxieschicht (220) und dem ersten Bereich (150) der zweiten Epitaxieschicht (120).
DE102007024355A 2007-05-24 2007-05-24 Verfahren zum Herstellen einer Schutzstruktur Active DE102007024355B4 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE102007024355A DE102007024355B4 (de) 2007-05-24 2007-05-24 Verfahren zum Herstellen einer Schutzstruktur
US12/120,401 US7888232B2 (en) 2007-05-24 2008-05-14 Method for producing a protective structure
CN2008101088279A CN101312157B (zh) 2007-05-24 2008-05-26 用来制造保护结构的方法
US12/958,929 US8263481B2 (en) 2007-05-24 2011-04-12 Method for producing a protective structure
US13/566,039 US8531011B2 (en) 2007-05-24 2012-08-03 Protective structure having a semiconductor substrate
US14/011,885 US8766415B2 (en) 2007-05-24 2013-08-28 Protective structure
US14/260,301 US8951879B2 (en) 2007-05-24 2014-04-24 Method for producing a protective structure
US14/566,751 US9177950B2 (en) 2007-05-24 2014-12-11 Protective structure and method for producing a protective structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102007024355A DE102007024355B4 (de) 2007-05-24 2007-05-24 Verfahren zum Herstellen einer Schutzstruktur

Publications (2)

Publication Number Publication Date
DE102007024355A1 DE102007024355A1 (de) 2008-11-27
DE102007024355B4 true DE102007024355B4 (de) 2011-04-21

Family

ID=39877146

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007024355A Active DE102007024355B4 (de) 2007-05-24 2007-05-24 Verfahren zum Herstellen einer Schutzstruktur

Country Status (3)

Country Link
US (6) US7888232B2 (de)
CN (1) CN101312157B (de)
DE (1) DE102007024355B4 (de)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981425B2 (en) * 2013-04-24 2015-03-17 Alpha And Omega Semiconductor Incorporated Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
CN101714759A (zh) * 2009-11-11 2010-05-26 上海长园维安微电子有限公司 低电容双向esd保护器件及其制备方法
US8785971B2 (en) 2011-11-23 2014-07-22 Amazing Microelectronic Corp. Transient voltage suppressor without leakage current
US20150221630A1 (en) * 2014-01-31 2015-08-06 Bourns, Inc. Integration of an auxiliary device with a clamping device in a transient voltage suppressor
US9853119B2 (en) * 2014-01-31 2017-12-26 Bourns, Inc. Integration of an auxiliary device with a clamping device in a transient voltage suppressor
KR101592232B1 (ko) 2014-02-17 2016-02-05 주식회사 시지트로닉스 저정전용량 tvs 제조방법 및 그 방법으로 제조된 tvs 소자
KR101570217B1 (ko) 2014-07-09 2015-11-18 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
US9601920B2 (en) 2014-07-10 2017-03-21 Infineon Technologies Ag Transient voltage protection circuits and devices
JP6266485B2 (ja) * 2014-09-26 2018-01-24 株式会社東芝 半導体装置
KR102076374B1 (ko) * 2014-11-18 2020-03-03 매그나칩 반도체 유한회사 Ｅｓｄ 장치 및 그 제조 방법
CN104465723B (zh) * 2014-12-30 2017-12-19 北京燕东微电子有限公司 一种低电容瞬态电压抑制器件及其制作方法
KR101657160B1 (ko) * 2015-01-12 2016-09-20 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
KR101731587B1 (ko) 2015-12-24 2017-05-02 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
KR101779588B1 (ko) 2016-02-02 2017-09-18 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
FR3054373A1 (fr) * 2016-07-20 2018-01-26 St Microelectronics Tours Sas Dispositif de protection contre des surtensions
CN106558543B (zh) * 2016-08-11 2023-09-01 南京矽力微电子技术有限公司 静电释放保护器件的半导体结构以及制造方法
FR3063573B1 (fr) * 2017-03-01 2019-05-03 Stmicroelectronics (Rousset) Sas Dispositif fusible integre
US20190157263A1 (en) * 2017-11-20 2019-05-23 Littelfuse, Inc. Asymmetric transient voltage suppressor device and methods for formation
TWI643335B (zh) 2017-12-29 2018-12-01 新唐科技股份有限公司 半導體裝置及其製造方法
CN108417534B (zh) * 2018-03-27 2020-09-04 南京恒众信息科技有限公司 一种功率元件的保护器件及其制作方法
US10903204B2 (en) * 2018-07-24 2021-01-26 Amazing Microelectronic Corp. Lateral transient voltage suppressor device
US10930637B2 (en) 2018-09-06 2021-02-23 Amazing Microelectronic Corp. Transient voltage suppressor
FR3106237B1 (fr) * 2020-01-09 2022-01-21 St Microelectronics Tours Sas Protection ESD
US20230080466A1 (en) * 2021-09-13 2023-03-16 Infineon Technologies Ag Unidirectional ESD Protection with Lateral and Vertical Device
EP4231352B1 (de) * 2022-02-17 2025-10-08 Infineon Technologies Austria AG Halbleitervorrichtung mit einer substratschicht mit schwebendem basisbereich und gate-treiberschaltung
US12218084B2 (en) 2022-03-23 2025-02-04 Infineon Technologies Ag Overvoltage protection device with trench contact
CN115207087B (zh) * 2022-07-06 2025-12-16 工业和信息化部电子第五研究所华东分所 一种tvs器件及其制作方法
FR3137998B1 (fr) * 2022-07-18 2024-11-08 St Microelectronics Tours Sas Dispositif électronique de protection ESD
CN118825010A (zh) * 2023-04-21 2024-10-22 扬智科技股份有限公司 静电放电保护装置
CN120568857A (zh) * 2024-02-23 2025-08-29 无锡华润上华科技有限公司 Soi esd保护器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5631493A (en) * 1993-07-21 1997-05-20 Sgs-Thomson Microelectronics S.A. Monolithic component including a protection diode in parallel with a plurality of pairs of series diodes
US6191466B1 (en) * 1999-04-12 2001-02-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device containing a diode
US20050199981A1 (en) * 2004-02-27 2005-09-15 Microsemi Corporation Uni-directional PIN or NIP conducting low capacitance transient voltage suppressors and steering diodes

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54136281A (en) * 1978-04-14 1979-10-23 Toko Inc Semiconductor device and method of fabricating same
US4890146A (en) * 1987-12-16 1989-12-26 Siliconix Incorporated High voltage level shift semiconductor device
US5212400A (en) * 1988-02-18 1993-05-18 International Business Machines Corporation Method of depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby
US5212100A (en) * 1991-12-04 1993-05-18 Texas Instruments Incorporated P-well CMOS process using neutron activated doped N-/N+ silicon substrates
EP0629001B1 (de) * 1993-06-10 1998-07-29 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Monolitisch integrierte Struktur eines vertikalen Bipolar- und eines vertikalen MOSFET-Transistors
DE19507169C1 (de) * 1995-03-01 1996-06-13 Siemens Ag Integrierte Schaltungsanordnung mit mindestens einem IGBT
DE19743240C1 (de) 1997-09-30 1999-04-01 Siemens Ag Integrierte Halbleiterschaltung mit Schutzstruktur zum Schutz vor elektrostatischer Entladung
JP2000223499A (ja) * 1999-01-28 2000-08-11 Mitsumi Electric Co Ltd 静電保護装置
IT1309699B1 (it) * 1999-02-18 2002-01-30 St Microelectronics Srl Dispositivo con transistore bipolare e transistore mosfet integratiin configurazione emitter switching
DE10028008A1 (de) * 2000-06-06 2001-12-13 Bosch Gmbh Robert Schutzvorrichtung gegen elektrostatische Entladungen
DE10202479A1 (de) * 2002-01-23 2003-08-07 Infineon Technologies Ag Integrierte Schaltungsanordnung mit einer Struktur zur Verringerung eines Minoritätsladungsträgerstromes
US7041572B2 (en) * 2002-10-25 2006-05-09 Vanguard International Semiconductor Corporation Fabrication method for a deep trench isolation structure of a high-voltage device
US7026705B2 (en) * 2003-02-28 2006-04-11 Renesas Technology Corp. Semiconductor device with surge protection circuit capable of preventing current leakage
TW200629427A (en) * 2004-11-10 2006-08-16 Gil Asa Transistor structure and method of manufacturing thereof
JP2006186145A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 半導体装置及びその製造方法
US7880223B2 (en) * 2005-02-11 2011-02-01 Alpha & Omega Semiconductor, Ltd. Latch-up free vertical TVS diode array structure using trench isolation
US20060292809A1 (en) * 2005-06-23 2006-12-28 Enicks Darwin G Method for growth and optimization of heterojunction bipolar transistor film stacks by remote injection
US7081662B1 (en) 2005-08-09 2006-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. ESD protection device for high voltage
DE102005063400B4 (de) * 2005-10-17 2013-01-17 Infineon Technologies Ag Halbleiterbauelementanordnung und Verfahren zu deren Herstellung
US8012592B2 (en) * 2005-11-01 2011-09-06 Massachuesetts Institute Of Technology Monolithically integrated semiconductor materials and devices
KR100723137B1 (ko) * 2005-11-24 2007-05-30 삼성전기주식회사 포토다이오드 소자 및 이를 이용한 광센서용 포토다이오드어레이
DE602005019244D1 (de) * 2005-11-25 2010-03-25 St Microelectronics Srl Transistorstruktur mit hoher Eingangsimpedanz und hohem Stromvermögen und zugehöriges Herstellungsverfahren
US20080029782A1 (en) * 2006-08-04 2008-02-07 Texas Instruments, Inc. Integrated ESD protection device
US7619262B2 (en) * 2006-11-16 2009-11-17 Delphi Technologies, Inc. Method and device for electrostatic discharge protection
US7538395B2 (en) 2007-09-21 2009-05-26 Semiconductor Components Industries, L.L.C. Method of forming low capacitance ESD device and structure therefor
US7846789B2 (en) * 2007-10-16 2010-12-07 Texas Instruments Incorporated Isolation trench with rounded corners for BiCMOS process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5631493A (en) * 1993-07-21 1997-05-20 Sgs-Thomson Microelectronics S.A. Monolithic component including a protection diode in parallel with a plurality of pairs of series diodes
EP0635886B1 (de) * 1993-07-21 1999-02-24 STMicroelectronics S.A. Monolitisches Bauelement mit einer Schutzdiode, die mit einer Vielzahl von seriell geschalteten Diodenpaaren parallelgeschaltet ist, und dessen Verwendungen
US6191466B1 (en) * 1999-04-12 2001-02-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device containing a diode
US20050199981A1 (en) * 2004-02-27 2005-09-15 Microsemi Corporation Uni-directional PIN or NIP conducting low capacitance transient voltage suppressors and steering diodes

Also Published As

Publication number Publication date
US20140235039A1 (en) 2014-08-21
US8951879B2 (en) 2015-02-10
DE102007024355A1 (de) 2008-11-27
US7888232B2 (en) 2011-02-15
US20080290462A1 (en) 2008-11-27
US20130341771A1 (en) 2013-12-26
CN101312157A (zh) 2008-11-26
US20110186972A1 (en) 2011-08-04
US8263481B2 (en) 2012-09-11
CN101312157B (zh) 2010-10-13
US9177950B2 (en) 2015-11-03
US20120306060A1 (en) 2012-12-06
US8766415B2 (en) 2014-07-01
US8531011B2 (en) 2013-09-10
US20150137305A1 (en) 2015-05-21

Similar Documents

Publication Publication Date Title
DE102007024355B4 (de) Verfahren zum Herstellen einer Schutzstruktur
DE3889245T2 (de) Integrierter und kontrollierter Leistungs-MOSFET.
DE1944793C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
DE2634500A1 (de) Halbleiteranordnung mit zonen herabgesetzter traegerlebensdauer und verfahren zur herstellung
DE1639254B2 (de) Feldeffekthalbleiteranordnung mit isoliertem gatter und einem schaltungselement zur verhinderung eines durchschlags sowie verfahren zu ihrer herstellung
DE2816271A1 (de) Isolierschicht-feldeffekt-halbleiterelemente, schaltungsanordnungen mit derartigen halbleiterelementen und verfahren zur herstellung dieser halbleiterelemente
DE69320033T2 (de) Monolitisch integrierte Struktur eines vertikalen Bipolar- und eines vertikalen MOSFET-Transistors
DE10306597B4 (de) Verfahren zum Herstellen einer Halbleiterstruktur mit erhöhter Durchbruchspannung durch tieferliegenden Subkollektorabschnitt
DE19528998A1 (de) Bidirektionaler Halbleiterschalter und Verfahren zu seiner Steuerung
DE2832154A1 (de) Halbleitervorrichtung mit isoliertem gate
EP0853819A1 (de) Mos-transistor mit hoher ausgangsspannungsfestigkeit
DE3011778A1 (de) Feldeffekttransistor
DE19710233A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE3340143A1 (de) Vergrabene durchbruchdiode in einer integrierten schaltung und verfahren zur herstellung derselben
DE10137343C1 (de) Halbleiterstruktur mit Feldplatte
DE102008059581A1 (de) ESD-Schutzvorrichtung und Verfahren zu Ihrer Herstellung
EP0974161B1 (de) Halbleiterbauelement mit struktur zur vermeidung von querströmen
WO2001039248A2 (de) Kontakt für grabenkondensator einer dram zellanordnung
DE2136509A1 (de) Halbleitervorrichtung
EP1670052B1 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einer spannungsfesten PMOSFET-Halbleiterstruktur und einer NMOSFET-Halbleiterstruktur
WO2010031798A1 (de) Halbleiterkörper mit einer schutzstruktur und verfahren zum herstellen derselben
EP1127379A1 (de) Vertikal aufgebautes leistungshalbleiterbauelement
DE2101278A1 (de) Integrierte Halbleiteranordnung und Verfahren zu ihrer Herstellung
EP1734582B1 (de) Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises
EP0515815B1 (de) Halbleiteranordnung mit p-n-Übergang und zugeordneter Elektrodenanordnung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R020 Patent grant now final

Effective date: 20110722

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023600000

Ipc: H10W0042600000