[go: up one dir, main page]

TW201937770A - 半導體記憶裝置及其製造方法 - Google Patents

半導體記憶裝置及其製造方法 Download PDF

Info

Publication number
TW201937770A
TW201937770A TW107131327A TW107131327A TW201937770A TW 201937770 A TW201937770 A TW 201937770A TW 107131327 A TW107131327 A TW 107131327A TW 107131327 A TW107131327 A TW 107131327A TW 201937770 A TW201937770 A TW 201937770A
Authority
TW
Taiwan
Prior art keywords
phase change
change material
material layer
memory device
semiconductor memory
Prior art date
Application number
TW107131327A
Other languages
English (en)
Other versions
TWI677120B (zh
Inventor
吳昭誼
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201937770A publication Critical patent/TW201937770A/zh
Application granted granted Critical
Publication of TWI677120B publication Critical patent/TWI677120B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6728—Vertical TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/016—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H10W72/90—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體記憶裝置，設置在基板之上，包括共同電極、環繞共同電極的選擇器材料層、及與選擇器材料層接觸的多個相變材料層。

Description

半導體記憶裝置及其製造方法
本揭露係關於一種半導體裝置，且特別是關於具有相變材料層的半導體記憶裝置。
相變化隨機存取記憶體(Phase change random access memory,PCRAM)是一種運用相變材料的相位之間的不同電阻相位及熱致相變化的非揮發性(non-volatile)記憶裝置。相變化隨機存取記憶體由許多單元(cell)組成，每個單元獨立運作。一個相變化隨機存取記憶體單元主要包括加熱器及作為數據儲存元件的電阻器，上述數據儲存元件主要由可逆相變材料所形成，以提供至少兩個顯著不同的電阻率，用以表示邏輯”0”狀態及”1”狀態。為了從相變化隨機存取記憶體單元中讀取狀態(數據)，將足夠小的電流施加到相變材料而不觸發加熱器產生熱。以這種方式，可以測量到相變材料的電阻率，並且可以讀取表示電阻率的狀態，即表示高電阻的”0”狀態或表示低電阻的”1”狀態。為了從相變化隨機存取記憶體單元中寫入狀態(數據)，舉例來說，為了寫入表示相變材料的低電阻率相位的”1”狀態，將中等電流施加到加熱器，其可產生用於在 高於相變材料的結晶溫度但低於相變材料的熔化溫度的溫度下退火(anneal)相變材料並持續一段時間的熱以達到結晶相。為了寫入表示相變材料的高電阻率相位的”0”狀態，將非常大的電流施加到加熱器以在高於相變材料的熔化溫度的溫度下熔化相變材料；並且突然切斷電流以將溫度降低至低於相變材料的結晶溫度的溫度以焠火(quench)並穩定相變材料的非晶結構(amorphous structure)，從而達到高電阻邏輯”0”狀態。上述非常大的電流可以是脈衝形式。
本揭露實施例提供一種半導體記憶裝置，其設置在基板之上，包括共同電極、環繞上述共同電極的選擇器材料層、以及與上述選擇器材料層接觸的多個相變材料層。
本揭露另一實施例提供一種半導體記憶裝置，包括設置在基板之上且具有閘極、源極及汲極的場效電晶體(FET)、電性連接至上述場效電晶體之汲極的共同電極、環繞上述共同電極的選擇器材料層、分別與上述選擇器材料層接觸的多個相變材料層、以及分別電性連接至上述相變材料層的多個上電極。
本揭露另一實施例，提供一種用於在基板上製造半導體記憶裝置的方法，其中在垂直於基板的表面的第一方向上形成垂直堆疊並且被一或多的層間介電層(ILD)隔開的多個導線。透過蝕刻上述導線及上述一或多個層間介電層以形成開口。透過凹蝕位於上述開口中的上述導線以形成多個空腔。在上述空腔中形成多個相變材料層。形成與上述相變材料層接觸 的選擇器材料層。形成與上述選擇器材料層接觸的共同電極。
10‧‧‧基板
15‧‧‧鰭片結構
50A‧‧‧下層間介電層
50B‧‧‧第一層間介電層
50C‧‧‧第二層間介電層
50D‧‧‧第三層間介電層
50E‧‧‧第四層間介電層
50F‧‧‧第五層間介電層
60‧‧‧導電插塞
70‧‧‧開口
75‧‧‧空腔
90‧‧‧下電極
100‧‧‧相變記憶元件
110‧‧‧共同電極
120、120’‧‧‧選擇器材料層
122‧‧‧垂直延伸部
124‧‧‧凸緣部
130、130A、130B、130C、130-11、130-21、130-31、130-12、 130-22、130-32、130-13、130-23、130-33、130X‧‧‧相變材料層
140‧‧‧導線
140A‧‧‧第一導線
140B‧‧‧第二導線
140C‧‧‧第三導線
150A、150B、150C‧‧‧垂直接觸件
160A、160B、160C‧‧‧電極
200‧‧‧垂直場效電晶體
200'‧‧‧金屬氧化物半導體場效電晶體
200"‧‧‧鰭式場效電晶體
210、210'、210"‧‧‧源極
220‧‧‧通道
230、230'、230"‧‧‧閘極
235、235'、235"‧‧‧閘極介電層
240、240'、240"‧‧‧汲極
A1‧‧‧部分
VBL1、VBL2、VBL3‧‧‧位元線
VL1、VL2、VL3‧‧‧引線
Q1、Q2‧‧‧場效電晶體
T21‧‧‧垂直厚度
W11、W12、W21、W31、W32‧‧‧水平厚度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1A圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的俯視圖，且第1B圖為沿著第1A圖之X1-X1截線繪示出相變化隨機存取記憶體的剖面圖。
第2圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的電路圖。
第3A圖係根據本揭露一實施例繪示出與相變化隨機存取記憶體一起使用的垂直場效電晶體(vertical field effect transistor,VFET)的剖面圖，且第3B圖繪示出第3A圖之垂直場效電晶體的俯視圖。
第4A圖係根據本揭露一實施例繪示出與相變化隨機存取記憶體一起使用的金屬氧化物半導體場效電晶體(MOSFET)的剖面圖，且第4B圖繪示出與相變化隨機存取記憶體一起使用的鰭式場效電晶體(fin field effect transistor,FinFET)的剖面圖。
第5圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第6圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第7圖係根據本揭露一實施例繪示出相變化隨機存取記憶 體的連續製造程序的各個階段中之其中一者的剖面圖。
第8圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第9圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第10圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第11圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第12圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第13圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第14圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第15圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第16圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第17圖係根據本揭露另一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段中之其中一者的剖面圖。
第18圖係根據本揭露另一實施例繪示出相變化隨機存取記憶體的剖面圖。
以下的揭示內容提供許多不同的實施例或範例，以展示本揭露的不同部件。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。舉例來說，元件之尺寸並非限於揭露之範圍或數值，但可能取決於裝置的製程條件及/或所期望的性質。此外，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。為了簡單和清楚起見，可以不同比例任意繪製不同部件。
再者，為了方便描述圖示中一元件或部件與另一(些)元件或部件的關係，可使用空間相對用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖示所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。此外，用語「由...所形成(being made of)」可以表示「包括(comprising)」或「由...所組成(consisting of)」。在本揭露中，說法「A、B及C其中一者」表示「A、B及/或C」(A；B；C；A及B；A及C；B及C；或A、B及C)，且除非另外說明，否則不代表來自A的一個元件、來自B的一個元件及來自C的一個元件。
第1A圖係根據本揭露一實施例繪示出相變化隨機 存取記憶體(Phase change random access memory,PCRAM)的俯視圖。第1B圖為沿著第1A圖之X1-X1截線繪示出相變化隨機存取記憶體的剖面圖。在本揭露中，多個相變材料(phase change material,PCM)層垂直堆疊在具有共同電極的一個記憶元件中。在本揭露中，垂直方向(Z方向)為垂直於基板之表面的方向，並且側向(lateral)或水平(horizontal)方向(例如，X方向)位於平行於基板之表面的方向中。
如第1A及1B圖所示，相變記憶(phase change memory,PCM)元件100包括共同電極110、選擇器材料層120及多個相變材料層130。在一些實施例中，共同電極110係設置在下電極90上。下電極90電性連接至場效電晶體(field effect transistor,FET)的汲極。前述共同電極110具有在下電極90之上垂直(Z方向)延伸的柱狀。在一些實施例中，在俯視圖中(或在與基板平行的平面上的剖面圖中)，共同電極110為圓形(circular shape)、橢圓形(oval shape)、具有圓角(rounded corner)的方形、具有圓角的矩形、或具有圓角的多邊形。在某些實施例中，此形狀是在X方向上延伸的橢圓形。在一些實施例中，共同電極110的直徑(在俯視圖中的最大寬度)範圍在約5奈米(nm)至約50奈米，且在一些其他實施例中，範圍在約10奈米至約30奈米。在一些實施例中，共同電極110包括一或多個擇自由TiN、TaN及TiAlN所組成的群組。
上述選擇器材料層120為開關裝置，其用以減少或避免來自運作中的記憶體單元或沿著電阻網絡傳遞而來的其他記憶體單元的漏電流。在一些實施例中，選擇器材料層120 為雙向閾值開關(ovonic threshold switching,OTS)材料，其為非晶材料。
在一些實施例中，選擇器材料層120包括一或多個擇自由摻雜的GeSe、摻雜的AsGeSe以及摻雜的AsGeSeSi所組成之群組，其中摻雜的GeSe係使用一或多個擇自由N、P、S、Si及Te所組成之群組摻雜、摻雜的AsGeSe係使用一或多個擇自由N、P、S、Si及Te所組成之群組摻雜、且摻雜的AsGeSeSi係使用一或多個擇自由N、P、S、Si及Te所組成之群組摻雜。在一些其他實施例中，上述選擇器材料層120的由包括SiOx、TiOx、AlOx、WOx、TixNyOz、HfOx、TaOx、NbOx、或相似材料、或上述之合適組合的材料所形成，其中x、y及z為非化學劑量比(non-stoichiometric)數值。在一些實施例中，選擇器材料層120為包括一種或多種的Ge、Sb、S、及Te的硫族化合物(chalcogenide)或固態電解質材料(solid-electrolyte material)。
如第1A及1B圖所示，選擇器材料層120包括設置在共同電極110上的垂直延伸部122以及從垂直延伸部側向延伸並分別與多個相變材料層130接觸的多個凸緣部124。在一些實施例中，選擇器材料層120的垂直延伸部122的厚度W11範圍在約2奈米至約20奈米，且在一些其他的實施例中，範圍在約5奈米至約15奈米。在一些實施例中，選擇器材料層120的凸緣部124的厚度W12範圍在約5奈米至約30奈米，且在一些其他的實施例中，範圍在約10奈米至約20奈米。
相變材料層130的結晶相及非晶相之間的相變化與相變材料之結構的長程有序(long range order)及短程有序 (short range order)之間的相互作用有關。舉例來說，長程有序的崩潰(collapse)產生非晶相。結晶相中的長程有序促進電傳導，而非晶相阻礙電傳導且導致高電阻。
在一些實施例中，相變材料層130的材料包括一個擇自由Ge、Ga、Sn及In所組成的群組，以及一或多個擇自由Sb及Te所組成的群組。在某些實施例中，相變材料層130的材料更包括一或多個的氮(nitrogen)、鉍(bismuth)及氧化矽。舉例來說，在一些實施例中，相變材料層130由例如GeSb、InSb、InSe、SbTe、GeTe、及/或GaSb的二元系統(binary system)；例如GeSbTe、InSbTe、GaSeTe、SnSbTe、InSbGe、及/或GaSbTe的三元系統(ternary system)；或例如GeSnSbTe、GeSbSeTe、TeGeSbS、GeSbTeO、及/或GeSbTeN的四元系統(quaternary system)所形成。在某些實施例中，相變材料層130為摻雜有氮及/或氧化矽或未摻雜的Ge-Sb-Te合金(例如，Ge2Sb2Te5)。上述相變材料層130可包括其他相變電阻材料(phase change resistive material)，例如包括氧化鎢(tungsten oxide)、氧化鎳(nickel oxide)、氧化銅(copper oxide)等的金屬氧化物。在一些實施例中，相變材料層130的水平厚度W21範圍在約5奈米至約50奈米，且在一些其他的實施例中，範圍在約10奈米至約25奈米。在一些實施例中，相變材料層130的垂直厚度T21範圍在約2奈米至約30奈米，且在一些其他的實施例中，範圍在約5奈米至約15奈米。
如第1A及1B圖所示，在一些實施例中，相變材料層130具有圓形形狀的環形，如第1A圖的俯視圖中所示。在一 些其他實施例中，在俯視圖中看到的形狀是橢圓形、具有圓角的方形、具有圓角的矩形、或具有圓角的多邊形。
如第1B圖所示，在一個相變記憶元件100中，多個相變材料層130垂直堆疊在共同電極110的周圍。雖然第1B圖顯示在一個相變記憶元件100中包括三層的相變材料層130，但每一個共同電極110的相變材料層130的數量不限於三層。每一個共同電極110(每一個相變記憶元件100)的相變材料層130的數量為一、二或更多，舉例來說，4、8、16、32、64、128或256或更多、或其間的任何數字。在某些實施例中，在一個相變元件100中更包括一或多個多餘(redundant)相變材料層，其將電性置換成一或多個缺陷(defective)相變材料層130。
如第1A及1B圖所示，各個相變材料層130與一個連續形成的選擇器材料層120接觸。在一些實施例中，插入在每個相變材料層130之間的中間層與選擇器材料層120接觸。在一些實施例中，上述中間層可以由碳、鈦、氮化鈦、鎢、及/或鈦-鎢所形成，其厚度為約1至10奈米。上述中間層用於防止材料擴散至相變材料層130中且汙染相變材料層130。
此外，如第1A及1B圖所示，各個相變材料層130耦合至導線140。舉例來說，導線140A連接至設置在底部的相變材料層130A、導線140B連接至設置在中間的相變材料層130B、以及導線140C連接至設置在頂部的相變材料層130C。此外，上述導線140A、140B及140C分別耦合至垂直接觸件150A、150B及150C，且垂直接觸件150A、150B及150C更分別連接至電極160A、160B及160C。
上述導線140A、140B及140C、垂直接觸件150A、150B及150C、及/或電極160A、160B及160C分別包括一或多個的多晶矽、鋁(aluminum)、銅(copper)、鈦(titanium)、鉭(tantalum)、鎢(tungsten)、鈷(cobalt)、鉬(molybdenum)、碳(carbon)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金例如鋁銅合金、其他合適材料、及/或上述之組合。在某些實施例中，使用W作為導線140A、140B及140C。上述導線140A、140B及140C沿著Z方向的厚度與相變材料層130的厚度大體上相同。在一些實施例中，導線140A、140B及140C的厚度T21範圍在約2奈米至約30奈米，且在一些其他實施例中，範圍在約5奈米至約15奈米。
藉由一或多個層間介電(interlayer dielectric,ILD)層隔開各個相變材料層130及導線140。在一些實施例中，下電極90嵌入在下(lower)層間介電層50A中。第一層間介電層50B設置在下層間介電層50A之上，且第一導線140A嵌入在第一層間介電層50B中。第二層間介電層50C設置在第一層間介電層50B之上，且第二導線140B嵌入在第二層間介電層50C中。第三層間介電層50D設置在第二層間介電層50C之上，且第三導線140C嵌入在第三層間介電層50D中。第四層間介電層50E設置在第三層間介電層50D之上，且第五層間介電層50F設置在第四層間介電層50E之上。
如第1A及1B圖所示，在一些實施例中，導線140水平延伸且電性連接不同相變記憶元件100的相變材料層 130，其位於相同的層級(layer level)。藉由導線140水平連接的相變記憶元件100的數目為一、二或更多，且可以是4、8、16、32、64、128或256或更多、或其間的任何數目。
第2圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的電路圖。在第2圖中，相變材料層130-11、130-21及130-31被包括在第1圖的一個相變記憶元件100中且電性連接至場效電晶體(field effect transistor,FET)Q1的汲極。同樣地，相變材料層130-12、130-22及130-32被包括在一個相變記憶元件100中且電性連接至場效電晶體Q2的汲極，且相變材料層130-13、130-23及130-33被包括在一個相變記憶元件100中且電性連接至場效電晶體Q3的汲極。此外，第2圖的引線VL1、VL2及VL3分別對應至導線140A、140B及140C，且電性耦合至縱列驅動電路(column driver circuit)。上述場效電晶體Q1-Q3的閘極電性耦合至字元驅動電路(word driver circuit)。在一些實施例中，電晶體Q1-Q3的源極分別電性耦合至位元線VBL1、VBL2及VBL3。
在操作中，舉例來說，可透過選擇引線VL2(舉例來說，藉由施加電壓，例如5V)和場效電晶體Q2(舉例來說，藉由施加閘極電壓以啟動場效電晶體Q2)來選擇相變材料層130-22。根據相變材料層130-22的結構，即高電阻狀態或低電阻狀態，可獲得一定範圍的壓降(voltage drop)。
第3A圖係根據本揭露一實施例繪示出用於相變化隨機存取記憶體之場效電晶體Q1-Q2的垂直場效電晶體(vertical field effect transistor,VFET)的剖面圖，且第3B圖繪 示出第3A圖之垂直場效電晶體的俯視圖。於接下來的實施例中可採用與前面對於第1A-2圖所述的實施例相同或相似的材料、配置、尺寸及/或製程，且因此可能省略細節的解釋。
如第3A圖所示，垂直場效電晶體200設置在基板10之上。在一些實施例中，基板10包括單晶(single crystalline)半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在某些實施例中，基板10由結晶Si所形成。
垂直場效電晶體200包括源極210、通道220及汲極240，其全部垂直地排列在基板10之上。在一些實施例中，上述源極210、通道220及汲極240由相同的半導體材料形成，例如Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在其他實施例中，通道220由與源極210及/或汲極240不同的半導體材料所形成。閘極介電層235封裹(wrap)通道220周圍，且更進一步將閘極230設置在閘極介電層235之上以封裹環繞通道220。如第3A圖所示，在一些實施例中，上述汲極240藉由導電插塞(conductive plug)60連接至下電極90。在一些實施例中，導電插塞60包括兩個或更多個垂直設置的插塞，其間有形成或未形成墊電極。
在某些實施例中，閘極介電層235包括一或多層的介電材料，例如氧化矽、氮化矽、或高介電常數介電材料、其他合適介電材料、及/或上述之組合。高介電常數介電材料的範例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦 (titanium oxide)、二氧化鉿-氧化鋁(hafnium dioxide-alumina,HfO2-Al2O3)合金、其他合適高介電常數介電材料、及/或上述之組合。在一些實施例中，閘極介電層235包括在通道層及介電材料之間形成的界面層。
閘極(閘極電極層)230包括一或多層的導電材料，例如多晶矽、鋁(aluminum)、銅(copper)、鈦(titanium)、鉭(tantalum)、鎢(tungsten)、鈷(cobalt)、鉬(molybdenum)、碳(carbon)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適材料、及/或上述之組合。在本揭露某些實施例中，插入一或多個功函數調整層(未繪示)在閘極介電層235及閘極電極層230之間。上述功函數調整層由導電材料所形成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單膜層、或二或多個上述材料的多膜層。對於n通道場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多個作為功函數調整層，且對於p通道場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多個作為功函數調整層。上述功函數調整層可針對n通道場效電晶體及p通道場效電晶體單獨形成，並且可以使用不同的金屬層。
用於相變化隨機存取記憶體的場效電晶體Q1-Q3可以是其他類型的場效電晶體。第4A圖係根據本揭露一實施例繪示出與相變化隨機存取記憶體一起使用的金屬氧化物半導體場效電晶體(MOSFET)的剖面圖，且第4B圖係根據本揭露一 實施例繪示出與相變化隨機存取記憶體一起使用的鰭式場效電晶體(fin field effect transistor,FinFET)的剖面圖。於接下來的實施例中可採用與前面對於第1A-3B圖所述的實施例相同或相似的材料、配置、尺寸及/或製程，且因此可能省略細節的解釋。
如第4A圖所示，金屬氧化物半導體場效電晶體200’包括藉由形成擴散區而設置在基板10之中的源極210’及汲極240’，以及設置在閘極介電層235’之上的閘極230’。汲極240’連接至一或多個導電插塞60至下電極90。
如第4B圖所示，鰭式場效電晶體200”包括鰭片結構15。源極210”及汲極240”設置在鰭片結構15中或之上。閘極230”形成在插入有閘極介電層235”的一部份鰭片結構15之上。汲極240”連接至一或多個導電插塞60至下電極90。在一些其他實施例中，採用水平全繞式閘極場效電晶體(horizontal gate-all-around FET)。
第5-16圖係根據本揭露一實施例繪示出相變化隨機存取記憶體的連續製造程序的各個階段的剖面圖。第7-16圖繪示出第6圖的A1部分。應理解在第5-16圖所示的製程之前、期間、及之後可進行額外的操作，且對於方法的額外實施例，可替換或刪除一些所描述的操作。操作/製程的順序可以互換。於接下來的實施例中可採用與前面對於第1A-4B圖所述的實施例相同或相似的材料、配置、尺寸及/或製程，且因此可能省略細節的解釋。
在形成例如場效電晶體的下層結構之後，在下層 結構之上形成下層間介電層50A。用於下層間介電層50A之材料包括包含Si、O、C及/或H的化合物，例如氧化矽、SiCOH及SiOC。下層間介電層50A可使用有機材料，例如聚合物。在其他實施例中，層間介電層包括一或多個的氮化矽(silicon nitride,Si3N4)、氮氧化矽(silicon oxynitride,SiON)、SiOCN、SiCN、Al2O3、摻氟矽玻璃(fluorine-doped silicate glass,FSG)、低介電常數介電材料、或用於製造半導體裝置的各種其他合適介電材料。在一些實施例中，在形成下層間介電層50A之後，進行例如化學機械拋光(CMP)的平坦化操作。
在形成下層間介電層50A之後，在下層間介電層50A的上表面中形成下電極90。在一些實施例中，利用單或雙鑲嵌(damascene)製程以形成下電極90。在某些實施例中，上述下電極90與除了用於相變化隨機存取記憶體單元之外的金屬佈線一起形成。上述下電極90包括一或多層的鋁(aluminum)、銅(copper)、鈦(titanium)、鉭(tantalum)、鎢(tungsten)、鈷(cobalt)、鉬(molybdenum)、碳(carbon)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金例如鋁銅合金、其他合適材料、及/或上述之組合。
在形成下電極90之後，在下電極60及下層間介電層50A之上形成第一層間介電層50B。此外，如第5圖所示，在第一層間介電層50B之表面中形成第一導線140A。在一些實施例中，利用單或雙鑲嵌製程以形成上述第一導線140A。在一些實施例中，使用W、Cu、TiN及CuAl中的一種作為第一導線 140A。在其他實施例中，形成第一層間介電層50B的下半部分，藉由沉積、光微影及蝕刻操作在第一層間介電層50B之上形成第一導線140A，並且形成第一層間介電層50B的上半部分以覆蓋圖案化第一導線140A。
接著，如第6圖所示，藉由重複相似操作，形成第二層間介電層50C、第二導線140B、第三層間介電層50D及第三導線140C，且接著形成第四層間介電層50E。在一些實施例中，第四層間介電層50E的材料與下層間介電層50A的材料相同。在一些實施例中，第一至第三導線的材料是相同的。在一些實施例中，導線140A-140C的厚度範圍在約2奈米至約30奈米，且在其他實施例中，範圍在約5奈米至約15奈米。在一些實施例中，第一至第三層間介電層50B-50D的厚度範圍在約4奈米至約100奈米，且在其他實施例中，範圍在約10奈米至約50奈米。
如第6圖所示，導線140A-140C的尺寸(例如，沿著X方向的長度)不同，從而可獲得用於垂直接觸件150A-150C的著陸區域。上述導線140A-140C的俯視圖為拉長的矩形。在一些實施例中，多個導線的長度隨著多個導線位於越高的層級而變小。
第7圖是第6圖之A1部分的視圖。如第8圖所示，在形成第四層間介電層50E之後，藉由使用一或多道微影及蝕刻操作，藉由蝕刻導線140A-140C及層間介電層50E-50B形成開口70。藉由此蝕刻，在開口70中露出下電極90的上表面。上述蝕刻包括一或多道乾蝕刻製程及/或濕蝕刻製程。
接著，如第9圖所示，藉由一或多道乾蝕刻製程及/或濕蝕刻製程側向凹蝕導線140A-140C以形成空腔75。藉由選擇適當的蝕刻劑(氣體或溶液)，導線140A-140C可相對於層間介電層及下電極90被選擇性地蝕刻。為此，在一些實施例中，下電極90由與導線140A-140C不同的材料所形成。在一些實施例中，凹蝕蝕刻的量W31範圍在約5奈米至約50奈米，且在其他實施例中，範圍在約10奈米至約25奈米。在一些實施例中，導線140A-140C的凹蝕蝕刻作為用於形成開口70的蝕刻操作的一部份來進行。
接著，如第10圖所示，在開口70中及在第四層間介電層50E之上形成相變材料層130X。可藉由任何蒸氣沉積方法例如化學氣相沉積(chemical vapor deposition,CVD)、脈衝雷射沉積(pulsed laser deposition,PLD)、濺鍍(sputtering)、原子層沉積(atomic layer deposition,ALD)或任何其他薄膜沉積方法形成相變材料層130X。在一些使用化學氣相沉積或原子層沉積的實施例中，用於形成以Ge-Sb-Te為主的相變材料層的來源氣體包括Ge[(CH3)2N]4及/或Ge(NMe2)4；Sb[(CH3)2N]3及/或Sb(NMe2)3；及Te(C4H9)及/或Te(i-Pr)2。”Me”表示甲基單位(methyl unit)(-CH3)。在一些實施例中，使用原子層沉積以共形地形成相變材料層130X。如第10圖所示，相變材料層130X填充空腔75。
此外，如第11圖所示，在沉積的相變材料層130X上進行非等向性蝕刻，且隨後，如第12圖所示，側向凹蝕此相變材料層130X。在一些實施例中，凹蝕蝕刻的量W32範圍在約 1奈米至約15奈米，且在其他實施例中，範圍在約3奈米至約10奈米。透過相變材料層130X的側向蝕刻，相變材料層130X被分開成形成在多個空腔75中的多個相變材料層130。
接著，如第13圖所示，在開口70中及在相變材料層130之上形成選擇器材料層120。可藉由任何蒸氣沉積方法例如化學氣相沉積(chemical vapor deposition,CVD)、脈衝雷射沉積(pulsed laser deposition,PLD)、濺鍍(sputtering)、原子層沉積(atomic layer deposition,ALD)或任何其他薄膜沉積方法形成選擇器材料層120。在一些實施例中，使用原子層沉積。如第13圖所示，選擇器材料層120為共形地形成。
此外，如第14圖所示，在沉積的選擇器材料層120上進行非等向性蝕刻以露出下電極90的上表面。在一些實施例中，上述下電極90的上表面並非完全露出。接著，如第15圖所示，在開口70中形成共同電極110。共同電極110包括一或多個擇自由TiN、TaN及TiAlN所組成的群組，且藉由化學氣相沉積(CVD)、包括濺鍍的物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(ALD)或任何其他合適薄膜形成方法形成。如第15圖所示，在於開口70中以及於第四層間介電層50E之上表面上形成一或多個用於共同電極110的導電材料層之後，進行例如化學機械拋光(chemical mechanical polishing,CMP)製程的平坦化操作，從而使共同電極110的頂表面與第四層間介電層50E的頂表面共平面。
此外，如第16圖所示，在第四層間介電層50E之上形成第五層間介電層50F。隨後，進行一或多道微影及蝕刻操 作以形成用於垂直接觸件150A-150C的接觸孔。使用導電材料填充所形成的接觸孔以形成垂直接觸件150A-150C，且接著形成上電極160A-160C，以獲得如第1B圖所示之結構。
第17及18圖係根據本揭露另一實施例繪示出相變化隨機存取記憶體的連續製造程序的不同階段的剖面圖。應理解在第17及18圖所示的製程之前、期間、及之後可進行額外的操作，且對於方法的額外實施例，可替換或刪除一些所描述的操作。操作/製程的順序可以互換。於接下來的實施例中可採用與前面對於第1A-16圖所述的實施例相同或相似的材料、配置、尺寸及/或製程，且因此可能省略細節的解釋。
在如第13圖所示形成選擇器材料層120之後，進行一或多道蝕刻操作以移除部分的選擇器材料層120。不同於第14圖之前述實施例，選擇器材料層120被分開成如第17及18圖所示的多個選擇器材料層120’。各個選擇器材料層120’具有環形形狀，且與亦具有環形形狀的相變材料層130接觸。
在本揭露一些實施例中，提供加熱元件給相變材料層130來產生熱以改變在非晶態及結晶態之間的相變材料層的結構。上述相變材料層130接收由加熱元件產生的熱，並且靠近相變材料層130及加熱元件之間的界面的區域經歷了由結晶相(crystalline phase)至非晶相(amorphous phase)的相變化或反之亦然，這取決於當電流施加到加熱元件時產生的熱量和熱持續的時間。在一些實施例中，加熱元件由TiN、TaN、或TiAlN的薄膜材料所形成。而且，加熱元件可在焠火(quenching)期間(在突然切斷施加至加熱器140的電流以”凍結”非晶相的期間) 作為散熱器(heat sink)。在一些實施例中，提供加熱元件在相變材料層130及導線140之間。加熱元件具有範圍在約5至約15奈米的側向厚度以提供焦耳熱(Joule heating)至相變材料層130。在某些實施例中，共同電極作為加熱元件運作。在其他實施例中，導線140作為加熱元件運作。在某些實施例中，選擇器材料層120作為加熱元件運作。在其他實施例中，加熱元件形成在相變材料層130及選擇器材料層120之間。加熱元件被定義為具有較高的界面熱阻(thermal boundary resistance,TBR)的界面層，其可為寫入電流的減少提供較佳的功率效能。
此處描述的不同實施例或範例為現有技術提供了許多優點。舉例來說，在本揭露中，垂直排列的相變材料層可增加每單位面積的記憶體密度。此外，藉由選擇堆疊的相變材料層的數量，可輕易的改變相變化隨機存取記憶體的容積(capacity)。
應可理解的是，在此處不必然已對所有的優點進行討論，且所有的實施例或範例不需具備特定的優點，且其他實施例或範例可提供不同的優點。
根據本揭露一面向，一種半導體記憶裝置，其設置在基板之上，包括共同電極、環繞上述共同電極的選擇器材料層、以及與上述選擇器材料層接觸的多個相變材料層。在一個或多個前述及以下實施例中，共同電極具有沿著垂直於上述基板的表面的第一方向延伸的柱狀，而且上述相變材料層沿著第一方向排列，且插入一或多個層間介電(ILD)層。在一個或多個前述及以下實施例中，各個上述相變材料層環繞上述選擇 器材料層。在一個或多個前述及以下實施例中，各個上述相變材料層為環狀(ring shape)。在一個或多個前述及以下實施例中，上述選擇器材料層包括設置在上述共同電極上且在第一方向上延伸的垂直延伸部，以及多個凸緣(flange)部分，上述凸緣部沿著與基板平行的第二方向自上述垂直延伸部側向延伸且分別與上述相變材料層接觸。在一個或多個前述及以下實施例中，上述相變材料層包括一或多個擇自由Ge、Ga、Sn及In所組成之群組，以及一或多個擇自由Sb及Te所組成之群組。在一個或多個前述及以下實施例中，上述相變材料層更包括一或多個擇自氮(nitrogen)、鉍(bismuth)及氧化矽所組成之群組。在一個或多個前述及以下實施例中，上述選擇器材料層包括一或多個擇自由摻雜的AsGeSe以及摻雜的AsGeSeSi所組成之群組，其中摻雜的AsGeSe係使用一或多個擇自由N、P、S、Si及Te所組成之群組摻雜、且摻雜的AsGeSeSi係使用一或多個擇自由N、P、S、Si及Te所組成之群組摻雜。
根據本揭露另一面向，半導體記憶裝置包括設置在基板之上且具有閘極、源極及汲極的場效電晶體(FET)、電性連接至上述場效電晶體之汲極的共同電極、環繞上述共同電極的選擇器材料層、分別與上述選擇器材料層接觸的多個相變材料層、以及分別電性連接至上述相變材料層的多個上電極。在一個或多個前述及以下實施例中，場效電晶體為垂直式場效電晶體，其包括沿著垂直於基板之表面的第一方向垂直延伸且具有源極、設置在上述源極上的通道以及設置在上述通道上的上述汲極的半導體柱、環繞上述通道的閘極介電層、以及設置 在上述閘極介電層之上且環繞上述通道的閘極。在一個或多個前述及以下實施例中，上述場效電晶體為鰭式場效電晶體。在一個或多個前述及以下實施例中，多個上電極分別經由多個導線電性連接至上述相變材料層，以及各個上述導線包括沿著平行於基板之表面的第二方向延伸的側向延伸部以及沿著垂直於基板的平面的第一方向延伸的垂直延伸部，並且與上述上電極中的相應上電極接觸。在一個或多個前述及以下實施例中，上述側向延伸部環繞上述相變材料層中的相應相變材料層。在一個或多個前述及以下實施例中，上述共同電極具有沿著垂直於基板的表面的第一方向延伸的柱狀，以及上述相變材料層沿著第一方向排列，且插入一或多個層間介電(ILD)層。在一個或多個前述及以下實施例中，各個上述相變材料層環繞該選擇器材料層。在一個或多個前述及以下實施例中，各個相變材料層為環狀(ring shape)。在一個或多個前述及以下實施例中，上述選擇器材料層包括設置在上述共同電極上且在第一方向上延伸的垂直延伸部，以及多個凸緣(flange)部分，上述凸緣部沿著與上述基板平行的第二方向自上述垂直延伸部側向延伸且分別與上述相變材料層接觸。
根據本揭露另一面向，半導體記憶裝置包括多個設置在基板之上的記憶元件。各個上述記憶元件包括具有閘極、源極及汲極的場效電晶體、電性連接至場效電晶體之汲極的共同電極、環繞上述共同電極的選擇器材料層、分別與上述選擇器材料層接觸的多個相變材料層、以及多個連接至上述相變材料層的導線。上述半導體裝置亦包括第一驅動電路及第二 驅動電路，配置上述第一及第二驅動電路以選擇多個記憶源建中的一個、以及上述多個記憶元件中的一個的多個上電極中的一個。在一個或多個前述及以下實施例中，上述多個記憶元件包括第一記憶元件及第二記憶元件，且第一記憶元件的多條導線中的一條導線與位於與第二記憶元件同樣層級的多條導線中的一條導線電性連接。在一個或多個前述及以下實施例中，上述相變材料層沿著垂直於基板之表面的第一方向垂直排列，且插入一或多個層間介電層。
根據本揭露一面向，用於在基板上製造半導體記憶裝置的方法中，在垂直於基板的表面的第一方向上形成垂直堆疊並且被一或多的層間介電層(ILD)隔開的多個導線。透過蝕刻上述導線及上述一或多個層間介電層以形成開口。透過凹蝕位於上述開口中的上述導線以形成多個空腔。在上述空腔中形成多個相變材料層。形成與上述相變材料層接觸的選擇器材料層。形成與上述選擇器材料層接觸的共同電極。在一個或多個前述及以下實施例中，上述導線彼此具有不同的長度。在一個或多個前述及以下實施例中，在下層間介電層中形成下電極。在形成上述開口中，露出上述下電極的上表面。在一個或多個前述及以下實施例中，將上述共同電極形成為與上述下電極接觸。在一個或多個前述及以下實施例中，各個上述相變材料層形成為環形形狀。在一個或多個前述及以下實施例中，藉由原子層沉積方法形成上述相變材料層。在一個或多個前述及以下實施例中，藉由原子層沉積方法形成上述選擇器材料層。在一個或多個前述及以下實施例中，上述相變材料層包括一或 多個擇自由Ge、Ga、Sn及In所組成之群組，以及一或多個擇自由Sb及Te所組成之群組。在一個或多個前述及以下實施例中，上述相變材料層更包括一或多個擇自氮(nitrogen)、鉍(bismuth)及氧化矽所組成之群組。在一個或多個前述及以下實施例中，上述選擇器材料層包括一或多個擇自由摻雜的AsGeSe以及摻雜的AsGeSeSi所組成之群組，其中摻雜的AsGeSe係使用一或多個擇自由N、P、S、Si及Te所組成之群組摻雜、且摻雜的AsGeSeSi係使用一或多個擇自由N、P、S、Si及Te所組成之群組摻雜。在一個或多個前述及以下實施例中，上述共同電極由TiN所形成。
根據本揭露另一面向，用於製造半導體記憶裝置的方法中，在基板之上形成場效電晶體(FET)。在上述場效電晶體之上形成下層間介電層。透過上述下層間介電層形成下接觸件且與上述場效電晶體之汲極接觸。在上述下層間介電層中形成下電極且與上述下接觸件接觸。形成沿著垂直於基板之表面的第一方向垂直堆疊的多個導線，且藉由一或多個層間介電層隔開。藉由蝕刻上述導線及上述一或多個層間介電層形成開口，其中上述開口中露出上述下電極的上表面。藉由凹蝕上述開口中的多條導線以形成多個空腔。在上述多個空腔中形成多個相變材料層。形成選擇器材料層接觸上述多個相變材料層。形成共同電極接觸上述選擇器材料層。在一個或多個前述及以下實施例中，上述場效電晶體為垂直場效電晶體，其包括沿著垂直於基板之表面的第一方向垂直延伸且具有源極、設置在上述源極上的通道以及設置在上述通道上的上述汲極的半導體 柱、環繞上述通道的閘極介電層、以及設置在上述閘極介電層之上且環繞上述通道的閘極。在一個或多個前述及以下實施例中，上述場效電晶體為鰭式場效電晶體。在一個或多個前述及以下實施例中，藉由重複形成導線及在上述導線上形成層間介電層來形成多個導線。在一個或多個前述及以下實施例中，多個導線彼此具有不同的長度。在一個或多個前述及以下實施例中，上述多個導線的長度較位於較高層級的多個導線的長度短。
根據本揭露另一面向，用於製造半導體記憶裝置的方法中，形成多個場效電晶體。形成多個記憶元件分別電性連接至上述場效電晶體的汲極。各個上述記憶元件都如下形成在基板之上。形成沿著垂直於基板之表面的第一方向垂直堆疊在多個導線，且藉由一或多個層間介電層隔開。藉由蝕刻上述導線及上述一或多個層間介電層形成開口。藉由凹蝕上述開口中的多條導線以形成多個空腔。在上述多個空腔中形成多個相變材料層。形成多個選擇器材料層分別接觸上述多個相變材料層。形成共同電極接觸上述多個選擇器材料層。在一個或多個前述及以下實施例中，各個相變材料層形成為環狀形狀。在一個或多個前述及以下實施例中，各個選擇器材料層形成為環狀形狀。
以上概略說明了本揭露數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露 實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。

Claims (20)

  1. 一種半導體記憶裝置，設置在一基板上，包括：一共同電極；一選擇器材料層，環繞該共同電極；以及多個相變材料層，與該選擇器材料層接觸。
  2. 如申請專利範圍第1項所述之半導體記憶裝置，其中：該共同電極具有沿著垂直於該基板的一表面的一第一方向延伸的一柱狀；以及該等相變材料層沿著該第一方向排列，且插入一或多個層間介電(ILD)層。
  3. 如申請專利範圍第2項所述之半導體記憶裝置，其中各該等相變材料層環繞該選擇器材料層。
  4. 如申請專利範圍第3項所述之半導體記憶裝置，其中各該等相變材料層為環狀(ring shape)。
  5. 如申請專利範圍第1項所述之半導體記憶裝置，其中該選擇器材料層包括設置的一垂直延伸部以及多個凸緣(flange)部，其中該垂直延伸部設置在該共同電極上且在該第一方向上延伸，該些凸緣部沿著與該基板之該表面平行的一第二方向自該垂直延伸部側向延伸，且該些凸緣部分別與該等相變材料層接觸。
  6. 如申請專利範圍第1項所述之半導體記憶裝置，其中該等相變材料層包括一或多個擇自由Ge、Ga、Sn及In所組成之群組，以及一或多個擇自由Sb及Te所組成之群組。
  7. 如申請專利範圍第6項所述之半導體記憶裝置，其中該等相 變材料層更包括一或多個擇自由氮(nitrogen)、鉍(bismuth)及氧化矽所組成之群組。
  8. 如申請專利範圍第1項所述之半導體記憶裝置，其中該選擇器材料層包括一或多個擇自由摻雜的AsGeSe以及摻雜的AsGeSeSi所組成之群組，其中該摻雜的AsGeSe係使用一或多個擇自由N、P、S、Si及Te所組成之群組摻雜，且該摻雜的AsGeSeSi係使用一或多個擇自由N、P、S、Si及Te所組成之群組摻雜。
  9. 一種半導體記憶裝置，包括：一場效電晶體(FET)，設置在一基板之上且具有一閘極、一源極及一汲極；一共同電極，電性連接至該場效電晶體之該汲極；一選擇器材料層，環繞該共同電極；多個相變材料層，分別與該選擇器材料層接觸；以及多個上電極，分別電性連接至該等相變材料層。
  10. 如申請專利範圍第9項所述之半導體記憶裝置，其中該場效電晶體為一垂直式場效電晶體，包括：一半導體柱，沿著垂直於該基板之一表面的一第一方向垂直延伸，且具有該源極、一設置在該源極上的一通道以及設置在該通道上的該汲極；一閘極介電層，環繞該通道；以及該閘極，設置在該閘極介電層之上且環繞該通道。
  11. 如申請專利範圍第9項所述之半導體記憶裝置，其中該場效電晶體為一鰭式場效電晶體。
  12. 如申請專利範圍第9項所述之半導體記憶裝置，其中：多個上電極分別經由多個導線電性連接至該等相變材料層；以及各該等導線包括沿著平行於該基板之一表面的一第二方向延伸的一側向延伸部以及沿著垂直於該基板的該平面的一第一方向延伸的一垂直延伸部，並且與該等上電極中的一相應上電極接觸。
  13. 如申請專利範圍第12項所述之半導體記憶裝置，其中該側向延伸部環繞該等相變材料層中的該相應相變材料層。
  14. 如申請專利範圍第9項所述之半導體記憶裝置，其中：該共同電極具有沿著垂直於該基板之一表面的一第一方向垂直延伸的一柱狀；以及該等相變材料層沿著該第一方向垂直地排列，且插入一或多個層間介電(ILD)層。
  15. 如申請專利範圍第14項所述之半導體記憶裝置，其中各該等相變材料層環繞該選擇器材料層。
  16. 如申請專利範圍第15項所述之半導體記憶裝置，其中各該等相變材料層為環狀(ring shape)。
  17. 如申請專利範圍第9項所述之半導體記憶裝置，其中該選擇器材料層包括設置的一垂直延伸部以及多個凸緣部，其中該垂直延伸部設置在該共同電極上且在該第一方向上延伸，該些凸緣部沿著與該基板之該表面平行的一第二方向自該垂直延伸部側向延伸，且該些凸緣部分別與該等相變材料層接觸。
  18. 一種半導體記憶裝置的製造方法，該半導體記憶裝置位於一基板之上，該方法包括：在垂直於該基板之一表面的一第一方向上形成垂直堆疊並且被一或多個層間介電層(ILD)隔開的多個導線；透過蝕刻該等導線及該一或多個層間介電層以形成一開口；透過凹蝕位於該開口中的該等導線以形成多個空腔；在該等空腔中形成多個相變材料層；形成與該等相變材料層接觸的一選擇器材料層；以及形成與該選擇器材料層接觸的一共同電極。
  19. 如申請專利範圍第18項所述之半導體裝置的製造方法，其中該等導線彼此具有不同的長度。
  20. 如申請專利範圍第18項所述之半導體裝置的製造方法，更包括在一下層間介電層中形成一下電極，其中在形成該開口的步驟中，露出該下電極的一上表面。
TW107131327A 2018-02-27 2018-09-06 半導體記憶裝置及其製造方法 TWI677120B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/906,827 2018-02-27
US15/906,827 US10797107B2 (en) 2018-02-27 2018-02-27 Semiconductor memory device including phase change material layers and method for manufacturing thereof

Publications (2)

Publication Number Publication Date
TW201937770A true TW201937770A (zh) 2019-09-16
TWI677120B TWI677120B (zh) 2019-11-11

Family

ID=67684660

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107131327A TWI677120B (zh) 2018-02-27 2018-09-06 半導體記憶裝置及其製造方法

Country Status (3)

Country Link
US (3) US10797107B2 (zh)
CN (1) CN110197837B (zh)
TW (1) TWI677120B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI763355B (zh) * 2020-05-28 2022-05-01 台灣積體電路製造股份有限公司 記憶體元件及其製造方法
TWI775486B (zh) * 2021-06-10 2022-08-21 旺宏電子股份有限公司 記憶體元件及其製造方法
TWI780773B (zh) * 2020-06-18 2022-10-11 台灣積體電路製造股份有限公司 記憶體裝置及其形成方法
US11729999B2 (en) 2020-12-11 2023-08-15 Micron Technology, Inc. Capacitive pillar architecture for a memory array
US12048154B2 (en) 2021-06-10 2024-07-23 Macronix International Co., Ltd. Memory device and manufacturing method thereof
TWI856615B (zh) * 2022-06-01 2024-09-21 台灣積體電路製造股份有限公司 半導體結構和形成半導體結構的方法
TWI865660B (zh) * 2019-12-27 2024-12-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法、積體電路與其裝置及其製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797107B2 (en) * 2018-02-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device including phase change material layers and method for manufacturing thereof
CN111146339B (zh) * 2019-12-19 2023-01-31 上海集成电路研发中心有限公司 一种相变存储器单元及其制备方法
KR102702798B1 (ko) * 2019-12-26 2024-09-05 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
US11502241B2 (en) * 2019-12-31 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
US11502128B2 (en) 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11581368B2 (en) 2020-06-18 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
CN111969106A (zh) * 2020-08-17 2020-11-20 长江存储科技有限责任公司 一种相变存储器件及其制造方法
TWI745132B (zh) * 2020-10-22 2021-11-01 旺宏電子股份有限公司 快閃記憶體
US11417683B2 (en) 2020-10-22 2022-08-16 Macronix International Co., Ltd. Flash memory and method of fabricating the same
CN112840460A (zh) * 2021-01-14 2021-05-25 长江先进存储产业创新中心有限责任公司 相变存储单元及其制造方法
CN115835773A (zh) * 2021-09-15 2023-03-21 华为技术有限公司 三维相变存储结构、其制备方法、相变存储器和电子设备
KR20230055240A (ko) * 2021-10-18 2023-04-25 에스케이하이닉스 주식회사 칼코게나이드 물질 및 칼코게나이드 물질을 포함한 반도체 메모리 장치
CN118019352B (zh) * 2023-11-16 2025-03-04 深圳市红芯微科技开发有限公司 存储器件、数字子系统、地面广播接收器及引导固件方法
FR3163206A1 (fr) * 2024-06-05 2025-12-12 Commissariat A L' Energie Atomique Et Aux Energies Alternatives Structure d’interconnexion a vias traversant des niveaux metalliques

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5779757A (en) * 1996-06-26 1998-07-14 The United States Of America As Represented By The Secretary Of The Navy Process for removing hydrogen and carbon impurities from glasses by adding a tellurium halide
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
KR20100001260A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8829646B2 (en) * 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
JP5542550B2 (ja) * 2010-07-08 2014-07-09 株式会社東芝 抵抗変化メモリ
CN102544049B (zh) 2010-12-22 2014-04-16 中国科学院微电子研究所 三维半导体存储器件及其制备方法
CN102543877B (zh) 2010-12-29 2014-03-12 中国科学院微电子研究所 制备三维半导体存储器件的方法
US8693241B2 (en) 2011-07-13 2014-04-08 SK Hynix Inc. Semiconductor intergrated circuit device, method of manufacturing the same, and method of driving the same
US9087975B2 (en) * 2012-01-20 2015-07-21 Agency For Science, Technology And Research Resistive memory arrangement and a method of forming the same
JP2013175605A (ja) * 2012-02-24 2013-09-05 Toshiba Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
US8841649B2 (en) * 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US9099637B2 (en) * 2013-03-28 2015-08-04 Intellectual Discovery Co., Ltd. Phase change memory and method of fabricating the phase change memory
US9336870B1 (en) 2013-08-16 2016-05-10 Sandia Corporation Methods for resistive switching of memristors
US9768234B2 (en) * 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9978810B2 (en) * 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US9947721B2 (en) * 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
US9876055B1 (en) * 2016-12-02 2018-01-23 Macronix International Co., Ltd. Three-dimensional semiconductor device and method for forming the same
US10428981B2 (en) * 2017-01-17 2019-10-01 Pressure Technologies LLC Apparatus for hydrostatic testing
US20180211703A1 (en) * 2017-01-23 2018-07-26 Western Digital Technologies, Inc. High-density 3d vertical reram with bidirectional threshold-type selector
CN107068858A (zh) * 2017-01-25 2017-08-18 中国科学院上海微系统与信息技术研究所 用于选通驱动器件的相变材料、选通驱动器件及其制备方法
US10249683B1 (en) 2017-12-15 2019-04-02 Sandisk Technologies Llc Three-dimensional phase change memory arrays and methods of manufacturing the same
US10797107B2 (en) * 2018-02-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device including phase change material layers and method for manufacturing thereof

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI865660B (zh) * 2019-12-27 2024-12-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法、積體電路與其裝置及其製造方法
US12255105B2 (en) 2019-12-27 2025-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having gate dielectric layers of varying thicknesses and method of forming the same
TWI763355B (zh) * 2020-05-28 2022-05-01 台灣積體電路製造股份有限公司 記憶體元件及其製造方法
TWI780773B (zh) * 2020-06-18 2022-10-11 台灣積體電路製造股份有限公司 記憶體裝置及其形成方法
US11696448B2 (en) 2020-06-18 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11729999B2 (en) 2020-12-11 2023-08-15 Micron Technology, Inc. Capacitive pillar architecture for a memory array
TWI775486B (zh) * 2021-06-10 2022-08-21 旺宏電子股份有限公司 記憶體元件及其製造方法
US12048154B2 (en) 2021-06-10 2024-07-23 Macronix International Co., Ltd. Memory device and manufacturing method thereof
TWI856615B (zh) * 2022-06-01 2024-09-21 台灣積體電路製造股份有限公司 半導體結構和形成半導體結構的方法
US12484459B2 (en) 2022-06-01 2025-11-25 Taiwan Semiconductor Manufacturing Company Limited Planarization-less phase change material switch

Also Published As

Publication number Publication date
TWI677120B (zh) 2019-11-11
US11563056B2 (en) 2023-01-24
CN110197837B (zh) 2022-03-22
CN110197837A (zh) 2019-09-03
US10950664B2 (en) 2021-03-16
US20210225935A1 (en) 2021-07-22
US20190267428A1 (en) 2019-08-29
US10797107B2 (en) 2020-10-06
US20200035752A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
TWI677120B (zh) 半導體記憶裝置及其製造方法
TWI699873B (zh) 記憶裝置及其製造方法
US12433178B2 (en) PCRAM structure
US11139430B2 (en) Phase change random access memory and method of manufacturing
CN102686770A (zh) 适于高温操作的相变存储器器件
US20250048942A1 (en) Memory devices and methods of forming the same
US12274186B2 (en) Low current phase-change memory device
TW202236639A (zh) 記憶體裝置
TWI847738B (zh) 相變材料開關及其製造方法
US20220254995A1 (en) Embedded heater in a phase change memory material
KR100795908B1 (ko) 발열 구조체를 구비하는 반도체 장치 및 그 형성 방법
US12022752B2 (en) Methods of forming memory devices
CN1988200A (zh) 间隙壁电极侧接式相变化存储器及其制造方法