TW201929160A - 扇出型半導體封裝 - Google Patents

Abstract

一種扇出型半導體封裝包括：核心構件，具有第一貫穿孔，且包括配置於不同水平高度上的第一配線層與第二配線層；第一半導體晶片，配置於第一貫穿孔中；第二半導體晶片，在第一貫穿孔中配置於第一半導體晶片上，使得第二非主動面面對第一非主動面；導電打線，配置於核心構件及第二主動面上，且將第二連接墊與第二配線層彼此電性連接；包封體，覆蓋核心構件、第一半導體晶片、第二半導體晶片、及導電打線的至少部分，且填充第一貫穿孔的至少部分；以及連接構件，配置於核心構件及第一主動面上，且將第一連接墊與第一配線層彼此電性連接。

Description

扇出型半導體封裝

本揭露是有關於一種半導體封裝，更具體而言，有關於一種電性連接結構可朝向半導體晶片所配置的區之外延伸的扇出型半導體封裝。 [相關申請案的交叉參照]

本申請案主張2017年12月15日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0173582號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。

半導體晶片相關技術發展中的重要近期趨勢為縮小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，亟需實現包括多個引腳（pin）的小型尺寸（compact size）半導體封裝。

扇出型半導體封裝即為一種滿足上述技術需求而提出的半導體封裝技術。此種扇出型封裝具有小型尺寸，並可容許藉由朝半導體晶片所配置的區之外對電性連接結構進行重佈線而實現多個引腳。

本揭露的態樣可提供一種藉由以多晶片形式堆疊多個半導體晶片而能夠具有改善的效能且小型化並薄化、且具有高設計自由度的扇出型半導體封裝。

根據本揭露的態樣，可提供一種扇出型半導體封裝，在所述扇出型半導體封裝中引入具有貫穿孔的核心構件，將堆疊成使得其非主動面彼此面對的多個半導體晶片配置於所述貫穿孔中，使用導電打線將配置於上部分處的半導體晶片電性連接至所述核心構件的配線層，且使用連接構件將配置於下部分處的半導體晶片電性連接至所述核心構件的另一配線層。

根據本揭露的態樣，一種扇出型半導體封裝可包括：核心構件，具有第一貫穿孔，且包括配置於不同水平高度上的第一配線層與第二配線層；第一半導體晶片，具有第一主動面及與所述第一主動面相對的第一非主動面且配置於所述第一貫穿孔中，所述第一主動面上配置有第一連接墊；第二半導體晶片，具有第二主動面及與所述第二主動面相對的第二非主動面且在所述第一貫穿孔中配置於所述第一半導體晶片上，以使所述第二非主動面面對所述第一非主動面，所述第二主動面上配置有第二連接墊；導電打線，配置於所述核心構件及所述第二主動面上，且將所述第二連接墊與所述第二配線層彼此電性連接；包封體，覆蓋所述核心構件、所述第一半導體晶片、所述第二半導體晶片、及所述導電打線的至少部分，且填充所述第一貫穿孔的至少部分；以及連接構件，配置於所述核心構件及所述第一主動面上，且將所述第一連接墊與所述第一配線層彼此電性連接。

在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。

在本文中，下側、下部分、下表面等是用來指涉相對於圖式的橫截面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受上述定義之方向特別限制。

在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」的概念包括物理連接及物理斷接。可理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可能並不限制所述元件的順序或重要性。在一些情形中，在不悖離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。

本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。

使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置

圖1為示出電子裝置系統的實例的方塊示意圖。

參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如中央處理單元（central processing unit，CPU））、圖形處理器（例如圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所述的晶片相關組件1020或網路相關組件1030一起彼此組合。

視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未示出）、視訊編解碼器（未示出）、功率放大器（未示出）、羅盤（未示出）、加速度計（未示出）、陀螺儀（未示出）、揚聲器（未示出）、大容量儲存單元（例如硬碟驅動機）（未示出）、光碟（compact disk，CD）驅動機（未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（未示出）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括用於各種目的的其他組件。

電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。

圖2為示出電子裝置的實例的立體示意圖。

參照圖2，半導體封裝可於如上所述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝

一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。

此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。

視半導體封裝的結構及目的而定，藉由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。

在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝

圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。

圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。

參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可能為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。

因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。

如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳送並同時具有小型尺寸。

然而，由於在扇入型半導體封裝中所有輸入/輸出端子皆需要配置於半導體晶片內，因此扇入型半導體封裝的空間限制顯著。因此，難以將此種結構應用於具有大量輸入/輸出端子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍可能不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。

圖5為示出扇入型半導體封裝安裝於球柵陣列（BGA）基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。

圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。

參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，I/O端子）可經由球柵陣列基板2301重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球柵陣列基板2302重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝

圖7為示出扇出型半導體封裝的剖面示意圖。

參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。

如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。

圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。

參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。

如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在厚度小於使用球柵陣列基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。

同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如球柵陣列基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。

在下文中，將參照圖式闡述一種藉由以多晶片形式堆疊多個半導體晶片而能夠具有改善的效能且小型化並薄化、且具有高的設計自由度的扇出型半導體封裝。

圖9為示出扇出型半導體封裝的實例的剖面示意圖。

圖10為示出圖9的扇出型半導體封裝的俯視示意圖。

參照圖9及圖10，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括：核心構件110，具有第一貫穿孔110HA及與第一貫穿孔110HA分隔開來的第二貫穿孔110HB，且包括配置於不同水平高度上的第一配線層112a與第二配線層112b；第一半導體晶片121，具有第一主動面及與第一主動面相對的第一非主動面且配置於第一貫穿孔110HA中，第一主動面上配置有第一連接墊121P；第二半導體晶片122，具有第二主動面及與第二主動面相對的第二非主動面且在第一貫穿孔110HA中配置於第一半導體晶片121上，以使第二非主動面面對第一非主動面，第二主動面上配置有第二連接墊122P；第三半導體晶片123，具有第三主動面及與第三主動面相對的第三非主動面且配置於第二貫穿孔110HB中，第三主動面上配置有第三連接墊123P；第四半導體晶片124，具有第四主動面及與第四主動面相對的第四非主動面且在第二貫穿孔110HB中配置於第三半導體晶片123上，以使第四非主動面面對第三非主動面，第四主動面上配置有第四連接墊124P；導電打線132，配置於核心構件110、第二主動面、及第四主動面上且將第二配線層112b電性連接至第二連接墊122P及第四連接墊124P；包封體130，覆蓋核心構件110、第一半導體晶片121、第二半導體晶片122、第三半導體晶片123、第四半導體晶片124、及導電打線132的至少部分且填充第一貫穿孔110HA及第二貫穿孔110HB的至少部分；連接構件140，配置於核心構件110、第一主動面、及第三主動面上且將第一配線層112a電性連接至第一連接墊121P及第三連接墊123P；鈍化層150，配置於與連接構件140的其上配置有核心構件110的一表面相對的連接構件140的另一表面上，且具有開口以暴露出連接構件140的重佈線層142的至少部分；以及電性連接結構160，形成於鈍化層150的開口中且電性連接至連接構件140的暴露出的重佈線層142。

近來，已開發出能夠安裝多個半導體晶片以使得可在單一封裝中執行諸多功能的半導體晶片安裝技術。舉例而言，扇出型晶圓級封裝（fan-out wafer level package，FO-WLP）技術具有以下優點：半導體晶片與電路板之間的連接的整合程度提高，熱特性及電性特性改善，且可照樣使用現有的半導體製程。然而，在扇出型晶圓級封裝技術中，僅一個半導體晶片可進行封裝，使得在滿足封裝多個半導體晶片的市場需求方面存在限制。同時，封裝多個半導體晶片的技術的實例可包括在垂直方向上堆疊半導體晶片的多晶粒堆疊封裝（multi-die stack package，MDSP）技術。然而，在多晶粒堆疊封裝的情形中，封裝的厚度由於半導體晶片在垂直方向上簡單地堆疊而過度增大，且所述封裝具有以下結構：在所述結構中，堆疊於上部分及下部分處且具有矩形的半導體晶片被配置成且堆疊成在垂直方向上近似彼此不對齊且被接著藉由打線接合（wire bonding）連接至配置於所述半導體晶片下方的電路板，進而使得由被配置成在垂直方向上彼此不對齊的所述半導體晶片佔用的區域增大，從而在將所述封裝小型化方面造成限制。

另一方面，在根據例示性實施例的扇出型半導體封裝100A中，與扇出型晶圓級封裝技術相似，可利用包封體130對第一半導體晶片121、第二半導體晶片122、第三半導體晶片123及第四半導體晶片124進行包封，且可接著使用具有重佈線層142的連接構件140將第一連接墊121P、第二連接墊122P、第三連接墊123P及第四連接墊124P重佈線直至扇出區。因此，整合程度可提高，熱特性及電性特性可提高，且可照樣使用現有的半導體製程。另外，在根據例示性實施例的扇出型半導體封裝100A中，分別堆疊於上部分及下部分處的第一半導體晶片121及第二半導體晶片122與第三半導體晶片123及第四半導體晶片124可以並排（side-by-side，SBS）形式進行配置。因此，不同於多晶粒堆疊封裝，扇出型半導體封裝100A可薄化，且第一半導體晶片121及第二半導體晶片122與第三半導體晶片123及第四半導體晶片124之間的電性連接通路可顯著縮短。另外，第一半導體晶片121與第二半導體晶片122及第三半導體晶片123與第四半導體晶片124可被堆疊成使得其各自的非主動面彼此面對，且分別進行堆疊的第一半導體晶片121及第二半導體晶片122與第三半導體晶片123及第四半導體晶片124可在相對的方向上電性連接至核心構件110。因此，與多晶粒堆疊封裝不同，經堆疊晶片不被配置成在垂直方向上彼此不對齊，而是可以相同方向進行配置。舉例而言，第一半導體晶片121的邊緣與第二半導體晶片122的邊緣可在第一半導體晶片121及第二半導體晶片122的堆疊方向上彼此對齊，且第三半導體晶片123的邊緣與第四半導體晶片124的邊緣可在第三半導體晶片123及第四半導體晶片124的堆疊方向上彼此對齊。因此，扇出型半導體封裝100A最終可小型化。具體而言，根據例示性實施例的扇出型半導體封裝100A可具有以下結構：在所述結構中，藉由導電打線132在扇出型半導體封裝100A的一側處提供電性通路，利用包封體130對導電打線132進行包封，且使用包封體130的平的一個表面作為支撐構件、藉由連接構件140的重佈線層142在扇出型半導體封裝100A的另一側處形成電性通路。亦即，設計自由度可為高的，且不需要單獨的背側重佈線層（backside redistribution layer，B-RDL）製程等，且因此製程可被簡化。

在下文中，將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。

核心構件110可視特定材料而定改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。另外，核心構件110可在堆疊於核心構件110的上部分及下部分處的半導體晶片121及半導體晶片122與半導體晶片123及半導體晶片124之間提供電性連接通路。亦即，核心構件110可充當一種連接構件。核心構件110可具有彼此分隔開來的第一貫穿孔110HA與第二貫穿孔110HB，且分別進行堆疊的第一半導體晶片121及第二半導體晶片122與第三半導體晶片123及第四半導體晶片124可分別配置於第一貫穿孔110HA及第二貫穿孔110HB中。同時，核心構件110可具有僅一個貫穿孔，或者必要時可具有數量較多的貫穿孔。因此，配置於貫穿孔中的半導體晶片的數量可有所改變。

核心構件110可包括：第一絕緣層111a；第一配線層112a，嵌入第一絕緣層111a中，以使第一配線層112a的一表面暴露出來；第三配線層112c，配置於與第一絕緣層111a的嵌入有第一配線層112a的一表面相對的第一絕緣層111a的另一表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第三配線層112c；以及第二配線層112b，配置於第二絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c可經由貫穿第一絕緣層111a的第一通孔113a及貫穿第二絕緣層111b的第二通孔113b彼此電性連接，且可經由導電打線132及連接構件140的重佈線層142電性連接至第一連接墊121P、第二連接墊122P、第三連接墊123P及第四連接墊124P。

絕緣層111a及絕緣層111b中的每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b中的每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體（prepreg）、味之素增層膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電樹脂作為所述絕緣材料。

配線層112a、配線層112b、及配線層112c可用於對第一連接墊121P、第二連接墊122P、第三連接墊123P及第四連接墊124P進行重佈線。配線層112a、配線層112b、及配線層112c中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。配線層112a、配線層112b、及配線層112c可視對應層的設計而定執行各種功能。例如，配線層112a、配線層112b、配線層112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b、及配線層112c可包括通孔接墊、打線接墊、電性連接結構接墊等。配線層112a、配線層112b、及配線層112c中的每一者的厚度可大於重佈線層142的厚度。

通孔113a及通孔113b可將形成於不同層上的配線層112a、配線層112b、及配線層112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及通孔113b中的每一者的材料可為導電材料。通孔113a及通孔113b中的每一者可利用導電材料完全填充，或者導電材料亦可沿著通孔孔洞中的每一者的壁形成。同時，所有通孔113a及通孔113b可在製程中出於某種原因而具有方向彼此相同的錐形。

半導體晶片121、半導體晶片122、半導體晶片123、及半導體晶片124中的每一者可為以數十至數百萬個或更多數量的元件整合於單一晶片中提供的積體電路（IC）。半導體晶片121、半導體晶片122、半導體晶片123、及半導體晶片124中的每一者可以主動晶圓為基礎而形成。在此種情形中，半導體晶片121、半導體晶片122、半導體晶片123、及半導體晶片124中的每一者的本體的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體中的每一者上可形成各種電路。連接墊121P、連接墊122P、連接墊123P、及連接墊124P中的每一者的材料不受特別限制，但可為例如銅（Cu）、鋁（Al）等的導電材料。必要時，在本體中的每一者上可進一步形成重佈線層（RDL）（未示出），且連接墊121P、連接墊122P、連接墊123P、及連接墊124P可主要藉由重佈線層142進行重佈線。另外，各個連接墊121P、連接墊122P、連接墊123P、及連接墊124P上可配置由例如銅（Cu）等金屬形成的凸塊。堆疊於核心構件110的上部分及下部分處的第一半導體晶片121與第二半導體晶片122及第三半導體晶片123與第四半導體晶片124各自的非主動面可藉由例如晶粒貼附膜（die attach film，DAF）等任何習知黏合構件181及黏合構件182貼附至彼此。

半導體晶片121、半導體晶片122、半導體晶片123、及半導體晶片124中的每一者可例如為中央處理器（比如中央處理單元）、圖形處理器（比如圖形處理單元）、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等應用處理器（AP）、例如揮發性記憶體（比如動態隨機存取記憶體）、非揮發性記憶體（比如唯讀記憶體）、快閃記憶體（比如反及快閃（NAND flash））等記憶體、或者應用專用積體電路（ASIC），但並非僅限於此。第一半導體晶片121的第一連接墊121P的數量可大於第二半導體晶片122的第二連接墊122P的數量。相似地，第三半導體晶片123的第三連接墊123P的數量可大於第四半導體晶片124的第四連接墊124P的數量。原因在於第二半導體晶片122及第四半導體晶片124連接至導電打線132且因此某種程度上難以在第二半導體晶片122及第四半導體晶片124中實施精密間距，而第一半導體晶片121及第三半導體晶片123連接至重佈線層142且因此可在第一半導體晶片121及第三半導體晶片123中實施精密間距。就此而言，當第一半導體晶片121、第二半導體晶片122、第三半導體晶片123及第四半導體晶片124中的全部都是記憶體時，第一半導體晶片121、第二半導體晶片122、第三半導體晶片123及第四半導體晶片124的上部分與下部分的佈置可視輸入/輸出（I/O）的數量而彼此不同，且當第一半導體晶片121、第二半導體晶片122、第三半導體晶片123及第四半導體晶片124是應用處理器、應用專用積體電路、及記憶體的組合時，應用處理器及應用專用積體電路可分別被配置成第一半導體晶片121及第三半導體晶片123，且記憶體可被配置成第二半導體晶片122及第四半導體晶片124。

包封體130可保護核心構件110、半導體晶片121、半導體晶片122、半導體晶片123、及半導體晶片124等。包封體130的包封形式不受特別限制，但可為包封體130環繞核心構件110、半導體晶片121、半導體晶片122、半導體晶片123、及半導體晶片124等的至少部分的形式。舉例而言，包封體130可覆蓋核心構件110以及半導體晶片121、半導體晶片122、半導體晶片123、及半導體晶片124的至少部分，且可填充貫穿孔110HA及貫穿孔110HB的至少部分。同時，包封體130可填充貫穿孔110HA及貫穿孔110HB，藉以充當黏合劑，並視特定材料而定減少半導體晶片121、半導體晶片122、半導體晶片123、及半導體晶片124的彎曲（buckling）。

包封體130的材料不受特別限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像包封體（photoimagable encapsulant，PIE）樹脂作為絕緣材料。

導電打線132可將第二半導體晶片122的第二連接墊122P及第四半導體晶片124的第四連接墊124P電性連接至核心構件110的第二配線層112b，且可藉由包封體130進行包封。導電打線132中的每一者可為用於打線接合（wire bonding）的任何習知打線，且可包括例如銅（Cu）等任何習知導電材料。

連接構件140可將第一半導體晶片121的第一連接墊121P及第三半導體晶片123的第三連接墊123P電性連接至核心構件110的第一配線層112a。另外，連接構件140可對第一連接墊121P、第二連接墊122P、第三連接墊123P及第四連接墊124P進行重佈線。另外，連接構件140可將以並排（SBS）形式進行配置的第一半導體晶片121及第二半導體晶片122與第三半導體晶片123及第四半導體晶片124彼此電性連接。連接構件140可包括：絕緣層141，配置於核心構件110、第一主動面、及第三主動面上，且覆蓋第一配線層112a、第一連接墊121P、及第三連接墊123P的至少部分；重佈線層142，配置於絕緣層141上；以及通孔143，貫穿絕緣層141且將重佈線層142電性連接至第一配線層112a、第一連接墊121P、及第三連接墊123P。必要時，連接構件亦可包括數量較多的絕緣層、重佈線層、及通孔。

絕緣層141的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層141可為感光絕緣層。當絕緣層141具有感光性質時，絕緣層141可被形成為具有較小的厚度，且可更容易地達成通孔143的精密間距。絕緣層141可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。

重佈線層142可用於對連接墊121P、連接墊122P、連接墊123P、及連接墊124P實質上進行重佈線。重佈線層142的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可視對應層的設計而定執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括各種接墊圖案等。

通孔143可將形成於不同層上的重佈線層142、第一配線層112a、連接墊121P及連接墊123P等彼此電性連接。通孔143中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿著通孔中的每一者的壁形成。同時，連接構件140的通孔143中的每一者可具有方向與核心構件110的通孔113a、通孔113b、及通孔113c中的每一者的方向相反的錐形。

必要時，連接構件140上可配置鈍化層150。鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有開口以暴露出連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口的數量可為數十至數千個。暴露出的重佈線層142的表面上可形成表面處理層（surface treatment layer）。鈍化層150的材料不受特別限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、味之素增層膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑（solder resist）。

必要時，鈍化層150的開口中可配置電性連接結構160。電性連接結構160可在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可藉由電性連接結構160安裝於電子裝置的主板上。電性連接結構160中的每一者可由低熔點金屬形成，所述低熔點金屬例如是比如錫（Sn）-鋁（Al）-銅（Cu）等焊料。然而，此僅為實例，且電性連接結構160中的每一者的材料並不特別限定於此。電性連接結構160中的每一者可為接腳（land）、球、引腳等。電性連接結構160可形成為多層結構或單層結構。當電性連接結構160形成為多層結構時，電性連接結構160可包括銅（Cu）柱及焊料。當電性連接結構160形成為單層結構時，電性連接結構160可包括錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構160並非僅限於此。

電性連接結構160的數量、間隔、配置形式等不受特別限制，但可由熟習此項技術者視設計細節而定充分修改。舉例而言，電性連接結構160可根據連接墊121P、連接墊122P、連接墊123P、及連接墊124P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。電性連接結構160中的至少一者可配置於扇出區中。扇出區指代除半導體晶片121、半導體晶片122、半導體晶片123、及半導體晶片124所配置的區之外的區。相較於扇入型封裝，扇出型封裝可具有優異的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且可有利於三維內連（3D interconnection）。另外，相較於球柵陣列（BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。

圖11A至圖11C為示出製造圖9的扇出型半導體封裝的製程的示意圖。

參照圖11A，可首先製備核心構件110。可藉由以下步驟製備核心構件110：藉由鍍敷製程（plating process）在一表面上形成有金屬層的載體基板上形成第一配線層112a；藉由層壓方法（lamination method）或塗敷方法（applying method）形成覆蓋第一配線層112a的第一絕緣層111a；藉由雷射鑽孔（laser drill）等在第一絕緣層111a中形成通孔孔洞；藉由鍍敷製程在所述通孔孔洞中及第一絕緣層111a上分別形成第一通孔113a及第三配線層112c；藉由層壓方法或塗敷方法形成覆蓋第三配線層112c的第二絕緣層111b；藉由雷射鑽孔等在第二絕緣層111b中形成通孔孔洞；藉由鍍敷製程在所述通孔孔洞中及第二絕緣層111b上分別形成第二通孔113b及第二配線層112b；藉由雷射鑽孔等形成第一貫穿孔110HA及第二貫穿孔110HB；將載體基板分離；以及藉由蝕刻移除其餘金屬層。可使用具有大面積的載體基板執行一系列製程。因此，可以多個核心構件110彼此連接的形式製備所述多個核心構件110。同時，可在蝕刻製程中移除第一配線層112a的一部分，進而使得第一絕緣層111a的一表面與第一配線層112a的一表面之間可具有台階。接著，可將任何習知黏合膜210貼附至第一絕緣層111a的嵌入有第一配線層112a的一表面。接著，可在第一貫穿孔110HA中在黏合膜210上配置具有堆疊形式的第一半導體晶片121及第二半導體晶片122且在第二貫穿孔110HB中在黏合膜210上配置具有堆疊形式的第三半導體晶片123及第四半導體晶片124。

接著，參照圖11B，可使用導電打線132將第二配線層112b連接至第二連接墊122P及第四連接墊124P。導電打線132中的每一者可具有例如金屬打線等任何習知接合打線形式。接著，可藉由層壓方法或塗敷方法形成對核心構件110及具有堆疊形式的第一半導體晶片121及第二半導體晶片122以及第三半導體晶片123及第四半導體晶片124的至少部分進行包封的包封體130。接著，可移除黏合膜210。

接著，參照圖11C，可藉由將感光成像介電等層壓或塗敷於黏合膜210被移除的部分上或者層壓或塗敷至黏合膜210被移除的部分來形成絕緣層141，可藉由微影法（photolithography method）等在絕緣層141中形成通孔孔洞，且可藉由鍍敷製程在所述通孔孔洞中或絕緣層141上形成通孔143及重佈線層142。根據設計細節，可重覆進行這樣的製程以形成額外的絕緣層141、重佈線層142、及通孔143。接著，可藉由層壓方法或塗敷方法形成鈍化層150，鈍化層150具有開口以暴露出重佈線層142的至少部分。接著，可形成電性連接結構160，且可執行迴焊製程（reflow process）以形成多個根據所述例示性實施例的扇出型半導體封裝100A。接著，當藉由切割製程（sawing process）執行單體化（singulation）時，可一次性獲得多個扇出型半導體封裝100A。

圖12為示出扇出型半導體封裝的另一實例的剖面示意圖。

參照圖12，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100B中，核心構件110可包括：絕緣層111；第一配線層112a，配置於絕緣層111的一表面上；第二配線層112b，配置於絕緣層111的另一表面上；以及通孔113，貫穿絕緣層111且將第一配線層112a與第二配線層112b彼此電性連接。配線層112a及配線層112b中的每一者的厚度可大於重佈線層142的厚度。通孔113中的每一者可為貫穿通孔而非盲通孔（blind via），且可具有沙漏形或圓柱形。亦即，核心構件110的形式可經由各式修改。其他內容與上述內容重複，且因此不再對其予以贅述。

圖13為示出扇出型半導體封裝的另一實例的剖面示意圖。

參照圖13，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100C中，核心構件110可包括：第一絕緣層111a；第三配線層112c，配置於第一絕緣層111a的一表面上；第四配線層112d，配置於第一絕緣層111a的另一表面上；第二絕緣層111b，配置於第一絕緣層111a的一表面上，且覆蓋第三配線層112c；第一配線層112a，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a的另一表面上且覆蓋第四配線層112d；以及第二配線層112b，配置於第三絕緣層111c上。另外，核心構件110可包括：第一通孔113a，貫穿第一絕緣層111a，且將第三配線層112c與第四配線層112d彼此電性連接；第二通孔113b，貫穿第二絕緣層111b，且將第一配線層112a與第三配線層112c彼此電性連接；以及第三通孔113c，貫穿第三絕緣層111c，且將第二配線層112b與第四配線層112d彼此電性連接。配線層112a、配線層112b、配線層112c、及配線層112d中的每一者的厚度可大於重佈線層142的厚度。第一通孔113a可具有沙漏形，且第二通孔113b及第三通孔113c可具有方向彼此相反的錐形。

第一絕緣層111a具有的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112a及配線層112b。第一絕緣層111a可包括不同於第二絕緣層111b及第三絕緣層111c的絕緣材料的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素增層膜或感光成像介電膜。然而，第一絕緣層111a的材料、以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a具有的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑及貫穿第三絕緣層111c的第三通孔113c的直徑。其他內容與上述內容重複，且因此不再對其予以贅述。

圖14為示出扇出型半導體封裝的另一實例的剖面示意圖。

圖15為示出圖14的扇出型半導體封裝的俯視示意圖。

參照圖14及圖15，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100D中，連接構件140可包括：絕緣層141，配置於核心構件110、第一主動面、及第三主動面上，且具有開口140H以暴露出第一配線層112a、第一連接墊121P、及第三連接墊123P中的每一者的至少部分；以及撓性導體142，配置於絕緣層141上，在開口140H中彎曲，且將第一配線層112a電性連接至第一連接墊121P及第三連接墊123P。撓性導體142中的每一者可包括例如銅（Cu）等導電材料。舉例而言，撓性導體142中的每一者可為由銅（Cu）形成的導電帶，但並非僅限於此。撓性導體142可與第一配線層112a、第一連接墊121P、及第三連接墊123P直接接觸。同時，必要時，撓性導體142可經由形成於鈍化層150中的其他開口暴露於外部。

此外，在如根據另一例示性實施例的扇出型半導體封裝100D一樣使用膠帶自動接合型連接構件140的情形中，如以上在根據例示性實施例的扇出型半導體封裝100A中所述，可以並排形式配置分別堆疊於上部分及下部分處的第一半導體晶片121及第二半導體晶片122與第三半導體晶片123及第四半導體晶片124。因此，不同於多晶粒堆疊封裝，扇出型半導體封裝100D可薄化，且第一半導體晶片121及第二半導體晶片122與第三半導體晶片123及第四半導體晶片124之間的電性連接通路可顯著縮短。另外，與多晶粒堆疊封裝不同，經堆疊晶片不被配置成在垂直方向上彼此不對齊，而是可以相同方向進行配置，進而使得扇出型半導體封裝100D最終可小型化。另外，扇出型半導體封裝100D可具有以下結構：在所述結構中，藉由導電打線132在扇出型半導體封裝100D的一側處提供電性通路，利用包封體130對導電打線132進行包封，且使用包封體130的平的一個表面作為支撐構件、藉由連接構件140的撓性導體142在扇出型半導體封裝100D的另一側處形成電性通路。因此，設計自由度可為高的，且不需要單獨的背側重佈線層（B-RDL）製程等，且因此製程可被簡化。其他內容與上述內容重複，且因此不再對其予以贅述。

圖16A至圖16C為示出製造圖14的扇出型半導體封裝的製程的示意圖。

參照圖16A，可首先製備核心構件110。接著，可將任何習知黏合膜210貼附至第一絕緣層111a的嵌入有第一配線層112a的一表面。接著，可在第一貫穿孔110HA中在黏合膜210上配置具有堆疊形式的第一半導體晶片121及第二半導體晶片122且在第二貫穿孔110HB中在黏合膜210上配置具有堆疊形式的第三半導體晶片123及第四半導體晶片124。

接著，參照圖16B，可使用導電打線132將第二配線層112b連接至第二連接墊122P及第四連接墊124P。接著，可形成對核心構件110及具有堆疊形式的第一半導體晶片121及第二半導體晶片122以及第三半導體晶片123及第四半導體晶片124的至少部分進行包封的包封體130。接著，可移除黏合膜210。

接著，參照圖16C，可製備膠帶自動接合型連接構件140，且可將膠帶自動接合型連接構件140貼附至黏合膜210被移除的部分。鈍化層150及電性連接結構160可處於其提前形成於連接構件140中的狀態，或者可在形成連接構件140之後在後續製程中形成。其他內容與上述內容重複，且因此不再對其予以贅述。

圖17為示出扇出型半導體封裝的另一實例的剖面示意圖。

參照圖17，根據本揭露中的另一例示性實施例的扇出型半導體封裝100E可與根據另一例示性實施例的扇出型半導體封裝100D相同，除了核心構件110可包括：絕緣層111；第一配線層112a，配置於絕緣層111的一表面上；第二配線層112b，配置於絕緣層111的另一表面上；以及通孔113，貫穿絕緣層111且將第一配線層112a與第二配線層112b彼此電性連接。其他內容與上述內容重複，且因此不再對其予以贅述。

圖18為示出扇出型半導體封裝的另一實例的剖面示意圖。

參照圖18，根據本揭露中的另一例示性實施例的扇出型半導體封裝100F可與根據另一例示性實施例的扇出型半導體封裝100D相同，除了核心構件110可包括：第一絕緣層111a；第三配線層112c，配置於第一絕緣層111a的一表面上；第四配線層112d，配置於第一絕緣層111a的另一表面上；第二絕緣層111b，配置於第一絕緣層111a的一表面上，且覆蓋第三配線層112c；第一配線層112a，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a的另一表面上且覆蓋第四配線層112d；以及第二配線層112b，配置於第三絕緣層111c上。另外，核心構件110可包括：第一通孔113a，貫穿第一絕緣層111a，且將第三配線層112c與第四配線層112d彼此電性連接；第二通孔113b，貫穿第二絕緣層111b，且將第一配線層112a與第三配線層112c彼此電性連接；以及第三通孔113c，貫穿第三絕緣層111c，且將第二配線層112b與第四配線層112d彼此電性連接。其他內容與上述內容重複，且因此不再對其予以贅述。

如上所述，根據本揭露中的例示性實施例，可提供一種藉由以多晶片形式堆疊多個半導體晶片而能夠具有改善的效能且小型化並薄化、且具有高的設計自由度的扇出型半導體封裝。

儘管以上已示出及闡述例示性實施例，然而對於熟習此項技術者而言應顯而易見，在不悖離如由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出潤飾及變動。

100A、100B、100C、100D、100E、100F、2100‧‧‧扇出型半導體封裝

110‧‧‧核心構件

110HA‧‧‧貫穿孔/第一貫穿孔

110HB‧‧‧貫穿孔/第二貫穿孔

111、141、2141、2241‧‧‧絕緣層

111a‧‧‧絕緣層/第一絕緣層

111b‧‧‧絕緣層/第二絕緣層

111c‧‧‧第三絕緣層

112a‧‧‧配線層/第一配線層

112b‧‧‧配線層/第二配線層

112c‧‧‧配線層/第三配線層

112d‧‧‧配線層/第四配線層

113、143、2143、2243‧‧‧通孔

113a‧‧‧通孔/第一通孔

113b‧‧‧通孔/第二通孔

113c‧‧‧通孔/第三通孔

121‧‧‧半導體晶片/第一半導體晶片

121P‧‧‧連接墊/第一連接墊

122‧‧‧半導體晶片/第二半導體晶片

122P‧‧‧連接墊/第二連接墊

123‧‧‧半導體晶片/第三半導體晶片

123P‧‧‧連接墊/第三連接墊

124‧‧‧半導體晶片/第四半導體晶片

124P‧‧‧連接墊/第四連接墊

130、2130‧‧‧包封體

132‧‧‧導電打線

140‧‧‧連接構件/膠帶自動接合型連接構件

140H、2251‧‧‧開口

142‧‧‧重佈線層/撓性導體

150、2150、2223、2250‧‧‧鈍化層

160‧‧‧電性連接結構

181、182‧‧‧黏合構件

210‧‧‧黏合膜

1000‧‧‧電子裝置

1010、2500‧‧‧主板

1020‧‧‧晶片相關組件

1030‧‧‧網路相關組件

1040‧‧‧其他組件

1050、1130‧‧‧照相機模組

1060‧‧‧天線

1070‧‧‧顯示器裝置

1080‧‧‧電池

1090‧‧‧訊號線

1100‧‧‧智慧型電話

1101、2121、2221‧‧‧本體

1110‧‧‧母板

1120‧‧‧電子組件

1121‧‧‧半導體封裝

2120、2220‧‧‧半導體晶片

2122、2222‧‧‧連接墊

2140、2240‧‧‧連接構件

2142‧‧‧重佈線層

2160、2260‧‧‧凸塊下金屬層

2170、2270‧‧‧焊球

2200‧‧‧扇入型半導體封裝

2242‧‧‧配線圖案

2243h‧‧‧通孔孔洞

2280‧‧‧底部填充樹脂

2290‧‧‧模製材料

2301、2302‧‧‧球柵陣列（BGA）基板

藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他樣態、特徵及優點，在附圖中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出扇入型半導體封裝安裝於球柵陣列（ball grid array，BGA）基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為示出扇出型半導體封裝的實例的剖面示意圖。 圖10為示出圖9的扇出型半導體封裝的俯視示意圖。 圖11A至圖11C為示出製造圖9的扇出型半導體封裝的製程的示意圖。 圖12為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖13為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖14為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖15為示出圖14的扇出型半導體封裝的俯視示意圖。 圖16A至圖16C為示出製造圖14的扇出型半導體封裝的製程的示意圖。 圖17為示出扇出型半導體封裝的另一實例的剖面示意圖。 圖18為示出扇出型半導體封裝的另一實例的剖面示意圖。

Claims (15)

1. 一種扇出型半導體封裝，包括： 核心構件，具有第一貫穿孔，且包括配置於不同水平高度上的第一配線層與第二配線層； 第一半導體晶片，具有第一主動面及與所述第一主動面相對的第一非主動面且配置於所述第一貫穿孔中，所述第一主動面上配置有第一連接墊； 第二半導體晶片，具有第二主動面及與所述第二主動面相對的第二非主動面且在所述第一貫穿孔中配置於所述第一半導體晶片上，使得所述第二非主動面面對所述第一非主動面，所述第二主動面上配置有第二連接墊； 導電打線，配置於所述核心構件及所述第二主動面上，且將所述第二連接墊與所述第二配線層彼此電性連接； 包封體，覆蓋所述核心構件、所述第一半導體晶片、所述第二半導體晶片、及所述導電打線的至少部分，且填充所述第一貫穿孔的至少部分；以及 連接構件，配置於所述核心構件及所述第一主動面上，且將所述第一連接墊與所述第一配線層彼此電性連接。
2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接構件包括絕緣層、重佈線層、及通孔，所述絕緣層配置於所述核心構件及所述第一主動面上且覆蓋所述第一配線層及所述第一連接墊的至少部分，所述重佈線層配置於所述絕緣層上，所述通孔貫穿所述絕緣層且將所述重佈線層電性連接至所述第一配線層及所述第一連接墊。
3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述絕緣層包括感光成像介電（PID）樹脂。
4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接構件包括絕緣層及撓性導體，所述絕緣層配置於所述核心構件及所述第一主動面上且具有開口以暴露出所述第一配線層及所述第一連接墊中的每一者的至少部分，所述撓性導體配置於所述絕緣層上、在所述開口中彎曲、且將所述第一配線層與所述第一連接墊彼此電性連接。
5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述撓性導體直接接觸所述第一配線層及所述第一連接墊。
6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一半導體晶片的邊緣與所述第二半導體晶片的邊緣在所述第一半導體晶片及所述第二半導體晶片的堆疊方向上彼此對齊。
7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接墊的數量大於所述第二連接墊的數量。
8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、所述第一配線層、第三配線層、第二絕緣層、及所述第二配線層，所述第一配線層嵌入所述第一絕緣層中以使所述第一配線層的一表面暴露出來，所述第三配線層配置於與所述第一絕緣層的嵌入有所述第一配線層的所述一表面相對的所述第一絕緣層的另一表面上，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第三配線層；以及所述第二配線層配置於所述第二絕緣層上，且 所述第一配線層至所述第三配線層彼此電性連接。
9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一絕緣層的所述一表面與所述第一配線層的一表面之間具有台階。
10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、所述第一配線層、及所述第二配線層，所述第一配線層配置於所述第一絕緣層的一表面上，所述第二配線層配置於所述第一絕緣層的另一表面上，且 所述第一配線層與所述第二配線層彼此電性連接。
11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第三配線層、第四配線層、第二絕緣層、所述第一配線層、第三絕緣層、及所述第二配線層，所述第三配線層配置於所述第一絕緣層的一表面上，所述第四配線層配置於所述第一絕緣層的另一表面上，所述第二絕緣層配置於所述第一絕緣層的所述一表面上且覆蓋所述第三配線層，所述第一配線層配置於所述第二絕緣層上，所述第三絕緣層配置於所述第一絕緣層的所述另一表面上且覆蓋所述第四配線層，所述第二配線層配置於所述第三絕緣層上，且 所述第一配線層至所述第四配線層彼此電性連接。
12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一絕緣層具有的厚度大於所述第二絕緣層及所述第三絕緣層中的每一者的厚度。
13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件更包括與所述第一貫穿孔分隔開來的第二貫穿孔， 所述扇出型半導體封裝更包括：第三半導體晶片及第四半導體晶片，所述第三半導體晶片具有第三主動面及與所述第三主動面相對的第三非主動面且配置於所述第二貫穿孔中，所述第三主動面上配置有第三連接墊，所述第四半導體晶片具有第四主動面及與所述第四主動面相對的第四非主動面且在所述第二貫穿孔中配置於所述第三半導體晶片上使得所述第四非主動面面對所述第三非主動面，所述第四主動面上配置有第四連接墊， 所述導電打線將所述第四連接墊與所述第二配線層彼此電性連接，且 所述連接構件將所述第三連接墊與所述第一配線層彼此電性連接。
14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中堆疊於所述第一貫穿孔中的所述第一半導體晶片及所述第二半導體晶片與堆疊於所述第二貫穿孔中的所述第三半導體晶片及所述第四半導體晶片並排地進行配置，且藉由所述連接構件彼此電性連接。
15. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括： 鈍化層，配置於與所述連接構件的其上配置有所述核心構件的一表面相對的所述核心構件的另一表面上，且具有開口以暴露出所述連接構件的至少部分；以及 電性連接結構，配置於所述鈍化層的所述開口中，且電性連接至暴露出的所述連接構件。