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TW201928956A - 半導體記憶裝置 - Google Patents

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TW201928956A
TW201928956A TW107139421A TW107139421A TW201928956A TW 201928956 A TW201928956 A TW 201928956A TW 107139421 A TW107139421 A TW 107139421A TW 107139421 A TW107139421 A TW 107139421A TW 201928956 A TW201928956 A TW 201928956A
Authority
TW
Taiwan
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gate electrode
metal wiring
channel mos
layer metal
mos transistor
Prior art date
Application number
TW107139421A
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English (en)
Inventor
新居浩二
藪內誠
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
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Abstract

本發明係提供一種位址存取時間較快之半導體記憶裝置。
半導體記憶裝置具有複數個記憶胞，及與上述複數個記憶胞耦合之字元線。上述字元線沿第1方向配置。上述複數個記憶胞之各者包含沿與上述第1方向交叉之第2方向配置之閘極電極。

Description

半導體記憶裝置
本揭示係關於半導體記憶裝置，尤其係關於具備靜態型記憶胞之半導體裝置及具備其之半導體裝置。
半導體裝置有具備如靜態型半導體記憶裝置(SRAM：Static Random Access Memory：靜態隨機存取記憶體)般之揮發性半導體記憶裝置者。作為藉由經細微化之半導體製程產生之SRAM之記憶胞，提案有細長記憶胞之佈局(參照美國專利申請案公開第2002/0117722號)。該細長記憶胞係閘極配線配置於橫向，擴散層配置於縱向之橫長之佈局，字元線沿與閘極配線相同之方向配置，位元線沿與擴散層相同之方向配置。
又，作為SRAM，提案有於隣接之記憶胞間共用位元線之構成(參照日本專利特開平5-290577號)。
[先前技術文獻]
[專利文獻]
[專利文獻1]美國專利申請案公開第2002/0117722號說明書
[專利文獻2]日本專利特開平5-290577號公報
[發明所欲解決之問題]
本發明人等發現關於採用如美國專利申請案公開第2005/014696號所記載之細長記憶胞之佈局之SRAM，有如下之情形。
即，細長記憶胞之佈局中，成為記憶胞之矩形形狀沿字元線之配置方向非常長之佈局。連接於1條字元線之記憶胞較多之情形時(多位元寬度)，藉由字元線之配線長變長，而增加寄生於字元線之寄生電阻或寄生電容。因此，由於字元線上升至選擇位準受延遲，故有SRAM之位址存取時間變慢之情形。
本揭示之課題在於提供一種位址存取時間較快之半導體記憶裝置。
其他課題與新穎之特徵係根據本說明書之記述及隨附圖式而明確。
[解決問題之技術手段]
若簡單說明本揭示中代表性者之概要，則如下所述。
即，半導體記憶裝置具有複數個記憶胞，及與上述複數個記憶胞耦合之字元線。上述字元線沿第1方向配置。上述複數個記憶胞之各者包含沿與上述第1方向交叉之第2方向配置之閘極電極。
[發明之效果]
根據上述半導體記憶裝置，可提供一種位址存取時間較快之半導體記憶裝置。
以下，針對實施態樣、實施例、比較例及應用例，使用圖式進行說明。但，以下之說明中，有對同一構成要素標註同一符號，省略重複說明之情形。另，圖式係為了使說明更明確，而與實際態樣相比，存在模式性表示各部之寬度、厚度、形狀等之情形，但僅為一例，並非限定本發明之解釋。
＜實施形態＞
圖1係說明實施形態之半導體記憶裝置之記憶體陣列之圖。圖2係模式性顯示圖1之記憶胞之佈局配置之圖。另，為簡化圖式及容易理解，於圖1所示之各記憶胞MC，例示地描繪圖2所示之4個閘極電極G1-G4內之1者作為閘極電極G。
半導體記憶裝置1之記憶體陣列2例示性具有5列5行記憶胞MC。記憶胞MC之各者為靜態型記憶體胞，如圖2所示，於俯視時，外形呈於橫向細長之矩形形狀之佈局圖案。矩形形狀之佈局圖案具有縱向(X方向或第1方向)之短邊A，及橫向(Y方向或第2方向)之長邊B。沿X方向之邊A之長度Lcx短於沿與X方向正交或交叉之Y方向之邊B之長度Lcy(Lcx＜Lcy)。如圖2例示性所示，於記憶胞MC，具有以於沿Y方向之方向延伸之方式配置之4個閘極電極(或閘極配線)G1、G2、G3、G4。第1閘極電極G1、第2閘極電極G2、第3閘極電極G3及第4閘極電極G4之各者互相隔開設置，且呈無彎曲之直線狀形狀。於第1閘極電極G1之橫側配置第4閘極電極G4。第1閘極電極G1與第3閘極電極G3以於X方向並行之方式配置。於第3閘極電極G3之橫側配置第2閘極電極G2。第1閘極電極G1及第4閘極電極G4於Y方向一直線狀配置，第3閘極電極G3及第2閘極電極G2於Y方向一直線狀配置。
因此，細長矩形形狀之記憶胞MC中，於X方向，於上下並列形成2個MOS電晶體。另一方面，細長矩形形狀之記憶胞MC中，可於Y方向並列形成3個MOS電晶體。此將於後述之圖6中詳細說明。
圖1中例示性描繪有1條字元線WL及1條位元線BT。字元線WL以於沿X方向延伸之方式配置，位元線BT以於沿Y方向之方向延伸之方式配置。圖1中，字元線WL之配置方向設為與記憶胞MC之閘極電極G之配置方向交叉之方向，位元線BT之配置方向設為與記憶胞MC之閘極電極G之配置方向相同之方向。換言之，字元線WL之配置方向為沿記憶胞之矩形形狀之佈局圖案之短邊即邊A之方向的方向，位元線BT之配置方向為沿記憶胞之矩形形狀之佈局圖案之長邊即邊B之方向的方向。又，外形於橫向為細長矩形形狀之記憶胞之佈局圖案中，由於對應於1個記憶胞MC之字元線WL之長度與短邊A之長度(Lcx)相同，對應於1個記憶胞之位元線BT之長度與長邊B之長度(Lcy)相同，故每1個記憶胞MC之字元線WL之長度(Lcx)短於每1個記憶胞之位元線BT之長度(Lcy)(Lcx＜Lcy)。
圖1中，由於字元線WL以與配置於X方向之5個記憶胞連接之方式，配置於X方向，故記憶體陣列2上之字元線WL之長度為5Lcx。另一方面，由於位元線BT以與配置於Y方向之5個記憶胞連接之方式，配置於Y方向，故記憶體陣列2上之位元線BT之長度為5Lcy。即，由於利用圖2所示之細長矩形形狀之記憶胞，故字元線WL之長度(5Lcx(WL))於圖1中，短於位元線BT之長度(5Lcy(BT))(5Lcx(WL)＜5Lcy(BT))。
圖3係說明比較例之半導體記憶裝置之記憶體陣列之圖，與圖1同樣地，記載5列5行之記憶胞MC。該情形時，各記憶胞MC亦使用圖2所示之細長矩形形狀之記憶胞。字元線wl之配置方向設為與記憶胞MC之閘極電極G之配置方向相同之方向。另一方面，位元線之配置方向設為與記憶胞MC之閘極電極G之配置方向交叉之方向。記憶體陣列2上之字元線wl之長度為5Lcy(wl)，記憶體陣列2上之位元線bt之長度為5Lcx(bt)。因此，字元線wl之長度(5Lcy(wl))於圖3中長於位元線bt之長度(5Lcx(bt))(5Lcy(wl)＞5Lcx(bt))。
若比較圖1與圖3，則係連接相同數量之記憶胞之條件，但由於字元線WL之長度(5Lcx(WL))短於字元線wl之長度(5Lcy(wl))(5Lcx(WL)＜5Lcy(wl))，故圖1所示之字元線WL之寄生電阻及寄生電容較圖3所示之字元線wl之寄生電阻及寄生電容更減低。
圖1、圖3中，記載有5列5行之記憶胞MC之構成例，但考慮到如具有8條字元線，於1條字元線連接有64個或128個記憶胞之多位元構成之半導體記憶裝置之情形時，可知圖1所示之字元線WL之配置方法與圖3所示之字元線wl之配置方法中，圖1所示之字元線WL之長度與圖3所示之字元線wl之長度相比極其短。
根據實施態樣，將外形細長形狀之矩形形狀之佈局圖案之記憶胞矩陣狀配置之半導體記憶裝置中，由於將字元線WL之配置方向設為與記憶胞之閘極電極G1-G4之配置方向正交或交叉之方向，故可減低字元線WL之寄生電阻及寄生電容。因此，字元線WL上升至選擇位準變快。因此，可加快半導體記憶裝置之資料讀出之位址存取時間。
又，由於字元線WL之自選擇位準降至非選擇位準變快，故可縮短半導體記憶裝置連讀之資料讀出或資料寫入之位址存取之間隔，故可提供高速之半導體記憶裝置。
[實施例1]
圖4係說明實施例1之半導體記憶裝置之構成例之圖。
靜態型半導體記憶裝置SRAM(Static Random Access Memory：靜態隨機存取記憶體)即半導體記憶裝置1a例如係藉由眾所周知之CMOS半導體製造方法，形成於如單晶矽般之半導體基板之表面。半導體記憶裝置1a如例示性所示，具有包含2列4行配置之8個記憶胞(MC00-MC31)之記憶體陣列2a。記憶胞(MC00-MC31)之各者包含靜態型記憶胞。記憶體陣列2a並非限定於2列4行之記憶胞，亦可設為包含2列4行以上之矩陣狀配置之複數個記憶胞之構成。記憶胞MC之各者之佈局圖案於下文敘述，但如圖2所說明，設為於Y方向細長矩形形狀之佈局圖案，又具有閘極電極G1-G4。
記憶胞MC00、MC01與位元線對BL0、BL1連接，記憶胞MC10、MC11與位元線對BL1、BL2連接。又，記憶胞MC20、MC21與位元線對BL2、BL3連接，記憶胞MC30、MC31與位元線對BL3、BL4連接。即，位元線BL1、BL2、BL3被上下配置之記憶胞所共用。
另一方面，記憶胞MC00、MC20與字元線WLe0連接，記憶胞MC10、MC30與字元線WLo0連接。又，記憶胞MC01、MC21與字元線WLe1連接，記憶胞MC11、MC31與字元線WLo1連接。
位元線(BT0-BT4)以沿Y方向延伸之方式設置，字元線(WLe0、WLo0、WLe1、WLo1)以沿與Y方向交叉之X方向延伸之方式設置。即，圖4之字元線(WLe0、WLo0、WLe1、WLo1)與位元線(BT0-BT4)之配置方向係根據與圖1所示之字元線WL及位元線BL之配置方向相同之思想設定。
位元線對BL0、BL1經由選擇用N通道MOS電晶體YS00、YS01，連接於共用資料線對CD0、CD1。位元線對BL1、BL2經由選擇用N通道MOS電晶體YS10、YS11，連接於共用資料線對CD0、CD1。位元線對BL2、BL3經由選擇用N通道MOS電晶體YS20、YS21，連接於共用資料線對CD0、CD1。位元線對BL3、BL4經由選擇用N通道MOS電晶體YS30、YS31，連接於共用資料線對CD0、CD1。
列選擇電路(列解碼器)RDC按照如第1選擇信號般之列位址信號，將字元線WLe0、WLo0、WLe1、WLo1內之1條字元線設為選擇位準。
行選擇電路(行解碼器)CDC與N通道MOS電晶體YS10、YS11之共用閘極、N通道MOS電晶體YS20、YS21之共用閘極、N通道MOS電晶體YS30、YS31之共用閘極、及N通道MOS電晶體YS40、YS41之共用閘極耦合。行解碼器CDC按照如第2選擇信號般之行位址信號，藉由將1對N通道MOS電晶體((YS10、YS11)、(YS20、YS21)、(YS30、YS31)或(YS30、YS41))設為選擇狀態，而經由接通狀態之1對N通道MOS電晶體，將1對位元線((BL0、BL1)、(BL1、BL2)、(BL2、BL3)或(BL3、BL4))與共用資料線對CD0、CD1耦合。
輸入輸出電路IOC與共用資料線對CD0、CD1耦合，具備具有自記憶胞之資料讀出時利用之感測放大器或鎖存電路之讀出電路，及對記憶胞之資料寫入時利用之寫入電路。讀出電路經由共用資料線對CD0、CD1接收來自連接於所選擇之字元線(WLe0、WLo0、WLe1或WLo1)與所選擇之位元線對((BL0、BL1)、(BL1、BL2)、(BL2、BL3)或(BL3、BL4))之記憶胞之資料，作為輸入信號，將輸入信號放大，向半導體記憶裝置1a之外部輸出。寫入電路經由共用資料線對CD0、CD1，將自半導體記憶裝置1a之外部輸入之資料向連接於所選擇之字元線(WLe0、WLo0、WLe1或WLo1)及所選擇之位元線對((BL0、BL1)、(BL1、BL2)、(BL2、BL3)或(BL3、BL4))之記憶胞寫入。
接著，於圖4中，針對虛線V所包圍之記憶胞MC00、MC10之電路例及佈局之構成例進行說明。
圖5係顯示2個記憶胞之電路例之圖。記憶胞MC00、MC10之各者係包含6個MOS電晶體之單埠型記憶胞(6T SP SRAM胞)。
記憶胞MC00包含第1及第2 P通道MOS電晶體PM1、PM2及第1至第4 N通道MOS電晶體NT1、NT2、ND1、ND2。設為第1及第2負荷電晶體之P通道MOS電晶體PM1、PM2之源極·汲極路徑分別連接於電源電壓VDD之供給線與第1及第2記憶節點MB1、MT1之間，該等閘極分別連接於第2及第1記憶節點MT1、MB1。設為第1及第2驅動電晶體之N通道MOS電晶體ND1、ND2之源極·汲極路徑分別連接於第1及第2記憶節點MB1、MT1與接地電位VSS之供給線之間，該等閘極分別連接於第2及第1記憶節點MT1、MB1。設為第1及第2傳送電晶體之N通道MOS電晶體NT1、NT2之源極·汲極路徑分別連接於第1及第2記憶節點MB1、MT1與位元線BL1、BL0之間，該等閘極均連接於字元線WLe0。
MOS電晶體PM1、ND1構成將第2記憶節點MT1之信號之反轉信號賦予至第1記憶節點MB1之第1反相器。MOS電晶體PM2、ND2構成將第1記憶節點MB1之信號之反轉信號賦予至第2記憶節點MT1之第2反相器。2個反相器之輸入輸出係反並聯連接於第1及第2記憶節點MB1、MT1之間，構成鎖存電路。
記憶胞MC10包含第1及第2 P通道MOS電晶體PM3、PM4及第1至第4 N通道MOS電晶體NT3、NT4、ND3、ND4。設為第1及第2負荷電晶體之P通道MOS電晶體PM4、PM4之源極·汲極路徑分別連接於電源電壓VDD之供給線與第1及第2記憶節點MB2、MT2之間，該等閘極分別連接於第2及第1記憶節點MT2、MB2。設為第1及第2驅動電晶體之N通道MOS電晶體ND3、ND4之源極·汲極路徑分別連接於第1及第2記憶節點MB2、MT2與接地電位VSS之供給線之間，該等閘極分別連接於第2及第1記憶節點MT2、MB2。設為第1及第2傳送電晶體之N通道MOS電晶體NT3、NT4之源極·汲極路徑分別連接於第1及第2記憶節點MB2、MT2與位元線BL2、BL1之間，該等閘極均連接於字元線WLo0。
MOS電晶體PM3、ND3構成將第2記憶節點MT2之信號之反轉信號賦予至第1記憶節點MB2之第1反相器。MOS電晶體PM4、ND4構成將第1記憶節點MB2之信號之反轉信號賦予至第2記憶節點MT2之第2反相器。2個反相器之輸入輸出係反並聯連接於第1及第2記憶節點MB2、MT2之間，構成鎖存電路。
圖6係說明圖5所示之2個記憶胞之佈局配置之構成例之圖。另，圖6中，為簡化圖示，省略向電源電位VDD及接地電位VSS之連接部，但將於下文詳細說明。
記憶胞MC00、MC10於俯視時於半導體基板之表面上下配置。記憶胞MC00、MC10之各者之形成區域係由一點鏈線包圍之區域，一點鏈線表示胞邊界。1個記憶胞之形成區域如圖2所說明，於俯視時呈外形於橫向(Y方向)細長矩形形狀之佈局圖案。位元線BL0、BL1、BL3以沿Y方向延伸之方式配置，字元線WLe0、WLo0以沿X方向延伸之方式配置。位元線BL0沿記憶胞MC00之上側之胞邊界配置，位元線BL1沿記憶胞MC00與記憶胞MC10間之胞邊界配置，位元線BL3沿記憶胞MC10之下側之胞邊界配置。
於記憶胞MC00、MC10之各者之形成區域，沿X方向設置之2個P型井區域PW1、PW2，及設置於2個P型井區域PW1、PW2間之N型井區域NW形成於半導體基板之表面。P型井區域PW1、PW2為導入有P型雜質之半導體區域，N型井區域NW為導入有N型雜質之半導體區域。
又，如圖2中說明般，於記憶胞MC00、MC10之各者之形成區域，沿Y方向配置第1閘極電極G1、第2閘極電極G2、第3閘極電極G3及第4閘極電極G4。另，對於第1閘極電極G1、第2閘極電極G2、第3閘極電極G3及第4閘極電極G4之配置，由於已使用圖2說明，故此處省略其說明。
記憶胞MC00之形成區域中，閘極電極G1構成N通道MOS電晶體NT1之閘極電極。閘極電極G2構成N通道MOS電晶體NT2之閘極電極。閘極電極G3構成P通道MOS電晶體PM1及N通道MOS電晶體ND1之閘極電極。閘極電極G4構成P通道MOS電晶體PM2及N通道MOS電晶體ND2之閘極電極。另一方面，記憶胞MC10之形成區域中，閘極電極G1構成N通道MOS電晶體NT4之閘極電極。閘極電極G2構成N通道MOS電晶體NT3之閘極電極。閘極電極G3構成P通道MOS電晶體PM4及N通道MOS電晶體ND4之閘極電極。閘極電極G4構成P通道MOS電晶體PM3及N通道MOS電晶體ND3之閘極電極。
於P型井區域PW1，沿X方向設有N型雜質區域N1。N型雜質區域N1構成N通道MOS電晶體ND1、NT1、NT4、ND4之源極或汲極。於P型井區域PW2，沿X方向設有N型雜質區域N2。N型雜質區域N2構成N通道MOS電晶體NT2、ND2、ND3、NT3之源極或汲極。N型雜質區域N1、N2係導入有N型雜質之半導體區域。
於N型井區域NW，沿X方向設有P型雜質區域P1、P2、P3。P型雜質區域P1、P2、P3係導入有P型雜質之半導體區域。P型雜質區域P1構成P通道MOS電晶體PM1之源極或汲極。P型雜質區域P2於記憶胞MC00之形成區域，構成P通道MOS電晶體PM2之源極或汲極。P型雜質區域P2於記憶胞MC10之形成區域，構成P通道MOS電晶體PM3之源極或汲極。P型雜質區域P3構成P通道MOS電晶體PM4之源極或汲極。
字元線WLe0與形成於記憶胞MC00之形成區域內之閘極電極G1及G連接，以沿X方向延伸之方式配置於閘極電極G2與閘極電極G3之間。字元線WLo0與形成於記憶胞MC10之形成區域內之閘極電極G1及G2連接，以沿X方向延伸之方式配置於閘極電極G1與閘極電極G4之間。即，字元線WLe0、WLo0以沿與閘極電極G1、G2、G3、G4正交或交叉之方向延伸之方式配置。字元線WLe0、WLo0或以沿與N型井區域NW或P型井區域PW1、PW2之延伸方向相同之方向延伸之方式配置。字元線WLe0、WLo0或以沿與N型井區域N1、N2或P型雜質區域P1、P2、P3之延伸方向正交或交叉之方向延伸之方式配置。
位元線BL0以使記憶胞MC00之形成區域之上側之胞邊界之上沿Y方向延伸之方式設置，於連接部CT0與NT2之源極或汲極即N型雜質區域N2連接。位元線BL1以使記憶胞MC00之形成區域與記憶胞MC10之形成區域間之胞邊界之上沿Y方向延伸之方式設置，於連接部CT1與NT1及NT4之源極或汲極即N型雜質區域N1連接。位元線BL3以使記憶胞MC10之形成區域之上側之胞邊界之上沿Y方向延伸之方式設置，於連接部CT2與NT3之源極或汲極即N型雜質區域N2連接。
如圖6所示，例如記憶胞MC00之形成區域中，如NT1與ND1或NT2與ND2般，於X方向上下並列形成2個MOS電晶體。另一方面，如NT1、PM2及ND2或ND1、PM1及NT2般，於Y方向並列形成3個MOS電晶體。記憶胞MC10之形成區域中，亦與上述相同。
接著，使用圖7—圖10，進而詳細說明圖6之記憶胞之構成。
圖7係顯示形成有第1層金屬配線之記憶胞之佈局配置之圖。
如圖6所說明，於半導體基板之表面，形成P型井區域PW1、PW2、N型井區域NW、閘極電極G1—G4、N型雜質區域N1、N2及P型雜質區域P1、P2、P3。
圖7係顯示進而於記憶胞MC00、MC10之形成區域中，虛線所示之第1層金屬配線M11—M19、M110—M117及接點。
M11經由接點連接於構成ND1之源極之N型雜質區域N1。M11與接地電位VSS連接。M12經由接點連接於構成PM1之源極之P型雜質區域P1。M12與電源電位VDD連接。M13經由接點連接於構成NT2之源極或汲極之N型雜質區域N2。M13與位元線BL0連接。M14經由接點連接於閘極電極G1。M14與字元線WLe0連接。M15之一端經由接點連接於構成ND1之汲極或NT1之源極或汲極之N型雜質區域N1。M15之另一端經由接點連接於構成PM1之汲極之P型雜質區域P1。M15之另一端又經由接點連接於閘極電極G4。M16之一端經由接點連接於構成ND2之汲極或NT2之源極或汲極之N型雜質區域N2。M16之另一端經由接點連接於構成PM2之汲極之P型雜質區域P2。M16之另一端又經由接點連接於閘極電極G3。M17經由接點連接於閘極電極G2。M17與字元線WLe0連接。M18經由接點連接於構成NT1、NT4之源極或汲極之N型雜質區域N1。M18與位元線BL1連接。M19經由接點連接於構成PM2、PM3之源極之P型雜質區域P2。M19與電源電位VDD連接。
M110經由接點連接於構成ND2、ND3之源極之N型雜質區域N2。M110與接地電位VSS連接。M111經由接點連接於閘極電極G1。M111與字元線WLo0連接。M112之一端經由接點連接於構成ND4之汲極或NT4之源極或汲極之N型雜質區域N1。M112之另一端經由接點連接於構成PM4之汲極之P型雜質區域P3。M112之另一端又經由接點連接於閘極電極G4。M113之一端經由接點連接於構成ND3之汲極或NT3之源極或汲極之N型雜質區域N2。M113之另一端經由接點連接於構成PM3之汲極之P型雜質區域P2。M113之另一端又經由接點連接於閘極電極G3。M114經由接點連接於閘極電極G2。M114與字元線WLo0連接。M115經由接點連接於構成ND4之源極之N型雜質區域N1。M115與接地電位VSS連接。M116經由接點連接於構成PM4之源極之P型雜質區域P3。M116與電源電位VDD連接。M117經由接點連接於構成NT3之源極或汲極之N型雜質區域N2。M117與位元線BL3連接。
圖8係顯示形成有第2層金屬配線之記憶胞之佈局配置之圖。圖8中描繪有第2層金屬配線M21-M29、M210、211及第1通孔電極(通孔1)。通孔電極係連接第1層金屬配線與第2層金屬配線M21-M29、M210、211之電極。另，圖8中，為簡化圖式，未描繪第1層金屬配線之參照記號。
M21經由第1通孔電極連接於M11。M21與接地電位VSS連接。M22經由第1通孔電極連接於M12。M22與電源電位VDD連接。M23經由第1通孔電極連接於M13。M23與位元線BL0連接。M24經由第1通孔電極連接於M14及M17。M24與字元線WLe0連接。M25經由第1通孔電極連接於M18。M25與位元線BL1連接。M26經由第1通孔電極連接於M19。M26與電源電位VDD連接。M27經由第1通孔電極連接於M110。M27與接地電位VSS連接。M28經由第1通孔電極連接於M111及M114。M28與字元線WLe0連接。M29經由第1通孔電極連接於M115。M29與接地電位VSS連接。M210經由第1通孔電極連接於M116。M210與電源電位VDD連接。M211經由第1通孔電極連接於M117。M211與位元線BL3連接。
圖9係顯示形成有第3層金屬配線之記憶胞之佈局配置之圖。圖9中描繪有以沿X方向延伸之方式配置之第3層金屬配線M31-M38，及第2通孔電極(通孔2)。第2通孔電極係連接第2層金屬配線與第3層金屬配線M31-M38之電極。另，圖9中，為簡化圖式，未描繪第2層金屬配線之參照記號。
M31係供給接地電位VSS之配線，經由第2通孔電極連接於M21及M29。M32係字元線WLo0，經由第2通孔電極連接於M28。M33係供給電源電位VDD之配線，經由第2通孔電極連接於M22、M26及M210。M34係字元線WLe0，經由第2通孔電極連接於M24。M35係供給接地電位VSS之配線，經由第2通孔電極連接於M27。M36經由第2通孔電極與M23連接。M36與位元線BL0連接。M37經由第2通孔電極與M25連接。M37與位元線BL1連接。M38經由第2通孔電極與M211連接。M38與位元線BL2連接。
圖10係顯示形成有第4層金屬配線之記憶胞之佈局配置之圖。圖10中描繪有以沿Y方向延伸之方式配置之第4層金屬配線M41-M45，及第3通孔電極(通孔3)。第3通孔電極係連接第3層金屬配線與第4層金屬配線M41-M45之電極。另，圖10中，為簡化圖式，未描繪第3層金屬配線之參照記號。
M41係位元線BL0，經由第3通孔電極與M36連接。M42係供給電源電位VDD之電源配線，經由第3通孔電極與M33連接。M43係位元線BL1，經由第3通孔電極與M37連接。M44係供給接地電位VSS之電源配線，經由第3通孔電極與M31及M35連接。M45係位元線BL2，經由第3通孔電極與M38連接。
藉此，如圖7-圖10所示，形成使用第1層金屬配線至第4層金屬配線之記憶胞。
另，實施例1中，顯示字元線WLo0、WLe0以第3層金屬配線形成，位元線BL0、BL1、BL2以第4層金屬配線形成之構成例，但並非限定於此。亦可以位元線BL0、BL1、BL2以第3層金屬配線形成，字元線WLo0、WLe0以第4層金屬配線形成之方式，進行變更。
根據實施例1，即使使用於俯視時，於Y方向細長矩形形狀之記憶胞，亦可縮短字元線之長度，故與實施形態同樣地，可減低字元線WL之寄生電阻及寄生電容。因此，可加快字元線WL上升至選擇位準。因此，可加快半導體記憶裝置之資料讀出之位址存取時間。
又，由於字元線WL之自選擇位址降至非選擇位準變快，故可縮短半導體記憶裝置連讀之資料讀出或資料寫入之位址存取之間隔，故可提供高速之半導體記憶裝置。
(變化例)
使用圖11至圖13，說明變化例。變化例可利用區域互連(局部配線，LIC，Local Inter Connect)，藉由第1層金屬配線至第3層金屬配線形成記憶胞。
圖11係顯示變化例之記憶胞之佈局配置之圖。圖11中，顯示對MC00、MC01之區域之各者，使用2個區域互連(局部配線，LIC1、LIC2、LIC3、LIC4)之情形。圖11中，以下為與圖7不同之部分。
圖7之第1層金屬配線M15及接點於圖11中變更為區域互連LIC1。圖7之第1層金屬配線M16及接點於圖11中變更為區域互連LIC2。圖7之第1層金屬配線M112及接點於圖11中變更為區域互連LIC3。圖7之第1層金屬配線M113及接點於圖11中變更為區域互連LIC4。又，基於該變更，於MC00之形成區域中，圖7之第1層金屬配線M14、M15於圖11中，變更為連接閘極電極G1與閘極電極G2之第1層金屬配線M130。又，記憶胞MC10之形成區域中，圖7之第1層金屬配線M111、M114於圖11中，變更為連接閘極電極G1與閘極電極G2之第1層金屬配線M131。由於其他構成與圖7相同，故省略其說明。
圖12係顯示形成有第2層金屬配線之記憶胞之佈局配置之圖。圖12中描繪有以沿X方向延伸之方式配置之第2層金屬配線M201-M208，及第1通孔電極(通孔1)。另，圖12中，為簡化圖式，未描繪第1層金屬配線之參照記號。
M201係供給接地電位VSS之配線，經由第1通孔電極與M11及M115連接。M202係字元線WLo0，經由第1通孔電極與M131連接。M203係供給電源電位VDD之配線，經由第1通孔電極與M12、M19及M116連接。M204係字元線WLe0，經由第1通孔電極與M130連接。M205係供給接地電位VSS之配線，經由第1通孔電極與M110連接。M206經由第1通孔電極與M13連接。M206與位元線BL0連接。M207經由第1通孔電極與M18連接。M207與位元線BL1連接。M208經由第1通孔電極與M117連接。M208與位元線BL2連接。
圖13係顯示形成有第3層金屬配線之記憶胞之佈局配置之圖。圖13中描繪有以沿Y方向延伸之方式配置之第3層金屬配線M301-M305，及第2通孔電極(通孔3)。另，圖13中，為簡化圖式，未描繪第2層金屬配線之參照記號。
M301係位元線BL0，經由第2通孔電極與M206連接。M302係供給電源電位VDD之電源配線，經由第2通孔電極與M203連接。M303係位元線BL1，經由第2通孔電極與M207連接。M304係供給接地電位VSS之電源配線，經由第2通孔電極與M201及M205連接。M305係位元線BL2，經由第2通孔電極與M208連接。
變化例中，顯示字元線WLo0、WLe0以第2層金屬配線形成，位元線BL0、BL1、BL2以第3層金屬配線形成之構成例，但並非限定於此。亦可以位元線BL0、BL1、BL2以第2層金屬配線形成，字元線WLo0、WLe0以第3層金屬配線形成之方式，進行變更。
根據變化例，如圖11-圖13所示，形成使用第1層金屬配線至第3層金屬配線之記憶胞。即，與實施例1比較，由於未利用4層金屬配線，而以第1層金屬配線至第3層金屬配線形成記憶胞，故可削減半導體記憶裝置之製造製程。藉此，可減低半導體記憶裝置之製造成本。
(應用例)
圖14係顯示應用例之半導體裝置之構成之方塊圖。圖14係顯示半導體裝置IC之一例即微電腦。半導體裝置IC係於如矽單結晶之一個半導體晶片(半導體基板100)，包含中央處理裝置(Central Processing Unit)CPU、揮發性半導體記憶裝置SRAM、如快閃記憶體之非揮發性記憶裝置NVM、周邊電路PERI、介面電路I/F、及將該等互相連接之匯流排BUS。揮發性半導體記憶裝置SRAM係作為用以暫時記憶中央處理裝置CPU之資料之記憶區域使用。非揮發性記憶裝置NVM係作為用以記憶藉由中央處理裝置CPU執行之控制程式之記憶區域使用。
實施態樣、實施例、變化例中說明之半導體記憶裝置1、1a可利用於揮發性半導體記憶裝置SRAM。
[實施例2]
接著，使用圖式針對實施例2進行說明。實施例2與將實施例1應用於聯想記憶體之1者即TCAM(Ternary Content Addressable Memory，三元內容尋址記憶體)之構成例對應。
圖15係說明實施例2之半導體記憶裝置之構成例之圖。半導體記憶裝置1b係TCAM，例如藉由眾所周知之CMOS半導體製造方法，形成於如單晶矽之半導體基板之表面。如例示性所示，具有包含2列4行配置之8個記憶胞(MC00-MC31)之記憶體陣列2b。記憶胞MC00、MC10構成1個TCAM胞TCEL。同樣地，記憶胞MC20、MC30構成1個TCAM胞TCEL，記憶胞MC01、MC11構成1個TCAM胞TCEL，記憶胞MC21、MC31構成1個TCAM胞TCEL。
圖15中，由於對半導體記憶裝置1b之記憶胞(MC00-MC31)之寫入動作及讀出動作與圖4之半導體記憶裝置1a相同，故省略說明。半導體記憶裝置1b與圖4之半導體記憶裝置1a不同之部分，係設有匹配線(ML0、ML1)、搜尋線對(SL0、/SL0、SL1、/SL1)、匹配線控制電路MLC、搜尋線驅動器SLD之方面。
匹配線ML0與構成1列之記憶胞MC0、MC10、MC20、MC30連接。匹配線ML1與構成1列之記憶胞MC01、MC11、MC21、MC31連接。匹配線ML0、ML1與包含匹配放大器MA之匹配線控制電路MLC連接。
搜尋線對SL0、/SL0內，搜尋線/SL0與構成一行之記憶胞MC00、MC01連接，搜尋線SL0與構成一行之記憶胞MC10、MC11連接。搜尋線對SL1、/SL1內，搜尋線/SL1與構成一行之記憶胞MC20、MC21連接，搜尋線SL1與構成一行之記憶胞MC30、MC31連接。搜尋線對(SL0、/SL0、SL1、/SL1)與搜尋線驅動器SLD連接，將搜尋資料自搜尋線驅動器SLD供給於搜尋線對(SL0、/SL0、SL1、/SL1)。
圖15中，構成1列之記憶胞MC00、MC10、MC20、MC30存儲1個登入資料。同樣地，構成1列之記憶胞MC01、MC11、MC21、MC31存儲1個登入資料。搜尋動作中，將自搜尋線驅動器SLD供給之搜尋資料與各登入資料進行比較，判定一致(匹配)或不一致(錯誤匹配或錯配)。自搜尋線驅動器SLD供給之搜尋資料與登入資料相同(一致：匹配)之情形時，匹配線(ML0、ML1)例如維持如高位準之預充電位準。另一方面，搜尋資料與登入資料不同(不一致：錯誤匹配或錯配)之情形時，匹配線(ML0、ML1)例如自預充電位準變化至例如低位準。匹配線控制電路MLC所含之匹配放大器MA檢測匹配線(ML0、ML1)之電位，並輸出匹配或錯誤匹配之資訊。
圖16係顯示TCAM胞TCEL之電路例之圖。圖16與圖5之不同點，係設有資料比較電路DCMP之方面。資料比較電路DCMP包含4個N通道MOS電晶體(NS0-NS3)。N通道MOS電晶體NS0之源極·汲極路徑與N通道MOS電晶體NS1之源極·汲極路徑串聯連接於匹配線ML0與接地電位VSS之供給線之間。N通道MOS電晶體NS0之閘極連接於搜尋線對(SL0、/SL0)之一者(搜尋線SL0)。N通道MOS電晶體NS1之閘極連接於記憶胞MC10之第1記憶節點MT2。又，N通道MOS電晶體NS2之源極·汲極路徑與N通道MOS電晶體NS3之源極·汲極路徑串聯連接於匹配線ML0與接地電位VSS之供給線之間。N通道MOS電晶體NS2之閘極連接於搜尋線對(SL0、/SL0)之另一者(搜尋線/SL0)。N通道MOS電晶體NS3之閘極連接於記憶胞MC00之第2記憶節點MB1。
1個TCAM胞TCEL可使用2位元之SRAM胞，存儲“0”、“1”、“*”(不在意：dont' care)之3值作為TCAM資料。例如，於MC00之記憶節點MB1存儲“0”，於MC10之記憶節點MT2存儲“1”時，於TCAM胞TCEL存儲“0”。於MC00之記憶節點MB1存儲“1”，於MC10之記憶節點MT2存儲“0”時，於TCAM胞TCEL存儲“1”。於MC00之記憶節點MB1存儲“0”，於MC10之記憶節點MT2存儲“0”時，於TCAM胞TCEL存儲“*”(不在意)。於MC00之記憶節點MB1存儲“1”，於MC10之記憶節點MT2存儲“1”之情形時不使用。
搜尋資料為“1”(即，搜尋線SL0為“1”且搜尋線/SL0為“0”)，TCAM資料為“0”(記憶節點MB1為“0”且記憶節點MT2為“1”)之情形時，由於MOS電晶體NS0、NS1成為接通狀態，故將已預充電之匹配線ML之電位拉至接地電位。
搜尋資料為“0”(即，搜尋線SL為“0”且搜尋線SL_n為“1”)，TCAM資料為“1”(記憶節點MB1為“1”且記憶節點MT2為“0”)之情形時，由於MOS電晶體NS2、NS3成為接通狀態，故將已預充電之匹配線ML之電位拉至接地電位。即，搜尋資料與TCAM資料不一致之情形時，將匹配線ML之電位拉至接地電位。
相反地，輸入之搜尋資料為“1”，且TCAM資料為“1”或“*”之情形，或搜尋資料為“0”且TCAM資料為“0”或“*”之情形時(即兩者一致之情形)，維持已預充電之匹配線ML之電位(電源電位VDD位準)。
如上述，TCAM中，只要連接於對應於1個登入(列)之匹配線ML之所有TCAM胞之資料與輸入搜尋資料不一致，則將蓄積於匹配線ML之電荷抽出。因此，TCAM之檢索為高速，但有消耗電流較大之問題。
圖17係顯示形成有第1層金屬配線之TCAM胞之佈局配置之圖。圖18係顯示形成有第2層金屬配線及第3層金屬配線之TCAM胞之佈局配置之圖。圖17及圖18所示之佈局配置係對圖11―圖13之記憶胞之佈局配置，追加匹配線(ML0)、搜尋線對(SL0、/SL0)、4個N通道MOS電晶體(NS0-NS3)者。以下之圖17及圖18之說明中，主要說明與圖11—圖13不同之部分。另，圖17及圖18中，第1通孔電極(通孔1)表示連接第1層金屬配線與第2層金屬配線之電極，第2通孔電極(通孔2)表示連接第2層金屬配線與第3層金屬配線之電極。
圖17中，對應於設有N通道MOS電晶體(NS0—NS3)，於記憶胞MC00、MC10之各者之形成區域，沿Y方向配置閘極電極G5。又，閘極電極G4沿Y方向延長。於記憶胞MC00之形成區域，閘極電極G5構成N通道MOS電晶體NS2之閘極電極，延長之閘極電極G4構成N通道MOS電晶體NS3之閘極電極。於記憶胞MC10之形成區域，閘極電極G5構成N通道MOS電晶體NS0之閘極電極，延長之閘極電極G4構成N通道MOS電晶體NS1之閘極電極。
於P型井區域PW2，沿X方向設有N型雜質區域N3。N型雜質區域N3構成N通道MOS電晶體NS0、NS1、NS2、NS3之源極或汲極。N型雜質區域N3係導入有N型雜質之半導體區域。
第1層金屬配線M140經由接點連接於N通道MOS電晶體NS2之閘極電極G5。M140經由通孔1與搜尋線/SL連接。第1層金屬配線M141經由接點連接於構成N通道MOS電晶體NS2之源極之N型雜質區域N3。M141經由通孔1與接地電位VSS連接。第1層金屬配線M142經由接點連接於構成N通道MOS電晶體NS3、NS1之汲極之N型雜質區域N3。M142經由通孔1與匹配線ML連接。第1層金屬配線M143經由接點連接於與N通道MOS電晶體NS0之閘極電極G5。M143經由通孔1與搜尋線SL連接。第1層金屬配線M144經由接點連接於構成N通道MOS電晶體NS0之源極之N型雜質區域N3。M144經由通孔1與接地電位VSS連接。
圖18中，重新設置第2層金屬配線M209—M212及第3層金屬配線M306、M307。
第2層金屬配線M209經由通孔2將N通道MOS電晶體NS2之閘極電極G5連接於第3層金屬配線M307。第3層金屬配線M307係配置於第3層金屬配線M302與第3層金屬配線M303之間，以沿Y方向延伸之方式設置之搜尋線/SL。第2層金屬配線M210經由通孔2將N通道MOS電晶體NS0之閘極電極G5連接於第3層金屬配線M306。第3層金屬配線M306係配置於第3層金屬配線M303與第3層金屬配線M304之間，以沿Y方向延伸之方式設置之搜尋線SL。第2層金屬配線M211係以沿X方向延伸之方式設置之匹配線ML。第2層金屬配線M212係以沿X方向延伸之方式設置之接地配線VSS。M212經由通孔1連接於M141及M144，又經由通孔2連接於第3層金屬配線M304。
根據實施例2，即使使用於俯視時，於Y方向細長矩形形狀之記憶胞，亦可縮短字元線之長度，故與實施態樣、實施例1同樣地，可減低字元線WL之寄生電阻及寄生電容。因此，可加快字元線WL上升至選擇位準。因此，可加快半導體記憶裝置之資料讀出之位址存取時間。
又，匹配線ML配置於與閘極電極(G1—G5)之配置方向正交或交叉之方向，又，源極線(SL0、/SL0、SL1、/SL1)設為與閘極電極(G1—G5)之配置方向及記憶胞MC之閘極電極(G1—G5)之配置方向相同之方向。藉此，可構成TCAM記憶體。
藉由設置於X方向之第2層金屬配線M201、M205、M212及設置於Y方向之第3層金屬配線M304，將接地電位VSS網格狀配線，從而使接地電位VSS穩定化。又，藉由設置於X方向之第2層金屬配線M203及設置於Y方向之第3層金屬配線M302，將電源電位VDD網格狀配線，從而使電源電位VDD穩定化。
(變化例2)
接著，使用圖19—圖23，說明實施例2之變化例。
變化例2中，係將資料比較電路DCMP所含之N通道MOS電晶體NS0、NS2之源極連接於與接地電位VSS分離之局部接地配線LVSS之構成。藉此，可減低因匹配線ML之充電及放電所致之半導體記憶裝置之消耗電力。
圖19係說明變化例2之半導體記憶裝置之構成例之圖。圖20係顯示變化例2之TCAM胞之電路例之圖。圖21係顯示匹配線控制電路之構成例及動作例之圖。圖22係顯示形成有第1層金屬配線之TCAM胞之佈局配置之圖。圖23係顯示形成有第2層金屬配線及第3層金屬配線之TCAM胞之佈局配置之圖。
圖19中，圖19與圖15之不同點，係於半導體記憶裝置1c之記憶體陣列2c，設有局部接地配線LVSS0、LVSS1之方面，及局部接地配線LVSS0、LVSS1連接於匹配線控制電路MLCa之方面。局部接地配線LVSS0與匹配線ML0同樣地，與構成1列之記憶胞MC00、MC10、MC20、MC30連接。局部接地配線LVSS1與匹配線ML1同樣地，與構成1列之記憶胞MC01、MC11、MC21、MC31連接。其他構成與圖15相同，並省略說明。
圖20中，圖20與圖16之不同點，係資料比較電路DCMP所含之N通道MOS電晶體NS0、NS2之源極連接於與接地電位(配線)VSS分離之局部接地配線LVSS0之方面。其他構成與圖16相同，並省略說明。
由於N通道MOS電晶體NS0、NS2之源極與局部接地配線LVSS0連接，故搜尋資料與TCAM資料不一致之情形時，變為如下。
搜尋資料與TCAM資料不一致之情形時，預充電成高位準之匹配線ML0之電位藉由N通道MOS電晶體N1、NS0之接通動作或N通道MOS電晶體N1、NS0之接通動作，轉移至低位準側。由於局部接地配線LVSS0與接地電位(配線)VSS分離，故匹配線ML0之電荷使預充電成低位準之局部接地配線LVSS0之電位上昇。即，於匹配線ML0與局部接地配線LVSS0之間，進行電荷之分配(電荷共享)。例如，認為匹配線ML0之寄生電容與局部接地配線LVSS0之寄生電容相同之情形時，匹配線ML0及局部接地配線LVSS0之電位成為如電源電位VDD與接地電位VSS間之中間電位的(1/2)VDD般之電位。
即，即使搜尋資料與TCAM資料不一致之情形時，匹配線ML0之電位亦僅轉移至如(1/2)VDD般之電位。又，局部接地配線LVSS0之電位轉移至如(1/2)VDD般之電位。因此，可減低如不一致較多之聯想記憶體般之半導體裝置之消耗電力。又，由於匹配線ML0係自如(1/2)VDD之電位預充電至如VDD之電源電位，局部接地配線LVSS0係自如(1/2)VDD之電位預充電至如VSS之電位，故匹配線ML0及局部接地配線LVSS0之預充電所需之電力亦可減低。藉此，可解決TCAM之檢索雖較高速但消耗電流較大之問題。
圖21係用以說明匹配線控制電路之構成例之圖。圖21(A)係顯示匹配線控制電路之構成例之電路圖。圖21(B)係顯示匹配線控制電路之動作例之圖。
匹配線控制電路MLCa係如例示所示，與連接於構成1列之記憶胞MC00、MC10、MC20、MC30之匹配線ML0及局部接地配線LVSS0連接。匹配線控制電路MLCa包含控制電路CNT、1對預充電MOS電晶體Q1、Q2、1對開關SW1、SW2、電容元件C、匹配放大器MA及輸出鎖存電路LT。
藉由低位準之預充電啟動信號pce，將預充電MOS電晶體Q1設為接通狀態，將匹配線ML0預充電至如高位準之預充電位準。又，藉由低位準之預充電啟動信號pce，將預充電MOS電晶體Q2設為接通狀態，將局部接地配線LVSS0預充電至低位準。藉由高位準之預充電啟動信號pce，將預充電MOS電晶體Q1、Q2設為斷開狀態。
若藉由低位準之開關啟動信號swe，將開關SW1設為接通狀態，則將匹配線ML0與匹配放大器MA之輸入配線ctm設為連接，若藉由高位準之開關啟動信號swe設為斷開狀態，則將匹配線ML0與輸入配線ctm設為非連接。又，若藉由低位準之開關啟動信號swe，將開關SW2設為接通狀態，則將局部接地配線LVSS0與匹配放大器MA之輸入配線cbm設為連接，若藉由高位準之開關啟動信號swe設為斷開狀態，則將局部接地配線LVSS與輸入配線cbm設為非連接。
將電容元件C之一端連接於輸入配線cbm，電容元件C之另一端接收參照電位產生信號vrefg。若將參照電位產生信號vrefg設為高位準，則連接於電容元件C之一端之輸入配線cbm之電位藉由自我啟動效應而上昇。
若藉由高位準之匹配放大器啟動信號mae，將匹配放大器MA之電源開關電晶體Q3、Q4設為接通狀態，則匹配放大器MA放大輸入配線ctm、cbm之電位之位準差。藉由匹配放大器MA放大之信號被獲取至輸出鎖存電路LT並保持，作為匹配線輸出信號MLO自輸出鎖存電路LT輸出。
控制電路CNT包含反相器IV1、IV2，基於來自時序控制電路TC之預充電控制信號，產生預充電啟動信號pce。預充電啟動信號pce係自反相器IV2之輸出而產生。因此，反相器IV1之輸出係預充電啟動信號pce之反轉信號。
控制電路CNT又包含延遲電路DL1、反相器IV3、IV4、及延遲電路DL2，基於來自時序控制電路TC之開關控制信號，產生開關啟動信號swe及參照電位產生信號vrefg。開關啟動信號swe係自反相器IV4之輸出而產生。因此，反相器IV3之輸出係開關啟動信號swe之反轉信號。參照電位產生信號vrefg係自延遲電路DL2之輸出而產生。延遲電路DL2之輸出與反相器IV4之輸出連接。參照電位產生信號vrefg對應於藉由延遲電路DL2使開關啟動信號swe延遲後之信號。
控制電路CNT又包含非或電路NOR、及反相器IN5，產生匹配放大器啟動信號mae。匹配放大器啟動信號mae係自反相器IN5之輸出而產生。反相器IN5之輸入係匹配放大器啟動信號mae之反轉信號。反相器IN5之輸入連接於非或電路NOR之輸出，非或電路NOR之輸入係接收來自參照電位產生信號vrefg與時序控制電路TC之開關控制信號。
接著，使用圖21(B)，說明匹配線控制電路MLCa之動作。
首先，說明一致(匹配)之情形。
初始狀態下，由於藉由預充電啟動信號pce之低位準，將預充電MOS電晶體Q1、Q2設為接通狀態，故將匹配線ML0預充電至高位準，將局部接地配線LVSS0預充電至低位準。
藉由預充電啟動信號pce向高位準之轉移，將預充電MOS電晶體Q1、Q2設為斷開狀態，將搜尋資料與各登入資料進行比較。搜尋資料例如與連接於匹配線ML0之複數個TCAM胞一致之情形時，匹配線ML0維持如高位準般之預充電位準，局部接地配線LVSS0維持如低位準般之預充電位準。由於藉由低位準之開關啟動信號swe，將開關SW1、SW2設為接通狀態，故匹配線ML0及局部接地配線LVSS0之電位傳達至匹配放大器MA之輸入配線ctm、cbm。
其後，開關啟動信號swe自低位準轉移至高位準。藉此，開關SW1、SW2成為斷開狀態。且，經過特定之延遲時間後，參照電位產生信號vrefg自低位準暫時轉移至高位準。藉此，輸入配線cbm之電位位準暫時自低位準上昇，其後，再次轉移至低位準。但，輸入配線cbm之電位不會超過輸入配線ctm之高位準之電位。
其後，匹配放大器啟動信號mae自低位準轉移至高位準，獲取輸入配線ctm、cbm之電位位準並放大，自輸出鎖存電路TL輸出表示一致之高位準之匹配線輸出信號ML0。
接著，說明不一致(錯配)之情形。
初始狀態下，由於藉由預充電啟動信號pce之低位準，將預充電MOS電晶體Q1、Q2設為接通狀態，故將匹配線ML0預充電至高位準，將局部接地配線LVSS0預充電至低位準。
藉由預充電啟動信號pce向高位準之轉移，預充電MOS電晶體Q1、Q2成斷開狀態，將搜尋資料與各登入資料進行比較。搜尋資料例如與連接於匹配線ML0之複數個TCAM胞一致之情形時，匹配線ML0自如高位準般之預充電位準轉移至低位準，局部接地配線LVSS0自如低位準般之預充電位準轉移至高位準側。且，於匹配線ML0與局部接地配線LVSS0之間，藉由電荷之分配(電荷共享)，匹配線ML0之電位轉移至如(1/2)VDD般之電位，又，局部接地配線LVSS0之電位轉移至如(1/2)VDD般之電位。由於藉由低位準之開關啟動信號swe，將開關SW1、SW2設為接通狀態，故匹配線ML0及局部接地配線LVSS0之電位傳達至匹配放大器MA之輸入配線ctm、cbm。
其後，開關啟動信號swe自低位準轉移至高位準。藉此，開關SW1、SW2成為斷開狀態。且，經過特定之延遲時間後，參照電位產生信號vrefg自低位準暫時轉移至高位準。藉此，輸入配線cbm之電位位準暫時自如(1/2)VDD般之電位上昇。即，輸入配線cbm之電位位準成為超過輸入配線ctm之電位位準之電位。
其後，匹配放大器啟動信號mae自低位準轉移至高位準，獲取輸入配線ctm、cbm之電位位準並放大，自輸出鎖存電路TL輸出表示不一致之低位準之匹配線輸出信號MLO。
根據圖21，即使係於匹配線ML0與局部接地配線LVSS0間進行電荷之分配(電荷共享)之構成，輸入配線cbm之電位位準亦藉由自我啟動而暫時上昇，從而可自輸出鎖存電路LT正確地輸出一致及不一致之輸出。
圖22中，圖22與圖17之不同點，係第1層金屬配線M141、144於Y方向較短，不與隣接之TCAM胞共用之方面，及第1層金屬配線M141、144之各者經由通孔1連接於局部接地配線LVSS0之方面。其他構成與圖17相同，故省略說明。
圖23中，圖23與圖18之不同點，係將連接第2層金屬配線M212與第3層金屬配線M304之通孔2削除，第2層金屬配線M212成為局部接地配線LVSS0之方面。其他構成與圖18相同，故省略說明。
[實施例3]
接著，針對實施例3，使用圖式進行說明。實施例3與將實施例1或實施例2應用於聯想記憶體之1者即BCAM(Binary Content Addressable Memory，二進制內容尋址記憶體)之構成例對應。
圖24係顯示實施例3之半導體記憶裝置之構成例之圖。半導體記憶裝置1d係BCAM，例如藉由眾所周知之CMOS半導體製造方法，形成於如單晶矽之半導體基板之表面。如例示性所示，具有包含2列4行配置之8個記憶胞(MC00-MC31)之記憶體陣列2d。
圖24中，圖24與圖19之不同點，係一對搜尋線連接於記憶胞(MC00—MC31)之各者之方面。即，搜尋線對SL0、/SL0與構成1行之記憶胞MC00、MC01連接。同樣地，搜尋線對SL1、/SL1與構成1行之記憶胞MC10、MC11連接，搜尋線對SL2、/SL2與構成1行之記憶胞MC20、MC21連接，搜尋線對SL3、/SL3與構成1行之記憶胞MC30、MC31連接。其他構成與圖19相同。
圖25係顯示實施例3之BCAM之記憶胞之電路例之圖。圖25係例示性顯示記憶胞MC00、MC10之構成。如圖25所示，資料比較電路DCMP0設置於記憶胞MC00，資料比較電路DCMP1設置於記憶胞MC10。
資料比較電路DCMP0包含4個N通道MOS電晶體(NS0-NS3)。N通道MOS電晶體NS0之源極·汲極路徑與N通道MOS電晶體NS1之源極·汲極路徑串聯連接於匹配線ML0與接地電位VSS之供給線之間。N通道MOS電晶體NS0之閘極與搜尋線SL0連接。N通道MOS電晶體NS1之閘極與記憶胞MC00之第1記憶節點MB1連接。N通道MOS電晶體NS2之源極·汲極路徑與N通道MOS電晶體NS3之源極·汲極路徑串聯連接於匹配線ML0與接地電位VSS之供給線之間。N通道MOS電晶體NS2之閘極與搜尋線/SL0連接。N通道MOS電晶體NS3之閘極與記憶胞MC00之第2記憶節點MT1連接。
資料比較電路DCMP1包含4個N通道MOS電晶體(NS01-NS31)。N通道MOS電晶體NS01之源極·汲極路徑與N通道MOS電晶體NS11之源極·汲極路徑串聯連接於匹配線ML0與接地電位VSS之供給線之間。N通道MOS電晶體NS01之閘極與搜尋線SL1連接。N通道MOS電晶體NS11之閘極與記憶胞MC10之第1記憶節點MB1連接。N通道MOS電晶體NS21之源極·汲極路徑與N通道MOS電晶體NS31之源極·汲極路徑串聯連接於匹配線ML0與接地電位VSS之供給線之間。N通道MOS電晶體NS21之閘極與搜尋線/SL1連接。N通道MOS電晶體NS31之閘極與記憶胞MC10之第2記憶節點MT2連接。
圖26係顯示形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。圖27係顯示形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。另，以下之說明中，有使用與實施態樣、實施例1、變化例、實施例2、變化例2相同之參照記號之情形，但有表示不同者之情形。
圖26係例示性顯示記憶胞MC00之佈局構成。圖26所示之佈局亦可應用於記憶胞MC20、MC01、MC21。
於記憶胞MC00之形成區域，沿X方向設置之2個P型井區域PW1、PW2及設置於2個P型井區域PW1、PW2間之N型井區域NW形成於半導體基板之表面。P型井區域PW1、PW2係導入有P型雜質之半導體區域，N型井區域NW係導入有N型雜質之半導體區域。
6個閘極電極(G1—G6)沿Y方向配置於記憶胞MC00之形成區域。閘極電極G1構成N通道MOS電晶體NT1之閘極電極。閘極電極G2構成N通道MOS電晶體NT2之閘極電極。閘極電極G3構成P通道MOS電晶體PM1、N通道MOS電晶體ND1及N通道MOS電晶體NS3之閘極電極。閘極電極G4構成P通道MOS電晶體PM2、N通道MOS電晶體ND2及N通道MOS電晶體NS1之閘極電極。閘極電極G5構成N通道MOS電晶體NS0之閘極電極。閘極電極G6構成N通道MOS電晶體NS2之閘極電極。
於P型井區域PW1，沿X方向設有N型雜質區域N1。N型雜質區域N1構成N通道MOS電晶體NT1、ND1、ND2、NT1之源極或汲極。於P型井區域PW2，沿X方向設有N型雜質區域N2。N型雜質區域N2構成N通道MOS電晶體NS2、NS3、NS1、NS0之源極或汲極。N型雜質區域N1、N2係導入有N型雜質之半導體區域。
於N型井區域NW，沿X方向設有P型雜質區域P1。P型雜質區域P1係導入有P型雜質之半導體區域。P型雜質區域P1構成P通道MOS電晶體PM1及P通道MOS電晶體PM2之源極或汲極。
如圖26所示，於記憶胞MC00之形成區域，設置第1層金屬配線(MT11-MT19、M110-M112)。第1層金屬配線M11構成沿X方向設置之字元線WLe0，經由接點連接於閘極電極G1及G2。第1層金屬配線M12構成沿X方向設置之字元線WLo0。第1層金屬配線M12於記憶胞MC10之形成區域，經由接點連接於閘極電極G1及G2。另，記憶胞MC10之形成區域之佈局雖未圖示，但與圖26所示之佈局同樣地構成。第1層金屬配線M13經由接點連接於N通道MOS電晶體NT2之源極或汲極。第1層金屬配線M13與位元線BL0連接。第1層金屬配線M14經由接點連接於N通道MOS電晶體NT1之源極或汲極。第1層金屬配線M14與位元線BL1連接。第1層金屬配線M15構成沿X方向設置之匹配線ML0。第1層金屬配線M15經由接點連接於N通道MOS電晶體NS3、NS4之汲極。第1層金屬配線M16構成沿X方向設置之接地電位配線VSS。第1層金屬配線M16經由接點連接於N通道MOS電晶體NS2、NS0之源極。第1層金屬配線M17經由接點連接於閘極電極G5。第1層金屬配線M17與搜尋線SL0連接。第1層金屬配線M18經由接點連接於閘極電極G6。第1層金屬配線M18與搜尋線/SL0連接。第1層金屬配線M19經由接點連接於P通道MOS電晶體PM2之汲極、N通道MOS電晶體ND2之汲極及閘極電極G3。第1層金屬配線M110經由接點連接於P通道MOS電晶體PM1之汲極、N通道MOS電晶體ND1之汲極及閘極電極G4。第1層金屬配線M111經由接點連接於P通道MOS電晶體PM1、PM2之汲極。第1層金屬配線M111與電源電位配線VDD連接。第1層金屬配線M112經由接點連接於N通道MOS電晶體ND1、ND2之汲極。第1層金屬配線M112與接地電位配線VSS連接。
如圖27所示，於記憶胞MC00之形成區域，沿Y方向設置第2層金屬配線(M20—M25)。第2層金屬配線M20構成位元線BL1。第2層金屬配線M20經由通孔1連接於第1層金屬配線M14。第2層金屬配線M21構成搜尋線/SL0。第2層金屬配線M21經由通孔1連接於第1層金屬配線M18。第2層金屬配線M22構成接地電位配線VSS。第2層金屬配線M22經由通孔1連接於第1層金屬配線M16、M112。第2層金屬配線M23構成電源電位配線VDD。第2層金屬配線M23經由通孔1連接於第1層金屬配線M111。第2層金屬配線M24構成搜尋線SL0。第2層金屬配線M24經由通孔1連接於第1層金屬配線M17。第2層金屬配線M25構成位元線BL0。第2層金屬配線M25經由通孔1連接於第1層金屬配線M13。
根據實施例3之佈局構成，可獲得以下之效果。
字元線WLe0、WLo0使用第1層金屬配線(M11、M12)，配置於Y方向(縱向)。搜尋線對(SL0、/SL0)與位元線對(BL0、BL1)使用第2層金屬配線(M24、M21、M25、M20)，配置於X方向(橫向)。圖24及圖25之記憶胞之構成中，無需第3層金屬配線。因此，可以較少之配線層數實現記憶胞。因此，例如可使用第3層金屬配線及其以上之第4層、第5層等之金屬配線，作為信號等之配線區域(配線)。
另，亦可視需要，以第3層金屬配線構成接地電位配線VSS及電源電位配線VDD，謀求電源電位及接地電位之穩定化。
又，由於可於更下層以層配線匹配線ML0、搜尋線SL0、/SL0，故可削減於用以通至上層之通孔部所產生之寄生電容。因此，總計，可減少匹配線ML0、搜尋線SL0、/SL0之負荷電容。藉此，可期待BCAM之搜尋動作之低電力化、高速化。
(變化例3)
接著，使用圖28—圖30，說明實施例3之變化例。變化例3中，係將變化例2中說明之局部接地配線LVSS及匹配線控制電路MLCa之構成應用於實施例3之BCAM之構成例。
圖28係顯示變化例3之BCAM之記憶胞之電路例之圖。圖29係顯示形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。圖30係顯示形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖28中，圖28與圖25之不同點，係N通道MOS電晶體NS0、NS2、NS01、NS21之源極連接於局部接地配線LVSS之方面。其他構成與圖24相同，故省略說明。
圖29中，圖29與圖26之不同點，係第1層金屬配線M16設為局部接地配線LVSS之方面。其他構成與圖25相同，故省略說明。
圖30中，圖30與圖27之不同點，係第2層金屬配線M22僅連接於第1層金屬配線M112之方面(第2層金屬配線M22未經由通孔1連接於第1層金屬配線M16之方面)。其他構成與圖26相同，故省略說明。
根據變化例3，可獲得實施例3之效果，及實施例2之變化例2之效果。
(變化例4)
接著，使用圖31及圖32，說明實施例3之變化例。變化例4中，圖26(實施例3之變化例2)中說明之2個P型井區域PW1、PW2設為1個P型井區域PW，形成於P型井區域PW1之N型雜質區域N1係形成於P型井區域PW內者。圖31係顯示變化例4之形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。圖32係顯示變化例4之形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。
如圖31所示，於記憶胞MC00之形成區域，N型雜質區域N1、N2於X方向並行配置於P型井區域PW內。N型雜質區域N1配置於P型雜質區域P1與N型雜質區域N2之間。因此，N通道MOS電晶體NT1、ND1、ND2、NT1配置於P通道MOS電晶體PM1、PM2與N通道MOS電晶體NS0—NS3之間。N型井區域NW於俯視時與左鄰形成之記憶胞共用。又，P型井區域PW於俯視時與右鄰形成之記憶胞共用。其他構成與圖26相同，故省略說明。
圖32中，圖32與圖27之不同點，係隨著P通道MOS電晶體PM1、PM2之配置位置與N通道MOS電晶體NT1、ND1、ND2、NT2之配置位置變更，而第1層金屬配線M112與第2層金屬配線M22(接地電位配線VSS)之連接位置，及第1層金屬配線M111與第2層金屬配線M23(電源電位配線VDD)之連接位置變更。其他構成與圖26相同，故省略說明。
根據變化例4，如圖31所示，圖26(實施例3之變化例2)所示之細短條形狀之N型井區域NW消失，成為與隣接胞共用之比較粗之N型井區域NW及P型井區域PW。因此，N型及P型井區域NW、PW之形成時之製程控制比較容易，故N型及P型井區域NW、PW之製造可容易化。
(變化例5)
接著，使用圖33A、圖33B及圖34，說明實施例3之變化例。變化例5係將變化例2中說明之局部接地配線LVSS0及匹配線控制電路MLCa之構成應用於實施例4之記憶胞之佈局配置者。圖33A、圖33B係顯示變化例5之形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。圖33B所示之記憶胞對應於於X方向與圖33A所示之記憶胞MC00隣接之記憶胞MC10。圖34係顯示變化例5之形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖33A、圖33B中，圖33A、圖33B與31之不同點，係第1層金屬配線M16設為局部接地配線LVSS0之方面。其他構成與圖31相同，故省略說明。
圖33A所示之記憶胞MC00中，字元線WLe0即第1層金屬配線M11經由接點連接於閘極電極G1及G2。另一方面，圖33B所示之記憶胞MC10中，字元線WLo0即第1層金屬配線M12經由接點連接於閘極電極G1及G2。
圖34中，圖34與圖32之不同點，係接地電位配線VSS即第2層金屬配線M22經由通孔1，僅連接於第1層金屬配線M112之方面(第2層金屬配線M22未經由通孔1連接於第1層金屬配線M16之方面)。其他構成與圖32相同，故省略說明。
根據變化例5，可獲得與變化例2及變化例4相同之效果。
[實施例4]
接著，使用圖35及圖36，說明實施例4。實施例2中，使用記憶胞MC00、MC10之2個，構成TCAM胞TCEL。實施例4中，使用記憶胞MC00、MC01之2個，構成TCAM胞TCEL。又，記憶胞之佈局配置利用變化例4(圖31)。圖35係顯示實施例4之形成有第1層金屬配線之TCAM之記憶胞之佈局配置之圖。圖36係顯示實施例5之形成有第2層金屬配線之TCAM之記憶胞之佈局配置之圖。
圖35中，TCAM胞TCEL係於半導體基板之表面形成沿X方向設置之2個N型井區域NW1、NW2，及設置於N型井區域NW1、NW2間之P型井區域PW。
於記憶胞MC00之形成區域沿Y方向配置5個閘極電極(G1—G5)。閘極電極G1構成N通道MOS電晶體NT1之閘極電極。閘極電極G2構成N通道MOS電晶體NT2之閘極電極。閘極電極G3構成P通道MOS電晶體PM1、N通道MOS電晶體ND1及N通道MOS電晶體NS3之閘極電極。閘極電極G4構成P通道MOS電晶體PM2、N通道MOS電晶體ND2及N通道MOS電晶體NS3之閘極電極。閘極電極G5構成N通道MOS電晶體NS2之閘極電極。
於記憶胞MC01之形成區域沿Y方向配置5個閘極電極(G1—G5)。閘極電極G1構成N通道MOS電晶體NT1之閘極電極。閘極電極G2構成N通道MOS電晶體NT2之閘極電極。閘極電極G3構成P通道MOS電晶體PM1、N通道MOS電晶體ND1及N通道MOS電晶體NS3之閘極電極。閘極電極G4構成P通道MOS電晶體PM2、N通道MOS電晶體ND2及N通道MOS電晶體NS1之閘極電極。閘極電極G5構成N通道MOS電晶體NS0之閘極電極。
於P型井區域PW以沿X方向隔開之方式，設置N型雜質區域N1、N2、N3。N型雜質區域N1構成記憶胞MC00之N通道MOS電晶體NT1、ND1、ND2、NT1之源極或汲極。N型雜質區域N2構成資料比較電路DCMP所含之N通道MOS電晶體NS2、NS3、NS1、NS0之源極或汲極。N型雜質區域N3構成記憶胞MC01之N通道MOS電晶體NT1、ND1、ND2、NT1之源極或汲極。
於N型井區域NW1，沿X方向設有P型雜質區域P1。P型雜質區域P1構成記憶胞MC00之P通道MOS電晶體PM1及P通道MOS電晶體PM2之源極或汲極。
於N型井區域NW2，沿X方向設有P型雜質區域P2。P型雜質區域P2構成記憶胞MC01之P通道MOS電晶體PM1及P通道MOS電晶體PM2之源極或汲極。
如圖35所示，於記憶胞MC00、MC01之形成區域，設置第1層金屬配線(M11—M19、M110—M112、m11—m14、m19、m110—m112)。
首先，針對第1層金屬配線(M11—M19、M110—M112)進行說明。第1層金屬配線M11構成沿X方向設置之字元線WLe0，經由接點連接於閘極電極G1及G2。第1層金屬配線M12構成沿X方向設置之字元線WLo0。第1層金屬配線M12於記憶胞MC10之形成區域，經由接點連接於閘極電極G1及G2。第1層金屬配線M13經由接點連接於N通道MOS電晶體NT2之源極或汲極。第1層金屬配線M13與位元線BL0連接。第1層金屬配線M14經由接點連接於N通道MOS電晶體NT1之源極或汲極。第1層金屬配線M14與位元線BL1連接。第1層金屬配線M15構成沿X方向設置之匹配線ML0。第1層金屬配線M15經由接點連接於N通道MOS電晶體NS3、NS4之汲極。第1層金屬配線M16構成沿X方向設置之接地電位配線VSS。第1層金屬配線M16經由接點連接於N通道MOS電晶體NS2、NS0之源極。第1層金屬配線M17經由接點連接於記憶胞MC01之形成區域之閘極電極G5。第1層金屬配線M17與搜尋線SL0連接。第1層金屬配線M18經由接點連接於記憶胞MC01之形成區域之閘極電極G5。第1層金屬配線M18與搜尋線/SL0連接。第1層金屬配線M19經由接點連接於P通道MOS電晶體PM2之汲極、N通道MOS電晶體ND2之汲極及閘極電極G3。第1層金屬配線M110經由接點連接於P通道MOS電晶體PM1之汲極、N通道MOS電晶體ND1之汲極及閘極電極G4。第1層金屬配線M111經由接點連接於P通道MOS電晶體PM1、PM2之汲極。第1層金屬配線M111與電源電位配線VDD連接。第1層金屬配線M112經由接點連接於N通道MOS電晶體ND1、ND2之汲極。第1層金屬配線M112與接地電位配線VSS連接。
接著，針對記憶胞MC01之形成區域之第1層金屬配線(m11—m14、m19、m110—m112)進行說明。第1層金屬配線m11構成沿X方向設置之字元線WLe1，經由接點連接於閘極電極G1及G2。第1層金屬配線m12構成沿X方向設置之字元線WLo1。第1層金屬配線m12於記憶胞MC11之形成區域，經由接點連接於閘極電極G1及G2。第1層金屬配線m13經由接點連接於N通道MOS電晶體NT2之源極或汲極。第1層金屬配線m13與位元線BL0連接。第1層金屬配線m14經由接點連接於N通道MOS電晶體NT1之源極或汲極。第1層金屬配線m14與位元線BL1連接。第1層金屬配線m19經由接點連接於P通道MOS電晶體PM2之汲極、N通道MOS電晶體ND2之汲極及閘極電極G3。第1層金屬配線m110經由接點連接於P通道MOS電晶體PM1之汲極、N通道MOS電晶體ND1之汲極及閘極電極G4。第1層金屬配線m111經由接點連接於P通道MOS電晶體PM1、PM2之汲極。第1層金屬配線m111與電源電位配線VDD連接。第1層金屬配線m112經由接點連接於N通道MOS電晶體ND1、ND2之汲極。第1層金屬配線m112與接地電位配線VSS連接。
如圖36所示，於記憶胞MC00、MC01之形成區域，沿Y方向設置第2層金屬配線(M20—M25)。
第2層金屬配線M20構成位元線BL1。第2層金屬配線M20經由通孔1連接於第1層金屬配線M14、m14。第2層金屬配線M21構成搜尋線/SL0。第2層金屬配線M21經由通孔1連接於第1層金屬配線M18。第2層金屬配線M22構成接地電位配線VSS。第2層金屬配線M22經由通孔1連接於第1層金屬配線M16、M112、m112。第2層金屬配線M23構成電源電位配線VDD。第2層金屬配線M23經由通孔1連接於第1層金屬配線M111、m111。第2層金屬配線M24構成搜尋線SL0。第2層金屬配線M24經由通孔1連接於第1層金屬配線M17。第2層金屬配線M25構成位元線BL0。第2層金屬配線M25經由通孔1連接於第1層金屬配線M13、m13。
另，應用變化例2中說明之局部接地配線LVSS0及匹配線控制電路MLCa之構成之情形時，將第1層金屬配線M16設為局部接地配線LVSS0。該情形時，以第1層金屬配線M16不經由通孔1連接於第2層金屬配線M22之方式，削除對應部分之通孔1。
[實施例5]
接著，使用圖37及圖39，說明實施例5。實施例5係對2埠型記憶胞2PCEL之應用例。圖37係顯示實施例5之2埠型記憶胞之電路例之圖。圖38係顯示形成有第1層金屬配線之2埠型記憶胞之佈局配置之圖。圖39係顯示形成有第2層金屬配線及第3層金屬配線之2埠型記憶胞之佈局配置之圖。
圖37中，圖37與圖5之不同點，係將讀出埠用之2個N通道MOS電晶體(NS3與NS2、或NS1與NS0)設置於記憶胞MC00、MC10之方面。伴隨於此，設置讀出埠用之2條字元線RWL0、RWL1及讀出埠用之位元線RBL。字元線WLo0、WLe0可設為寫入埠用之字元線。
記憶胞MC00中，N通道MOS電晶體NS2之源極·汲極路徑與N通道MOS電晶體NS3之源極·汲極路徑係串聯連接於位元線RBL與接地電位配線VSS之間。N通道MOS電晶體NS2之閘極連接於讀出埠用字元線RWL1。N通道MOS電晶體NS3之閘極連接於記憶胞MC00之第2記憶節點MB1。
記憶胞MC10中，N通道MOS電晶體NS0之源極·汲極路徑與N通道MOS電晶體NS1之源極·汲極路徑係串聯連接於位元線RBL與接地電位配線VSS之間。N通道MOS電晶體NS0之閘極連接於讀出埠用字元線RWL0。N通道MOS電晶體NS1之閘極連接於記憶胞MC10之第1記憶節點MT2。
藉由以上之構成，構成2埠型記憶胞2PCEL。例如，記憶胞MC00中，第2記憶節點MB1存儲有高位準“1”之情形時，若將字元線RWL1設為如高位準之選擇位準，則N通道MOS電晶體NS2、NS3成接通狀態，故預充電至高位準之位元線RBL之電位轉移至低位準側。藉此，存儲於記憶胞MC00之資料由位元線RBL讀出。又，記憶胞MC00中，第2記憶節點MB1存儲有低位準“0”之情形時，若將字元線RWL1設為如高位準之選擇位準，則N通道MOS電晶體NS2成接通狀態，但N通道MOS電晶體NS3維持斷開狀態。因此，維持預充電至高位準之位元線RBL之電位。藉此，存儲於記憶胞MC00之資料由位元線RBL讀出。
圖38中，圖38與圖11之不同點，係於記憶胞MC00及記憶胞MC10之形成區域，閘極電極G4於Y方向延長之方面；沿Y方向設有閘極電極G5之方面；於P型井區域PW2內形成有N型雜質區域N3之方面；及重新設有第1層金屬配線M140—M144之方面。藉此，讀出埠用之2個N通道MOS電晶體(NS3與NS2、或NS1與NS0)形成於記憶胞MC00及記憶胞MC10之形成區域。其他構成與圖11相同，故省略說明。
圖38中，N型雜質區域N3構成N通道MOS電晶體(NS2、NS3、NS1、NS0)之源極或汲極。於記憶胞MC00之形成區域，閘極電極G5構成N通道MOS電晶體NS2之閘極。於記憶胞MC10之形成區域，閘極電極G5構成N通道MOS電晶體NS1之閘極。
第1層金屬配線M140經由接點連接於構成N通道MOS電晶體NS3及NS1之汲極之N型雜質區域N3。第1層金屬配線M140經由通孔1連接於位元線RBL。第1層金屬配線M141經由接點連接於N通道MOS電晶體NS2之閘極。第1層金屬配線M141經由通孔1連接於字元線RWL1。第1層金屬配線M142經由接點連接於構成N通道MOS電晶體NS3之源極之N型雜質區域N3。第1層金屬配線M142經由通孔1連接於接地電位配線VSS。第1層金屬配線M143經由接點連接於N通道MOS電晶體NS0之閘極。第1層金屬配線M143經由通孔1連接於字元線RWL0。第1層金屬配線M144經由接點連接於構成N通道MOS電晶體NS0之源極之N型雜質區域N3。第1層金屬配線M144經由通孔1連接於接地電位配線VSS。
圖39中，圖39與圖13之不同點，係第2層金屬配線M210—M213沿Y方向設置之方面，及第3層金屬配線M306—307沿X方向設置之方面。其他構成與圖13相同，故省略說明。
圖39中，第2層金屬配線M210構成字元線RWL0。第2層金屬配線M210經由通孔1連接於第1層金屬配線M143。第2層金屬配線M211構成字元線RWL1。第2層金屬配線M211經由通孔1連接於第1層金屬配線M143。第2層金屬配線M212係接地電位配線VSS。接地電位配線VSS經由通孔1連接於第1層金屬配線M142、M144。第2層金屬配線M213經由通孔1連接於第1層金屬配線M140。第2層金屬配線M213經由通孔2連接於第3層金屬配線M306。
第3層金屬配線M306構成位元線RBL。第3層金屬配線M306並行配置於位元線BL1(M303)與接地電位配線VSS(M304)之間。第3層金屬配線M307係通過配線，並行配置於電源電位配線VDD(M302)與位元線BL1(M303)之間。另，亦可不設置第3層金屬配線M307。
根據實施例5，可構成可獲得與實施態樣及實施例1相同效果之2埠型記憶體。
[實施例6]
接著，使用圖40及圖41，說明實施例6。實施例6係利用FinFET之構造，配置有圖31之變化例4之BCAM之記憶胞之佈局配置者。圖40係顯示實施例6之形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。圖41係顯示實施例6之形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。另，BCAM之記憶胞之電路構成與圖25相同。
圖40中，於記憶胞MC00之形成區域，具有沿Y方向設置之閘極電極G1—G6；沿X方向設置之N型井區域NW；及隣接於N型井區域NW，且沿X方向設置之P型井區域PW。N型井區域NW於俯視時與左鄰形成之記憶胞共用。又，P型井區域PW沿Y方向設置，於俯視時與右鄰形成之記憶胞共用。於記憶胞MC00之形成區域，又設置沿Y方向設置之作為第0層金屬配線之區域互連配線(LIC1—LIC11)，及沿X方向設置之第1層金屬配線(M11—M19、M110—M112)。
閘極電極G1構成N通道MOS電晶體NT1之閘極。閘極電極G2構成N通道MOS電晶體NT2之閘極。閘極電極G3構成P通道MOS電晶體PM1、N通道MOS電晶體ND1及N通道MOS電晶體NS3之閘極。閘極電極G4構成P通道MOS電晶體PM2、N通道MOS電晶體ND2及N通道MOS電晶體NS1之閘極。閘極電極G5構成N通道MOS電晶體NS0之閘極。閘極電極G6構成N通道MOS電晶體NS2之閘極。
於N型井區域NW內，沿X方向配置P型雜質區域P1。P型雜質區域P1成為P通道MOS電晶體PM1、PM2之源極或汲極。
於P型井區域PW內，沿X方向並行配置N型雜質區域N11、N12、N21、N22、N23。N型雜質區域N11、N12配置於P型雜質區域P1與N型雜質區域N21之間。N型雜質區域N11、N12構成N通道MOS電晶體NT1、ND1、ND2、NT2之源極或汲極。N通道MOS電晶體NT1、ND1、ND2、NT2之各者成為2個電晶體串聯連接而成之構成。
N型雜質區域N21、N22、N23構成N通道MOS電晶體NS0—NS3之源極或汲極。N通道MOS電晶體NS0—NS3之各者成為3個電晶體串聯連接而成之構成。N通道MOS電晶體NT1、ND1、ND2、NT2配置於P通道MOS電晶體PM1、PM2與N通道MOS電晶體NS0—NS3之間。
第1層金屬配線M11構成字元線WLe0。M11經由接點連接於閘極電極G1、G2。第1層金屬配線M12構成字元線WLo0。M12於記憶胞MC10之形成區域，經由接點連接於閘極電極G1及G2。第1層金屬配線M13經由接點連接於LIC4。LIC4連接於構成N通道MOS電晶體NT2之源極之N型雜質區域N11、N12。M13與位元線BL1連接。第1層金屬配線M14經由接點連接於LIC5。LIC5連接於構成N通道MOS電晶體NT1之源極之N型雜質區域N11、N12。M14與位元線BL0連接。第1層金屬配線M15構成匹配線ML0。M15經由接點連接於LIC9。LIC9連接於構成N通道MOS電晶體NS1、NS3之汲極之N型雜質區域N21、N22、N23。第1層金屬配線M16經由接點連接於LIC7及LIC11。LIC7連接於構成N通道MOS電晶體NS0之源極之N型雜質區域N21、N22、N23。LIC11連接於構成N通道MOS電晶體NS2之源極之N型雜質區域N21、N22、N23。M16與接地電位配線VSS連接。第1層金屬配線M17經由接點連接於閘極電極G5。M17與搜尋線SL0連接。第1層金屬配線M18經由接點連接於閘極電極G6。M18與搜尋線/SL0連接。第1層金屬配線M19經由接點連接於閘極電極G3及LIC3。LIC3連接於構成P通道MOS電晶體PM2之汲極之P型雜質區域P1，及構成N通道MOS電晶體ND2之汲極之N型雜質區域N11、N12。第1層金屬配線M110經由接點連接於閘極電極G4及LIC2。LIC2連接於構成P通道MOS電晶體PM1之汲極之P型雜質區域P1，及構成N通道MOS電晶體ND1之汲極之N型雜質區域N11、N12。第1層金屬配線M111經由接點連接於LIC1。LIC1連接於構成P通道MOS電晶體PM1、PM2之源極之P型雜質區域P1。M111與電源電位配線VDD連接。第1層金屬配線M112經由接點連接於LIC6。LIC6連接於構成N通道MOS電晶體ND1、ND2之源極之N型雜質區域N11、N12。另，LIC8連接於構成N通道MOS電晶體NS2之汲極或N通道MOS電晶體NS3之源極之N型雜質區域N21、N22、N23。LIC10連接於構成N通道MOS電晶體NS0之汲極或N通道MOS電晶體NS1之源極之N型雜質區域N21、N22、N23。
圖41中，如圖27所示，於記憶胞MC00之形成區域，沿Y方向設置第2層金屬配線(M20—M25)。
第2層金屬配線M20構成位元線BL1。第2層金屬配線M20經由通孔1連接於第1層金屬配線M14。第2層金屬配線M21構成搜尋線/SL0。第2層金屬配線M21經由通孔1連接於第1層金屬配線M18。第2層金屬配線M22構成接地電位配線VSS。第2層金屬配線M22經由通孔1連接於第1層金屬配線M16、M112。第2層金屬配線M23構成電源電位配線VDD。第2層金屬配線M23經由通孔1連接於第1層金屬配線M111。第2層金屬配線M24構成搜尋線SL0。第2層金屬配線M24經由通孔1連接於第1層金屬配線M17。第2層金屬配線M25構成位元線BL0。第2層金屬配線M25經由通孔1連接於第1層金屬配線M13。
另，將變化例2中說明之局部接地配線LVSS及匹配線控制電路MLCa之構成應用於實施例6之情形時，即，將第1層金屬配線M16設為局部接地配線LVSS之情形時，第2層金屬配線M22經由通孔1，僅連接於第1層金屬配線M112(不連接於第1層金屬配線M16)之情形時，第1層金屬配線M16以不經由通孔1連接於第2層金屬配線M22之方式，削除對應部分之通孔1。藉此，第1層金屬配線M16可設為局部接地配線LVSS。
根據實施例6，可獲得以下之效果。
由於第1層金屬配線(M11—M19、M110—M112)之配線間距僅為等間隔之直線圖案，故使製造容易化。
由於第2層金屬配線(M20—M25)之配線間距僅為等間隔之直線圖案，故使製造容易化。
與變化例4同樣地，成為與隣接胞共用之比較粗之N型井區域NW及P型井區域PW。因此，N型及P型井區域NW、PW之形成時之製程控制比較容易，故N型及P型井區域NW、PW之製造可容易化。
以上，已基於實施例具體說明由本發明人完成之發明，當然，本發明並非限定於上述實施形態及實施例，而可進行各種變更。
1、1a、1b、1c、1d‧‧‧半導體記憶裝置
2、2a、2b、2c、2d‧‧‧記憶體陣列
100‧‧‧半導體基板
A‧‧‧縱向(X方向或第1方向)之短邊
B‧‧‧橫向(Y方向或第2方向)之長邊
BL0、BL1、BL2、BL3‧‧‧位元線對
BT‧‧‧位元線
cbm‧‧‧配線
CD0、CD1‧‧‧共用資料線對
CDC‧‧‧行選擇電路
CNT‧‧‧控制電路
ctm‧‧‧配線
DL1‧‧‧延遲電路
G、G1、G2、G3、G4‧‧‧閘極電極(閘極配線)
IOC‧‧‧輸入輸出電路
IV1～IV4‧‧‧反相器
Lcx‧‧‧邊A之長度
Lcy‧‧‧邊B之長度
LIC1～LIC4‧‧‧局部配線
LT‧‧‧輸出鎖存電路
LVSS0、LVSS1‧‧‧局部接地配線
M11—M19‧‧‧第1層金屬配線
M21-M29‧‧‧第2層金屬配線
M31-M38‧‧‧第3層金屬配線
M41-M45‧‧‧第4層金屬配線
M110—M117‧‧‧第1層金屬配線
M201-M208‧‧‧第2層金屬配線
M209—M212‧‧‧第2層金屬配線
M301-M307‧‧‧第3層金屬配線
mae‧‧‧匹配放大器啟動信號
MB1、MB2‧‧‧第1記憶節點
MC‧‧‧記憶胞
MC00-MC31‧‧‧記憶胞
MLC(MA)‧‧‧匹配線控制電路
ML0‧‧‧匹配線
MT1、MT2‧‧‧第2記憶節點
N1、N2‧‧‧N型雜質區域
ND1～ND4‧‧‧N通道MOS電晶體
NT1～NT4‧‧‧N通道MOS電晶體
P1、P2、P3‧‧‧P型雜質區域
pce‧‧‧預充電啟動信號
PERI‧‧‧周邊電路
PM1～PM4‧‧‧P通道MOS電晶體
PW、PW1、PW2‧‧‧P型井區域
Q1、Q2‧‧‧預充電MOS電晶體
RDC‧‧‧列選擇電路(列解碼器)
SL0、/SL0‧‧‧搜尋線
swe‧‧‧開關啟動信號
TC‧‧‧時序控制電路
TCEL‧‧‧TCAM胞
V‧‧‧虛線
vrefg‧‧‧參照電位產生信號
VSS‧‧‧接地電位
WL‧‧‧字元線
WLe0、WLo0‧‧‧字元線
WLe1、WLo1‧‧‧字元線
YS00、YS01‧‧‧N通道MOS電晶體
YS10、YS11‧‧‧N通道MOS電晶體
YS20、YS21‧‧‧N通道MOS電晶體
YS30、YS31‧‧‧N通道MOS電晶體
圖1係說明實施形態之半導體記憶裝置之記憶體陣列之圖。
圖2係模式性顯示圖1之記憶胞之佈局配置之圖。
圖3係說明比較例之半導體記憶裝置之記憶體陣列之圖。
圖4係說明實施例1之半導體記憶裝置之構成例之圖。
圖5係顯示2個記憶胞之電路例之圖。
圖6係說明圖5所示之2個記憶胞之佈局配置之構成例之圖。
圖7係顯示形成有第1層金屬配線之記憶胞之佈局配置之圖。
圖8係顯示形成有第2層金屬配線之記憶胞之佈局配置之圖。
圖9係顯示形成有第3層金屬配線之記憶胞之佈局配置之圖。
圖10係顯示形成有第4層金屬配線之記憶胞之佈局配置之圖。
圖11係顯示變化例之記憶胞之佈局配置之圖。
圖12係顯示形成有第2層金屬配線之記憶胞之佈局配置之圖。
圖13係顯示形成有第3層金屬配線之記憶胞之佈局配置之圖。
圖14係顯示應用例之半導體裝置之構成之方塊圖。
圖15係說明實施例2之半導體記憶裝置之構成例之圖。
圖16係顯示TCAM胞之電路例之圖。
圖17係顯示形成有第1層金屬配線之TCAM胞之佈局配置之圖。
圖18係顯示形成有第2層金屬配線及第3層金屬配線之TCAM胞之佈局配置之圖。
圖19係說明變化例2之半導體記憶裝置之構成例之圖。
圖20係顯示變化例2之TCAM胞之電路例之圖。
圖21(A)、(B)係顯示匹配線控制電路之構成例及動作例之圖。
圖22係顯示形成有第1層金屬配線之TCAM胞之佈局配置之圖。
圖23係顯示形成有第2層金屬配線及第3層金屬配線之TCAM胞之佈局配置之圖。
圖24係顯示實施例3之半導體記憶裝置之構成例之圖。
圖25係顯示實施例3之BCAM之記憶胞之電路例之圖。
圖26係顯示形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖27係顯示形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖28係顯示變化例3之BCAM之記憶胞之電路例之圖。
圖29係顯示形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖30係顯示形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖31係顯示變化例4之形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖32係顯示變化例4之形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖33A係顯示變化例5之形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖33B係顯示變化例5之形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖，係顯示圖33A所示之記憶胞及隣接於X方向之記憶胞之佈局配置之圖。
圖34係顯示變化例5之形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖35係顯示實施例4之形成有第1層金屬配線之TCAM之記憶胞之佈局配置之圖。
圖36係顯示實施例5之形成有第2層金屬配線之TCAM之記憶胞之佈局配置之圖。
圖37係顯示實施例5之2埠型記憶胞之電路例之圖。
圖38係顯示形成有第1層金屬配線之2埠型記憶胞之佈局配置之圖。
圖39係顯示形成有第2層金屬配線及第3層金屬配線之2埠型記憶胞之佈局配置之圖。
圖40係顯示實施例6之形成有第1層金屬配線之BCAM之記憶胞之佈局配置之圖。
圖41係顯示實施例6之形成有第2層金屬配線之BCAM之記憶胞之佈局配置之圖。

Claims (19)

  1. 一種半導體記憶裝置，其具有： 複數個記憶胞、及 連接於上述複數個記憶胞之字元線， 上述字元線沿第1方向配置， 上述複數個記憶胞之各者包含沿與上述第1方向交叉之第2方向配置之閘極電極。
  2. 如請求項1之半導體記憶裝置， 其包含連接於上述複數個記憶胞之複數條位元線， 上述複數條位元線沿上述第2方向配置。
  3. 如請求項2之半導體記憶裝置，其中上述閘極電極包含： 第1閘極電極、第2閘極電極、第3閘極電極及第4閘極電極， 上述第1閘極電極、上述第2閘極電極、上述第3閘極電極及上述第4閘極電極互相隔開設置，且成無彎曲之直線狀形狀， 上述第1閘極電極及上述第3閘極電極以於上述第1方向並行之方式配置， 上述第1閘極電極及上述第4閘極電極於上述第2方向一直線狀配置， 上述第3閘極電極及上述第2閘極電極於上述第2方向一直線狀配置。
  4. 如請求項3之半導體記憶裝置，其中 上述複數個記憶胞之各者具有於上述第2方向細長矩形形狀之圖案， 上述第1閘極電極、上述第2閘極電極、上述第3閘極電極及上述第4閘極電極配置於上述細長矩形形狀之圖案之中。
  5. 如請求項4之半導體記憶裝置，其中 上述複數個記憶胞之各者係包含6個MOS電晶體之靜態型記憶胞。
  6. 如請求項2之半導體記憶裝置，其中 上述複數個記憶胞之各者中，對應於1個記憶胞之字元線之長度短於對應於1個記憶胞之位元線之長度。
  7. 一種半導體記憶裝置，其包含： 複數個記憶胞、 連接於上述複數個記憶胞之字元線、及 連接於上述複數個記憶胞之複數條位元線， 上述字元線以沿第1方向延伸之方式配置， 上述複數條位元線以沿與上述第1方向交叉之第2方向延伸之方式配置， 上述複數個記憶胞之各者包含沿上述第2方向配置之複數個閘極電極， 上述複數個記憶胞之各者包含6個MOS電晶體， 上述6個MOS電晶體內之2者於上述第1方向上下配置。
  8. 如請求項7之半導體記憶裝置，其中 上述複數個記憶胞沿上述第1方向配置， 沿上述第1方向配置之上述複數個記憶胞中，上下配置之2個記憶胞共用上述複數條位元線之1者。
  9. 如請求項7之半導體記憶裝置，其中 上述閘極電極包含：第1閘極電極、第2閘極電極、第3閘極電極及第4閘極電極， 上述第1閘極電極、上述第2閘極電極、上述第3閘極電極及上述第4閘極電極互相隔開設置，且成無彎曲之直線狀形狀， 上述第1閘極電極及上述第3閘極電極以於上述第1方向上下並行之方式配置， 上述第1閘極電極及上述第4閘極電極於上述第2方向一直線狀配置， 上述第3閘極電極及上述第2閘極電極於上述第2方向一直線狀配置。
  10. 如請求項9之半導體記憶裝置，其中 上述6個MOS電晶體包含第1及第2 P通道MOS電晶體，及第1、第2、第3及第4 N通道MOS電晶體， 上述第1閘極電極設為上述第1 N通道MOS電晶體之閘極， 上述第2閘極電極設為上述第2 N通道MOS電晶體之閘極， 上述第3閘極電極設為上述第1 P通道MOS電晶體之閘極及上述第3 N通道MOS電晶體之閘極， 上述第4閘極電極設為上述第2 P通道MOS電晶體之閘極及上述第4 N通道MOS電晶體之閘極。
  11. 如請求項10之半導體記憶裝置，其中 上述第1 N通道MOS電晶體及上述第3 N通道MOS電晶體之源極或汲極係藉由以沿上述第1方向設置之第1 P型井區域內形成之N型雜質區域構成， 上述第2 N通道MOS電晶體及上述第4 N通道MOS電晶體之源極或汲極係藉由以沿上述第1方向設置之第2 P型井區域內形成之N型雜質區域構成， 上述第1及第2 P通道MOS電晶體之源極或汲極係藉由以沿上述第1方向設置、於被上述第1及第2 P型井區域夾持之方式設置之N型井區域內形成之P型雜質區域構成。
  12. 如請求項7之半導體記憶裝置，其中 上述半導體記憶裝置係使用第1、第2、第3及第4層金屬配線形成， 上述字元線係由上述第3層金屬配線及上述第4層金屬配線之一者形成， 上述複數條位元線係由上述第3層金屬配線及上述第4層金屬配線之另一者形成。
  13. 如請求項7之半導體記憶裝置，其中 上述半導體記憶裝置係使用第1、第2及第3層金屬配線形成， 上述字元線係由上述第2層金屬配線及上述第3層金屬配線之一者形成， 上述複數條位元線係由上述第2層金屬配線及上述第3層金屬配線之另一者形成。
  14. 一種半導體記憶裝置，其具有：第1字元線及第2字元線，其等沿第1方向設置； 第1位元線、第2位元線及第3位元線，其等沿與上述第1方向交叉之第2方向設置； 第1記憶胞，其連接於上述第1字元線與上述第1位元線及上述第2位元線；及 第2記憶胞，其連接於上述第2字元線與上述第2位元線及上述第3位元線；且 上述第1記憶胞及上述第2記憶胞之各者具有沿上述第2方向設置之閘極電極。
  15. 如請求項14之半導體記憶裝置，其中 上述閘極電極包含：第1閘極電極、第2閘極電極、第3閘極電極及第4閘極電極， 上述第1閘極電極、上述第2閘極電極、上述第3閘極電極及上述第4閘極電極互相隔開設置，且成無彎曲之直線狀形狀， 上述第1閘極電極及上述第3閘極電極以於上述第1方向上下並行之方式配置， 上述第1閘極電極及上述第4閘極電極於上述第2方向一直線狀配置， 上述第3閘極電極及上述第2閘極電極於上述第2方向一直線狀配置。
  16. 如請求項15之半導體記憶裝置，其中 上述第1記憶胞及上述第2記憶胞之各者包含第1及第2 P通道MOS電晶體、及第1、第2、第3及第4 N通道MOS電晶體， 上述第1閘極電極設為上述第1 N通道MOS電晶體之閘極， 上述第2閘極電極設為上述第2 N通道MOS電晶體之閘極， 上述第3閘極電極設為上述第1 P通道MOS電晶體之閘極及上述第3 N通道MOS電晶體之閘極， 上述第4閘極電極設為上述第2 P通道MOS電晶體之閘極及上述第4 N通道MOS電晶體之閘極。
  17. 如請求項16之半導體記憶裝置，其中 上述第1 N通道MOS電晶體及上述第3 N通道MOS電晶體之源極或汲極係藉由以沿上述第1方向設置之第1 P型井區域內形成之N型雜質區域構成， 上述第2 N通道MOS電晶體及上述第4 N通道MOS電晶體之源極或汲極係藉由以沿上述第1方向設置之第2 P型井區域內形成之N型雜質區域構成， 上述第1及第2 P通道MOS電晶體之源極或汲極係藉由以沿上述第1方向設置、於被上述第1及第2 P型井區域夾持之方式設置之N型井區域內形成之P型雜質區域構成。
  18. 如請求項17之半導體記憶裝置，其中 上述半導體記憶裝置係使用第1、第2、第3及第4層金屬配線形成， 上述第1及上述第2字元線係由上述第3層金屬配線及上述第4層金屬配線之一者形成， 上述第1至第3位元線係由上述第3層金屬配線及上述第4層金屬配線之另一者形成。
  19. 如請求項17之半導體記憶裝置，其中 上述半導體記憶裝置係使用第1、第2、及第3層金屬配線形成， 上述第1及上述第2字元線係由上述第2層金屬配線及上述第3層金屬配線之一者形成， 上述第1至第3位元線係由上述第2層金屬配線及上述第3層金屬配線之另一者形成。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI801832B (zh) * 2020-03-31 2023-05-11 台灣積體電路製造股份有限公司 記憶體電路、記憶體單元以及記憶體單元的操作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05290577A (ja) * 1992-04-06 1993-11-05 Mitsubishi Electric Corp 半導体集積回路装置
US5554874A (en) * 1995-06-05 1996-09-10 Quantum Effect Design, Inc. Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells
JP4565700B2 (ja) 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP3637826B2 (ja) * 2000-01-21 2005-04-13 セイコーエプソン株式会社 半導体記憶装置
JP2002184870A (ja) * 2000-12-18 2002-06-28 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP2004079897A (ja) * 2002-08-21 2004-03-11 Renesas Technology Corp スタティック型半導体記憶装置
JP3920804B2 (ja) * 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
JP2006196124A (ja) * 2005-01-14 2006-07-27 Nec Electronics Corp メモリセル及び半導体集積回路装置
CN1956098A (zh) * 2005-08-02 2007-05-02 株式会社瑞萨科技 半导体存储装置
JP4583326B2 (ja) * 2006-03-30 2010-11-17 富士通セミコンダクター株式会社 半導体装置
US9576644B2 (en) * 2015-04-27 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit chip having two types of memory cells
US9871046B2 (en) * 2016-02-24 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM circuits with aligned gate electrodes

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