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TWI877721B - 記憶體電路及操作記憶體電路的方法 - Google Patents

記憶體電路及操作記憶體電路的方法 Download PDF

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TWI877721B
TWI877721B TW112130212A TW112130212A TWI877721B TW I877721 B TWI877721 B TW I877721B TW 112130212 A TW112130212 A TW 112130212A TW 112130212 A TW112130212 A TW 112130212A TW I877721 B TWI877721 B TW I877721B
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transistor
memory cell
circuit
memory
coupled
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TW112130212A
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林谷峰
黃家恩
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種記憶體電路包括記憶胞、第一位元線、選擇電路、第一字元線及第一源極線。選擇電路包括位於第一層級上的第一電晶體及位於第一層級或第二層級上的第二電晶體。第一字元線耦合至第一電晶體或第二電晶體。第一源極線耦合至第一電晶體或第二電晶體。第一電晶體及第二電晶體是互補場效電晶體的一部分。第一電晶體被配置成因應於記憶胞被配置成儲存第一邏輯值而實行記憶胞的寫入操作。第二電晶體被配置成實行記憶胞的讀取操作，且因應於記憶胞被配置成儲存第二邏輯值而實行記憶胞的寫入操作。

Description

記憶體電路及操作記憶體電路的方法
在本揭露的實施例中闡述的技術大體來說涉及一種電路及方法，更具體來說，涉及一種記憶體電路及操作記憶體電路的方法。
半導體積體電路(integrated circuit，IC)行業已經生產出各種各樣的數位裝置來解決許多不同領域的問題。該些數位裝置中的一些(例如記憶體巨集)被配置用於儲存資料。隨著IC已變得越來越小且越來越複雜，該些數位裝置內的導電線的電阻亦發生改變，進而影響該些數位裝置的操作電壓及總體IC效能。
本揭露提供一種記憶體電路，包括：第一位元線；記憶胞，耦合至所述第一位元線；選擇電路，耦合至所述記憶胞，所述選擇電路包括：第一電晶體，位於第一層級上；以及第二電晶體，位於所述第一層級或不同於所述第一層級的第二層級上；第一字元線，耦合至至少所述第一電晶體或所述第二電晶體；第一源極線，耦合 至至少所述第一電晶體或所述第二電晶體；其中所述第一電晶體及所述第二電晶體是互補場效電晶體(CFET)的一部分，所述第一電晶體被配置成因應於所述記憶胞被配置成儲存第一邏輯值而實行所述記憶胞的寫入操作，且所述第二電晶體被配置成實行所述記憶胞的讀取操作，且因應於所述記憶胞被配置成儲存不同於所述第一邏輯值的第二邏輯值而實行所述記憶胞的所述寫入操作。
本揭露提供一種記憶體電路，包括：第一位元線；第二位元線；記憶胞陣列，包括：第一記憶胞，耦合至所述第一位元線；以及第二記憶胞，耦合至所述第二位元線；選擇電路陣列，耦合至所述記憶胞陣列，所述選擇電路陣列包括：第一選擇電路，耦合至所述第一記憶胞，所述第一選擇電路包括：第一電晶體；以及第二電晶體；第二選擇電路，耦合至所述第二記憶胞；其中所述第一電晶體及所述第二電晶體是互補場效電晶體(CFET)的一部分，所述第一電晶體被配置成因應於所述第一記憶胞被配置成儲存第一邏輯值而實行所述第一記憶胞的寫入操作，且所述第二電晶體被配置成實行所述第一記憶胞的讀取操作，且因應於所述第一記憶胞被配置成儲存不同於所述第一邏輯值的第二邏輯值而實行所述第一記憶胞的所述寫入操作。
本揭露提供一種對記憶體電路進行操作的方法，所述方法包括：實行記憶胞的寫入操作，所述實行所述記憶胞的所述寫入操作包括：由選擇電路的第一電晶體將第一邏輯值儲存於所述記憶胞中，所述選擇電路耦合至所述記憶胞；或由所述選擇電路的第 二電晶體將第二邏輯值儲存於所述記憶胞中，所述第二邏輯值不同於所述第一邏輯值；以及由所述選擇電路的所述第一電晶體實行所述記憶胞的讀取操作。
100、200、300A、300B、300C、500、600、700、900、1000、1100:記憶體電路
101、501、901:陣列電路
102a、102b、102c、102d、202a、202b、202c、202d、302a、302b、502a、502b、502c、502d、602a、602b、602c、602d、902a、902b、902c、902d、1002a、1002b、1002c、1002d:選擇電路
104a、104b、104c、104d:記憶胞
120:字元線驅動器
130:位元線驅動器
140:源極線驅動器
400A、400B、400C、800A、800B、800C、1200A、1200B、1200C:時序圖
400D、800D、1200D:表
1300:積體電路
1400、1500A、1500B、1500C:方法
1402、1404、1406、1408、1410、1502、1504、1506、1508、1510、1512、1514、1516、1518、1520、1522、1524、1526、1528、1530、1532、1534、1536、1540、1542、1544、1546、1548、1550、1552、1554、1556:操作
BL0、BL1:位元線
BL’:位元線訊號
COL 1:行
Icell:胞元電流
N1a、N1b、N1c、N1d:N型電晶體
N2a、P2a:電晶體
NAR、PAR:主動區
ND1:第一端
NDC、NSC、PDC、PSC:接觸件
NG、PG:閘極
P1a、P1b、P1c、P1d:P型電晶體
Row 1、Row 2:列
SL0、SL1、SLN0、SLN1、SLP0、SLP1:源極線
SL’、SLN’、SLP’:源極線訊號
T0、T1、T2:時間
VR、VRWL、VW0、VW1、VWWL:電壓
WL0、WL1、WLN0、WLN0a、WLN1、WLP0、WLP0a、WLP1:字元線
WL’、WLN’、WLP’:字元線訊號
X:第一方向
Y:第二方向
當結合附圖閱讀以下詳細說明時，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的記憶體電路的方塊圖。
圖2是根據一些實施例的記憶體電路的電路圖。
圖3A至圖3C是根據一些實施例的對應記憶體電路的對應電路圖。
圖4A至圖4C是根據一些實施例的記憶體電路的波形的對應時序圖。
圖4D是根據一些實施例的時序圖的波形的表。
圖5是根據一些實施例的記憶體電路的方塊圖。
圖6是根據一些實施例的記憶體電路的電路圖。
圖7是根據一些實施例的記憶體電路的電路圖。
圖8A至圖8C是根據一些實施例的記憶體電路的波形的對應時序圖。
圖8D是根據一些實施例的時序圖的波形的表。
圖9是根據一些實施例的記憶體電路的方塊圖。
圖10是根據一些實施例的記憶體電路的電路圖。
圖11是根據一些實施例的記憶體電路的電路圖。
圖12A至圖12C是根據一些實施例的記憶體電路的波形的對應時序圖。
圖12D是根據一些實施例的時序圖的波形的表。
圖13是根據一些實施例的積體電路的圖的立體圖。
圖14是根據一些實施例的對電路進行操作的方法的流程圖。
圖15A至圖15C是根據一些實施例的對電路進行操作的方法的流程圖。
以下揭露內容提供用於實施所提供標的的特徵的不同實施例或實例。以下闡述組件、材料、值、步驟、佈置或類似要素的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。預期亦存在其他組件、材料、值、步驟、佈置或類似要素。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重覆使用參考編號及/或字母。此種重覆使用是出於簡潔及清晰的目的，而非自身指示所論述的各種實施例及/ 或配置之間的關係。
此外，為便於說明，在本文中可使用例如「之下」、「下方」、「下部」、「上方」、「上部」及類似用語等空間相對用語來闡述一個元件或特徵與圖中所示的另一(其他)元件或特徵的關係。除了圖中所繪示的定向之外，所述空間相對用語旨在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或其他定向)，並且在本文中使用的空間相對描述語同樣可被相應地解釋。
根據一些實施例，記憶體電路包括耦合至第一位元線的記憶胞。
在一些實施例中，記憶體電路更包括耦合至所述記憶胞的選擇電路。在一些實施例中，選擇電路包括位於第一層級上的第一電晶體及位於第二層級上的第二電晶體。在一些實施例中，第二層級不同於第一層級。
在一些實施例中，記憶體電路更包括耦合至至少第一電晶體或第二電晶體的第一字元線。
在一些實施例中，記憶體電路更包括耦合至至少第一電晶體或第二電晶體的第一源極線。
在一些實施例中，第一電晶體及第二電晶體是互補場效電晶體(complementary field-effect transistor，CFET)的一部分。
在一些實施例中，第二電晶體被配置成實行記憶胞的讀取操作。
在一些實施例中，第一電晶體被配置成在記憶胞的寫入 操作期間將第一邏輯值寫入至記憶胞。
在一些實施例中，第二電晶體被配置成在記憶胞的寫入操作期間將第二邏輯值寫入至記憶胞。在一些實施例中，第二邏輯值不同於第一邏輯值。
在一些實施例中，與其他方式相比，使用不同的電晶體(例如，第一電晶體及第二電晶體)來實行不同對應值的寫入操作使得周邊電路系統得到簡化。
圖1是根據一些實施例的記憶體電路100的方塊圖。
出於例示目的而對圖1進行了簡化。在一些實施例中，記憶體電路100除了包括圖1所繪示的元件之外亦包括各種元件，或者以其他方式被佈置成實行下文所論述的操作。
圖1是根據一些實施例的記憶體電路100的電路圖。在圖1所示實施例中，記憶體電路100是電阻隨機存取記憶體(resistive random access memory，RRAM)電路。RRAM用於進行例示，且其他類型的記憶體亦處於各種實施例的範圍內。在圖1所示實施例中，記憶體電路100是磁性RAM(magnetic RAM，MRAM)電路。在圖1所示實施例中，記憶體電路100是相變RAM(phase change RAM，PCRAM)電路。其他記憶體類型亦處於本揭露的範圍內。
記憶體電路100包括具有M列及N行記憶胞104a、…、104d的記憶胞陣列104。在一些實施例中，N是對應於記憶胞陣列104中的行的數目的正整數，且M是對應於記憶胞陣列104中 的列的數目的正整數。記憶胞陣列104中的胞元的列佈置於第一方向X上。記憶胞陣列104中的胞元的行(圖2中所標示)佈置於第二方向Y上。第二方向Y不同於第一方向X。在一些實施例中，第二方向Y垂直於第一方向X。
為了便於例示，記憶胞陣列104被示為具有2列及2行，但其他數目的列或行亦處於本揭露的範圍內。記憶胞陣列104中的列的數目M等於或大於1。記憶胞陣列104中的行的數目N等於或大於1。
記憶胞104a是記憶胞陣列104的行0及列0中的單個記憶胞。記憶胞104b是記憶胞陣列104的行1及列0中的單個記憶胞。記憶胞104c是記憶胞陣列104的行0及列1中的單個記憶胞。記憶胞104d是記憶胞陣列104的行1及列1中的單個記憶胞。
在一些實施例中，記憶胞陣列104中的每一記憶胞104a、104b、104c或104d被配置成儲存資料的位元。在一些實施例中，記憶胞陣列104中的每一記憶胞104a、104b、104c或104d是RRAM胞元。在一些實施例中，記憶胞陣列104中的每一記憶胞104a、104b、104c或104d是MRAM胞元。在一些實施例中，記憶胞陣列104中的每一記憶胞104a、104b、104c或104d是PCRAM胞元。記憶胞陣列104中的不同類型的記憶胞亦處於本揭露所涵蓋的範圍內。
記憶胞陣列104的其他配置亦處於本揭露的範圍內。
記憶體電路100更包括具有M列及N行選擇電路102a、…、102d的選擇電路陣列102。在一些實施例中，N是與選擇電路陣列102中的行的數目對應的正整數，且M是與選擇電路陣列102中的列的數目對應的正整數。選擇電路陣列102中的選擇電路的列被佈置於第一方向X上。選擇電路陣列102中的選擇電路的行(在圖2中標示)被佈置於第二方向Y上。
為了便於例示，選擇電路陣列102被示為具有2列及2行，但其他數目的列或行亦處於本揭露的範圍內。選擇電路陣列102中的列的數目M等於或大於1。選擇電路陣列102中的行的數目N等於或大於1。
選擇電路102a是選擇電路陣列102的行0及列0中的單個選擇電路。選擇電路102b是選擇電路陣列102的行1及列0中的單個選擇電路。選擇電路102c是選擇電路陣列102的行0及列1中的單個選擇電路。選擇電路102d是選擇電路陣列102的行1及列1中的單個選擇電路。
在一些實施例中，選擇電路陣列102中的每一選擇電路102a、102b、102c或102d耦合至記憶胞陣列104中的對應記憶胞104a、104b、104c或104d。
在一些實施例中，選擇電路陣列102中的每一選擇電路102a、102b、102c或102d被配置成在記憶胞陣列104中的對應記憶胞104a、104b、104c或104d的讀取操作或寫入操作期間將記憶胞陣列104中的對應記憶胞104a、104b、104或104d電性耦合 至源極線SLP0、SLP1、SLN0或SLN1。
在一些實施例中，選擇電路陣列102中的每一選擇電路102a、102b、102c或102d包括互補場效電晶體(CFET)中的一對電晶體。選擇電路陣列102中的不同類型的選擇電路陣亦處於本揭露所涵蓋的範圍內。
選擇電路陣列102的其他配置亦處於本揭露的範圍內。
記憶體電路100更包括N條位元線BL0、…BL1(統稱為「位元線BL」)。記憶胞陣列104中的每一行1、…、N與對應的位元線BL0、…、BL1交疊且耦合至對應的位元線BL0、…、BL1。每一位元線BL在第二方向Y上延伸且位於記憶胞的行(例如，行1、…、N)之上。
記憶體電路100更包括N條源極線SLP0、…SLP1(統稱為「源極線SLP」)及N條源極線SLN0、…SLN1(統稱為「源極線SLN」)。選擇電路陣列102中的每一行1、…、N與對應的源極線SLP0、…SLP1及對應的源極線SLN0、…SLN1交疊且耦合至對應的源極線SLP0、…SLP1及對應的源極線SLN0、…SLN1。每一源極線SLP及源極線SLN在第二方向Y上延伸且位於選擇電路的行(例如，行1、…、N)之上。
記憶體電路100更包括M條字元線WLP0、…WLP1(統稱為「字元線WLP」)及M條字元線WLN0、…WLN1(統稱為「字元線WLN」)。選擇電路陣列102中的每一列1、…、M與對應的字元線WLP0、…、WLP1及對應的字元線WLN0、…、WLN1交 疊且耦合至對應的字元線WLP0、…、WLP1及對應的字元線WLN0、…、WLN1。每一字元線WLP或WLN在第一方向X上延伸且位於選擇電路的列(例如，列1、…、M)之上。
在一些實施例中，選擇電路陣列102、記憶胞陣列104、字元線WLP及WLN、位元線BL以及源極線SLP及SLN亦被稱為陣列電路101。
字元線WLP及WLN、位元線BL或源極線SLP及SLN的其他配置亦處於本揭露的範圍內。
記憶體電路100更包括字元線驅動器120。
字元線驅動器120藉由字元線WLP及字元線WLN耦合至選擇電路陣列102。在一些實施例中，字元線驅動器120藉由字元線WLP0及WLN0耦合至選擇電路102a及102b。在一些實施例中，字元線驅動器120藉由字元線WLP1及WLN1耦合至選擇電路102c及102d。
字元線驅動器120被配置成對記憶胞陣列104中的由選擇電路陣列102中的被配置成在讀取操作或寫入操作中進行存取的對應選擇電路所選擇的記憶胞的列位址進行解碼。字元線驅動器120被配置成向對應於經解碼列位址的所選擇字元線WLP及WLN供應一組電壓。
記憶體電路100更包括位元線驅動器130及源極線驅動器140。
源極線驅動器140及/或位元線驅動器130被配置成對記 憶胞陣列104中的由選擇電路陣列102中的被配置成在讀取操作或寫入操作中進行存取的對應選擇電路所選擇的記憶胞的行位址進行解碼。
位元線驅動器130藉由位元線BL耦合至記憶胞陣列104。在一些實施例中，位元線驅動器130藉由位元線BL0耦合至記憶胞104a及104c。在一些實施例中，位元線驅動器130藉由位元線BL1耦合至記憶胞104b及104d。
源極線驅動器140藉由源極線SLP及源極線SLN耦合至選擇電路陣列102。在一些實施例中，源極線驅動器140藉由源極線SLP0及SLN0耦合至選擇電路102a及102c。在一些實施例中，源極線驅動器140藉由源極線SLP1及SLN1耦合至選擇電路102b及102d。
在一些實施例中，源極線驅動器140及/或位元線驅動器130被配置成向與所選擇記憶胞104a、104b、104c或104d及/或所選擇選擇電路102a、102b、102c或102d對應的所選擇源極線SLP及SLN以及所選擇位元線BL供應一組電壓(例如，如圖4D的表400D所示的源極線訊號及位元線訊號)、以及向其他未選擇源極線SLP及SLN以及未選擇位元線BL供應不同的一組電壓(例如，如圖4D的表400D所示)。舉例而言，根據一些實施例，源極線驅動器140在寫入操作中被配置成向所選擇源極線SLP或SLN供應電壓(例如，如圖4D的表400D所示)，且位元線在寫入操作中驅動器130被配置成向所選擇位元線BL供應電壓。舉例 而言，根據一些實施例，源極線驅動器140在讀取操作中被配置成向所選擇源極線SLP或SLN供應電壓，且位元線驅動器130在讀取操作中被配置成向所選擇位元線BL供應電壓。
字元線驅動器120、位元線驅動器130或源極線驅動器140的其他配置亦處於本揭露的範圍內。
在一些實施例中，記憶體電路100亦包括為簡潔起見而未闡述的其他電路(例如，時序電路等)。
記憶體電路100的其他配置亦處於本揭露的範圍內。
圖2是根據一些實施例的記憶體電路200的電路圖。
記憶體電路200是圖1的陣列電路101的實施例，且因此省略相似的詳細說明。舉例而言，記憶體電路200示出其中每一選擇電路202a、202b、202c或202d包括對應的P型電晶體(P1a、P1b、P1c或P1d)及對應的N型電晶體(N1a、N1b、N1c或N1d)的非限制性實例。
在一些實施例中，記憶體電路200的選擇電路202a、202b、202c或202d可用作圖1中的選擇電路陣列102中的對應選擇電路102a、102b、102c或102d，且因此省略相似的詳細說明。
記憶體電路200包括選擇電路陣列202、記憶胞陣列104、字元線WLP及WLN、位元線BL以及源極線SLP及SLN。
與圖1所示記憶體電路100相比，圖2所示選擇電路陣列202替代選擇電路陣列102，且因此省略相似的詳細說明。
選擇電路陣列202包括選擇電路202a、202b、202c及 202d。選擇電路202a、202b、202c及202d是對應的選擇電路102a、102b、102c及102d的實施例，且因此省略相似的詳細說明。
選擇電路202a包括電晶體P1a及電晶體N1a。
選擇電路202b包括電晶體P1b及電晶體N1b。
選擇電路202c包括電晶體P1c及電晶體N1c。
選擇電路202d包括電晶體P1d及電晶體N1d。
電晶體P1a是P型電晶體，且電晶體N1a是N型電晶體。在一些實施例中，電晶體P1a是N型電晶體，且電晶體N1a是P型電晶體。
電晶體P1b是P型電晶體，且電晶體N1b是N型電晶體。在一些實施例中，電晶體P1b是N型電晶體，且電晶體N1b是P型電晶體。
電晶體P1c是P型電晶體，且電晶體N1c是N型電晶體。在一些實施例中，電晶體P1c是N型電晶體，且電晶體N1c是P型電晶體。
電晶體P1d是P型電晶體，且電晶體N1d是N型電晶體。在一些實施例中，電晶體P1d是N型電晶體，且電晶體N1d是P型電晶體。
電晶體P1a的閘極端子、電晶體P1b的閘極端子及字元線WLP0中的每一者耦合在一起。電晶體N1a的閘極端子、電晶體N1b的閘極端子及字元線WLN0中的每一者耦合在一起。
電晶體P1a的汲極端子、電晶體N1a的汲極端子及記憶 胞104a的第一端中的每一者耦合在一起。位元線BL0與記憶胞104a的第二端耦合。
電晶體P1a的源極端子、電晶體P1c的源極端子及源極線SLP0中的每一者耦合在一起。電晶體N1a的源極端子、電晶體N1c的源極端子及源極線SLN0中的每一者耦合在一起。
電晶體P1b的汲極端子、電晶體N1b的汲極端子及記憶胞104b的第一端中的每一者耦合在一起。位元線BL1與記憶胞104b的第二端耦合。
電晶體P1b的源極端子、電晶體P1d的源極端子及源極線SLP1中的每一者耦合在一起。電晶體N1b的源極端子、電晶體N1d的源極端子及源極線SLN1中的每一者耦合在一起。
電晶體P1c的閘極端子、電晶體P1d的閘極端子及字元線WLP1中的每一者耦合在一起。電晶體N1c的閘極端子、電晶體N1d的閘極端子及字元線WLN1中的每一者耦合在一起。
電晶體P1c的汲極端子、電晶體N1c的汲極端子及記憶胞104c的第一端中的每一者耦合在一起。位元線BL0與記憶胞104c的第二端耦合。
電晶體P1d的汲極端子、電晶體N1d的汲極端子及記憶胞104d的第一端中的每一者耦合在一起。位元線BL1與記憶胞104d的第二端耦合。
在一些實施例中，電晶體P1a及電晶體N1a是第一互補場效電晶體(CFET)的一部分。在一些實施例中，電晶體P1b及 電晶體N1b是第二CFET的一部分。在一些實施例中，電晶體P1c及電晶體N1c是第三CFET的一部分。在一些實施例中，電晶體P1d及電晶體N1d是第四CFET的一部分。
在一些實施例中，至少電晶體P1a、P1b、P1c或P1d被配置成將第一邏輯值寫入至對應的記憶胞104a、104b、104c或104d，且至少電晶體N1a、N1b、N1c或N1d被配置成將第二邏輯值寫入至對應的記憶胞104a、104b、104c或104d。第二邏輯值不同於第一邏輯值。在一些實施例中，第一邏輯值是邏輯1，且第二邏輯值是邏輯0。在一些實施例中，第一邏輯值是邏輯0，且第二邏輯值是邏輯1。
在一些實施例中，至少電晶體P1a、P1b、P1c或P1d被配置成因應於對應記憶胞104a、104b、104c或104d被配置成儲存第一邏輯值而實行對應記憶胞104a、104b、104c或104d的寫入操作。在一些實施例中，至少電晶體N1a、N1b、N1c或N1d被配置成因應於對應記憶胞104a、104b、104c或104d被配置成儲存第二邏輯值而實行對應記憶胞104a、104b、104c或104d的寫入操作。
在一些實施例中，至少電晶體N1a、N1b、N1c或N1d被配置成實行對應記憶胞104a、104b、104c或104d的讀取操作。
至少電晶體P1a、P1b、P1c或P1d的其他配置或數目亦處於本揭露的範圍內。
至少電晶體N1a、N1b、N1c或N1d的其他配置或數目亦 處於本揭露的範圍內。
在一些實施例中，至少電晶體P1a、P1b、P1c或P1d被配置成將第一邏輯值寫入至對應記憶胞104a、104b、104c或104d，且至少電晶體N1a、N1b、N1c或N1d被配置成將第二邏輯值寫入至對應記憶胞104a、104b、104c或104d。
在一些實施例中，與其他方式相比，使用不同的電晶體(例如，第一電晶體及第二電晶體)來實行不同對應值的寫入操作使得周邊電路系統得到簡化。
在一些實施例中，使用不同的電晶體(例如，電晶體N1a、N1b、N1c或N1d以及電晶體P1a、P1b、P1c或P1d)來實行不同對應值(例如，邏輯0及邏輯1)的寫入操作使得至少電晶體N1a、N1b、N1c或N1d的字元線電壓較低，藉此使至少電晶體N1a、N1b、N1c或N1d不發生源極退化(source degeneration)。在一些實施例中，藉由使至少電晶體N1a、N1b、N1c或N1d不發生源極退化，與其他方式相比使得記憶體電路200的可靠性得到改進。在一些實施例中，藉由使至少電晶體N1a、N1b、N1c或N1d不發生源極退化，與其他方式相比使得周邊電路系統更簡單，且與其他方式相比更使得記憶體電路200的功率效能及面積(power performance and area，PPA)得到改進。
記憶體電路200的其他配置亦處於本揭露的範圍內。
選擇電路及記憶胞
圖3A至圖3C是根據一些實施例的對應記憶體電路300A 至300C的對應電路圖。
記憶體電路300A是圖2的記憶體電路200的一行(COL 1)及一列(Row 1)，且因此省略相似的詳細說明。舉例而言，記憶體電路300A示出圖1至圖2的選擇電路陣列202的選擇電路202a的一行(COL 1)及一列(Row 1)以及記憶胞陣列104的記憶胞104a的一行(COL 1)及一列(Row 1)的非限制性實例，且因此省略相似的詳細說明。
在一些實施例中，記憶體電路300A對應於記憶體電路200中的其他列或其他行中的至少一者，且因此省略相似的詳細說明。
記憶體電路300A包括選擇電路202a、記憶胞104a及源極線SLP0及SLN0、字元線WLP0及WLN0以及位元線BL0。
選擇電路202a包括電晶體P1a及電晶體N1a。
如圖3A所示，根據一些實施例，電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104a。以下在圖4A至圖4D中闡述由選擇電路202a進行的對記憶胞104a的寫入操作及讀取操作的細節。
如圖3A所示，電晶體N1a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a。
如圖3A所示，電晶體N1a被配置成實行記憶胞104a的讀取操作。
記憶體電路300A的其他配置亦處於本揭露的範圍內。
圖3B是根據一些實施例的記憶體電路300B的電路圖。
記憶體電路300B是圖3A所示記憶體電路300A的變型，且因此省略相似的詳細說明。舉例而言，記憶體電路300B示出其中兩個P型電晶體用作選擇電路302a的非限制性實例，且因此省略相似的詳細說明。
在一些實施例中，記憶體電路300B可用作記憶體電路200中的至少一或多個列或行，且因此省略相似的詳細說明。在一些實施例中，記憶體電路300B的選擇電路302a可用作圖2中的選擇電路陣列202中的一或多個選擇電路202a、202b、202c或202d，且因此省略相似的詳細說明。
記憶體電路300B包括選擇電路302a、記憶胞104a及源極線SLP0及SLN0、字元線WLP0及WLP0a以及位元線BL0。
選擇電路302a包括電晶體P1a及電晶體P2a。
與圖3A相比，選擇電路302a替代選擇電路202a，電晶體P2a替代電晶體N1a，且字元線WLP0a替代字元線WLN0，且因此省略相似的詳細說明。
電晶體P2a的閘極端子耦合至字元線WLP0a。
電晶體P1a的汲極端子、電晶體P2a的汲極端子及記憶胞104a的第一端中的每一者耦合在一起。
電晶體P2a的源極端子耦合至源極線SLN0。
如圖3B所示，根據一些實施例，電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104a。以下在圖4A至 圖4D中闡述由選擇電路302a進行的對記憶胞104a的寫入操作及讀取操作的細節。
如圖3B所示，電晶體P2a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a。
如圖3B所示，電晶體P2a被配置成實行記憶胞104a的讀取操作。
記憶體電路300B的其他配置亦處於本揭露的範圍內。
圖3C是根據一些實施例的記憶體電路300C的電路圖。
記憶體電路300C是圖3A所示記憶體電路300A的變型，且因此省略相似的詳細說明。舉例而言，記憶體電路300C示出其中兩個N型電晶體用作選擇電路302b的非限制性實例，且因此省略相似的詳細說明。
在一些實施例中，記憶體電路300C可用作記憶體電路200中的至少一或多個列或行，且因此省略相似的詳細說明。在一些實施例中，記憶體電路300C的選擇電路302b可用作圖2中的選擇電路陣列202中的一或多個選擇電路202a、202b、202c或202d，且因此省略相似的詳細說明。
記憶體電路300C包括選擇電路302b、記憶胞104a、源極線SLP0及SLN0、字元線WLN0及WLN0a以及位元線BL0。
選擇電路302b包括電晶體N1a及電晶體N2a。
與圖3A相比，選擇電路302b替代選擇電路202a，電晶體N2a替代電晶體P1a，且字元線WLN0a替代字元線WLP0，且 因此省略相似的詳細說明。
電晶體N2a的閘極端子耦合至字元線WLN0a。
電晶體N1a的汲極端子、電晶體N2a的汲極端子及記憶胞104a的第一端中的每一者耦合在一起。
電晶體N2a的源極端子耦合至源極線SLP0。
如圖3C所示，根據一些實施例，電晶體N2a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104a。
如圖3C所示，電晶體N1a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a。
如圖3C所示，電晶體N1a被配置成實行記憶胞104a的讀取操作。以下在圖4A至圖4D中闡述由選擇電路302b進行的對記憶胞104a的寫入操作及讀取操作的細節。
記憶體電路300C的其他配置亦處於本揭露的範圍內。
在一些實施例中，記憶體電路300A、300B或300C中的至少一者進行操作，以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
波形
圖4A至圖4C是根據一些實施例的記憶體電路300A的波形的對應時序圖400A至400C。
在一些實施例中，圖4A至圖4C是根據一些實施例的圖1中的記憶體電路100、圖2中的記憶體電路200、圖3B中的記憶體電路300B或圖3C中的記憶體電路300C的波形的對應時序 圖400A至400C。
在一些實施例中，時序圖400A包括當電晶體N1a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a時訊號的波形。
在一些實施例中，時序圖400B包括當電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104a時訊號的波形。
在一些實施例中，時序圖400C包括當電晶體N1a被配置成實行記憶胞104a的讀取操作時訊號的波形。
在一些實施例中，圖4A至圖4D的一或多個讀取操作及寫入操作可應用於圖1至圖2的選擇電路陣列202的選擇電路的至少一行(COL 1)及一列(Row 1)以及記憶胞陣列104的至少一個記憶胞，且因此省略相似的詳細說明。
時序圖400A、400B及400C各自包括字元線WLP0的字元線訊號WLP’、字元線WLN0的字元線訊號WLN’、源極線SLP0的源極線訊號SLP’、源極線SLN0的源極線訊號SLN’及位元線BL的位元線訊號BL’的波形。
在圖4A中的時間T0處，字元線訊號WLP’為邏輯高(例如，電壓VWWL)，且字元線訊號WLN’、源極線訊號SLP’、源極線訊號SLN’及位元線訊號BL’中的每一者為邏輯低。
在圖4A中的時間T1處，字元線訊號WLN’自邏輯低轉變至電壓VWWL，藉此使電晶體N1a導通，且位元線訊號BL’自邏 輯低轉變至電壓VW0。
舉例而言，在時間T1處，因應於字元線訊號WLN’自邏輯低轉變至電壓VWWL且源極線訊號SLN’為邏輯低，電晶體N1a的閘極至源極電壓VGS大於電晶體N1a的臨限電壓Vth，藉此使電晶體N1a導通，且因此將源極線SLN耦合至記憶胞104a的第一端ND1。在一些實施例中，因應於源極線SLN藉由電晶體N1a耦合至記憶胞104a的第一端ND1，且位元線電壓被設定為電壓VW0，電晶體N1a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a。
在一些實施例中，電壓VWWL大於1.4乘以供應電壓VDD(例如，1.4*VDD)。
在一些實施例中，電壓VW0小於1.2乘以供應電壓VDD(例如，1.2*VDD)。
在圖4A中的時間T1處，字元線訊號WLP’自電壓VWWL轉變至邏輯低，藉此使電晶體P1a關斷。舉例而言，在時間T1處，因應於字元線訊號WLP’自電壓VWWL轉變至邏輯低且源極線訊號SLP’為邏輯低，電晶體P1a的閘極至源極電壓VGS大於電晶體P1a的負臨限電壓-Vth，藉此使電晶體P1a關斷，且因此使源極線SLP與記憶胞104a的第一端ND1去耦合。
在圖4A中的時間T2處，字元線訊號WLN’自電壓VWWL轉變至邏輯低，藉此使電晶體N1a關斷，且位元線訊號BL’自電壓VW0轉變至邏輯低。
在圖4A中的時間T2處，字元線訊號WLP’自邏輯低轉變至電壓VWWL。
在一些實施例中，藉由利用時序圖400A，記憶體電路300A、300B或300C中的至少一者進行操作，以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
時序圖400A的其他配置亦處於本揭露的範圍內。
圖4B是根據一些實施例的記憶體電路300A的波形的時序圖400B。
在一些實施例中，圖4B是根據一些實施例的圖1中的記憶體電路100、圖2中的記憶體電路200、圖3A中的記憶體電路300A、圖3B中的記憶體電路300B或圖3C中的記憶體電路300C的波形的時序圖400B。
在一些實施例中，時序圖400B包括當電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104b時訊號的波形。
在圖4B中的時間T0處，字元線訊號WLP’為邏輯高(例如，電壓VWWL)，且字元線訊號WLN’、源極線訊號SLP’、源極線訊號SLN’及位元線訊號BL’中的每一者為邏輯低。
在圖4B中的時間T1處，字元線訊號WLN’自邏輯低轉變至電壓VWWL，且源極線訊號SLN’自邏輯低轉變至電壓VW1，藉此使電晶體N1a關斷。舉例而言，在時間T1處，因應於字元線訊號WLN’自邏輯低轉變至電壓VWWL，且源極線訊號SLN’自邏輯低 轉變至電壓VW1，電晶體N1a的閘極至源極電壓VGS小於電晶體N1a的臨限電壓Vth，藉此使電晶體N1a關斷，且因此使源極線SLN與記憶104b的第一端ND1去耦合。
在一些實施例中，電壓VW1小於1.2乘以供應電壓VDD(例如，1.2*VDD)。
在圖4B中的時間T1處，字元線訊號WLP’自電壓VWWL轉變至邏輯低，且源極線訊號SLP’自邏輯低轉變至電壓VW1，藉此使電晶體P1a導通。舉例而言，在時間T1處，因應於字元線訊號WLP’自電壓VWWL轉變至邏輯低且源極線訊號SLP’轉變至電壓VW1，電晶體P1a的閘極至源極電壓VGS小於電晶體P1a的負臨限電壓-Vth，因此導通電晶體P1a並將源極線SLP耦合至記憶胞104b的第一端ND1。在一些實施例中，因應於源極線SLP藉由電晶體P1a耦合至記憶胞104b的第一端ND1，且位元線電壓被設定為邏輯低，電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104b。
在圖4B中的時間T2處，字元線訊號WLP’自邏輯低轉變至電壓VWWL，且源極線訊號SLP’自電壓VW1轉變至邏輯低。
在圖4B中的時間T2處，字元線訊號WLN’自電壓VWWL轉變至邏輯低，且源極線訊號SLP’自電壓VW1轉變至邏輯低，藉此使電晶體N1a關斷。
在一些實施例中，藉由利用時序圖400B，記憶體電路300A、300B或300C中的至少一者進行操作，以達成包括本文中 所論述細節在內的本文中所闡述的一或多個有益效果。
時序圖400B的其他配置亦處於本揭露的範圍內。
圖4C是根據一些實施例的記憶體電路300A的波形的時序圖400C。
在一些實施例中，圖4C是根據一些實施例的圖1中的記憶體電路100、圖2中的記憶體電路200、圖3A中的記憶體電路300A、圖3B中的記憶體電路300B或圖3C中的記憶體電路300C的波形的時序圖400C。
在一些實施例中，時序圖400C包括當電晶體N1a被配置成實行記憶胞104c的讀取操作時訊號的波形。
在圖4C中的時間T0處，字元線訊號WLP’為邏輯高(例如，電壓VRWL)，且字元線訊號WLN’、源極線訊號SLP’、源極線訊號SLN’及位元線訊號BL’中的每一者為邏輯低。
在圖4C中的時間T1處，字元線訊號WLN’自邏輯低轉變至電壓VRWL，藉此使電晶體N1a導通，且位元線訊號BL’自邏輯低轉變至電壓VR。舉例而言，在時間T1處，因應於字元線訊號WLN’自邏輯低轉變至電壓VRWL，且源極線訊號SLN’為邏輯低，電晶體N1a的閘極至源極電壓VGS大於電晶體N1a的臨限電壓Vth，藉此使電晶體N1a導通，且因此將源極線SLN耦合至記憶胞104c的第一端ND1。在一些實施例中，因應於源極線SLN藉由電晶體N1a耦合至記憶胞104c的第一端ND1，且位元線電壓被設定為電壓VR，電晶體N1a被配置成讀取儲存於記憶胞104c中 的資料。
在一些實施例中，電壓VRWL大於1.2乘以供應電壓VDD(例如，1.2*VDD)。
在一些實施例中，電壓VR小於供應電壓VDD。
在圖4C中的時間T1處，字元線訊號WLP’自電壓VRWL轉變至邏輯低，藉此使電晶體P1a關斷。舉例而言，在時間T1處，因應於字元線訊號WLP’自電壓VRWL轉變至邏輯低，且源極線訊號SLP’為邏輯低，電晶體P1a的閘極至源極電壓VGS大於電晶體P1a的負臨限電壓-Vth，藉此使電晶體P1a關斷，且因此使源極線SLP與記憶胞104c的第一端ND1去耦合。
在圖4C中的時間T2處，字元線訊號WLN’自電壓VRWL轉變至邏輯低，藉此使電晶體N1a關斷，且位元線訊號BL’自電壓VR轉變至邏輯低。
在圖4C中的時間T2處，字元線訊號WLP’自邏輯低轉變至電壓VRWL。
在一些實施例中，藉由利用時序圖400C，記憶體電路300A、300B或300C中的至少一者進行操作，以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
時序圖400C的其他配置亦處於本揭露的範圍內。
表
圖4D是根據一些實施例的時序圖400A至400C的波形的表400D。
表400D包括為了便於論述而以表格形式簡化的來自圖4A至圖4C的字元線WLP0的字元線訊號WLP’的值、字元線WLN0的字元線訊號WLN’的值、源極線SLP0的源極線訊號SLP’的值、源極線SLN0的源極線訊號SLN’的值、以及位元線BL的位元線訊號BL’的值。
根據一些實施例，表400D更包括用於時序圖400A至400B的寫入操作及時序圖400C的讀取操作的胞元電流Icell的值。在一些實施例中，胞元電流Icell是記憶胞104a的電流。
表400D的其他配置亦處於本揭露的範圍內。
記憶體電路
圖5是根據一些實施例的記憶體電路500的方塊圖。
記憶體電路500是圖1的記憶體電路100的變型，且因此省略相似的詳細說明。舉例而言，記憶體電路500示出其中選擇電路陣列502中的每一選擇電路耦合至單條源極線(例如，SL0或SL1)的非限制性實例，且因此省略相似的詳細說明。
記憶體電路500包括選擇電路陣列502、記憶胞陣列104、源極線SL0及SL1、字元線WLP0及WLP1、字元線WLN0及WLN1、位元線BL0及BL1、字元線驅動器120、位元線驅動器130及源極線驅動器140。
與圖1相比，選擇電路陣列502替代選擇電路陣列102，源極線SL0替代源極線SLP0及SLN0，且源極線SL1替代源極線SLP1及SLN1，且因此省略相似的詳細說明。
選擇電路陣列502包括選擇電路502a、502b、502c及502d。
與圖1相比，選擇電路502a、502b、502c及502d替代對應的選擇電路102a、102b、102c及102d，且因此省略相似的詳細說明。
為了便於例示，選擇電路陣列502被示為具有2列及2行，但其他數目的列或行亦處於本揭露的範圍內。選擇電路陣列502中的列的數目等於或大於1。選擇電路陣列502中的行的數目等於或大於1。
在一些實施例中，選擇電路陣列502中的每一選擇電路502a、502b、502c或502d包括CFET中的一對電晶體。選擇電路陣列502中的不同類型的選擇電路亦處於本揭露所涵蓋的範圍內。
選擇電路陣列502的其他配置亦處於本揭露的範圍內。
記憶體電路500包括N條源極線SL0、…SL1(統稱為「源極線SL」)。選擇電路陣列502中的每一行1、…、N與對應的源極線SL0、…SL1交疊且耦合至對應的源極線SL0、…SL1。每一源極線SL在第二方向Y上延伸且位於選擇電路的行(例如，行1、…、N)之上。
在一些實施例中，選擇電路陣列502、記憶胞陣列104、字元線WLP及WLN、位元線BL及源極線SL亦被稱為陣列電路501。
字元線WLP及WLN、位元線BL或源極線SL的其他配 置亦處於本揭露的範圍內。
在一些實施例中，記憶體電路500亦包括為簡潔起見而未闡述的其他電路(例如，時序電路等)。
在一些實施例中，記憶體電路500進行操作以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
記憶體電路500的其他配置亦處於本揭露的範圍內。
圖6是根據一些實施例的記憶體電路600的方塊圖。
記憶體電路600是圖2的記憶體電路200的變型，且因此省略相似的詳細說明。舉例而言，記憶體電路600示出其中選擇電路陣列602中的每一選擇電路耦合至單條源極線(例如，SL0及SL1)的非限制性實例，且因此省略相似的詳細說明。
記憶體電路600是圖5的陣列電路501的實施例，且因此省略相似的詳細說明。舉例而言，記憶體電路600示出其中每一選擇電路602a、602b、602c或602d包括對應的P型電晶體(P1a、P1b、P1c或P1d)及對應的N型電晶體(N1a、N1b、N1c或N1d)的非限制性實例。
在一些實施例中，記憶體電路600的選擇電路602a、602b、602c或602d可用作圖5中的選擇電路陣列502中的對應選擇電路502a、502b、502c或502d，且因此省略相似的詳細說明。
記憶體電路600包括選擇電路陣列602、記憶胞陣列104、源極線SL0及SL1、字元線WLP0及WLP1、字元線WLN0及WLN1以及位元線BL0及BL1。
選擇電路陣列602包括選擇電路602a、602b、602c及602d。
選擇電路陣列602是圖2所示選擇電路陣列202的變型，且因此省略相似的詳細說明。與圖2相比，選擇電路陣列602的選擇電路602a、602b、602c及602d替代選擇電路陣列202的對應選擇電路202a、202b、202c及202d，且因此省略相似的詳細說明。
選擇電路602a包括電晶體P1a及電晶體N1a。
選擇電路602b包括電晶體P1b及電晶體N1b。
選擇電路602c包括電晶體P1c及電晶體N1c。
選擇電路602d包括電晶體P1d及電晶體N1d。
在圖6中，電晶體P1a的源極端子、電晶體P1c的源極端子、電晶體N1a的源極端子、電晶體N1c的源極端子及源極線SL0中的每一者耦合在一起。
在一些實施例中，將電晶體P1a的源極端子與電晶體N1a的源極端子耦合在一起，使電晶體P1a及N1a被配置為傳輸閘(transmission gate)。在一些實施例中，將電晶體P1b的源極端子與電晶體N1b的源極端子耦合在一起，使電晶體P1b及N1b被配置為傳輸閘。
在圖6中，電晶體P1b的源極端子、電晶體P1d的源極端子、電晶體N1b的源極端子、電晶體N1d的源極端子及源極線SL1中的每一者耦合在一起。
在一些實施例中，將電晶體P1c的源極端子與電晶體N1c的源極端子耦合在一起，使電晶體P1c及N1c被配置為傳輸閘。在一些實施例中，將電晶體P1d的源極端子與電晶體N1d的源極端子耦合在一起，使電晶體P1d及N1d被配置為傳輸閘。
選擇電路陣列602的其他配置亦處於本揭露的範圍內。
字元線WLP及WLN、位元線BL或源極線SL的其他配置亦處於本揭露的範圍內。
在一些實施例中，記憶體電路600亦包括為簡潔起見而未闡述的其他電路(例如，時序電路等)。
在一些實施例中，記憶體電路600進行操作以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
記憶體電路600的其他配置亦處於本揭露的範圍內。
選擇電路及記憶胞
圖7是根據一些實施例的記憶體電路700的電路圖。
記憶體電路700是圖6的記憶體電路600的一行(COL 1)及一列(Row 1)，且因此省略相似的詳細說明。舉例而言，記憶體電路700示出圖5至圖6的選擇電路陣列602的選擇電路602a的一行(COL 1)及一列(Row 1)以及記憶胞陣列104的記憶胞104a的一行(COL 1)及一列(Row 1)的非限制性實例，且因此省略相似的詳細說明。
在一些實施例中，記憶體電路700對應於記憶體電路600中的其他列或其他行中的至少一者，且因此省略相似的詳細說明。
記憶體電路700包括選擇電路602a、記憶胞104a及源極線SL0、字元線WLP0及WLN0以及位元線BL0。
選擇電路602a包括電晶體P1a及電晶體N1a。
如圖7所示，根據一些實施例，電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104a。以下在圖8A至圖8D中闡述由選擇電路602a進行的對記憶胞104a的寫入操作及讀取操作的細節。
如圖7所示，電晶體N1a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a。
如圖7所示，電晶體N1a被配置成實行記憶胞104a的讀取操作。
在一些實施例中，記憶體電路700進行操作以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
記憶體電路700的其他配置亦處於本揭露的範圍內。
波形
圖8A至圖8C是根據一些實施例的記憶體電路700的波形的對應時序圖800A至800C。
在一些實施例中，圖8A至圖8C是根據一些實施例的圖5中的記憶體電路500或圖6中的記憶體電路600的波形的對應時序圖800A至800C。
在一些實施例中，時序圖800A包括當圖7的電晶體N1a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a時訊 號的波形。
在一些實施例中，時序圖800B包括當圖7的電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104a時訊號的波形。
在一些實施例中，時序圖800C包括當圖7的電晶體N1a被配置成實行記憶胞104a的讀取操作時訊號的波形。
在一些實施例中，圖8A至圖8C的一或多個讀取操作及寫入操作可應用於圖5至圖6的選擇電路陣列602的選擇電路的至少一行(COL 1)及一列(Row 1)以及記憶胞陣列104的至少一個記憶胞，且因此省略相似的詳細說明。
時序圖800A、800B及800C各自包括字元線WLP0的字元線訊號WLP’、字元線WLN0的字元線訊號WLN’、源極線SL0的源極線訊號SL’及位元線BL的位元線訊號BL’的波形。
時序圖800A、800B及800C是對應時序圖400A、400B及400C的變型，且因此省略相似的詳細說明。舉例而言，與圖4A至圖4C的時序圖400A、400B及400C相比，時序圖800A、800B及800C的源極線SL0的源極線訊號SL’替代時序圖400A、400B、400C的源極線SLP0的源極線訊號SLP’及源極線SLN0的源極線訊號SLN’，且因此省略相似的詳細說明。換言之，時序圖400A、400B及400C的源極線SLP0的源極線訊號SLP’及源極線SLN0的源極線訊號SLN’被時序圖800A、800B及800C的源極線SL0的源極線訊號SL’替代，且記憶體電路700的操作相似於記憶體電 路300A的操作，且因此為了簡明起見省略相似的詳細說明。
在一些實施例中，藉由利用時序圖800A、800B或800C中的至少一者，記憶體電路700進行操作以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
時序圖800A至800C的其他配置亦處於本揭露的範圍內。
表
圖8D是根據一些實施例的時序圖800A至800C的波形的表800D。
表800D包括為了便於論述而以表格形式簡化的來自圖8A至圖8C的字元線WLP0的字元線訊號WLP’的值、字元線WLN0的字元線訊號WLN’的值、源極線SL0的源極線訊號SL’的值以及位元線BL的位元線訊號BL’的值。
根據一些實施例，表800D更包括用於時序圖800A至圖800B的寫入操作及時序圖800C的讀取操作的胞元電流Icell的值。
表800D的其他配置亦處於本揭露的範圍內。
記憶體電路
圖9是根據一些實施例的記憶體電路900的方塊圖。
記憶體電路900是圖1的記憶體電路100的變型，且因此省略相似的詳細說明。舉例而言，記憶體電路900示出其中選擇電路陣列902中的每一選擇電路耦合至單條字元線(例如，WL0或WL1)的非限制性實例，且因此省略相似的詳細說明。
記憶體電路900包括選擇電路陣列902、記憶胞陣列104、字元線WL0及WL1、源極線SLP0及SLP1、源極線SLN0及SLN1、位元線BL0及BL1、字元線驅動器120、位元線驅動器130及源極線驅動器140。
與圖1相比，選擇電路陣列902替代選擇電路陣列102，字元線WL0替代字元線WLP0及WLN0，且字元線WL1替代字元線WLP1及WLN1，且因此省略相似的詳細說明。
選擇電路陣列902包括選擇電路902a、902b、902c及902d。
與圖1相比，選擇電路902a、902b、902c及902d替代對應的選擇電路102a、102b、102c及102d，且因此省略相似的詳細說明。
為了便於例示，選擇電路陣列902被示為具有2列及2行，但其他數目的列或行亦處於本揭露的範圍內。選擇電路陣列902中的列的數目等於或大於1。選擇電路陣列902中的行的數目等於或大於1。
在一些實施例中，選擇電路陣列902中的每一選擇電路902a、902b、902c或902d包括CFET中的一對電晶體。選擇電路陣列902中的不同類型的選擇電路亦處於本揭露所涵蓋的範圍內。
選擇電路陣列902的其他配置亦處於本揭露的範圍內。
記憶體電路900包括M條字元線WL0、…WL1(統稱為「字元線WL」)。選擇電路陣列902中的每一列1、…、M與對應 的字元線WL0、…WL1交疊且耦合至對應的字元線WL0、…WL1。每一字元線WL在第一方向X上延伸且位於選擇電路的列(例如，列1、…、M)之上。
在一些實施例中，選擇電路陣列902、記憶胞陣列104、源極線SLP及SLN、位元線BL及字元線WL亦被稱為陣列電路901。
源極線SLP及SLN、位元線BL或字元線WL的其他配置亦處於本揭露的範圍內。
在一些實施例中，記憶體電路900亦包括為簡潔起見而未闡述的其他電路(例如，時序電路等)。
在一些實施例中，記憶體電路900進行操作以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
記憶體電路900的其他配置亦處於本揭露的範圍內。
圖10是根據一些實施例的記憶體電路1000的方塊圖。
記憶體電路1000是圖2的記憶體電路200的變型，且因此省略相似的詳細說明。舉例而言，記憶體電路1000示出其中選擇電路陣列1002中的每一選擇電路耦合至單條字元線(例如，WL0及WL1)的非限制性實例，且因此省略相似的詳細說明。
記憶體電路1000是圖9的陣列電路901的實施例，且因此省略相似的詳細說明。舉例而言，記憶體電路1000示出其中每一選擇電路1002a、1002b、1002c或1002d包括對應的P型電晶體(P1a、P1b、P1c或P1d)及對應的N型電晶體(N1a、N1b、 N1c或N1d)的非限制性實例。
在一些實施例中，記憶體電路1000的選擇電路1002a、1002b、1002c或1002d可用作圖9中的選擇電路陣列902中的對應選擇電路902a、902b、902c或902d，且因此省略相似的詳細說明。
記憶體電路1000包括選擇電路陣列1002、記憶胞陣列104、字元線WL0及WL1、源極線SLP0及SLP1、源極線SLN0及SLN1以及位元線BL0及BL1。
選擇電路陣列1002包括選擇電路1002a、1002b、1002c及1002d。
選擇電路陣列1002是圖2所示選擇電路陣列202的變型，且因此省略相似的詳細說明。與圖2相比，選擇電路陣列1002的選擇電路1002a、1002b、1002c及1002d替代選擇電路陣列202的對應選擇電路202a、202b、202c及202d，且因此省略相似的詳細說明。
選擇電路1002a包括電晶體P1a及電晶體N1a。
選擇電路1002b包括電晶體P1b及電晶體N1b。
選擇電路1002c包括電晶體P1c及電晶體N1c。
選擇電路1002d包括電晶體P1d及電晶體N1d。
在圖10中，電晶體P1a的閘極端子、電晶體P1b的閘極端子、電晶體N1a的閘極端子、電晶體N1b的閘極端子及字元線WL0中的每一者耦合在一起。
在圖10中，電晶體P1c的閘極端子、電晶體P1d的閘極端子、電晶體N1c的閘極端子、電晶體N1d的閘極端子及字元線WL1中的每一者耦合在一起。
選擇電路陣列1002的其他配置亦處於本揭露的範圍內。
源極線SLP及SLN、位元線BL或字元線WL的其他配置亦處於本揭露的範圍內。
在一些實施例中，記憶體電路1000亦包括為簡潔起見而未闡述的其他電路(例如，時序電路等)。
在一些實施例中，記憶體電路1000進行操作以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
記憶體電路1000的其他配置亦處於本揭露的範圍內。
選擇電路及記憶胞
圖11是根據一些實施例的記憶體電路1100的電路圖。
記憶體電路1100是圖10的記憶體電路1000的一行(COL 1)及一列(Row 1)，且因此省略相似的詳細說明。舉例而言，記憶體電路1100示出圖9至圖10的選擇電路陣列1002的選擇電路1002a的一行(COL 1)及一列(Row 1)以及記憶胞陣列104的記憶胞104a的一行(COL 1)及一列(Row 1)的非限制性實例，且因此省略相似的詳細說明。
在一些實施例中，記憶體電路1100對應於記憶體電路1000中的其他列或其他行中的至少一者，且因此省略相似的詳細說明。
記憶體電路1100包括選擇電路1002a、記憶胞104a、字元線WL0、源極線SLP0及SLN0以及位元線BL0。
選擇電路1002a包括電晶體P1a及電晶體N1a。
如圖11所示，根據一些實施例，電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104a。下面在圖12A至圖12D中闡述由選擇電路1002a進行的對記憶胞104a的寫入操作及讀取操作的細節。
如圖11所示，電晶體N1a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a。
如圖11所示，電晶體N1a被配置成實行記憶胞104a的讀取操作。
在一些實施例中，記憶體電路1100進行操作以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
記憶體電路1100的其他配置亦處於本揭露的範圍內。
波形
圖12A至圖12C是根據一些實施例的記憶體電路1100的波形的對應時序圖1200A至1200C。
在一些實施例中，圖12A至圖12C是根據一些實施例的圖9中的記憶體電路900或圖10中的記憶體電路1000的波形的對應時序圖1200A至1200C。
在一些實施例中，時序圖1200A包括當圖11的電晶體N1a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a時 訊號的波形。
在一些實施例中，時序圖1200B包括當圖11的電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104a時訊號的波形。
在一些實施例中，時序圖1200C包括當圖11的電晶體N1a被配置成實行記憶胞104a的讀取操作時訊號的波形。
在一些實施例中，圖12A至圖12C的一或多個讀取操作及寫入操作可應用於圖1至圖2的選擇電路陣列202的選擇電路的至少一行(COL 1)及一列(Row 1)以及記憶胞陣列104的至少一個記憶胞，且因此省略相似的詳細說明。
時序圖1200A、1200B及1200C各自包括字元線WL的字元線訊號WL’、源極線SLP0的源極線訊號SLP’、源極線SLN0的源極線訊號SLN’及位元線BL的位元線訊號BL’的波形。
在圖12A中的時間T0處，源極線訊號SLP’、源極線線訊號SLN’及位元線訊號BL’中的每一者為邏輯低。
在圖12A中的時間T1處，字元線訊號WL’自邏輯低轉變至電壓VWWL，藉此使電晶體N1a導通，且位元線訊號BL’自邏輯低轉變至電壓VW0。舉例而言，在時間T1處，因應於字元線訊號WL’自邏輯低轉變至電壓VWWL且源極線訊號SLN’為邏輯低，電晶體N1a的閘極至源極電壓VGS大於電晶體N1a的臨限電壓Vth，藉此使電晶體N1a導通，且因此將源極線SLN耦合至記憶胞104a的第一端ND1。在一些實施例中，因應於源極線SLN藉 由電晶體N1a耦合至記憶胞104a的第一端ND1，且位元線電壓被設定為電壓VW0，電晶體N1a被配置成將第二邏輯值(例如，邏輯0)寫入至記憶胞104a。
此外，在圖12A中的時間T1處，電晶體P1a被配置成因應於源極線訊號SLP’為邏輯低且字元線訊號WL’自邏輯低轉變至電壓VWWL而關斷。舉例而言，在時間T1處，因應於字元線訊號WL’自邏輯低轉變至電壓VWWL且源極線訊號SLP’為邏輯低，電晶體P1a的閘極至源極電壓VGS大於電晶體P1a的負臨限電壓-Vth，藉此使電晶體P1a關斷，且因此使源極線SLP與記憶胞104a的第一端ND1去耦合。
在圖12A中的時間T2處，字元線訊號WL’自電壓VWWL轉變至邏輯低，藉此使電晶體N1a關斷，且位元線訊號BL’自電壓VW0轉變至邏輯低。
在一些實施例中，藉由利用時序圖1200A，記憶體電路1100中的至少一者進行操作，以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
時序圖1200A的其他配置亦處於本揭露的範圍內。
圖12B是根據一些實施例的記憶體電路1100的波形的時序圖1200B。
在一些實施例中，圖12B是根據一些實施例的圖9中的記憶體電路900或圖10中的記憶體電路1000的波形的時序圖1200B。
在一些實施例中，時序圖1200B包括當圖11的電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104b時訊號的波形。
在圖12B中的時間T0處，字元線訊號WL’、源極線訊號SLP’、源極線訊號SLN’及位元線訊號BL’中的每一者為邏輯低。
在圖12B中的時間T1處，源極線訊號SLP’自邏輯低轉變至電壓VW1，藉此使電晶體P1a導通。舉例而言，在時間T1處，因應於字元線訊號WL’為邏輯低且源極線訊號SLP’轉變至電壓VW1，電晶體P1a的閘極至源極電壓VGS小於電晶體P1a的負臨限電壓-Vth，因此導通電晶體P1a並將源極線SLP耦合至記憶胞104b的第一端ND1。在一些實施例中，因應於源極線SLP藉由電晶體P1a耦合至記憶胞104b的第一端ND1，且位元線電壓被設定為邏輯低，電晶體P1a被配置成將第一邏輯值(例如，邏輯1)寫入至記憶胞104b。
在圖12B中的時間T1處，源極線訊號SLN’為邏輯低，藉此使電晶體N1a關斷。舉例而言，在時間T1處，因應於字元線訊號WL’為邏輯低且源極線訊號SLN’為邏輯低，電晶體N1a的閘極至源極電壓VGS小於電晶體N1a的臨限電壓Vth，藉此使電晶體N1a關斷，且因此使源極線SLN與記憶胞104b的第一端ND1去耦合。
在圖12B中的時間T2處，源極線訊號SLP’自電壓VW1轉變至邏輯低，藉此使電晶體P1a關斷。
在一些實施例中，藉由利用時序圖1200B，記憶體電路1100中的至少一者進行操作，以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
時序圖1200B的其他配置亦處於本揭露的範圍內。
圖12C是根據一些實施例的記憶體電路1100的波形的時序圖1200C。
在一些實施例中，圖12C是根據一些實施例的圖9中的記憶體電路900或圖10中的記憶體電路1000的波形的時序圖1200C。
在一些實施例中，時序圖1200C包括當圖11的電晶體N1a被配置成實行記憶胞104a的讀取操作時訊號的波形。
在圖12C中的時間T0處，字元線訊號WL’、源極線訊號SLP’、源極線訊號SLN’及位元線訊號BL’中的每一者為邏輯低。
在圖12C中的時間T1處，字元線訊號WL’自邏輯低轉變至電壓VRWL，藉此使電晶體N1a導通，且位元線訊號BL’自邏輯低轉變至電壓VR。舉例而言，在時間T1處，因應於字元線訊號WL’自邏輯低轉變至電壓VRWL且源極線訊號SLN’為邏輯低，電晶體N1a的閘極至源極電壓VGS大於電晶體N1a的臨限電壓Vth，藉此使電晶體N1a導通，且因此將源極線SLN耦合至記憶胞104a的第一端ND1。在一些實施例中，因應於源極線SLN藉由電晶體N1a耦合至記憶胞104a的第一端ND1，且位元線電壓被設定為電壓VR，電晶體N1a被配置成讀取儲存於記憶胞104a中的資料。
此外，在圖12C中的時間T1處，電晶體P1a被配置成因應於源極線訊號SLP’為邏輯低且字元線訊號WL’自邏輯低轉變至電壓VRWL而關斷。舉例而言，在時間T1處，因應於字元線訊號WL’自邏輯低轉變至電壓VRWL且源極線訊號SLP’為邏輯低，電晶體P1a的閘極至源極電壓VGS大於電晶體P1a的負臨限電壓-Vth，藉此使電晶體P1a關斷，且因此使源極線SLP與記憶胞104a的第一端ND1去耦合。
在圖12C中的時間T2處，字元線訊號WL’自電壓VRWL轉變至邏輯低，藉此使電晶體N1a關斷，且位元線訊號BL’自電壓VR轉變至邏輯低。
在一些實施例中，藉由利用時序圖1200C，記憶體電路1100中的至少一者進行操作，以達成包括本文中所論述細節在內的本文中所闡述的一或多個有益效果。
時序圖1200C的其他配置亦處於本揭露的範圍內。
表
圖12D是根據一些實施例的時序圖1200A至1200C的波形的表1200D。
表1200D包括為了便於論述而以表格形式簡化的來自圖12A至圖12C的字元線WLP0的字元線訊號WLP’的值、源極線SLP0的源極線訊號SLP’的值、源極線SLN0的源極線訊號SLN’的值以及位元線BL的位元線訊號BL’的值。
根據一些實施例，表1200D更包括用於時序圖1200A至 1200B的寫入操作及時序圖1200C的讀取操作的胞元電流Icell的值。
表1200D的其他配置亦處於本揭露的範圍內。
圖13是根據一些實施例的積體電路1300的圖的立體圖。
積體電路1300是選擇電路102a、102b、102c、102d、202a、202b、202c、202d、302a、302b、502a、502b、502c、502d、602a、602b、602c、602d、902a、902b、902c、902d、1002a、1002b、1002c或1002d中的至少一者。
積體電路1300包括主動區PAR及主動區NAR。在一些實施例中，主動區PAR是電晶體P1a、P1b、P1c、P1d或P2a中的至少一者的主動區，且主動區NAR是電晶體N1a、N1b、N1c、N1d或N2a中的至少一者的主動區。
積體電路1300更包括閘極PG及閘極NG。在一些實施例中，閘極PG是電晶體P1a、P1b、P1c、P1d或P2a中的至少一者的閘極，且閘極NG是電晶體N1a、N1b、N1c、N1d或N2a中的至少一者的閘極。
積體電路1300更包括接觸件PDC、接觸件PSC、接觸件NDC及接觸件NSC。在一些實施例中，接觸件PDC是電晶體P1a、P1b、P1c、P1d或P2a中的至少一者的汲極接觸件，接觸件PSC是電晶體P1a、P1b、P1c、P1d或P2a中的至少一者的源極接觸件，接觸NDC是電晶體N1a、N1b、N1c、N1d或N2a中的至少一者的汲極接觸件，且接觸件NSC是電晶體N1a、N1b、N1c、N1d或N2a 中的至少一者的源極接觸件。
積體電路1300包括P型FET(P type FET，PFET)電晶體及N型FET(N type FET，NFET)電晶體。在一些實施例中，PFET電晶體對應於電晶體P1a、P1b、P1c、P1d或P2a中的至少一者。在一些實施例中，NFET電晶體對應於電晶體N1a、N1b、N1c、N1d或N2a中的至少一者。
在一些實施例中，PFET電晶體與NFET電晶體位於分開的層級上。在一些實施例中，PFET電晶體位於第一層級上，且NFET電晶體位於第二層級上。在一些實施例中，第一層級不同於第二層級。在一些實施例中，第一層級位於第二層級上方。在一些實施例中，第一層級位於第二層級下方。在一些實施例中，第一層級相同於第二層級。
記憶體電路1300的其他配置亦處於本揭露的範圍內。
方法：
圖14是根據一些實施例的對電路進行操作的方法1400的流程圖。
在一些實施例中，圖14是對圖1的記憶體電路100、圖2的記憶體電路200、圖3A至圖3C的記憶體電路300A至300C、圖5的記憶體電路500、圖6的記憶體電路600、圖7的記憶體電路700、圖9的記憶體電路900、圖10的記憶體電路1000或圖11的記憶體電路1100中的至少一者進行操作的方法1400的流程圖。
在一些實施例中，圖14是對記憶體電路進行操作的方法 1400的流程圖，且方法1400包括圖4A至圖4C的時序圖400A至400C、圖8A至圖8C的時序圖800A至800C或圖12A至圖12C的時序圖1200A至1200C的特徵，且為了簡明起見省略相似的詳細說明。
在一些實施例中，圖14是對記憶體電路進行操作的方法1400的流程圖，且方法1400包括圖4D的表400D、圖8D的表800D或圖12D的表1200D的特徵，且為了簡明起見省略相似的詳細說明。
應理解，可在圖14中繪示的方法1400之前、期間及/或之後實行附加的操作，且本文中可僅簡要地闡述一些其他操作。應理解，方法1400利用圖1的記憶體電路100、圖2的記憶體電路200、圖3A至圖3C的記憶體電路300A至300C、圖5的記憶體電路500、圖6的記憶體電路600、圖7的記憶體電路700、圖9的記憶體電路900、圖10的記憶體電路1000或圖11的記憶體電路1100中的至少一者的一或多個特徵，且為了簡明起見省略相似的詳細說明。
在一些實施例中，方法1400的其他操作次序亦處於本揭露的範圍內。方法1400包括示例性操作，但是所述操作未必以所示的次序實行。根據所揭露的實施例的精神及範圍，可適當地添加操作、替代操作、改變次序及/或刪除操作。在一些實施例中，不實行方法1400的所述操作中的一或多者。
在方法1400的操作1402中，實行記憶胞的寫入操作。 在一些實施例中，由選擇電路的第一電晶體或選擇電路的第二電晶體來實行操作1402。
在一些實施例中，第一電晶體包括電晶體N1a、N1b、N1c、N1d或N2a中的至少一者。在一些實施例中，第二電晶體包括電晶體P1a、P1b、P1c、P1d或P2a中的至少一者。
在一些實施例中，選擇電路包括選擇電路102a、102b、102c、102d、202a、202b、202c、202d、302a、302b、502a、502b、502c、502d、602a、602b、602c、602d、902a、902b、902c、902d、1002a、1002b、1002c或1002d中的至少一者。
在一些實施例中，記憶胞包括記憶胞104a、104b、104c或104d中的至少一者。
在一些實施例中，方法1400的操作1402包括操作1404或操作1406中的至少一者。
在方法1400的操作1404中，由選擇電路的第一電晶體將第一邏輯值(例如，寫入0)儲存於記憶胞中。在一些實施例中，第一邏輯值為邏輯0。在一些實施例中，選擇電路耦合至記憶胞。
在方法1400的操作1406中，由選擇電路的第二電晶體將第二邏輯值(例如，寫入1)儲存於記憶胞中。在一些實施例中，第二邏輯值為邏輯1。在一些實施例中，選擇電路耦合至記憶胞。
在方法1400的操作1408中，實行記憶胞的讀取操作。在一些實施例中，由選擇電路的第一電晶體來實行操作1408。
在一些實施例中，方法1400的操作1408包括操作1410。 在方法1400的操作1410中，由選擇電路的第一電晶體實行記憶胞的讀取操作。
方法：
圖15A至圖15C是根據一些實施例的對電路進行操作的方法1500A至1500C的流程圖。
在一些實施例中，方法1500A是方法1400的至少操作1404的實施例，且為了簡明起見省略相似的詳細說明。
在一些實施例中，方法1500B是方法1400的至少操作1406的實施例，且為了簡明起見省略相似的詳細說明。
在一些實施例中，方法1500C是方法1400的至少操作1410的實施例，且為了簡明起見省略相似的詳細說明。
在一些實施例中，圖15A至圖15C是對圖1的記憶體電路100、圖2的記憶體電路200、圖3A至圖3C的記憶體電路300A至300C、圖5的記憶體電路500、圖6的記憶體電路600、圖7的記憶體電路700、圖9的記憶體電路900、圖10的記憶體電路1000或圖11的記憶體電路1100中的至少一者進行操作的方法1500A至1500C的流程圖。
在一些實施例中，圖15A至圖15C是對記憶體電路進行操作的方法1500A至1500C的流程圖，且方法1500A至1500C包括圖4A至圖4C的時序圖400A至400C、圖8A至圖8C的時序圖800A至800C或圖12A至圖12C的時序圖1200A至1200C的特徵，且為了簡明起見省略相似的詳細說明。
在一些實施例中，圖15A至圖15C是對記憶體電路進行操作的方法1400的流程圖，且方法1400包括圖4D的表400D、圖8D的表800D或圖12D的表1200D的特徵，且為了簡明起見省略相似的詳細說明。
應理解，可在圖15A至圖15C中繪示的方法1500A至1500C之前、期間及/或之後實行附加的操作，且一些其他操作在本文中可能僅作簡要闡述。應理解，方法1500A至1500C利用圖1的記憶體電路100、圖2的記憶體電路200、圖3A至圖3C的記憶體電路300A至300C、圖5的記憶體電路500、圖6的記憶體電路600、圖7的記憶體電路700、圖9的記憶體電路900、圖10的記憶體電路1000或圖11的記憶體電路1100中的至少一者的一或多個特徵，且為了簡明起見省略相似的詳細說明。
在一些實施例中，方法1500A至1500C的其他操作次序亦處於本揭露的範圍內。方法1500A至1500C包括示例性操作，但所述操作未必以所示的次序實行。根據所揭露的實施例的精神及範圍，可適當地添加操作、替代操作、改變次序及/或刪除操作。在一些實施例中，不實行方法1500A至1500C的所述操作中的一或多者。
在一些實施例中，為了簡明起見，方法1500A、1500B或1500C中的至少一者中的共用元件並不在每一各別方法1500A、1500B或1500C的說明中標記。
在一些實施例中，方法1500A至1500C的一或多個操作 期間的訊號值是根據表400D、800D及1200D中所示的值。
在方法1500A的操作1502中，將第一位元線(BL)上的第一位元線訊號設定成第一位元線值(例如，邏輯1)，進而第一位元線耦合至記憶胞。
在一些實施例中，由位元線驅動器130來實行操作1502。
在一些實施例中，第一位元線訊號是位元線訊號BL’。
在一些實施例中，第一位元線包括位元線BL中的一或多者。
在一些實施例中，第一位元線值等於電壓VW0。
在一些實施例中，記憶胞包括記憶胞104a、104b、104c或104d中的至少一者。
在方法1500A的操作1504中，設定第一字元線上的第一字元線訊號。在一些實施例中，第一字元線耦合至選擇電路的至少第一電晶體或第二電晶體。
在一些實施例中，由字元線驅動器120來實行操作1504。
在一些實施例中，第一字元線訊號是字元線訊號WLP’或WL’。
在一些實施例中，第一字元線包括字元線WLP、WLP0a、WLN0a或WL中的一或多者。
在一些實施例中，將第一字元線設定成第一字元線值。在一些實施例中，第一字元線值等於邏輯0。
在一些實施例中，第一電晶體包括電晶體N1a、N1b、N1c、 N1d或N2a中的至少一者。在一些實施例中，第二電晶體包括電晶體P1a、P1b、P1c、P1d或P2a中的至少一者。
在一些實施例中，選擇電路包括選擇電路102a、102b、102c、102d、202a、202b、202c、202d、302a、302b、502a、502b、502c、502d、602a、602b、602c、602d、902a、902b、902c、902d、1002a、1002b、1002c或1002d中的至少一者。
在方法1500A的操作1506中，設定第一源極線(SLP、SLN或SL)上的第一源極線訊號。在一些實施例中，第一源極線耦合至至少第一電晶體或第二電晶體。
在一些實施例中，由源極線驅動器140來實行操作1506。
在一些實施例中，第一源極線訊號是源極線訊號SLP’或SL，。
在一些實施例中，第一源極線包括源極線SLP或SL中的一或多者。
在一些實施例中，將第一源極線設定成第一源極線值。在一些實施例中，第一源極線值等於邏輯0。
在方法1500A的操作1508中，設定第二字元線上的第二字元線訊號。
在一些實施例中，第二字元線耦合至第二電晶體。
在一些實施例中，由字元線驅動器120來實行操作1508。
在一些實施例中，第二字元線訊號是字元線訊號WLN’或WL’。
在一些實施例中，第二字元線包括字元線WLN、WLP0a、WLN0a或WL中的一或多者。
在一些實施例中，將第二字元線設定成第二字元線值。在一些實施例中，第二字元線值等於電壓VWWL。
在方法1500A的操作1510中，設定第二源極線上的第二源極線訊號。在一些實施例中，第二源極線耦合至第二電晶體。
在一些實施例中，由源極線驅動器140來實行操作1510。
在一些實施例中，第二源極線訊號是源極線訊號SLN’或SL’。
在一些實施例中，第二源極線包括源極線SLN或SL中的一或多者。
在一些實施例中，將第二源極線設定成第二源極線值。在一些實施例中，第二源極線值等於邏輯0。
在方法1500A的操作1512中，因應於第一字元線訊號及第一源極線訊號將第一電晶體導通，藉此將第一源極線電性耦合至記憶胞的第一端ND1。
在方法1500A的操作1514中，因應於第二字元線訊號及第二源極線訊號將第二電晶體關斷，藉此使第二源極線與記憶胞的第一端電性去耦合。
在方法1500A的操作1516中，將第一邏輯值(例如，邏輯0)設定為儲存於記憶胞中的值。
在方法1500A的操作1518中，因應於至少第一字元線訊 號及第一源極線訊號將第一電晶體關斷，藉此使第一源極線與記憶胞的第一端電性去耦合。
在一些實施例中，儘管方法1500A是關於記憶體電路300來闡述的，但是方法1500A亦可以相似的方式應用於記憶體電路700或1100中的至少一者，且為了簡明起見而不進行闡述。舉例而言，在一些實施例中，當方法1500A應用於記憶體電路700時，至少不實行操作1510，且第二源極線是第一源極線，如圖5至圖8D中所述，且因此省略相似的詳細說明。舉例而言，在一些實施例中，當方法1500A被應用於記憶體電路1100時，至少不實行操作1508，且第二字元線是第一字元線，如圖9至圖12D所述，且因此省略相似的詳細說明。
在方法1500B的操作1520中，將第一位元線(BL)上的第一位元線訊號設定成第二位元線值(例如，邏輯0)。
在一些實施例中，由位元線驅動器130來實行操作1520。
在一些實施例中，第二位元線值等於邏輯0。
圖15B是根據一些實施例的對電路進行操作的方法1500B的流程圖。在一些實施例中，方法1500B是方法1400的至少操作1406的實施例，且為了簡明起見省略相似的詳細說明。
在方法1500B的操作1522中，設定第一字元線上的第一字元線訊號。
在一些實施例中，由字元線驅動器120來實行操作1522。
在一些實施例中，將第一字元線設定成第一字元線值。在 一些實施例中，第一字元線值等於邏輯0。
在方法1500B的操作1524中，設定第一源極線(SLP、SLN或SL)上的第一源極線訊號。
在一些實施例中，由源極線驅動器140來實行操作1524。
在一些實施例中，將第一源極線設定成第一源極線值。在一些實施例中，第一源極線值等於電壓VW1。
在方法1500B的操作1526中，設定第二字元線上的第二字元線訊號。
在一些實施例中，由字元線驅動器120來實行操作1526。
在一些實施例中，第二字元線訊號是字元線訊號WLN’或WL’。
在一些實施例中，第二字元線包括字元線WLN、WLP0a、WLN0a或WL中的一或多者。
在一些實施例中，將第二字元線設定成第二字元線值。在一些實施例中，第二字元線值等於電壓VWWL。
在方法1500B的操作1528中，設定第二源極線上的第二源極線訊號。
在一些實施例中，由源極線驅動器140來實行操作1528。
在一些實施例中，第二源極線訊號是源極線訊號SLN’或SL’。
在一些實施例中，第二源極線包括源極線SLN或SL中的一或多者。
在一些實施例中，將第二源極線設定成第二源極線值。在一些實施例中，第二源極線值等於電壓VW1。
在方法1500B的操作1530中，因應於第一字元線訊號及第一源極線訊號將第一電晶體關斷，藉此使第一源極線與記憶胞的第一端ND1電性去耦合。
在方法1500B的操作1532中，因應於第二字元線訊號及第二源極線訊號將第二電晶體導通，藉此將第二源極線電性耦合至記憶胞的第一端。
在方法1500B的操作1534中，將第二邏輯值(例如，邏輯1)設定為儲存於記憶胞中的值。
在方法1500B的操作1536中，因應於至少第二字元線訊號及第二源極線訊號將第二電晶體關斷，藉此使第二源極線與記憶胞的第一端電性去耦合。
在一些實施例中，儘管方法1500B是關於記憶體電路300來闡述的，但是方法1500B亦可以相似的方式應用於記憶體電路700或1100中的至少一者，且為了簡明起見而不進行闡述。舉例而言，在一些實施例中，當方法1500B應用於記憶體電路700時，至少不實行操作1528，且第二源極線是第一源極線，如圖5至圖8D中所述，且因此省略相似的詳細說明。舉例而言，在一些實施例中，當方法1500B應用於記憶體電路1100時，至少不實行操作1526，且第二字元線是第一字元線，如圖9至圖12D中所述，且因此省略相似的詳細說明。
圖15C是根據一些實施例的對電路進行操作的方法1500C的流程圖。在一些實施例中，方法1500C是方法1400的至少操作1410的實施例，且為了簡明起見省略相似的詳細說明。
在方法1500C的操作1540中，將第一位元線(BL)上的第一位元線訊號設定成第三位元線值(例如，電壓VR)。
在一些實施例中，由位元線驅動器130來實行操作1540。
在一些實施例中，第一位元線訊號是位元線訊號BL’。
在一些實施例中，第一位元線包括位元線BL中的一或多者。
在一些實施例中，第一位元線值等於電壓VR。
在方法1500C的操作1542中，設定第一字元線上的第一字元線訊號。
在一些實施例中，由字元線驅動器120來實行操作1542。
在一些實施例中，第一字元線訊號是字元線訊號WLP’或WL’。
在一些實施例中，第一字元線包括字元線WLP、WLP0a、WLN0a或WL中的一或多者。
在一些實施例中，將第一字元線設定成第一字元線值。在一些實施例中，第一字元線值等於邏輯0。
在方法1500C的操作1544中，設定第一源極線(SLP、SLN或SL)上的第一源極線訊號。
在一些實施例中，由源極線驅動器140來實行操作1544。
在一些實施例中，第一源極線訊號是源極線訊號SLP’或SL’。
在一些實施例中，第一源極線包括源極線SLP或SL中的一或多者。
在一些實施例中，將第一源極線設定成第一源極線值。在一些實施例中，第一源極線值等於邏輯0。
在方法1500C的操作1546中，設定第二字元線上的第二字元線訊號。
在一些實施例中，由字元線驅動器120來實行操作1546。
在一些實施例中，第二字元線訊號是字元線訊號WLN’或WL’。
在一些實施例中，第二字元線包括字元線WLN、WLP0a、WLN0a或WL中的一或多者。
在一些實施例中，將第二字元線設定成第二字元線值。在一些實施例中，第二字元線值等於電壓VRWL。
在方法1500C的操作1548中，設定第二源極線上的第二源極線訊號。
在一些實施例中，由源極線驅動器140來實行操作1548。
在一些實施例中，第二源極線訊號是源極線訊號SLN’或SL，。
在一些實施例中，第二源極線包括源極線SLN或SL中的一或多者。
在一些實施例中，將第二源極線設定成第二源極線值。在一些實施例中，第二源極線值等於邏輯0。
在方法1500C的操作1550中，因應於第一字元線訊號及第一源極線訊號將第一電晶體導通，藉此將第一源極線電性耦合至記憶胞的第一端ND1。
在方法1500C的操作1552中，因應於第二字元線訊號及第二源極線訊號將第二電晶體關斷，藉此使第二源極線與記憶胞的第一端電性去耦合。
在方法1500C的操作1554中，讀取儲存於記憶胞中的資料值。
在方法1500C的操作1556中，因應於至少第一字元線訊號及第一源極線訊號將第一電晶體關斷，藉此使第一源極線與記憶胞的第一端電性去耦合。
在一些實施例中，儘管方法1500C是關於記憶體電路300來闡述的，但是方法1500C亦可以相似的方式應用於記憶體電路700或1100中的至少一者，且為了簡明起見而不進行闡述。舉例而言，在一些實施例中，當方法1500C應用於記憶體電路700時，至少不實行操作1548，且第二源極線是第一源極線，如圖5至圖8D中所述，且因此省略相似的詳細說明。舉例而言，在一些實施例中，當方法1500C應用於記憶體電路1100時，至少不實行操作1546，且第二字元線是第一字元線，如圖9至圖12D中所述，且因此省略相似的詳細說明。
藉由操作方法1400、1500A、1500B或1500C中的至少一者，電路進行操作以達成以上關於圖1的記憶體電路100、圖2的記憶體電路200、圖3A至圖3C的記憶體電路300A至300C、圖5的記憶體電路500、圖6的記憶體電路600、圖7的記憶體電路700、圖9的記憶體電路900、圖10的記憶體電路1000、或圖11的記憶體電路1100、圖4A至圖4C的時序圖400A至400C、圖8A至圖8C的時序圖800A至800C、或圖12A至圖12C的時序圖1200A至1200C、圖4D的表400D、圖8D的表800D或圖12D的表1200D中的至少一者論述的有益效果。
在一些實施例中，不實行方法1400、1500A、1500B或1500C的操作中的一或多者。此外，圖2、圖3A至圖3C、圖6至圖7及圖10至圖11中所示的各種P型金屬氧化物半導體(P type metal oxide semiconductor，PMOS)電晶體或N型金屬氧化物半導體(N type metal oxide semiconductor，NMOS)電晶體為特定的摻雜劑類型(例如，N型或P型)只是出於例示目的。本揭露的實施例不限於特定的電晶體類型，且圖2、圖3A至圖3C、圖6至圖7及圖10至圖11中所示的PMOS電晶體或NMOS電晶體中的一或多者可經為不同電晶體/摻雜劑類型的對應電晶體代替。相似地，在以上說明中使用的各種訊號的低邏輯值或高邏輯值亦用於例示。當訊號被啟用及/或停用時，本揭露的實施例不限於特定的邏輯值。選擇不同的邏輯值亦處於各種實施例的範圍內。在圖2、圖3A至圖3C、圖6至圖7及圖10至圖11中選擇不同數目的電晶體亦處 於各種實施例的範圍內。
此項技術中具有通常知識者將容易看到，所揭露實施例中的一或多者實現上述優點中的一或多者。在閱讀前述說明書之後，此項技術中具有通常知識者將能夠影響在本文中廣泛揭露的各種變化、等效物的代替及各種其他實施例。因此，旨在使在此授予的保護僅由所附申請專利範圍及其等效物中包含的定義來限制。
本說明的一個態樣是有關於一種記憶體電路。所述記憶體電路包括：第一位元線；記憶胞，耦合至所述第一位元線；選擇電路，耦合至所述記憶胞。在一些實施例中，所述選擇電路包括：第一電晶體，位於第一層級上；以及第二電晶體，位於所述第一層級或不同於所述第一層級的第二層級上。在一些實施例中，所述記憶體電路更包括：第一字元線，耦合至至少所述第一電晶體或所述第二電晶體；以及第一源極線，耦合至至少所述第一電晶體或所述第二電晶體。在一些實施例中，所述第一電晶體及所述第二電晶體是互補場效電晶體(CFET)的一部分。在一些實施例中，所述第一電晶體被配置成因應於所述記憶胞被配置成儲存第一邏輯值而實行所述記憶胞的寫入操作。在一些實施例中，所述第二電晶體被配置成實行所述記憶胞的讀取操作，且因應於所述記憶胞被配置成儲存不同於所述第一邏輯值的第二邏輯值而實行所述記憶胞的所述寫入操作。
在一些實施例中，所述第一電晶體包括：第一閘極端子，耦合至所述第一字元線；第一汲極端子，耦合至所述記憶胞的第一 端；以及第一源極端子，耦合至所述第一源極線；且所述第二電晶體包括：第二閘極端子；第二汲極端子，耦合至所述第一汲極端子及所述記憶胞的所述第一端；以及第二源極端子。
在一些實施例中，記憶體電路更包括：第二字元線，耦合至所述第二電晶體的所述第二閘極端子；以及第二源極線，耦合至所述第二電晶體的所述第二源極端子。
在一些實施例中，所述第一電晶體是第一類型；所述第二電晶體是不同於所述第一類型的第二類型；且所述第二電晶體位於所述第二層級上。
在一些實施例中，所述第一電晶體是第一類型；所述第二電晶體是所述第一類型；且所述第二電晶體位於所述第一層級上。
在一些實施例中，記憶體電路更包括：第二字元線，耦合至所述第二電晶體的所述第二閘極端子，其中所述第二電晶體的所述第二源極端子耦合至所述第一源極線。
在一些實施例中，所述第一電晶體是第一類型；所述第二電晶體是不同於所述第一類型的第二類型；且所述第二電晶體位於所述第二層級上。
在一些實施例中，記憶體電路更包括：第二源極線，耦合至所述第二電晶體的所述第二源極端子，其中所述第二電晶體的所述第二閘極端子耦合至所述第一字元線及所述第一閘極端子。
在一些實施例中，所述第一電晶體是第一類型；所述第二電晶體是不同於所述第一類型的第二類型；且所述第二電晶體位 於所述第二層級上。
本說明的另一態樣是有關於一種記憶體電路。所述記憶體電路包括：第一位元線；第二位元線；以及記憶胞陣列。在一些實施例中，記憶胞陣列包括：第一記憶胞，耦合至所述第一位元線；以及第二記憶胞，耦合至所述第二位元線。在一些實施例中，所述記憶體電路更包括耦合至所述記憶胞陣列的選擇電路陣列。在一些實施例中，所述選擇電路陣列包括耦合至所述第一記憶胞的第一選擇電路。在一些實施例中，所述第一選擇電路包括第一電晶體及第二電晶體。在一些實施例中，所述選擇電路陣列更包括耦合至所述第二記憶胞的第二選擇電路。在一些實施例中，所述第一電晶體及所述第二電晶體是互補場效電晶體(CFET)的一部分。在一些實施例中，所述第一電晶體被配置成因應於所述第一記憶胞被配置成儲存第一邏輯值而實行所述第一記憶胞的寫入操作。在一些實施例中，所述第二電晶體被配置成實行所述第一記憶胞的讀取操作，且因應於所述第一記憶胞被配置成儲存不同於所述第一邏輯值的第二邏輯值而實行所述第一記憶胞的所述寫入操作。
在一些實施例中，記憶體電路更包括：第一字元線，耦合至所述第一記憶胞及所述第二記憶胞；第一源極線，耦合至至少所述第一記憶胞；以及第二源極線，耦合至至少所述第二記憶胞。
在一些實施例中，所述第二選擇電路包括：第三電晶體；以及第四電晶體。
在一些實施例中，所述第一電晶體包括：第一閘極端子， 耦合至所述第一字元線；第一汲極端子，耦合至所述第一記憶胞的第一端；以及第一源極端子，耦合至所述第一源極線；且所述第二電晶體包括：第二閘極端子；第二汲極端子，耦合至所述第一汲極端子及所述第一記憶胞的所述第一端；以及第二源極端子。
在一些實施例中，所述第三電晶體包括：第三閘極端子，耦合至所述第一字元線；第三汲極端子，耦合至所述第二記憶胞的第一端；以及第三源極端子，耦合至所述第二源極線；且所述第四電晶體包括：第四閘極端子；第四汲極端子，耦合至所述第三汲極端子及所述第二記憶胞的所述第一端；以及第四源極端子。
在一些實施例中，記憶體電路更包括：第二字元線，耦合至所述第二電晶體的所述第二閘極端子及所述第四電晶體的所述第四閘極端子；第三源極線，耦合至所述第二電晶體的所述第二源極端子；以及第四源極線，耦合至所述第四電晶體的所述第四源極端子。
在一些實施例中，所述第一電晶體是第一類型；所述第二電晶體是不同於所述第一類型的第二類型；所述第三電晶體是所述第一類型；所述第四電晶體是所述第二類型；所述第一電晶體位於所述第一層級上；所述第二電晶體位於不同於所述第一層級的第二層級上；所述第三電晶體位於所述第一層級上；且所述第四電晶體位於所述第二層級上。
在一些實施例中，記憶體電路更包括：第二字元線，耦合至所述第二電晶體的所述第二閘極端子及所述第四電晶體的所述 第四閘極端子，其中所述第二電晶體的所述第二源極端子耦合至所述第一源極線，且所述第四電晶體的所述第四源極端子耦合至所述第二源極線。
在一些實施例中，所述第一電晶體是第一類型；所述第二電晶體是不同於所述第一類型的第二類型；所述第三電晶體是所述第一類型；所述第四電晶體是所述第二類型；所述第一電晶體位於第一層級上；所述第二電晶體位於不同於所述第一層級的第二層級上；所述第三電晶體位於所述第一層級上；且所述第四電晶體位於所述第二層級上。
在一些實施例中，記憶體電路更包括：第三源極線，耦合至所述第二電晶體的所述第二源極端子；以及第四源極線，耦合至所述第四電晶體的所述第四源極端子，其中所述第二電晶體的所述第二閘極端子與所述第四電晶體的所述第四閘極端子彼此耦合，且更耦合至所述第一字元線以及所述第一閘極端子及所述第三閘極端子。
本說明的又一態樣是有關於一種對記憶體電路進行操作的方法。所述方法包括實行記憶胞的寫入操作。在一些實施例中，實行所述記憶胞的所述寫入操作包括：由選擇電路的第一電晶體將第一邏輯值儲存於所述記憶胞中，所述選擇電路耦合至所述記憶胞；或由所述選擇電路的第二電晶體將第二邏輯值儲存於所述記憶胞中，所述第二邏輯值不同於所述第一邏輯值。在一些實施例中，所述方法更包括由所述選擇電路的所述第一電晶體實行所述 記憶胞的讀取操作。
前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中對其作出各種改變、代替及變更。
100:記憶體電路
101:陣列電路
102a、102b、102c、102d:選擇電路
104a、104b、104c、104d:記憶胞
120:字元線驅動器
130:位元線驅動器
140:源極線驅動器
Row 1、Row 2:列
BL0、BL1:位元線
SLN0、SLN1、SLP0、SLP1:源極線
WLN0、WLN1、WLP0、WLP1:字元線
X:第一方向
Y:第二方向

Claims (10)

  1. 一種記憶體電路，包括：第一位元線；記憶胞，耦合至所述第一位元線；選擇電路，耦合至所述記憶胞，所述選擇電路包括：第一電晶體，位於第一層級上；以及第二電晶體，位於所述第一層級或不同於所述第一層級的第二層級上；第一字元線，耦合至至少所述第一電晶體或所述第二電晶體；第一源極線，耦合至至少所述第一電晶體或所述第二電晶體；其中所述第一電晶體及所述第二電晶體是互補場效電晶體(CFET)的一部分，所述第一電晶體被配置成因應於所述記憶胞被配置成儲存第一邏輯值而實行所述記憶胞的寫入操作，且所述第二電晶體被配置成實行所述記憶胞的讀取操作，且因應於所述記憶胞被配置成儲存不同於所述第一邏輯值的第二邏輯值而實行所述記憶胞的所述寫入操作。
  2. 如請求項1所述的記憶體電路，其中所述第一電晶體包括：第一閘極端子，耦合至所述第一字元線；第一汲極端子，耦合至所述記憶胞的第一端；以及第一源極端子，耦合至所述第一源極線；且 所述第二電晶體包括：第二閘極端子；第二汲極端子，耦合至所述第一汲極端子及所述記憶胞的所述第一端；以及第二源極端子。
  3. 如請求項2所述的記憶體電路，更包括：第二字元線，耦合至所述第二電晶體的所述第二閘極端子；以及第二源極線，耦合至所述第二電晶體的所述第二源極端子。
  4. 如請求項2所述的記憶體電路，更包括：第二字元線，耦合至所述第二電晶體的所述第二閘極端子，其中所述第二電晶體的所述第二源極端子耦合至所述第一源極線。
  5. 如請求項2所述的記憶體電路，更包括：第二源極線，耦合至所述第二電晶體的所述第二源極端子，其中所述第二電晶體的所述第二閘極端子耦合至所述第一字元線及所述第一閘極端子。
  6. 一種記憶體電路，包括：第一位元線；第二位元線；記憶胞陣列，包括：第一記憶胞，耦合至所述第一位元線；以及 第二記憶胞，耦合至所述第二位元線；選擇電路陣列，耦合至所述記憶胞陣列，所述選擇電路陣列包括：第一選擇電路，耦合至所述第一記憶胞，所述第一選擇電路包括：第一電晶體；以及第二電晶體；第二選擇電路，耦合至所述第二記憶胞；其中所述第一電晶體及所述第二電晶體是互補場效電晶體(CFET)的一部分，所述第一電晶體被配置成因應於所述第一記憶胞被配置成儲存第一邏輯值而實行所述第一記憶胞的寫入操作，且所述第二電晶體被配置成實行所述第一記憶胞的讀取操作，且因應於所述第一記憶胞被配置成儲存不同於所述第一邏輯值的第二邏輯值而實行所述第一記憶胞的所述寫入操作。
  7. 如請求項6所述的記憶體電路，更包括：第一字元線，耦合至所述第一記憶胞及所述第二記憶胞；第一源極線，耦合至至少所述第一記憶胞；以及第二源極線，耦合至至少所述第二記憶胞；其中所述第二選擇電路包括：第三電晶體；以及第四電晶體。
  8. 如請求項7所述的記憶體電路，其中所述第一電晶體包括：第一閘極端子，耦合至所述第一字元線；第一汲極端子，耦合至所述第一記憶胞的第一端；以及第一源極端子，耦合至所述第一源極線；所述第二電晶體包括：第二閘極端子；第二汲極端子，耦合至所述第一汲極端子及所述第一記憶胞的所述第一端；以及第二源極端子；所述第三電晶體包括：第三閘極端子，耦合至所述第一字元線；第三汲極端子，耦合至所述第二記憶胞的第一端；以及第三源極端子，耦合至所述第二源極線；且所述第四電晶體包括：第四閘極端子；第四汲極端子，耦合至所述第三汲極端子及所述第二記憶胞的所述第一端；以及第四源極端子。
  9. 如請求項8所述的記憶體電路，更包括：第二字元線，耦合至所述第二電晶體的所述第二閘極端子及所述第四電晶體的所述第四閘極端子； 第三源極線，耦合至所述第二電晶體的所述第二源極端子；以及第四源極線，耦合至所述第四電晶體的所述第四源極端子。
  10. 一種對記憶體電路進行操作的方法，所述方法包括：實行記憶胞的寫入操作，所述實行所述記憶胞的所述寫入操作包括：導通選擇電路的第一電晶體並關斷選擇電路的第二電晶體以將第一邏輯值儲存於所述記憶胞中，所述選擇電路耦合至所述記憶胞；或導通所述選擇電路的所述第二電晶體並關斷所述選擇電路的所述第一電晶體以將第二邏輯值儲存於所述記憶胞中，所述第二邏輯值不同於所述第一邏輯值；以及由所述選擇電路的所述第一電晶體實行所述記憶胞的讀取操作。
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