CN1956098A - 半导体存储装置 - Google Patents

Abstract

对应于各字线设置根据存储器单元晶体管的阈值电压的变动来调整字线选择时的电压电平的电平移动元件。该电平移动元件降低驱动器电源电压，并向选择字线上传输。另外，代替该电平移动元件，也可以设置根据存储器单元晶体管的阈值电压电平来下拉字线电压的下拉元件。在任何一种情况下，都能够根据存储器单元晶体管的阈值电压的变动，不使用另外的电源系统来调整选择字线电压电平，无需使电源系统复杂化，即使在低电源电压下也能够实现可稳定地进行数据的写入/读出的半导体存储装置。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，特别涉及即使在低电压操作条件下也能稳定地进行数据的写入以及读出的静态型半导体存储装置的结构。

背景技术

伴随微细化技术的进展，晶体管元件微细化后，从元件的可靠性以及功耗的观点出发，需要对应于微细化的电压缩放。但是，伴随着该微细化，制造参数变动的影响变大，构成存储器单元的晶体管(绝缘栅型场效应晶体管：MOS晶体管)的阈值电压的离散变大，其动作裕度降低。其结果是，在半导体存储装置中即使在低电源电压下稳定地进行数据的写入以及读出也很困难。

即使在上述低电源电压下，亦提出了以稳定地进行数据的写入/读出为目的的各种方案。

在文献1(K.Zhanget al.，“A3-GHz 70Mb SRAM in 65nm CMOS Technologywith Integrated Column Based Dynamic Power Supply，”ISSCC 2005，Digest ofTechnical Papers，Feb.2005，pp.474-475)中示出了：通过切换数据的读出以及写入时的存储器单元电源电压的电平来改善静态噪声容限SNM以及写入容限的结构。

该文献1中，以存储器单元列为单位控制存储器单元电源电压，在数据写入时，将选择列的存储器单元电源电压设定为低电压VCC-LO，将非选择列的单元电源电压设定为和读出时同样稍微高的电压VCC-HI，由此提高读出时的静态噪声容限，而且确保写入容限。

文献2(M.Yamaoka et al.，“Low-Power Embedded SRAM Modules withExpanded Margins for writing，”ISSCC 2005，Digest of Technical Papers，Feb.2005，pp.480-481)表示在数据写入时将选择列的存储器单元电源线设定为浮动状态，对于残留的非选择列和读出时同样使存储器单元电源线维持在规定的电压电平的结构。在该非专利文献2中，另外使用虚设(dummy)位线，根据该虚设位线电位，生成字线非活性化定时信号WOFF，将字线驱动器作为非活性状态，并将选择字线驱动为非选择状态。

在该文献2中所示的结构中，另外，在各字线上分开设置设定为接地电压电平的放电用晶体管和字线晶体管。该放电用的晶体管在备用状态时维持断开状态，在将选择字线驱动为非活性状态时，以其较大的电流驱动力将字线高速驱动到非选择状态。在将字线驱动到非选择状态后，切断供给该字线驱动器的电源，与此对应，放电用晶体管的栅极电位对应于驱动器电源电压而成为L电平，放电用晶体管成为关断状态。

另外，现有技术文献1(特开2005-038557号公报)示出：在字线驱动器中，使用电平变换电路，将选择字线以和存储器单元电源电压不同的振幅进行驱动的结构。通过变更选择字线的电位，从而即使在存储器单元晶体管的阈值电压离散时也能够实现写入以及读出容限的改善。

在文献1所示的结构中，以存储器单元列为单位来切换控制存储器单元电源电压的电平。因此，作为存储器单元电源电压，需要两种电压，为了实现双电源结构而导致电源电路变得复杂。

另外，虽然切换存储器单元电源电压，但是其切换电压电平是从内部电源电路生成的固定电位。因此，存储器单元晶体管的阈值电压，即使在由于处理参数的变动而产生离散的情况下，其电压电平也不联动变化，保证阈值电压的变化较为困难，阈值电压等存储器单元晶体管的电气特性变化时，难以可靠地确保写入/读出的容限。

另外，在文献2所示的结构中，在写入数据时，将选择列的存储器单元电源线作为浮动状态，谋求降低写入列的存储器单元的电源电压，确保写入容限。但是，在该文献2中，虽然示出改善了写入容限以及降低了功耗的事实，但是关于在存储器单元晶体管的阈值电压离散的情况下改善读出容限的方法并未考虑。

在现有技术文献1所示出的结构中，存储器单元晶体管由薄膜晶体管(TFT)构成，即使在其阈值电压发生离散的情况下，通过使用电平变换电路变更选择字线的电位振幅，可实现写入以及读出容限的改善。具体地说，在该现有技术文献1中，当数据写入时，将选择字线驱动为比存储器单元电源电位还高的电位电平，使存储器单元的存取晶体管(access transistor)的电流驱动力变大，进行高速写入，谋求确保写入容限。另外，在数据读出时，通过将选择字线驱动为比存储器单元的高侧电源电压低的电压电平，降低存储器单元的存取晶体管的栅极电位，使其电流驱动能力降低，谋求确保静态噪声容限，防止数据读出时的数据破坏。

但是，在该现有技术文献1所示的结构中，电平变换电路的动作电源电压从与存储器单元电源电压不同的系统供给，其电平移动后的电压电平是不受存储器单元的阈值电压影响的固定的电压电平。即使在专利文献1中，也需要在和存储器单元电源不同的系统中设置电平移动用的电源，该电源系统的结构变得复杂。另外，其选择字线的电位固定，不能灵活地应对存储器单元晶体管的阈值电压的离散。

另外，在数据写入时，将选择字线驱动到比存储器单元电源高的电位的电平，对在数据写入时连接到选择行的非选择存储器单元的数据的稳定性未加任何考虑。

发明内容

本发明的目的在于提供一种半导体存储装置，以简单的电路结构即使在低电源电压下也能够稳定地进行数据的写入以及读出。

本发明的另一目的在于提供一种半导体存储装置，能够灵活地追随存储器单元晶体管的阈值电压的离散来调整选择字线电位，即使在低电源电压下也能够确保写入以及读出容限。

涉及本发明的第一观点的半导体存储装置，包括：成矩阵状排列的多个静态型存储器单元；对应于各存储器单元行配置的、分别连接了对应行的存储器单元的多个字线；与各字线对应配置的、根据字线选择信号将对应的字线驱动到选择状态的多个字线驱动器。各字线驱动器具有将驱动器电源节点的电压电平移动到比驱动器电源节点的电压电平低的电压电平的电平移动元件。各字线驱动器，在对应的字线被选择时，将对应的字线驱动到由该电平移动元件移动了驱动器电源节点的电压电平后的电压电平。

涉及本发明的第二观点的半导体存储装置，包括：成矩阵状排列的多个静态型存储器单元；对应于各存储器单元行配置的、分别连接了对应行的存储器单元的多个字线；与各字线对应配置的、根据字线选择信号将对应的字线驱动到选择状态的多个字线驱动器；对应于各字线设置的、使对应的字线被选择时的电压电平降低的多个下拉元件。

涉及本发明的第三观点的半导体存储装置，包括：成矩阵状排列的、分别包含存取晶体管和存储数据的驱动晶体管的多个静态型存储器单元；对应于各存储器单元行配置的、并分别连接了对应行的存储器单元的存取晶体管的多个字线；与各字线对应配置的、分别根据字线选择信号将对应的字线驱动到选择状态的多个字线驱动器；互相分离并沿存储器单元列方向连续延伸且和各字线交叉地配置的、而且和各字线在交叉部分电气耦合的多个活性区域；相对于各活性区域在存储器单元列方向上以和存取晶体管的栅极相同的间距和布局配置的多个复制栅极。这些多个复制栅极在行以及列方向上直线对准配置，而且各字线在各复制栅极的列方向的第一侧与对应的活性区域相耦合。

涉及本发明的第三观点的半导体存储装置，进一步包括：多个控制信号线，与各复制栅极交叉地沿列方向连续配置的、而且与对应列的复制栅极电气耦合的、分别向对应列的复制栅极传输控制信号；以及多个单元接地线，电气耦合到第二侧上并分别传输接地电压，该第二侧与各活性区域的各复制栅极的列方向的第一侧相面对。

涉及本发明第四观点的半导体存储装置，包括：成矩阵状排列的多个静态型存储器单元；对应于各存储器单元行配置的、分别连接了对应行的存储器单元的多个字线；与各字线对应配置的、根据字线选择信号将对应的字线驱动到选择状态的多个字线驱动器；对应于各存储器单元列分别配置的、分别与对应列的存储器单元的单元电源节点耦合的多个单元电源线；对应于各存储器单元列配置的、在数据读出时维持在接地电压电平、在数据写入时成为浮动状态的多个下拉电源线；和将对应于各单元电源线配置的、根据写入列指示信号停止向选择列的单元电源线供给单元电源电压、同时将对应于选择列配置的单元电源线至少与对应列的下拉电源线相耦合的多个写入辅助元件。

涉及本发明第五观点的半导体存储装置，包括：成矩阵状排列的多个静态型存储器单元；对应于各存储器单元行配置的、分别连接了对应行的存储器单元的多个字线；与各字线对应设置的、在给对应的字线指定了地址时将该对应的字线驱动到选择状态的多个字线驱动器；分别对应于多个字线的规定数目的字线组而配置的、在选择对应的字线组的字线时向对应的字线组的字线驱动器供给第一电压电平的多个驱动器预充电电路；与各驱动器预充电电路对应设置的、分别将对应的驱动器预充电电路所输出的第一电平的电压移动到比其低的电压电平的多个电平移动电路。

在涉及第一观点的半导体存储装置中，使用包含在字线驱动器中的电平移动元件使驱动器电源电压电平移动并向选择字线传输。因此，能够使读出时的选择字线电位降低，存储器单元的存取晶体管的电导变小，并能够改善读出时的静态噪声容限，稳定地进行数据的读出。

另外，仅使用电平移动元件，不需要电平变换用的电源，能够使电源结构简化。另外，根本不使用用于变换选择字线的电压的电平变换电路，能够抑制字线驱动器的布局面积的增大。

在涉及第二观点的半导体存储装置中，在各字线上连接了下拉元件，能够将选择字线的电位降低到比字线驱动器的电源电压还低。因此，和第一观点的半导体存储装置同样，能够改善读出时的存储器单元的静态噪声容限。

另外，仅使用下拉元件，不需要选择字线的电压变换用的电源，能够使电源结构简化。

另外，仅简单地在各字线上连接了下拉元件，不需要用于变换选择字线的电压电平的电平变换电路，能够抑制字线驱动器的布局面积的增大。

在涉及第三观点的半导体存储装置中，连接在各字线上的下拉元件以和存储器单元的存取晶体管相同的栅极间距配置。下拉用晶体管的复制电极沿行以及列方向直线对准配置。因此，比之使用虚设单元(dummy cell)的结构，能够更加有效地配置下拉用晶体管元件。另外，通过使所需要数目的下拉用晶体管元件成为导通状态，能够将选择字线电位设定为最优化的电平，并能够可靠地改善读出时的静态噪声容限，能够稳定地进行数据的读出。

另外，在涉及第四观点的半导体存储装置中，使用输入辅助元件，使选择列的单元电源线与下拉电源线电气耦合，通过使其电平降低，从而存储器单元的负载晶体管的驱动力变小，但存取晶体管的驱动力和读出时相同而不发生变化，所以能够不损失读出容限而增大写入容限，实现高速写入。另外，电气连接单元电源线和下拉电源线，由于电荷移动，单元电源线的电压电平高速变化。另外，单元电源线的电压电平，通过电容分割设定为中间电压电平，能够使写入容限最优化。

在涉及第五观点的半导体存储装置中，在用于向字线驱动器传输电压的驱动器电源线上连接了下拉用电平移动电路，能够通过字线驱动器降低选择字线的电位。因此，和涉及第一观点的半导体存储装置同样，能够改善读出时的存储器单元的静态噪声容限。

另外，只进行字线驱动器的电源电压的下拉，不需要选择字线的电压变换用的电源，能够使电源结构简化。另外，给多个字线驱动器共同配置电平移动电路，能够降低电平移动用元件的数目，并能够抑制阵列面积的增大。

本发明的上述以及其他的目的、特征、方面以及优点，从接合附图理解的本发明的下述详细说明中将更明确。

附图说明

图1是概要表示根据本发明第一实施形态的半导体存储装置的整体结构的图。

图2是表示图1所示的存储器单元的电气等效电路的图。

图3是概要表示图1所示的字线驱动器结构的图。

图4A以及图4B是表示图3所示的字线驱动器的动作以及存储器单元的静态噪声容限的图。

图5A以及图5B所示为在存储器单元晶体管的阈值电压的绝对值变小的情况下选择字线的电压以及存储器单元的静态噪声容限的变化。

图6是表示根据本发明第一实施形态的字线驱动器的变更例的图。

图7是概要表示根据本发明第二实施形态的半导体存储装置的整体结构的图。

图8是表示图7所示的字线驱动器以及下拉元件的一例结构的图。

图9是表示在本发明第二实施形态中选择字线时的电气等效电路的图。

图10A以及10B是模式地表示本发明第二实施形态中存储器单元晶体管的阈值电压的绝对值较大的情况下的选择字线电压电平、以及静态噪声容限变化的图。

图11A以及11B是模式地表示本发明第二实施形态中存储器单元晶体管的阈值电压的绝对值较小的情况下的选择字线电压、以及静态噪声容限的改善的图。

图12是表示本发明第二实施形态中半导体存储装置的主要节点的电压变化的信号波形图。

图13是表示本发明第二实施形态的变更例的电平移动元件结构的图。

图14是表示本发明第二实施形态中的下拉元件的配置位置效果的图。

图15是概要表示本发明第二实施形态中的下拉元件的变更例的图。

图16是概要表示本发明第二实施形态中的下拉元件以及存储器单元的平面布局的图。

图17是概要表示根据本发明第三实施形态的字线驱动器以及下拉元件的结构的图。

图18是表示图17所示的字线驱动器以及下拉元件的动作的信号波形图。

图19是概要表示根据本发明第四实施形态的存储器单元阵列单元的结构的图。

图20是表示图19所示的字线驱动器以及下拉元件的一例结构的图。

图21是表示图20所示的字线驱动器以及下拉元件的动作的信号波形图。

图22是表示本发明第五实施形态的下拉元件的变更例的图。

图23是表示依赖于图22所示的下拉元件的阈值电压变化的选择字线的电压电平变化的图。

图24是表示本发明第五实施形态的下拉元件结构的图。

图25是概要表示图24所示的下拉元件的平面布局的图。

图26是概要表示本发明第五实施形态的第二变更例的下拉元件的平面布局的图。

图27是表示图26所示的下拉元件的电气等效电路的图。

图28是概要表示根据本发明第六实施形态的半导体存储装置的阵列单元以及字线选择单元结构的图。

图29是表示图28所示的电平移动器的一例结构的图。

图30是表示图28所示结构的字线选择时的动作的信号波形图。

图31是概要表示本发明第六实施形态的变更例的阵列单元结构的图。

图32是概要表示本发明第六实施形态的第二变更例的阵列单元以及字线驱动单元结构的图。

图33是表示图32所示的字线电压调整电路的结构的图。

图34是概要表示图32所示的字线驱动器结构的图。

图35是表示图33所示的字线电压调整电路的平面布局图。

图36是表示图35所示平面布局的上层的布线布局图。

图37是表示图36所示平面布局上层的布线布局图。

图38是概要表示根据本发明第七实施形态的半导体存储装置的整体结构的图。

图39A以及39B是表示图38所示的半导体存储装置的下拉元件的具体结构的图。

图40是表示图38所示的半导体存储装置的重要部分结构的图。

图41是表示图38所示的半导体存储装置的动作的信号波形图。

图42是放大表示图41所示区域1的信号波形的图。

图43是表示图40所示产生控制信号的部分的一例结构的图。

图44是表示本发明第七实施形态的存储器单元的活性区域以及第一金属布线的平面布局的图。

图45是表示图40所示布线布局的上层的第二金属布线的布局图。

图46是表示图45所示平面布局的上层的第三金属布线的布局图。

图47是表示图46所示布线布局的上层的第四金属布线的布局图。

图48是表示图44到图47所示布线布局的存储器单元的电气等效电路的图。

图49是表示本发明第七实施形态的下拉元件的活性区域和第一金属布线的平面布局的图。

图50是表示图49所示的布线布局上层的第二金属布线的平面布局图。

图51是表示图50所示的平面布局上层的第三金属布线的平面布局图。

图52是表示图51所示的平面布局上层的第四金属布线的平面布局图。

图53是表示图49到图52所示布线布局的下拉元件的电气等效电路的图。

图54是表示根据本发明第八实施形态的半导体存储装置的重要部分的结构图。

图55A以及55B是分别表示图54所示的电平移动器的具体结构的图。

图56是表示图54所示半导体存储装置的数据读出时的字线驱动器电源单元的电气等效电路的图。

具体实施方式

[第一实施形态]

图1是概要表示根据本发明第一实施形态的半导体存储装置的整体结构的图。在图1中，半导体存储装置包含以矩阵状排列存储器单元MC的存储器单元阵列1。在存储器单元阵列1中，将存储器单元MC排列成(n+1)行(m+1)列。

与存储器单元MC的各行对应设置字线WL0-WLn，存储器单元MC分别连接到对应行的字线。另外，与存储器单元MC的各列对应地设置位线对BL0、/BL0-BLm、/BLm。后面将详细说明，存储器单元MC是静态型存储器单元，向互补的位线对BLi、/BLi(i＝0-m)传输互补的数据。

与位线BL0、/BL0-BLm、/BLm对分别对应地设置位线负载(BL负载)BQ。该位线负载BQ，在数据读出时，上拉对应的位线的电位，另外，供给存储器单元数据读出时的列电流。

为了在存储器单元阵列1中将指定了地址的字线驱动到选择状态，设置根据行地址选择信号RA生成行选择信号的行解码器2、和根据从行解码器2来的行选择信号将所选择的字线驱动到选择状态的字线驱动电路3。行解码器2将电源电压VDD作为动作电源电压接受后进行动作，解码内部行地址信号RA后生成行选择信号。

字线驱动电路3分别对应于字线WL0-WLn设置，并包含根据从行解码器2来的行选择信号将对应的字线驱动到选择状态的字线驱动器WDR0-WDRn。字线驱动器WDR0-WDRn分别将电源电压VDD作为动作电源电压接受，在选择对应的字线时，进行电源电压VDD的电平移动(降低电压)，并向对应的字线上传输电平移动后的电压。关于该字线选择电压的电平降低的作用效果后面将详细说明。

半导体存储装置进而包含：根据内部列地址信号CA选择与选择列对应的位线对的列选择电路4、向与列选择电路4所选择的列对应的位线对传输写入数据的写入电路5、在数据读出时检测来自与列选择电路4所选择的列相对应的位线对的数据并放大后生成读出数据的读出电路6、根据从外部来的地址信号AD和写入指示信号WE和芯片使能信号CE生成内部行地址信号RA、内部列地址信号CA以及各动作所需要的控制信号的主控制电路7。主控制电路7生成字线活性化定时信号、列选择定时信号，并规定行解码器2以及列选择电路4的动作定时以及动作顺序。

写入电路5包含输入缓冲器以及写入驱动器电路，数据写入时，根据从外部来的写入数据DI生成内部数据。读出电路6包含读出放大电路以及输出缓冲器，在数据读出时，通过输出缓冲器对通过传感器放大电路检测、放大后的内容数据进行缓冲处理，并生成外部读出数据DO。

写入电路5以及读出电路6，可以分别进行多个位宽的数据写入以及读出，另外，也可以构成为：存储器单元阵列1对应于1位的输入输出数据，写入电路5以及读出电路6分别进行1位数据的输入以及输出。当进行多位数据的写入/读出时，图1所示的存储器单元阵列1、写入电路5以及读出电路6对应于各数据位进行配置。

另外，来自阵列电源电路8的阵列电源电压通过单元电源线PVL供给到存储器单元MC的高侧电源节点。该单元电源线PVL，在图1中，为按照每一存储器单元列进行分割设置，但是也可以从阵列电源电路8向这些单元电源线PVL共同供给阵列电源电压，亦即，单元电源线PVL也可以具有排列成在行方向以及列方向相互连接的网状的结构。

来自阵列电源电路8的阵列电源电压，在本实施形态以及以下的实施形态中设定为与供给字线驱动器WDR的电源电压VDD相同的电压电平。但是，阵列电源电压和供给字线驱动电路的电源电压即使是不同的电压电平，也可以使用本发明。另外，阵列电源电路8和向字线驱动电路3等的外围电路供给电源电压的电路也可以分别配置。

图2是表示图1所示的存储器单元MC的一例结构的图。在图2中，存储器单元MC具有全CMOS单端口SRAM单元的结构。在图2中，存储器单元MC包含：连接到高侧电源节点VH和存储节点ND1之间而且其栅极连接在存储节点ND2的P沟道MOS晶体管(绝缘栅型场效应晶体管)PQ1、连接到存储节点ND1和低侧电源节点VL之间而且其栅极连接在存储节点ND2的N沟道MOS晶体管NQ1、连接在高侧电源节点VH和存储节点ND2之间而且其栅极连接在存储节点ND1的P沟道MOS晶体管PQ2、连接到存储节点ND2和低侧电源节点VL之间而且其栅极连接在存储节点ND1的N沟道MOS晶体管NQ2、和根据字线WL上的电压分别将存储节点ND1以及ND2与位线BL以及/BL相耦合的N沟道MOS晶体管NQ3以及NQ4。

字线WL是图1所示字线WL0-WLn中的任意一个，位线BL以及/BL是图1所示的位线BL0以及/BL0-BLm以及/BLm中的任意一个。

在图2所示的存储器单元MC的结构中，MOS晶体管PQ1以及NQ1构成CMOS反相器，另外，MOS晶体管PQ2以及NQ2构成CMOS反相器，这些反相器的输入以及输出交叉耦合，构成反相锁存器(触发器)。在存储节点ND1以及ND2上，保存彼此互补的数据。根据该反相锁存器的数据保持力，决定数据写入/读出时的容限。

图3是表示图1所示的字线驱动器WDR0-WDRn的一例结构的图。字线驱动器WDR0-WDRn，因为具有相同的结构，所以在图3中，将这些字线驱动器用字线驱动器WDR代表性地表示。

在图3中，字线驱动器WDR包含：接受从行解码器2来的字线选择信号(解码信号)WS的反相器10、根据反相器10的输出信号将字线WL驱动为选择状态的字线驱动级12。反相器10将电源电压VDD作为动作电源电压接受，并反转字线选择信号WS。

字线驱动级12包含：在接受电源电压VDD的节点上连接一个导通节点(源节点)的P沟道MOS晶体管PQ10、连接在MOS晶体管PQ10和字线WL之间且其栅极接受反相器10的输出信号的P沟道MOS晶体管PQ11、连接在字线WL和基准电位节点(接地电位电平；以下称接地节点)之间且其栅极接受反相器10的输出信号的N沟道MOS晶体管NQ10。

MOS晶体管PQ10的栅极以及漏极相互连接，作为二极管动作，并使电源电压VDD降低其阈值电压的绝对值Vthp的数量。通过降低一级的MOS晶体管的阈值电压的电压，即使例如低至1、2V的情况下，电源电压VDD也会使字线驱动器12动作，并使选择字线电压可靠地降低，另外，防止降低超过所需要的选择字线电压电平，将存储器单元的存取晶体管维持在导通状态，从而可靠地进行数据的读出以及写入。

MOS晶体管PQ10的阈值电压，具有和存储器单元的P沟道负载MOS晶体管(PQ1以及PQ2)相同的阈值电压特性，与存储器单元MC的负载晶体管(P沟道MOS晶体管PQ1以及PQ2)的阈值电压变动相联动，其阈值电压发生变化。字线WL，选择时被驱动到电压VDD-Vthp电平，其实际的电压电平与存储器单元的负载晶体管的阈值电压变动联动地变化。

图4A是表示存储器单元的负载晶体管(P沟道MOS晶体管PQ1、PQ2)的阈值电压的绝对值Vthp较大的情况下选择字线WL的电压电平的图。在图4A中，电源电压VDD表示1.2V的情况下的字线WL的信号波形。

图4B表示存储器单元的负载晶体管的阈值电压的绝对值Vthp是较大的Vthp1的情况下的存储器单元的传输特性。该传输特性是构成存储器单元的两个CMOS反相器的输入输出传输特性。在图4B中，用实线表示的曲线ND1以及ND2分别表示选择字线WL的电压电平是电源电压VDD电平时的存储节点ND1以及ND2的传输特性。静态噪声容限SNM用曲线ND1以及ND2之间的实线正方形的对角线来表示。

亦即，如果存储器单元的负载晶体管(PQ1，PQ2)的阈值电压的绝对值Vthp1变大，则向存储器单元的反相器的输入逻辑阈值较高的方向移动，另外，负载晶体管的电流驱动力变小，通过存取晶体管(NQ3，NQ4)的电流驱动力，更强地进行一个反相器的输出节点的放电，导致破坏保存的数据的可能性增高。因此，数据保持特性恶化，该实线所表示的传输曲线ND1以及ND2的宽度、亦即静态噪声容限SNM变小。

在这种情况下，在字线驱动器WDR中，电平移动用的P沟道MOS晶体管PQ10的阈值电压的绝对值也对应于存储器单元负载晶体管的阈值电压的绝对值Vthp1而变大，选择字线WL的电压电平也降低(在图4A中用电压VDD-Vthp1表示)。因此，在这种情况下，存取晶体管的电导变小，抑制存储器单元的存储节点的L电平电压的上升，另外，在图4B中，如虚线曲线ND2A以及ND1A所示那样，与实线曲线ND1以及ND2相比，传输特性曲线向左下侧区域展宽。相应地，如虚线正方形的对角线所示那样，静态噪声容限SNM变大，改善了读出容限。

对于数据的写入特性，在存储器单元负载晶体管的阈值电压的绝对值Vthp为较大的Vthp1的情况下，存储器单元的数据保持特性的稳定性较小，写入特性得以改善。因此，在写入时，即使将选择字线WL的电压电平设定为比电压VDD低的电压电平，因为写入容限大，所以也能够抑制对于写入特性的影响，实现高速写入。

图5A表示在存储器单元负载晶体管的阈值电压的绝对值较小的情况下的选择字线的电位变化，图5B是表示该存储器单元的负载晶体管的阈值电压的绝对值较小的情况下的输入输出传输特性的图。

在图5A中，考虑存储器单元的负载晶体管的阈值电压的绝对值是Vthp2、比先前的阈值电压的绝对值Vthp1小的状态。在这种情况下，即使在字线驱动器中，二极管连接(diode-connected)的降低电平用的MOS晶体管PQ10的阈值电压Vthp也同样成为与电压Vthp2对应的值，字线WL的选择状态的电压电平成为与电压VDD-Vthp2对应的电压电平。

如图5B所示，在存储器单元的负载晶体管阈值电压的绝对值较低的情况下，如其实线曲线ND1以及ND2所示那样，即使在字线WL被驱动到电压VDD电平的情况下，静态噪声容限SNM也充分大，能够确保读出容限。这是由于：负载晶体管的电流供给能力得到改善，通过存取晶体管的L电平向存储节点的H电平的充电被抑制，另外，在存储器单元中，由于存储节点的电位上浮引起的驱动晶体管(NQ1，NQ2)的放电通过负载晶体管进行补偿，能够在存储器单元的反相锁存器中稳定地保存数据。

在这种状态下，在选择字线WL的电压电平低到电压VDD-Vthp2的情况下，存取晶体管的电导稍微降低，如图5B的虚线曲线ND2B以及ND1B所示，在实线曲线ND1以及ND2的左下侧区域中传输特性曲线展宽，稍微改善了静态噪声容限SNM。

因此，在字线驱动器中，如果构成为将该二极管连接的P沟道MOS晶体管PQ10的阈值电压与存储器单元的负载晶体管的阈值电压联动地变动，则当向存储器单元的负载晶体管阈值电压的绝对值Vthp较高的方向偏离的情况下，选择字线的电压电平向值较低的方向移动，反之，如果向该存储器单元的负载晶体管的阈值电压的绝对值较低的方向偏离，则选择字线的电压电平向值较高的方向移动。因此，当向存储器单元的负载晶体管阈值电压的绝对值变高的方向偏离导致静态噪声容限SNM变小的情况下，选择字线的电压电平对应降低，其降低幅度变大，改善静态噪声容限SNM。另外，当向存储器单元的负载晶体管的阈值电压的绝对值Vthp较低的方向偏离的情况下，静态噪声容限SNM变得充分大，不需要改善超过需要的静态噪声容限。在这种情况下，选择字线的电压电平的降低量较小(电压Vthp2)，选择字线WL的电压电平停留在比电源电压VDD稍微降低的程度。

在存储器单元的负载晶体管的阈值电压的绝对值Vthp较低的情况下，存储器单元的数据保持特性变大，存在数据写入变得困难的倾向。但是，在这种情况下，选择字线的电压电平因为设定为较高的电压电平，所以存取晶体管的电流驱动力变大，写入容限得到改善。

因此，选择字线的电压电平能够对应于存储器单元的负载晶体管的阈值电压变动而自动地调整。亦即，在读出容限较小的情况下，降低选择字线的电压电平，改善静态噪声容限。另一方面，在读出容限较大的情况下，在超过需要时，使选择字线的电压电平不降低，可以在写入容限增大的方向上设定选择字线的电压电平。由此，对于存储器单元负载晶体管的阈值电压的离散，自动地进行选择字线电压电平的修正，能够实现可更加稳定地动作的静态型半导体存储装置。

存储器单元的负载晶体管PQ1以及PQ2和字线驱动器的电平移动用的MOS晶体管，其阈值电压特性彼此具有联动性即可，不特别要求完全相同。

图6是表示包含在字线驱动器中的字线驱动级12的电平移动用晶体管PQ10的一例结构的图。在图6中，电平移动用晶体管PQ10包含彼此并联连接且二极管连接的多个单位P沟道MOS晶体管PU0-PUk。这些单位MOS晶体管PU0-PUk分别具有和包含在存储器单元MC中的负载晶体管PQ1以及PQ2相同或者同样的阈值电压(Vth)特性。亦即，单位晶体管PU0-PUk的尺寸(沟道宽度和沟道长度的比W/L)分别是负载晶体管PQ1以及PQ2的0.5倍到5倍左右。优选设定为具有0.8倍到2倍的尺寸比。较理想地，优选设定为同一尺寸(栅极宽度相同；栅极长度相同的情况)。如果尺寸有1位不同，则认为负载晶体管和电平移动用的单位晶体管的电气特性的联动性(阈值电压变动的联动性)发生偏离，选择字线的电压中不能正确地反映负载晶体管的阈值电压变动的影响。但是，如果在0.5倍到5倍的尺寸比的晶体管之间，则MOS晶体管的电气特性大体能够联动，在单位P沟道MOS晶体管中能够正确地反映存储器单元MC的负载晶体管的阈值电压变动，对应地，在电平移动用MOS晶体管PQ10的阈值电压中能够反映存储器单元负载晶体管的阈值电压变动。

单位晶体管对负载晶体管的尺寸比优选在0.8倍到2倍的范围内的理由如下：通常，在制造工序中，考虑制造参数以及掩模对位等的离散，允许最大10％左右的离散。因此，作为尺寸比(栅极长度相同时的栅极宽度)，考虑有时为0.9倍，进而估计容限为10％，下限值设定为0.8倍。另外，与栅极宽度较宽的情况相比，在栅极宽度较窄的情况下存在阈值电压的变动较大的倾向，虽然也依赖负载晶体管的栅极宽度，但是如果栅极宽度(尺寸)超过2倍，则认为对负载晶体管的阈值电压变动的联动性变小，所以优选尺寸小于等于2倍。

因为对应于字线的驱动速度来设定字线驱动级12的驱动电流量，所以构成电平移动元件PQ10的单位P沟道MOS晶体管的数目对应于所要求的字线驱动电流量并确定为适当的值。

另外，假定单位晶体管PU0-PUk和负载晶体管PQ1以及PQ2图形布局相同，另外，杂质注入条件也相同。由此，能够进一步改善电平移动用MOS晶体管PQ10的阈值电压特性和存储器单元的负载晶体管PQ1以及PQ2的阈值电压特性的联动性，能够对应于负载晶体管PQ1以及PQ2的阈值电压变动正确地调整电平移动用MOS晶体管PQ10的选择字线电压电平，并能够正确地对应于负载晶体管的阈值电压变动来修正选择字线电压电平。由此，能够对应于电源电压、温度条件以及工艺偏差在较宽广的范围内提高动作裕度。

作为该电平移动晶体管PQ10，由于使用多个单位P沟道MOS管PU0-PUk，故可能受到在每个元件中杂质浓度不稳定或者布局的边缘形状离散等随机离散的影响，但通过多个并联连接而形成电平移动晶体管，从而能够平均化这种随机离散，能够相应地消除随机离散，通过使用和存储器单元MC的负载晶体管PQ1以及PQ2相同程度的尺寸(可优选采用从相同尺寸(0.8倍)到2倍左右(从0.5倍到5倍范围内的尺寸亦可)的尺寸来实现相同的电气特性)的晶体管，从而即使使用尺寸小的晶体管，也能够使单位P沟道MOS管PU0-PUk的特性离散平均化，更正确地说，能够对应于存储器单元MC的负载晶体管PQ1以及PQ2的阈值电压离散，正确地修正字线WL的选择电压电平。

如上所述，根据本发明的第一实施形态，使用电平移动元件来降低选择字线的电压电平，对于存储器单元的负载晶体管的阈值电压离散，能够稳定地维持读出特性以及写入特性。特别是，作为该电平移动元件，通过使用具有与存储器单元负载晶体管相同的阈值电压特性的晶体管，能够正确地反映存储器单元负载晶体管的离散，并自动修正选择字线电压电平。

另外，仅使用电平移动元件来使驱动器电源电压发生电平移动，并向选择字线传输，电源系统和现有的相同，能够防止电源电路的结构变得复杂。

在图3所示的结构中，在每一个字线驱动器WDR上设置了电平移动用的二极管连接的P沟道MOS晶体管PQ10，但是，该电平移动用的二极管连接的P沟道MOS晶体管PQ10也可以在字线驱动器WDR0-WDRn上公共设置。

[第二实施形态]

图7是概要表示根据本发明第二实施形态的半导体存储装置的整体结构的图。在该图7中所示的半导体存储装置，在以下方面与图1所示的半导体存储装置的结构不同。

亦即，在图3中，在字线驱动电路3中，分别与字线WL0-WLn对应地设置字线驱动器WDV。该字线驱动器WDV没有电平移动功能。将电源电压VDD作为动作电源电压接受，根据来自行解码器2的字线选择信号，将字线WL0-WLn在选择时驱动为电源电压VDD电平。

对于字线WL0-WLn，分别设置下拉元件PD。该下拉元件PD构成将在下文参照图8进行说明的字线驱动器WDV中所包含的充电用P沟道MOS晶体管(PQ15)和电阻分压电路，通过电阻分割将选择字线的电压电平设定为电源电压VDD电平和接地电压电平之间的电压电平。

该图7所示的半导体存储装置的其他结构，和图1所示的半导体存储装置的结构相同，给对应的部分赋予相同参照号码，省略其详细说明。

在本发明的第二实施形态中，选择字线的电压电平是对电源电压VDD进行电阻分压的分压电平，其电压电平成为比电源电压VDD低的电压电平，和第一实施形态相同，能够不管存储器单元晶体管的阈值电压如何变动均维持读出容限以及写入容限。

图8是表示图7所示的字线驱动器WDV以及下拉元件PD的一例结构的图。在图8中，字线驱动器WDV包含：接收从行解码器2来的字线选择信号WS的反相器10、构成对反相器10的输出信号进行反相并驱动字线WL的CMOS反相器的P沟道MOS晶体管PQ15以及NQ15。

在字线WL被选择时，字线选择信号为H电平，相应地，反相器10的输出信号成为L电平，P沟道MOS晶体管PQ15导通，向字线WL传输来自电源节点的电源电压VDD。

下拉元件PD包含以电阻模式动作的N沟道MOS晶体管NQ20。亦即，MOS晶体管NQ20的栅极以及漏极连接到字线WL，其源极例如与接地节点耦合。

因此，在选择字线WL时，通过MOS晶体管PQ15的导通电阻和MOS晶体管NQ20的导通电阻构成电阻分压电路，字线WL被设定为与其分压比对应的电压电平。

下拉晶体管NQ20配置在存储器单元阵列内，具有和存储器单元的驱动晶体管NQ1、NQ2同样的阈值电压特性，如果存储器单元驱动晶体管NQ1、NQ2的阈值电压降低，则下拉晶体管NQ20的阈值电压也同样降低，其驱动电流量增大，导通电阻等效地降低。在这种情况下，选择字线的电压电平相应地降低。

图9是表示在选择字线WL时字线驱动器WDV以及下拉元件PD的电气等效电路的图。在选择字线WL时，MOS晶体管PQ15的导通电阻Rp连接在电源节点和字线WL之间，在字线WL和接地节点之间连接MOS晶体管NQ20的导通电阻Rn。因此，字线WL的电压电平可以用VDD·Rn/(Rp+Rn)表示。

图10(A)是表示在存储器单元驱动晶体管(NQ1、NQ2)的阈值电压Vthn较低的情况下的选择字线的电压变化图，(B)是表示存储器单元驱动晶体管NQ1、NQ2的阈值电压较低的情况下的输入输出传输特性图。在存储器单元驱动晶体管NQ1、NQ2的阈值电压Vthn较低的情况下，下拉元件PD的N沟道MOS晶体管NQ20的阈值电压也同样降低，其电流驱动力增大，电导等效增大。亦即，导通电阻Rn降低。因此，选择字线的电压VWL可以用下式表示。

VWL＝VDD/(1+(Rp/Rn))

因此，在MOS晶体管NQ20的导通电阻Rn变小的情况下，如假定MOS晶体管PQ15的导通电阻Rp恒定(字线驱动器晶体管的阈值电压变动的联动性小，与存储器单元晶体管的阈值电压的变动相比，字线驱动器晶体管的阈值电压的变动充分小)，则分压比变小，选择字线电压VWL的电压电平降低(下降电压量变大)。

在存储器单元的驱动晶体管NQ1、NQ2的阈值电压较低的情况下，在存储器单元内部，高侧的存储节点的电位变得容易放电，如图10(B)的实线曲线ND1以及ND2所示那样，节点ND1以及ND2的电压传输特性的宽度变窄，静态噪声容限SNM变小。在这种情况下，使字线WL的电压电平大大降低，并使存取晶体管的电导变小。由此，存储器单元内部的存储节点ND1以及ND2和字线之间的电阻变大，抑制内部的存储节点ND1以及ND2的电位上浮(字线被选择时由存取晶体管引起的存储节点的上拉变弱)。

因此，如曲线ND2C以及ND1C所示那样，根据存储节点电压电平的较小变化，快速开始放电，电压传输特性曲线在曲线ND1以及ND2的左下侧区域展宽，其输入输出传输特性的宽度变宽，静态噪声容限SNM变大。因此，在存储器单元驱动晶体管的阈值电压大大降低的情况下，相应地，字线的电位降低量也变大，存取晶体管的电导降低，读出容限增大，能够稳定地进行数据读出。

图11A是表示存储器单元驱动晶体管NQ1以及NQ2的阈值电压Vthn较高的情况下的选择字线WL的电压变化图，图11B是表示存储器单元驱动晶体管阈值电压较低情况下的输入输出传输特性图。

在存储器单元驱动晶体管NQ1以及NQ2的阈值电压Vthn较大的情况下，电流驱动能力变小，其导通电阻变大。因此，根据上述公式，下拉元件PD的N沟道MOS晶体管NQ2的导通电阻也变大，选择字线WL的电压电平变成电源电压的降低量较小的高电压电平。

如图11B所示，在存储器单元的驱动晶体管NQ1以及NQ2的阈值电压Vthn较高的情况下，其内部节点的L电平的存储节点的电位即使上浮，H电平的保持电位电平也不发生变化，静态噪声容限SNW和原来一样大。在选择字线WL的电压电平比电源电压VDD低的情况下，对应其降低量，存取晶体管的电导变小，静态噪声容限少许改善。当向存储器单元驱动晶体管的阈值电压Vthn较高的方向偏离的情况下，静态噪声容限SNM变得十分大，不需要进行超过需要的改善。在这种情况下，选择字线的电压降低量较小，选择字线的电压电平是从电源电压VDD降低少许的电平。

在存储器单元驱动晶体管的阈值电压Vthn较低的情况下，即使将字线的选择电压设定为较低的电压电平，在该状态下因为原来写入容限大而没有问题。另外，在向该存储器单元驱动晶体管的阈值电压Vthn较高的方向移动的情况下，因为选择字线的电压电平向较高的方向移动，所以向改善写入容限的方向移动。

图12是表示本发明第二实施形态中数据写入以及读出时的位线以及存储节点的电压变化的图。

亦即，在读出数据时，在字线WL被驱动为选择状态的情况下，通过下拉元件PD其电压电平是比电源电压VDD低的电压电平。随着字线WL向选择状态的驱动，位线BL以及/BL与选择存储器单元的存储节点ND1以及ND2耦合，其电压电平随着选择存储器单元存储数据而变化。存储器单元中，在存储节点ND1以及ND2中保持L电平数据的存储节点的电压电平也通过流过位线的列电流而上升。因此，即使在这种情况下，也能够对应于驱动晶体管(NQ1，NQ2)的阈值电压，通过下拉元件PD来设定选择字线WL的电压电平，调整存取晶体管的电导，充分确保存储器单元的静态噪声容限SNM，稳定地进行数据的读出，不会发生数据的破坏。

在数据写入时亦同样，字线WL的电压电平也通过下拉元件PD使其电压电平降低。在这种情况下，位线BL以及/BL中的一者根据写入数据被驱动到L电平。在这种情况下，对应于存储器单元驱动晶体管的阈值电压Vthn来设定选择字线的电压电平，能够充分确保写入容限，进行正常而且高速的数据写入。

此外，该图12所示的动作波形，对于第一实施形态也可以适用。在这种情况下，代替由于下拉元件PD引起的字线电压的下降，对应于负载晶体管的阈值电压，通过字线驱动器的电平移动晶体管(PQ10)进行字线电压的电平调整。

如上所述，通过该下拉元件，能够对应于存储器单元驱动晶体管的阈值电压的变动来调整选择字线的电压电平。亦即，在读出容限小的情况下(存储器单元驱动晶体管的阈值电压较低的情况下)，降低选择字线的电压电平，改善静态噪声容限SNM，另一方面，在读出容限较大的情况下(存储器单元驱动晶体管的阈值电压较高的情况下)，通过使选择字线的电压电平不过度降低从而能够高速写入。由此，对于存储器单元驱动晶体管的阈值电压的离散，自动修正选择字线的电压电平，相应地，能够修正存储器单元的写入以及读出容限，并高速进行更加稳定的数据写入/读出动作。通过该字线电压调整操作，即使对于写入容限，也能够自动设定，以便对存储器单元驱动晶体管的阈值电压的处理变动所引起的离散(写入容限的离散)进行修正。

[第一变更例]

图13是表示根据本发明第二实施形态的下拉元件的变更例的图。在该图13所示的结构中，下拉元件PD由其栅极接受电源电压VDD的N沟道MOS晶体管NQ21构成。该MOS晶体管NQ21的漏极连接到字线WL，源极与接地节点耦合。字线WL通过字线驱动器WDV驱动。该字线驱动器WDV具有和图8所示结构相同的结构。

在该图13所示的下拉元件PD的情况下，MOS晶体管NQ21的栅极接受电源电压VDD，并且通常维持在导通状态，通过其沟道电阻来下拉字线WL的电位。因此，在将字线向选择状态驱动时，字线WL的电位，在上升到大于等于下拉晶体管NQ21的阈值电压Vthn之前，MOS晶体管NQ21成为导通状态，能够从较早的时刻执行下拉动作。

在该MOS晶体管NQ21中，其导通电阻也与存储器单元驱动晶体管的阈值电压联动，如果存储器单元驱动晶体管的阈值电压升高，则该下拉的MOS晶体管NQ21的导通电阻也变大(电流驱动力变小)。因此，即使使用该图13所示的结构，也和先前的图8所示的结构同样，能够根据存储器单元驱动晶体管(NQ1，NQ2)的阈值电压的变动，调整选择字线WL的电压电平。

[第二变更例]

图14是概要表示根据本发明第二实施形态的半导体存储装置的第二变更例的结构的图。在图14中示出：在字线WL上，在接近字线驱动器WDV配置下拉元件PDa的情形、以及在离开字线WL的字线驱动器WDV的远端配置的下拉元件PDb。使用下拉元件Pda以及PDb中的任意一个。

在接近字线驱动器WDV配置了下拉元件PDa的情况下，字线WL的电压电平不受字线的布线电阻Rw1的影响，设定为VDD·Rn/(Rp+Rn)的电压电平。因此，可以对应于下拉元件PDa的导通电阻Rn的值，设定字线WL的电位。

另一方面，在使用下拉元件PDb的情况下，同样，如果假定其导通电阻为Rn，在接近字线驱动器WDV的端部，字线WL的电压VWL1，用下式表示。

VWL1＝VDD·(Rw1+Rn)/(Rp+Rw1+Rn)

另一方面，在字线WL远端的字线WL的电压VWL2用下式表示。

VWL2＝VDD·Rn/(Rp+Rw1+Rn)。

因此，对于该字线WL的电位，字线电阻Rw1的影响起作用，对应于下拉元件PDb的导通电阻Rn正确地调整字线WL的选择电压电平变得困难，对应于该存储器单元驱动晶体管的阈值电压变动来调整字线WL的电压电平很困难。因此，在对应于存储器单元驱动晶体管的阈值电压的变动来正确地修正字线WL的选择电压电平的情况下，该下拉元件PD如图14所示的下拉元件Pda那样尽可能接近字线驱动器WDV，也就是说，优选在字线驱动器和存储器单元之间配置。

此外，在字线电阻Rw1较小、对于由下拉元件PD产生的电阻分割比的影响较小的情况，也可以使用字线远端的下拉元件PDb。另外，也可以使用这些下拉元件PDa以及PDb两者。

此外，作为下拉元件PDa的结构，也可以使用图8所示的MOS晶体管NQ20、或者如图13所示的其栅极上通常施加电源电压VDD的MOS晶体管NQ21中的任意一个。

[第三变更例]

图15是表示本发明第二实施形态的第三变更例的结构的图。在图15中，示出下拉元件PD和存储器单元MC。下拉元件PD包含多个并联的单位N沟道MOS晶体管NU0-NUk。这些N沟道MOS晶体管NU0-NUk的栅极连接到字线WL或者共同接受电源电压VDD。这些单位N沟道MOS晶体管NU0-NUk具有和存储器单元MC的驱动晶体管NQ1以及NQ2相同的阈值电压条件。亦即，将沟道区域中的杂质注入条件、布局以及尺寸(沟道宽度W和沟道长度的比，W/L)尽可能和这些单位N沟道MOS晶体管NU0-Nuk以及存储器单元的驱动晶体管NQ1-NQ2相同地设定。因此，用相同制造工序形成这些驱动晶体管NQ1和NQ2以及单位N沟道MOS晶体管NU0-NUk。由此，通过提高存储器单元MC的驱动晶体管NQ1以及NQ2的特性离散的联动性，能够对应于存储器单元驱动晶体管NQ1和NQ2的阈值电压的离散来修正字线WL的选择电压电平，并能够对电源电压、动作温度条件以及工艺离散等，在广阔的范围内改善动作裕度。

对于下拉元件PD的电阻值Rn来说，通常，为了使字线WL的选择电压电平降低到100mV到200mV左右，设定该字线驱动器WDV的充电用P沟道MOS晶体管的导通电阻(Rp)和下拉元件PD(导通电阻)的电阻分割比。

作为该下拉元件PD，由于使用多个单位N沟道MOS晶体管NU0-NUk，可能会受到各个元件中杂质浓度不稳定或者布局的边缘形状的离散等随机离散的影响，但是采用多个并联来连接下拉元件PD，从而能够平均该随机离散，并相应地能够消除随机离散。通过使用和存储器单元MC的驱动晶体管NQ1以及NQ2相同程度的尺寸(可以采用从相同到原尺寸2倍左右的尺寸来实现相同的电气特性)的晶体管作为单位晶体管，即使使用尺寸小的晶体管，也能够平均单位N沟道MOS晶体管NU0-NUk的特性离散，更正确地说，能够根据存储器单元MC的驱动晶体管NQ1以及NQ2的阈值电压的离散来正确地修正字线WL的选择电压电平。

对单位N沟道MOS晶体管NU0-NUk的个数进行设定，以便对应于字线驱动器WDV的充电用P沟道MOS晶体管的导通电阻Rp的电阻值来设定最优化的电阻分割比，并使其个数最优化。

此外，在下拉元件PD中，在并联连接了多个N沟道MOS晶体管的情况下，导通电阻被认为由于该并联连接而合成电阻变小。但是，通过包含在字线驱动器WDV中的充电用晶体管的电流驱动力和包含在该下拉元件PD中的单位N沟道MOS晶体管NU0-NUk的合成的电流驱动力，设定字线WL的电压电平。因此，通过调整在该下拉元件PD中包含的单位N沟道MOS晶体管NU0-NUk的数目，从而可以调整字线WL的选择电压电平，相应地能够对应于存储器单元MC的驱动晶体管NQ1以及NQ2的阈值电压的变动来调整修正选择电压电平。

[第四变更例]

图16是表示本发明第二实施形态的第四变更例的结构的图。在图16中，表示下拉元件PD以及存储器单元MC的平面布局。在图16中，存储器单元MC包含：在N阱区域中形成的活性区域AC4以及AC5、以及在该N阱两侧的P阱区域中分别形成的活性区域AC3以及AC6。在活性区域AC4以及AC5中分别形成负载晶体管(PQ1，PQ2)。在活性区域AC3以及AC6中，分别形成驱动晶体管(NQ1，NQ2)以及存取晶体管(NQ3，NQ4)。

活性区域AC3具有X方向的长度为W2的区域(窄宽度区域)、和X方向的长度比长度W2长的W3区域(较宽宽度区域)。设置多晶硅布线TG2以便在X方向横切活性区域AC3的窄宽度区域，另外，设置多晶硅布线TG3以便在X方向横切较宽宽度区域。在活性区域AC3的窄宽度区域的X方向的端部形成用于电气连接位线BL的触点(contact)CC3，在较宽宽度区域的X方向的端部设置用于接受接地电压VSS的触点CC6。在这些多晶硅布线TG2以及TG3之间，在活性区域AC3中，形成电气连接第一金属布线FM1的触点CV3。第一金属布线FM1配置为沿X方向一直延伸到活性区域AC4。

在活性区域AC4中，在X方向的端部形成用于接受电源电压VDD的触点CC7，在另一端设置公用触点SCT1。该公用触点SCT1，一端与活性区域AC4耦合，另一端与在X方向上以横切活性区域AC5以及AC6的方式配置的多晶硅布线TG4相连接。该公用触点SCT1因此具有触点以及中间连接布线两种功能。该公用触点SCT1还电气连接在上层的金属布线FM1上。通过该金属布线FM1，负载晶体管、驱动晶体管(NQ1)以及存取晶体管(NQ3)的各杂质区域(漏极)与存储节点相连接。

在活性区域AC5中，在X方向的一端形成公用触点SCT2，在该公用触点SCT2上连接多晶硅布线TG3。该公用触点SCT2另外连接在与活性区域AC5电气连接而且在X方向延伸的金属布线FM2上。在活性区域AC5的另一端形成用于接受电源电压VDD的触点CC4。通过以沿X方向横切活性区域AC5的方式配置的多晶硅布线TG4形成负载晶体管的栅极。

在活性区域AC6中，在较宽宽度区域的X方向的端部形成用于耦合在接地电压上的触点CC5，多晶硅布线TG4配置成在X方向上横切。该多晶硅布线TG4构成驱动晶体管NQ2的栅极。另外，在该较宽宽度区域的另一端部，通过触点CV4连接在金属布线FM2上。

以沿X方向横切活性区域AC6的窄宽度区域的方式形成多晶硅布线TG5，在该窄宽度区域的端部形成用于电气连接互补的位线/BL的触点CC8。

以在X方向横切存储器单元MC的方式，与金属布线FM1以及FM2平行而且在其上层形成金属布线SM1。该金属布线SM1构成字线WL，并在X方向上连续延伸，与字线驱动器相耦合，而且与下拉元件PD相耦合。金属布线SM1，在其Y方向的突出部分通过通路(via)/触点VV3耦合在多晶硅布线TG5上，另外，在-Y方向的突出部分通过通路/触点VV2耦合在多晶硅布线TG2上。

通过由构成该字线的金属布线SM1的连接，存取晶体管的栅极分别连接到字线上。在活性区域AC3以及AC6内，形成较宽宽度区域和窄宽度区域，并且在活性区域AC3以及AC6上形成存储器单元驱动晶体管以及存取晶体管。活性区域AC3以及AC6的X方向的宽度与晶体管的栅极宽度W相对应。因此，长度W1与存取晶体管的栅极宽度相对应，长度W3与驱动晶体管的栅极宽度对应。通常，从确保存储器单元的静态噪声容限的观点出发，驱动晶体管的栅极宽度W3设定为存取晶体管的栅极宽度W1的0.5倍到5倍的值，优选设定为0.8倍到2.0倍。

在下拉元件PD中，相间隔形成Y方向较长的矩形形状的活性区域AC1以及AC2。这些活性区域AC1以及AC2在P阱区域内形成。在图16中示出：存储器单元MC的P阱一直延伸到下拉元件PD的形成区域，在存储器单元MC和下拉元件PD中，公共使用P阱(因为存储器单元MC和下拉元件PD相邻)。但是，对于存储器单元MC以及下拉元件PD，也可以分别设置P阱。

在活性区域AC1以及AC2的Y方向的下侧端部形成用于接受接地电压VSS的CC1以及CC2，在另一端形成通路触点CV1以及CV2。这些通路/触点CV1以及CV2与金属布线FM3相耦合。以在X方向上横切这些活性区域AC1以及AC2的方式配置了构成字线WL的金属布线SM1，通路/触点VVA在其Y方向的突出部分中连接到金属布线SM1。另一方面，相对于多晶硅布线TG1形成通路VV1，通过该通路VV1，多晶硅布线TG1与金属布线SM1相连接。由此，在活性区域AC1以及AC2中，实现下拉元件PD的晶体管的栅极以及漏极连接到字线的结构。

活性区域AC1以及AC2的X方向的宽度W0设定在存储器单元晶体管的宽度W1以及W3之间。另外，存储器单元MC的晶体管的栅极在和下拉元件PD的晶体管的栅极相同的方向(X方向)上延伸。通过平行配置这些晶体管的栅极，能够使照相制版时的边缘效应等相同，并能够抑制晶体管形状的离散，另外，能够抑制在注入杂质时产生由于栅极形状引起的杂质注入的差，并能够抑制晶体管特性的不同。由此，能够将下拉元件PD的晶体管特性和存储器单元的晶体管特性同样地设定(能够使晶体管特性的变动联动)，并能够对应于存储器单元晶体管的阈值电压的变动而设定选择字线的电压电平。

此外，在上述说明中，使用与存储器单元驱动晶体管的特性变动相联动的晶体管来调整选择字线的电压电平。但是，也可以使用与存储器单元的存取晶体管的阈值电压的变动相联动的晶体管来形成下拉元件。

亦即，如果存储器单元的存取晶体管的阈值电压降低，则存取晶体管的电流驱动能力变大，存储器单元的静态噪声容限降低。在这种情况下，选择字线的电压相应降低，使存取晶体管的电导降低，使其电流驱动力降低，相应地抑制静态噪声容限的降低，改善读出容限。对于数据写入，在存取晶体管的阈值电压较低的情况下，确保写入容限，即使字线电压降低，也能够充分确保写入容限。

另外，如果存取晶体管的阈值电压上升，则存取晶体管的电流驱动力降低，大体可以确保静态噪声容限。在这种情况下，下拉元件的阈值电压也上升，抑制选择字线的电压降低量，抑制过量的选择字线电压降低。在写入时，写入容限对应于存取晶体管的电流驱动量降低而降低，但是可减小选择字线的电压降低量变小，抑制写入容限的恶化，实现高速写入。

另外，为了使构成该下拉元件的晶体管具有与存储器单元驱动晶体管(NQ1，NQ2)相同的电气特性，将其杂质注入条件、布局、尺寸等制作成相同，从而能够与该存储器单元驱动晶体管的阈值电压变动正确地联动，调整下拉元件的导通电阻(等效的导通电阻)，并能够正确地进行选择字线WL的电压电平的自动修正。

具体地说，该图16所示的单位N沟道MOS晶体管的尺寸(沟道长度和沟道宽度的比，或者沟道长度相同时的沟道宽度)，也可以具有存储器单元驱动晶体管NQ1以及NQ2或者存取晶体管NQ3以及NQ4的尺寸的0.5倍到5倍、优选0.8倍左右到2倍左右范围的尺寸。这是因为，一般认为通过将单位N沟道MOS晶体管的尺寸制作成接近存取晶体管和/或驱动晶体管的尺寸(栅极宽度和栅极长度的比)的值，从而能够使这些晶体管的阈值电压变动等电气特性的变动相同。一般认为，如果尺寸有1位不同，则单位晶体管和存取晶体管和/或驱动晶体管的电气特性的联动性变小，和/或通过单位晶体管在下拉元件中反映驱动晶体管的电气特性的变动将变得很困难。

较理想的是，最好使尺寸(栅极宽度)相同，但是，通常，对于晶体管的形状参数的离散，调整制造工序使其处于百分之十左右的离散范围内。因此，即使在制造时，正常时，存在下拉单位晶体管的尺寸是存储器单元晶体管的0.9倍的情形，如考虑容限则将尺寸的下限值设定为0.8倍的尺寸。即使在这种情况下，也能够确保存储器单元的晶体管和下拉晶体管的阈值电压变动的联动性，能够对应于存储器单元晶体管的阈值电压的变动而正确地设定选择字线电压以便抑制该变动。

另外，与栅极宽度较宽的情况相比，在栅极宽度较窄的情况下，存在阈值电压的变动程度较大的倾向，也依赖于存取晶体管以及驱动晶体管的栅极宽度，但是一般认为，如果下拉单位晶体管的栅极宽度(尺寸)超过存储器单元的存取晶体管以及/或驱动晶体管的栅极宽度的2倍，则存储器单元晶体管的阈值电压变动的影响反映在单位晶体管的程度变小，作为尺寸比的上限优选为2倍。

另外，在存储器单元存取晶体管以及驱动晶体管的栅极长度彼此相等的情况下，下拉元件的单位晶体管的栅极宽度也可以设定在存取晶体管以及驱动晶体管栅极宽度之间。另外，从静态噪声容限的观点出发，与存取晶体管(NQ3，NQ4)的栅极宽度相比，通常将驱动晶体管(NQ1，NQ2)的栅极宽度设定得较大(在栅极长度相同的情况下)，下拉单位晶体管的栅极宽度(尺寸)也可以设定在这些存取晶体管和驱动晶体管的栅极宽度之间。在这种情况下，下拉晶体管的尺寸(栅极宽度)是接近存取晶体管以及驱动晶体管两者的尺寸(栅极宽度)的值，能够反映存取晶体管以及驱动晶体管的阈值电压的变动来设定选择字线的电压。

如上所述，根据本发明的第二实施形态，相对于字线，连接下拉元件，能够抑制字线电压电平的上升，即使在低电源电压下，也能够不受阈值电压离散的影响，稳定地确保读出容限。

[第三实施形态]

图17是表示基于本发明第三实施形态的下拉元件PD的结构的图。在图17中，下拉元件PD包含：连接在字线和接地节点之间且栅极接受互补的写入指示信号/WE的N沟道MOS晶体管NQ25。字线驱动器WDV和图8所示的字线驱动器WDV的结构相同，给对应的部分赋予相同的参照符号，并省略其详细说明。

互补的写入指示信号/WE由图7所示的主控制电路7生成，本发明的第三实施形态的半导体存储装置的整体结构和图7所示的结构相同。

互补的写入指示信号/WE由写入指示信号WE生成，在数据读出模式时成为H电平，在数据写入时成为L电平。

图18是表示在使用了图17所示的下拉元件PD时的数据读出以及写入时的主要节点的信号波形的图。在数据读出时，将互补的写入指示信号/WE设定为H电平，在下拉元件PD中N沟道MOS晶体管NQ25成为导通状态。因此，由字线驱动器WDV中的驱动级的P沟道MOS晶体管PQ15的导通电阻和该下拉用的N沟道MOS晶体管NQ25的导通电阻的比确定的电压电平来驱动选择字线WL。在字线WL的电压较低的情况下，在图7所示的位线BL以及/BL上对应于存储器单元的存储数据而产生电位变化，内部的存储节点ND1或者ND2的电压电平也通过列电流(位线电流)而上升，即便如此，也能够充分确保读出容限(静态噪声容限SNM)，并稳定地保持数据。能够不产生数据破坏而进行数据的读出。该读出时容限的确保和第一以及第二实施形态的情况相同。

另一方面，在数据写入时，将互补的写入指示信号/WE设定为L电平，下拉用N沟道MOS晶体管NQ25成为非导通状态。因此，在这种情况下，字线WL在选择时，通过字线驱动器WDV的充电用的P沟道MOS晶体管PQ15而被驱动到电源电压VDD电平。因此，在数据写入时字线WL的电压电平升高，写入容限升高，能够高速地进行数据的写入。

因此，在数据写入时，通过停止下拉元件PD的下拉动作，从而能够将数据写入时的字线电压电平设定到电源电压电平，并能够防止写入时的容限恶化、发生数据写入不良。由此，无论在数据读出以及写入时，都能充分确保容限，不受存储器单元的阈值电压离散的影响，稳定地进行数据的写入/读出。

此外，在该图17所示的下拉元件PD中，也形成为MOS晶体管NQ25和存储器单元驱动晶体管(NQ1，NQ2)的电气电阻特性相同，并满足和先前的第二实施形态的下拉用MOS晶体管NQ20或者NQ21相同的条件。

如上所述，根据本发明的第三实施形态，在下拉元件中，构成为在数据写入模式时停止该下拉功能，能够抑制数据写入时的选择字线的电压电平的降低，另外，在数据读出时，能够降低选择字线的电压电平，能够充分确保数据的读出以及写入容限，稳定地进行数据的写入/读出。

此外，作为下拉元件，可以使用在先前的第二实施形态中所示的下拉元件的结构。代替字线或者电源电压将控制信号传输线耦合到下拉元件晶体管的栅极上。

[第四实施形态]

图19是概要表示本发明的第四实施形态的半导体存储装置的重要部分结构的图。在图19中，存储器单元阵列1被分割为多个列块CBK0-CBKk。在列块CBK0-CBKk中，存储器单元MC排列成矩阵状，而且对应于存储器行来配置子字线。在图19中，在列块CBK0中，对应于各存储器单元行，配置子字线SWL00、SWL10、…SWLj0，在列块CBK1中，对应于各存储器单元行，配置子字线SWL01、SWL11、…SWLj1。在列块CBKk中，对应于存储器单元行，配置子字线SWL0k、SWL1k、…SWLjk。

给这些列块CBK0-CBKk的存储器单元行共同配置主字线MWL0、MWL1、…MWLj。主字线MWL0-MWLj根据来自行解码电路20(对应于图1的行解码器)的行选择信号被驱动到选择状态。

对应于各子字线SWL00-SWLjk，设置子字线驱动器SD00-SDjk。子字线驱动器SDih(i＝0～j，h＝0～k)根据对应的主字线MWLi上的信号电位和块选择信号BSh将对应的子字线SWLih驱动到选择状态。

块选择信号BS0-BSk，从块解码电路22(包含在图1所示的列选择电路4中)根据列地址信号CA生成，将指定包含选择列的列块的块选择信号驱动到选择状态(H电平)。

另外，对应于各子字线SWL00-SWLjk，设置下拉元件PD00-PDjk。这些下拉元件PD00-PDjk由N沟道MOS晶体管(NQ25)构成。该下拉元件PD00-PDjk，根据列块选择信号BS0-BSk和写入指示信号WE，将选择列块的下拉元件在数据写入时设定为非导通状态。亦即，对应于各列块CBK0-CBKk，设置下拉控制门G0-Gk。下拉控制门G0-Gk，在第一输入端接受块选择信号BS0-BSk并在第二输入端接受写入指示信号WE，在对应的块选择信号BSi是选择状态的H电平并且写入指示信号WE是表示写入模式的H电平时，输出L电平信号。

下拉控制门G0的输出信号共同提供给列块CBK0的下拉元件PD00、PD01、…、PD0j的控制门，下拉控制门G1的输出信号共同提供给列块CBK1的下拉元件PD01、PD11、…、PDj1的控制门。下拉控制门Gk的输出信号共同提供给列块CBKk的下拉元件PD0k-PDjk的控制门。

在数据读出时，写入指示信号WE是L电平，下拉控制门G0-Gk的输出信号是H电平，下拉元件PD00-PDjk，与块选择信号BS0-BSk的状态无关，处于导通状态。另一方面，在写入指示信号WE是H电平时，下拉控制门G0-Gk作为反相器动作，选择列块对应的下拉控制门Gi的输出信号变成L电平，选择列块的下拉元件为非导通状态。在剩余的非选择列块中，块选择信号是L电平的非选择状态，对应的下拉控制门的输出信号是H电平，下拉元件维持导通状态，对应的子字线维持在接地电压电平(在非选择块中，子字线是非选择状态)。

图20是表示图19所示的子字线驱动器以及下拉元件的结构的图。在图20中，示意性地示出对应于一个子字线SWL而配置的子字线驱动器SD以及下拉元件PD。

在图20中，子字线驱动器SD包含接受对应的主字线MWL上的信号和列块选择信号BS(BS0-BSk中的任意一个)的NAND电路25、和构成反转该NAND电路25的输出信号的CMOS反相器的P沟道MOS晶体管PQ15、以及N沟道MOS晶体管NQ15。

下拉元件PD由其栅极接受来自对应的下拉控制门的信号/(BS·WE)的N沟道MOS晶体管NQ25构成。

如该图20所示，通过子字线驱动器SD，在对应的子字线SWL被驱动为H电平的情况下，MOS晶体管PQ15以及NQ25均处于导通状态，子字线SWL的电压电平维持在由这些MOS晶体管PQ15以及NQ25的导通电阻的比所决定的电压电平。

图21是表示本发明第四实施形态的半导体存储装置的数据写入时的主要节点的信号波形的图。下面参照图21所示的信号波形图，说明图19以及图20所示结构的数据写入时的动作。

数据写入时，将写入指示信号WE设定为H电平。根据从外部来的列地址信号(CA)，将对于包含选择列的列块的块选择信号BS驱动到选择状态，对于非选择块，块选择信号BS维持L电平的非选择状态。

在该非选择块中，如图19所示，对应的主字线MWL即使被驱动到选择状态，子字线驱动器SD的输出信号仍然是L电平，子字线SWL维持接地电压电平。因此，在存储器单元中，存取晶体管维持非导通状态，位线BL、/BL(图19中未示出)的电压电平维持预充电电压电平。另外，非选择列块的存储器单元的内部节点的存储节点ND1、ND2也维持在与该存储数据相对应的电位电平，这些电压电平不发生变化。

另一方面，在选择列块中，列块选择信号BS是“1(H电平)”，子字线驱动器SD，根据对应的主字线MWL(MWL0-MWLj中的任意一个)的电位，将对应的子字线SWL驱动到选择状态。在该选择列块中，下拉控制门(GiG0-Gk中的任意一个)的输出信号成为L电平，下拉元件PD成为非导通状态。因此。选择子字线SWL，在达到电源电压VDD电平之前，通过包含在子字线驱动器SD中的充电用的P沟道MOS晶体管PQ15进行充电。因此，数据写入时，能够充分确保写入容限，根据位线BL以及/BL上出现的写入电位高速地设定存储器单元内部的存储节点ND1以及ND2的电压电平，并能够实现高速的数据写入。

非选择存储器单元的对应的子字线的电压电平是非选择状态，即使写入容限增大，在存储器单元中也能够防止读出恶化，实现稳定的数据写入。通过尽可能地减少在一个子字线上连接的存储器单元的数目，对于在一个子字线上连接的存储器单元并行地进行数据存取(写入/读出)，从而能够防止在写入时非选择存储器单元的静态噪声容限发生恶化。能够进行稳定的数据写入以及读出。

在数据读出时，写入指示信号WE是L电平，下拉控制门G0-GIi的输出信号列块选择信号，均为H电平。因此，下拉元件PD(PD00-PDjk)均处于导通状态，和第二以及第三实施形态同样，将选择子字线的电压电平设定为与MOS晶体管PQ15以及NQ25的导通电阻的比相对应的电压电平。亦即，对应于存储器单元驱动晶体管的阈值电压特性来调整选择子字线的电压电平。在存储器单元驱动晶体管的阈值电压较高的情况下，子字线的电压电平和下拉元件的导通电阻升高。在该状态下，由于充分确保了静态噪声容限SNM，故子字线的电压电平升高。另一方面，在存储器单元驱动晶体管的阈值电压较低的情况下，其漏极电流Ids的驱动力变大，静态噪声容限SNM降低。在这种情况下，降低选择子字线的电压电平(下拉元件导通电阻变小)，改善静态噪声容限(通过调整存取晶体管的驱动电流量)。

此外，作为下拉控制门，可以使用在第二实施形态中使用的下拉元件。

如上所述，根据本发明的第四实施形态，将存储器单元阵列分割为多个列块，在选择列块中进行数据的写入/读出，在非选择列块中维持子字线为非活性状态(非选择状态)，可以防止由于非选择列的存储器单元的静态噪声容限的恶化引起数据破坏。由此，即使在列数较多的情况下，对于存储器单元的阈值电压的离散，也能够稳定地进行有容限的读出以及写入。

[第五实施形态]

图22是表示根据本发明第五实施形态的半导体存储装置的重要部分结构的图。在图22中，表示与一个字线WL相关联部分的结构。字线WL通过字线驱动器WDV被驱动到选择/非选择状态。该字线驱动器WDV，在其驱动级内，包含构成CMOS反相器的P沟道MOS晶体管PQ15以及N沟道MOS晶体管NQ15。

在字线WL上，共同连接存储器单元MC、和虚设单元DMC。存储器单元MC包含：构成触发器的P沟道MOS晶体管PQ1、PQ2以及N沟道MOS晶体管NQ1以及NQ2、以及根据字线WL的电位将存储节点ND1以及ND2与位线BL以及/BL相耦合的存取晶体管NQ3以及NQ4。

虚设单元DMC包含：分别与存储器单元MC的P沟道MOS晶体管PQ1以及PQ2分别对应的P沟道MOS晶体管PT1以及PT2、与存储器单元MC的N沟道MOS晶体管NQ1以及NQ2对应的N沟道MOS晶体管NT1以及NT2、与存储器单元MC的存取晶体管NQ3以及NQ4分别对应的N沟道MOS晶体管DT1以及DT2。

存储器单元MC以及虚设单元DMC，布线连接不同，但是其内部的晶体管的布局相同。亦即，在虚设单元DMC中，MOS晶体管PT1、PT2、NT1以及NT2具有和存储器单元MC的MOS晶体管PQ1、PQ2、NQ1以及NQ2相同的布局，另外以相同的方式连接。

亦即，在虚设单元DMC中，与存储器单元MC的存取晶体管NQ3以及NQ4对应的N沟道MOS晶体管DT1以及DT2，其栅极以及第一节点(漏极节点)分别与字线WL耦合，第二节点(源极节点)与接地节点耦合。因此，在虚设单元DMC中，N沟道MOS晶体管DT1以及DT2，从与存储器单元MC的存储节点ND1以及ND2对应的节点DN1以及DN2分离。虚设单元DMC的MOS晶体管DT1以及DT2的晶体管的布局，与存储器单元MC的存取晶体管NQ3以及NQ4的布局相同，仅布线的连接方式不同。因此，该虚设单元DMC的MOS晶体管DT1以及DT2的电气特性与存储器单元MC的存取晶体管NQ3以及NQ4的电气特性大体相同。

在该图22所示的结构中，虚设单元DMC的MOS晶体管DT1以及DT2作为下拉元件作用。虚设单元DMC的MOS晶体管DT1以及DT2与存储器单元MC的驱动晶体管NQ1以及NQ2接近配置，制造参数的离散，在存储器单元以及虚设单元两者中同样产生，可以将存储器单元MC的驱动晶体管NQ1以及NQ2的电气特性(阈值电压特性)的离散和虚设单元的下拉用的MOS晶体管DT1以及DT2的电气特性(阈值电压特性)的离散设定为相同，能够在虚设单元DMC的下拉晶体管DT1以及DT2的阈值电压中反映存储器单元的晶体管参数的变动，相应地，能够将选择字线的电压电平设定为根据存储器单元的阈值电压的变动进行校正的电压电平。

设该字线驱动器WDV中的P沟道MOS晶体管PQ15的导通电阻Rp和虚设单元DMC的N沟道MOS晶体管DT1以及DT2的合成导通电阻Rn的比譬如为1∶23。在这种情况下，如果电源电压VDD是1.2V，则字线WL的选择状态时的电压VWL可用下式表示。

1.2·23/24＝1.15V

因此，能够在选择字线WL中产生约50mV的电压降。对应于MOS晶体管PQ15以及MOS晶体管DT1以及DT2的电流驱动力将沟道宽度W设定为适当的值，从而能够设定这些导通电阻Rp以及合成导通电阻Rn以便实现希望的分压比。例如，如果MOS晶体管PQ15的导通电阻Rp是1.1KΩ，则N沟道MOS晶体管DT1以及DT2的合成导通电阻Rn为25KΩ。在这种电阻值的情况下，通过字线WL从字线驱动器WDV的电源节点经由下拉用的MOS晶体管DT1以及DT2流向接地节点的贯通电流量为1.2/(26.1×10^3)，约44μA。该贯通电流在选择行的字线中仅在字线选择期间流过，能够充分抑制消费电流的增大。

图23是概要地表示作为该图22所示的下拉元件使用虚设单元DMC的晶体管DT1以及DT2的情况下字线WL的电位的图。在存储器单元MC的驱动MOS晶体管NQ1以及NQ2的阈值电压Vth较高的情况下，相应地在虚设单元DMC中，MOS晶体管DT1以及DT2的阈值电压也上升，导通电阻(电导)上升，它们的漏极电流Ids下降。在存储器单元MC中，静态噪声容限SNM升高，写入特性恶化。在这种情况下，在虚设单元DMC中，MOS晶体管DT1以及DT2的导通电阻增大，选择字线WL的电压电平升高，确保存储器单元MC的写入容限。

在存储器单元MC的驱动用N沟道MOS晶体管NQ1以及NQ2的阈值电压Vth降低的情况下，存储器单元的写入特性升高，而静态噪声容限SNM降低。在虚设单元DMC中，MOS晶体管DT1以及DT2的阈值电压也降低，相应地其漏极电流上升，导通电阻降低。在这种情况下，选择字线WL的电压电平对应于该MOS晶体管DT1以及DT2的导通电阻而降低，抑制存储器单元MC的静态噪声容限SNM的恶化。

因此，通过作为下拉元件使用该虚设单元DMC的相当于存取晶体管的晶体管DT1以及DT2，能够根据存储器单元MC的驱动晶体管的阈值电压的变动与该阈值电压的变动相联动地自动调整选择字线WL的电压电平，并能够稳定地进行数据的写入/读出。

在该虚设单元DMC中，将与存储器单元MC的存取晶体管对应的晶体管作为下拉晶体管使用。因此，当存储器单元的存取晶体管的阈值电压变动的影响比驱动晶体管的阈值电压变动的影响大时，能够与该存取晶体管的阈值电压的变动联动地调整选择字线电压，确保读出容限以及写入容限。

此外，虚设单元DMC和存储器单元MC具有相同的布局，下拉晶体管和存储器单元的对应的存取晶体管以相同尺寸(栅极宽度和栅极长度的比)进行布局。因此，对应于该字线WL的电压降低量，该虚设单元的尺寸，也可以和第二实施形态相同以0.8到2倍的尺寸比进行对应。

另外，每一存储器单元行配置一个虚设单元DMC和两个下拉晶体管。但该虚设单元的数目，可以对应于字线的电压降量进行适当选择。

[第一变更例]

图24是表示本发明第五实施形态的变更例的虚设单元DMC结构的图。图24所示的虚设单元DMC，结构要素与图22所示的存储器单元MC相同。在存储器单元MC以及虚设单元DMC中，晶体管的布局相同，布线连接不同。亦即，与存储器单元MC的存取晶体管NQ3以及NQ4对应的N沟道MOS晶体管DT3以及DT4，各自的第一节点分别连接到字线WL，而且各自的栅极连接到字线WL。这些N沟道MOS晶体管DT3以及DT4的第二节点分别连接到内部节点DN1以及DN2而且连接到接地节点。

MOS晶体管PT1、PT2、NT1以及NT2分别与构成图22所示的存储器单元MC的触发器的MOS晶体管PQ1、PQ2、NQ1以及NQ2对应。

在该图24所示的虚设单元DMC中，其内部节点DN1以及DN2分别与MOS晶体管DT3以及DT4的第二节点耦合。另一方面，MOS晶体管PT1以及PT2的高侧电源节点维持在浮动状态。

在该图24所示的虚设单元DMC的结构中，MOS晶体管DT3以及DT4也作为下拉元件起作用。节点DN1以及DN2是接地电压电平，相当于MOS晶体管PT1以及PT2的高侧电源节点的源极节点，通过MOS晶体管PT1以及PT2被固定在电压Vthp的电平(假定MOS晶体管PT1以及PT2的阈值电压的绝对值为Vthp)。

在该图24所示的虚设单元DMC的连接结构中，存储器单元MC的驱动晶体管NQ1以及NQ2的阈值电压离散的影响，也同样出现在配置于其附近的接入用N沟道MOS晶体管NQ3以及NQ4中。相应地，在虚设单元DMC中，下拉用的MOS晶体管DT3以及DT4也示出和存储器单元MC的驱动晶体管NQ1以及NQ2的阈值电压的离散相同的离散，能够将字线WL的电压电平设定为与存储器单元MC的阈值电压的离散相对应的电压电平。

另外，将与存取晶体管对应的晶体管作为下拉晶体管使用，能够反映存储器单元存取晶体管的阈值电压的变动来调整选择字线电压。另外，在存储器单元存取晶体管以及驱动晶体管采用尺寸(栅极宽度和栅极长度的比)相同结构的情况下，可以通过虚设单元的下拉晶体管将选择字线电压设定为反映存取晶体管以及驱动晶体管两者的阈值电压变动的电压电平。

图25是概要地表示图24所示的虚设单元DMC的平面布局的图。在图25中，一并表示存储器单元MC的平面布局。

在图25中，作为晶体管元件形成区域，虚设单元DMC包含：在N阱内形成的P型的活性区域AR2以及AR3、和在该N阱两侧的P阱区域内分别形成的活性区域AR1以及AR4。活性区域AR1-AR4分别形成在Y方向具有长边的矩形形状。

在活性区域AR1的两端部中的每一端部，形成触点CT1以及触点/通路VC1，在活性区域AR1的中心区域形成触点CT2。

以横切活性区域AR1以及AR2的方式在X方向延伸并形成第一多晶硅布线PS，另外，接近触点/通路VC1，以横切活性区域AR1的方式形成第一多晶硅布线PS1。另外，以横切活性区域AR3以及AR4的方式形成沿X方向在存储器单元区域内延伸的第一多晶硅布线PS3，另外，接近通路/触点VC2，在X方向延伸并以横切活性区域AR4的方式形成第一多晶硅布线PS4。第一多晶硅布线PS2通过公用触点SC2耦合到活性区域AR3，活性区域AR2另外通过公用触点SC1与多晶硅布线PS3耦合。这些公用触点SC1以及SC2形成连接活性区域的触点单元、以及分别连续延伸到多晶硅布线PS2以及PS3的布线单元，通过一层布线而具有触点以及布线的功能。

在活性区域AR1中，触点CT1以及CT2通过第一金属布线MM1相互连接。第一金属布线MM1是比多晶硅布线PS2更靠上层的布线。触点CT1耦合到供给接地电压VSS的接地线。

以横切该虚设单元DMC的方式配置沿X方向延伸并构成字线WL的第三金属布线MM3。构成字线WL的第三金属布线MM3，通过通路VA1耦合到多晶硅布线PS1，而且通过通路/触点VC1耦合到活性区域AR1。另外，该第三金属布线MM3，通过通路VA2耦合到第一多晶硅布线PS4，而且通过通路/触点VC2耦合到活性区域AR4。

在活性区域AR4中，触点CT5以及CT6，通过第一金属布线MM2相互连接，触点CT6耦合到接地节点。

在活性区域AR1以及AR4中，存储器单元驱动晶体管的对应的晶体管的源极以及漏极共同与接地节点耦合，与存储器单元的存取晶体管对应的晶体管(DT3，DT4)的栅极以及漏极连接到字线，其源极另外与接地节点相耦合。

作为字线WL3使用了第三金属布线MM3，是因为在存储器单元内部传输电源电压VDD的布线使用第二金属布线进行配置的缘故。

活性区域AR2以及AR3的触点CT3以及CT4并不分别与传输电源电压VDD的电源线相耦合，而成为浮动状态。

在存储器单元MC中，也和该虚设单元DMC一样，在N阱区域内活性区域AR12以及AR13形成Y方向较长的矩形形状，另外，在其两侧的P阱区域内，形成Y方向较长的矩形形状的活性区域AR11以及AR14。以横切该活性区域AR11的方式形成多晶硅布线PS11，该多晶硅布线PS11通过通路VA11与形成字线WL的第三金属布线MM3相耦合。

在活性区域AR11的中央部，触点CT18与第一金属布线MM11耦合，该第一金属布线MM11通过公用触点CS11与活性区域AR12耦合。触点CT18电连接第一金属布线MM11和活性区域AR11，由此形成晶体管到存储器单元内的存储节点的连接。该公用触点CS11连接到以横切活性区域AR13以及AR14的方式在X方向延伸到存储器单元MC区域内的多晶硅布线PS13。

在活性区域AR12内，在面对公用触点CS11的端部形成对电源节点的触点CT13，在活性区域AR13内，在与触点CT13镜像对称的位置上形成接受电源电压的触点CT14。在活性区域AR13内，另外在面对触点CT14的端部区域内形成公用触点CS12。在以横切活性区域AR12以及通路11的方式在X方向上延伸的多晶硅布线PS12上连接公用触点CS12。

该公用触点CS12连接到形成在活性区域AR14的中央区域内的触点CT19。触点CT19电气连接到活性区域AR14的区域，通过第一金属布线MM12，配置存储器单元内的另一存储节点的晶体管连接。

活性区域AR14上侧的触点CT15与位线/BL耦合，另外，在与触点CT15相对的位置上形成的触点CT16与传输接地电压VSS的接地线相耦合。

对于活性区域AR14，形成以横切该活性区域AR14的方式在X方向延伸的多晶硅布线PS14，该多晶硅布线PS14通过通路Va12与构成字线的第三金属布线MM3连接。

在该图25所示的布局中，在虚设单元DMC中，MOS晶体管DT1在活性区域AR1内形成，其栅极通过多晶硅布线PS1形成，其杂质区域连接到WL(第三金属布线MM3)，源极通过触点CT2以及CT1与接受接地电压VSS的节点相耦合。

MOS晶体管DT4在活性区域AR4内形成，其栅极施加到多晶硅布线PS4，其一个导通节点通过通路/触点VC2电气连接到形成字线WL的第三金属布线。另外，该MOS晶体管DT4的源极节点通过触点CT5以及CT6与接地节点相耦合。

在存储器单元MC的形成区域中，在活性区域AR11内，形成存取晶体管NQ3以及驱动晶体管NQ1，在活性区域AR14内形成存取晶体管NQ4以及驱动晶体管NQ2。公用触点SC11以及SC12，分别与存储节点ND1以及ND2对应。

因此，如该图25所示，虚设单元DMC以及存储器单元MC具有同样的布局，而且沿X方向直线对准配置。第一金属布线MM1以及MM2在虚设单元DMC内，在活性区域内沿Y方向延伸并相互连接触点CT1以及CT2而且相互连接触点CT5以及CT6。另一方面，在虚设存储器单元MC内该第一金属布线MM11以及MM1与公用触点SC11和活性区域AR11的触点CT18相耦合，并相互连接公用触点SC12、和活性区域AR14的触点CT19。

第一金属布线MM1、MM2、MM11以及MM12仅延伸方向不同，在同一制造工序中，这些第一金属布线MM1、MM2和存储器单元MC的第一金属布线MM11以及MM12在同一工序中形成。

仅在虚设单元DMC中，进而，形成字线WL的第三金属布线MM3连接到与在存储器单元MC的位线BL以及/BL上连接的触点相对应的通路/触点VC1以及VC2上。因此，虚设单元DMC以及存储器单元MC能够以相同的布局并在同一制造工序内形成，另外，该存储器单元MC和虚设单元DMC的晶体管的配置方向相同，通过重复配置相同的单元图形，从而使用虚设单元DMC的存取晶体管DT3以及DT4，可以将具有和存储器单元晶体管电气特性相同的晶体管作为选择字线电压下拉元件进行配置。

另外，虚设单元DMC和存储器单元MC布局相同，能够采用和存储器单元MC相同的布线工序，在虚设单元内，将字线电压下拉晶体管连接并布线到字线上。

此外，在虚设单元DMC中，构成反相器的P以及N沟道MOS晶体管的栅极相互连接，而漏极节点分离。通过用第一金属布线相互连接触点CT2和公用触点SC1，而且用第一金属布线相互连接触点CT5和公用触点SC2，从而可以在与存储节点对应的节点DN1以及DN2上连接P沟道MOS晶体管以及N沟道MOS晶体管的漏极节点。

[第二变更例]

图26是概要表示本发明第五实施形态的第二变更例之虚设单元DMC的布局的图。与该图26所示的虚设单元DMC对应的存储器单元MC的布局，和图25所示的存储器单元MC的布局相同，构成字线WL的第三金属布线MM3，公共地配设于沿行方向上直线对准配置的存储器单元MC上。因此，在图26中未示出存储器单元的布局。虚设单元DMC和存储器单元直线对准配置。

在该图26所示的虚设单元DMC中，活性区域AR1-AR4的配置，亦即晶体管的配置，和图25所示的活性区域AR1-AR4的配置以及晶体管的配置相同。该图26所示的虚设单元DMC的布线布局和图25所示的虚设单元DMC的布线布局的配置布线在以下方面有所不同。

亦即，在活性区域AR1中，在多晶硅布线PS1以及PS2之间配置的触点/通路VC21与不是活性区域AR1的构成字线WL的第三金属布线MM3耦合。该第三金属布线MM3通过通路VA1与多晶硅布线PS1耦合。不是耦合字线，而是供给接地电压VSS的节点耦合到活性区域AR1的位线触点CT21上。

另一方面，该活性区域AR1的另一端的触点CT1维持在浮动状态。该触点/通路VC21仅耦合在构成字线的第三金属布线MM3，公用触点SC1和触点/通路VC21被分离。

在另一个P阱内的活性区域AR4中，在多晶硅布线PS4以及PS3之间的区域内配置的触点/通路VC22也与第三金属布线MM3相耦合，活性区域AR4中央的杂质区域通过触点/通路VC22连接到字线WL。该第三金属布线MM3另外通过通路VA2耦合到多晶硅布线PS4。触点CT5和第三金属布线MM3分离，并且不是与字线而是与供给接地电压VSS的节点相耦合。另外，在该活性区域AR4中，配置在另一端的触点CT6，从接地电压供给节点分离，并维持在浮动状态。

在活性区域AR2以及AR3上形成的公用触点SC1以及SC2分别与多晶硅布线PS3以及PS2耦合。通过多晶硅布线PS2上层的第一金属布线MM31，电源触点CT3与公用触点SC1电气连接，另外，公用触点SC2通过第一金属布线MM32与电源触点CT4电气耦合。

该图26所示的虚设单元DMC的其他配置，和图25所示的配置相同，给对应的部分赋予相同的参照号码，省略其详细说明。

图27是表示图26所示的虚设单元DMC的电气等效电路的图。在图26以及图27中，在活性区域AR1中，形成N沟道MOS晶体管DT5以及NT3。触点/通路VC21与MOS晶体管DT5以及NT3的连接节点(共同杂质区域)对应，与字线WL电气耦合。MOS晶体管DT5的栅极，(通过通路VA1)与字线WL相耦合。该MOS晶体管DT5的另一个导通节点通过触点CT21接受接地电压VSS。

在该活性区域AR2中形成P沟道MOS晶体管PT3，在活性区域AR3中形成P沟道MOS晶体管PT4。MOS晶体管PT3以及NT3的栅极通过多晶硅布线PS2形成，与公用触点SC2耦合。MOS晶体管PT4以及NT4的栅极通过多晶硅布线PS1形成，与公用触点SC1耦合。因此，MOS晶体管PT3以及NT3的漏极节点被分离，同样，MOS晶体管PT4以及NT4的漏极节点被分离。MOS晶体管PT3以及PT4的源极节点通过触点CT3以及CT4接受电源电压VDD。

在活性区域AR4中形成N沟道MOS晶体管NT4以及DT6。MOS晶体管NT4以及DT6的连接节点通过触点/通路VC22连接到字线WL，另外，MOS晶体管DT6的栅极连接到字线WL。MOS晶体管DT6的源极节点通过触点CT6接受接地电压VSS。MOS晶体管NT4的源极节点通过触点CT5维持在浮动状态。

在该图27所示的虚设单元DMC中，也通过具有与配置在存储器单元的存取晶体管附近的驱动晶体管相同的晶体管布局的MOS晶体管DT5以及DT6，能够下拉字线WL的电压电平。MOS晶体管NT3以及NT4的栅极维持在电源电压VDD电平，为经常导通状态，而源极节点是浮动状态，所以对MOS晶体管DT5以及DT6的放电动作不产生影响。

MOS晶体管PT3以及PT4的栅极、源极以及漏极节点连接到电源节点，且通常维持在非导通状态。在虚设单元DMC内不存在浮动状态的节点(晶体管NT3以及NT4的源极节点维持在字线电位)。

此外，在虚设单元DMC中，代替电源电压VDD也可以供给接地电压VSS。在这种情况下，MOS晶体管NT3以及NT4能够维持在经常导通状态，能够减低字线的寄生电容，并能够降低驱动到字线的选择状态的驱动速度所造成的影响。

即使将该图27所示的虚设单元DMC晶体管作为字线下拉元件使用，虚设单元DMC以及存储器单元MC的N沟道MOS晶体管的制造工序时的参数变动亦相同，可以使用MOS晶体管DT5以及DT6将字线WL设定为反映了存储器单元的驱动用N沟道MOS晶体管(NQ1，NQ2)的阈值电压变动的电压电平。

此外，在这些第一到第三变更例中，存储器单元的晶体管(存取晶体管以及驱动晶体管在同一矩形区域内形成，栅极宽度相同)和虚设单元的下拉晶体管的尺寸比，和第二实施形态相同，可以设定为0.5到5倍的尺寸比，优选为0.8到2倍。

如上所述，根据本发明的第五实施形态，作为字线的下拉元件，使用对应于存取晶体管的虚设单元的晶体管，在和存储器单元直线对准并以相同的晶体管布局配置的虚设单元中，能够反映存储器单元的阈值电压变动，能够正确地将选择字线设定为反映了存储器单元的N沟道MOD晶体管的阈值电压离散的电压电平，并能够以高精度自动地修正选择字线电压，进行存储器单元的数据的读出以及写入。

[第六实施形态]

图28是概要地表示根据本发明第六实施形态的半导体存储装置的重要部分结构的图。在图28中，将字线分割为分别包含字线WL0-WLk的多个字线组WG0-WGi。在字线WL0-WLk上分别连接存储器单元MC，但是在图28中示出：相对于各字线连接一个存储器单元。另外，在图28中，对应于存储器单元列来配置位线BL、/BL，图28中为简化画面而未示出。

在各字线组WG0-WGi中，对应于各字线WL0-WLk设置字线解码/驱动器WDK0-WDKk。在各字线组WG0-WGi中，字线解码/驱动器WDK0-WDKk分别解码行地址预解码信号XH、XM以及XL，根据其解码结果，在选择对应的字线时，将对应的字线驱动为选择状态。预解码信号XH、XM以及XL，对各字线解码/驱动器提供不同的组合，并从全体字线中指定一个字线。

字线解码/驱动器WDK0，包含解码预解码信号XH、XM以及XL的NAND门NG0、和根据NAND门NG0的输出信号将对应的字线驱动到选择状态的反相器电路IVG0。该反相器电路IVG0包含P沟道MOS晶体管PQ30、N沟道MOS晶体管NQ30。其他的字线解码/驱动器WDK，因为具有和字线解码/驱动器WDK0相同的结构(所提供的预解码信号XH、XM以及XL的组合不同)，故未示出这些字线解码/驱动器的内部结构。

在各字线组WG0-WGi中，字线解码/驱动器WDK0-WDKk共同通过驱动器电源线DPL(DPL0-DPLi)接受动作电源电压。驱动器电源线DPL0-DPLi分别通过驱动器电源线预充电电路DPG0-DPGi，预充电到电源电压VDD电平。驱动器电源线预充电电路DPG0，包含解码预解码信号XH以及XM的NAND门NG1、反转NAND门NG1的输出信号的反相器电路IVG1、在反相器电路IVG1的输出信号为L电平时向对应的驱动器电源线DPL0-DPLk传输电源电压VDD的P沟道MOS晶体管PQ32。驱动器电源线预充电电路DPG0-DPGi，因为具有相同的结构，所以仅对电源线预充电电路DPG0赋予其结构要素的参照符号。

通过预解码信号XH以及XM的组合，指定字线组WG0-WGi中的一个字线组。因此，在选择字线组中，驱动器电源线预充电电路DPG(DPG0-DPGi中的任意一个)成为非活性状态(非导通状态)，停止给对应的驱动器电源线DPL(DPL0-DPLi的任何一个)的电源电压VDD电平的预充电。

在进行连续存取的情况下或者长期使字线维持在选择状态的长周期时，为了防止驱动器电源线DPL0-DPLk的电压电平过低而设置驱动器电源线预充电电路DPG0-DPGi。

对于驱动器电源线DPL0-DPLi，设置电平移动器LSF0-LSF1。电平移动器LSF0-LSF1分别将对应的驱动器电源线DPL0-DPLi的下限电压电平固定在电压VDD-Vthp电平。

图29是表示电平移动器LSF0-LSF1的一例结构的图。电平移动器LSF0-LSF1，因为具有相同的结构，所以在图29中用符号LSF代表性地表示这些电平移动器LSF0-LSF1。

电平移动器LSF，包含在电源节点和节点ND5之间分别连接而且其栅极连接到ND5的P沟道MOS晶体管DPQ1以及DPQ2、互相串联的N沟道MOS晶体管DNQ3以及DNQ1、以及互相串联的N沟道MOS晶体管DNQ4以及DNQ2。节点ND7以及ND9维持在浮动状态，MOS晶体管DNQ1以及DNQ2的栅极共同连接到节点ND5。

MOS晶体管DPQ1以及DPQ2的阈值电压的绝对值为Vthp，节点ND5的电压电平，通过这些二极管连接的MOS晶体管DPQ1以及DPQ2维持在VDD-Vthp的电压电平，MOS晶体管DNQ1以及DNQ2导通。MOS晶体管DNQ3以及DNQ1的连接节点从节点ND5分离，另外，MOS晶体管DNQ2以及DNQ4的连接节点也从节点ND5分离。浮动状态的节点ND7以及ND9因此通过MOS晶体管DNQ1以及DNQ2维持在接地电压电平。

该电平移动器LSF，具有和存储器单元MC的结构要素相同的晶体管布局，其布线的连接方式不同。MOS晶体管DPQ1以及DPQ2示出和存储器单元的负载晶体管的阈值电压变动相同的变动。因此，驱动器电源线DPL的电压VDD-Vthp维持在反映在存储器单元MC中包含的负载P沟道MOS晶体管的阈值电压变动的电压电平。

图30是表示该图28以及图29所示的半导体存储装置的动作的信号波形图。下面参照图30，说明图28以及图29所示的半导体存储装置的动作。

在图30中，该半导体存储装置与时钟信号CLK同步动作，表示与时钟信号CLK同步地供给从外部来的地址信号的动作形态。时钟信号CLK可以是规定半导体存储装置外部的处理器的动作周期的时钟信号(处理器与时钟信号同步地向半导体存储装置供给地址信号)，也可以从外部处理器和时钟信号CLK一起将地址信号供给到半导体存储装置。

在时钟信号CLK上升时，确定从外部来的行地址信号，通过未图示的预解码器，确定预解码信号XH、XM以及XL的状态。现在，假定选择了字线组WG0。在这种情况下，根据预解码信号XH以及XM的组合，NAND门NG1的输出信号成为L电平，相应地，反相器IVG1的输出信号成为H电平，MOS晶体管PQ32成为非导通状态。相应地，结束对于驱动器电源线DPL0的电源电压VDD的预充电。在驱动器电源线DPL0是电源电压VDD电平的场合，图29所示的MOS晶体管DPQ1以及DPQ2是非导通状态，因此，驱动器电源线DPL在电源电压VDD下处于浮动状态。

在字线解码/驱动器WDK0-WDKk中，进行解码操作，根据预解码信号XH、XM以及XL，在对应选择字线配置的字线解码/驱动器中，NAND门NG0的输出信号成为L电平，相应地，反相器IVG0的输出信号成为H电平。现在，假定选择了字线WL0，则字线WL0通过字线解码/驱动器WDK0的MOS晶体管PQ30进行充电。该字线WL(WL0)的充电电流从驱动器电源线DPL(DPL0)供给，相应地，该驱动器电源线DPL0的电压电平降低。该驱动器电源线DPL0的电压电平如果降低，则在电平移动器LSF0-LSF1中箝位功能工作，通过MOS晶体管DPQ1以及DPQ2，将驱动器电源线DPL0的电压电平维持在VDD-Vthp电平。

当包含在存储器单元MC中的负载晶体管的阈值电压的绝对值Vthp升高、其驱动电流量变小时，将改善写入容限，而静态噪声容限SNM恶化。在这种情况下，驱动器电源线DPL的电压箝位电平是比电源电压VDD低的电压电平(Vthp大)，选择字线WL0的电压电平成为降低量较大的低电压电平，改善存储器单元的静态噪声容限。

另一方面，在存储器单元MC的负载MOS晶体管的阈值电压的绝对值Vthp较低的情况下，其驱动电流量增大，静态噪声容限SNM被改善，而写入容限恶化(数据的写入容限降低)。在这种情况下，驱动器电源线DPL的箝位电平为电压VDD-Vthp，所以降低量小，选择字线WL0的电压电平成为接近电源电压VDD的电压电平，改善写入容限。

因此，选择字线的电压电平，能够随着存储器单元的负载MOS晶体管的阈值电压Vthp的变动而自动调整，并能够稳定而且正确地进行数据的写入以及读出。

特别地，作为电平移动器，使用具有和存储器单元相同的晶体管布局的晶体管，能够与存储器单元的负载MOS晶体管的阈值电压变动相联动地正确地进行字线电压电平的调整。

此外，分别包含在该字线组WG0-WGi中的字线WL0-WLk的数目，可以根据预解码信号的位线而适当决定。

另外，与一个驱动器电源线耦合的电平移动器LSF的数目，只要能供给一个字线的驱动时的电流即可，根据电平移动器的晶体管的尺寸，将该数目设定为适当的值。

[第一变更例]

图31是表示本发明第六实施形态的半导体装置的阵列单元之变更例的结构的图。在图31中，字线形成为主字线和子字线的分层结构。主字线分割为分别包含多个主字线的主字线组MWG。在图31中，示意性地示出包含主字线MWL0-MWLi的主字线组MWG0、和包含主字线MWLi+1-MWLj的主字线组MG1。

与主字线MWL0-MWLi以及MWLi+1-MWLj分别对应，设置主字线驱动器/解码器MWDV0-MWDVi、MWDVi+1-MWDVj。通过这些主字线驱动器/解码器MWDV0-MWDVj…，将一个主字线驱动到选择状态。

存储器单元阵列被分割为列块CBK0-CBKk。与主字线MWL0-MWLj分别对应，在各列块中设置子字线SWL。在图31中，与主字线MWL0对应地设置子字线SWL00-SWL0k，与主字线MWLi对应地设置子字线SWLi0-SWLik。与主字线MWLi+1对应地设置子字线SWL(i+1)0-SWL(i+1)k，与主字线MWLj对应地设置子字线SWLj0-SWLjk。在这些子字线SWL00-SWLjk上连接对应列块的1行的存储器单元MC。

在这些子字线SWL00-SWLjk上分别设置子字线驱动器SDV00-SDVjk。这些子字线驱动器SDV00-SDVjk，响应列块选择信号BS(BS0-BSk)和对应的主字线MWL(MWL0-MWLj中的任意一个)上的信号电位，将对应的子字线驱动到选择状态。

亦即，子字线在通过块选择信号BS0-BSk指定的各列块中，对应于存储器单元行进行配置，在选择列块中，将与选择主字线对应的子字线驱动到选择状态。

在主字线组MWG0-MWG1中，按每一列块CBK0-CBKk设置驱动器电源线预充电电路SDPG。在图31中，在主字线组MWG0中，与列块CBK0-CBKk分别对应地设置驱动器电源线预充电电路SDPG00-SDPG0k，在主字线组MWD1中，设置驱动器电源线预充电电路SDPG10-SDPG1k。这些驱动器电源线预充电电路SDPG00-SDPG1k，通过子字线驱动器电源线SDPL00-SDPL1k分别向对应的主字线组的列块的子字线驱动器供给动作电源电压。

这些子字线驱动器电源线SDPL00-SDPL1k分别连接了电平移动元件LSF0-LSF1。

对驱动器电源线预充电电路SDPG10-SDPG1k的结构来说，除进一步与预解码信号XH以及XM一起供给列块选择信号BS(BS0-BSk)这点外，其他均与图28所示的驱动器电源线预充电电路DPG0-DPGk的结构相同。另外，主字线驱动器/解码器MWDV0-MWDVj也和图28所示的驱动解码器/驱动器WDK-WDKk的结构相同。根据预解码信号XH、XM以及XL，主字线驱动器/解码器MWDV0-MWDVj将对应的主字线MWL0-MWLj驱动到选择状态。

另外，电平移动元件LSF0-LSF1，其结构也和图26所示的结构相同，具有和存储器单元MC相同的晶体管的布局，二极管连接对应于负载晶体管的P沟道MOS晶体管，并与对应的驱动器电源线SDPL00-SDPL1k耦合。

在该图31所示的分层字线结构的情况下，仅在包含选择列的存储器单元的列块中将对应的子字线驱动到选择状态，通过对应的字线驱动器电源线预充电电路以及电平移动器LSF0-LSF1，将其电压电平下移到VDD-Vthp电平。在非选择列块中，子字线全部处于非选择状态，另外，对应的驱动器电源线预充电电路DPG分别将对应的驱动器电源线SDPL维持在电源电压VDD电平。因此，在写入时，能够充分确保非选择存储器单元的读出容限，不会产生非选择存储器单元的数据破坏，能够高速地进行数据的写入。

另外，能够减少对应的字线是选择状态而且位线是非选择状态的半选择状态的存储器单元的数目，并能够减少在数据写入时由于半选择状态的存储器单元的读出容限恶化而引起的数据破坏发生的可能性。

在图31所示的分层字线的结构中，在各列块中，主字线和子字线一一对应。但是，也可以使用在各列块中多个子字线与一个主字线对应、子字线驱动器根据预解码信号(XL)和主字线上的信号将对应的子字线驱动到选择状态的结构。

[第二变更例]

图32是概要表示本发明第六实施形态的第二变更例的存储器阵列单元结构的图。在图32中，存储器单元阵列1包含存储器单元MC排列成矩阵状的正规存储器阵列50、调整字线WL的选择电压电平的字线电压调整单元52。字线电压调整单元52包含对应于各存储器单元行(字线)而配置的字线电压调整电路58。在字线WL上，连接各对应行的存储器单元。

字线电压调整电路58和存储器单元MC直线对准配置，其结构在后面将详细说明，具有和存储器单元MC相同的晶体管配置，通过变更其内部的布线连接，从而实现调整字线的电压电平的功能。

对应于各字线WL，设置根据来自行解码器54的字线选择信号将对应的字线驱动到选择状态的字线驱动器56。该字线WL，按照规定数目(例如从16到64字线(WL))分组，对应于各字线组WG，配置驱动器电源线DPLC。该驱动器电源线DPLC，按每一字线组WG共同耦合到配置于字线电压调整单元上的箝位电源线DPLA以及DPLB。箝位电源线DPLA以及DPLB和驱动器电源线DPLC按每一字线组WG形成环路状，向对应的字线组的字线驱动器56供给动作电源电压。箝位电源线DPLA以及DPLB，作为一例，采用和位线BL以及/BL同层的布线形成，使用具有和存储器单元MC相同结构(晶体管配置)的字线电压调整电路58将驱动器电源线DPLC的电压电平箝位在电压VDD-Vthp电平。

在字线组WG之间，设置阱电位供电单元TAP，向配置各存储器单元MC以及字线电压调整电路58的阱区域供给阱偏置电压。阱电位供电单元TAP，向形成存储器单元MC的P沟道MOS晶体管(负载晶体管)的N阱以及形成N沟道MOS晶体管(存取晶体管以及驱动晶体管)的P阱区域分别供给规定的电压电平的阱电压。

图33是表示图32所示字线电压调整电路58的结构的图。在图33中，字线电压调整电路58包含：在电源节点和箝位电源线DPLA之间连接而且其栅极与箝位电源线DPLA以及DPLB耦合的P沟道MOS晶体管PQ30、在电源节点和箝位电源线DPLB之间连接而且其栅极与箝位电源线DPLA以及DPLB耦合的P沟道MOS晶体管PQ31、在节点ND30和接地节点之间连接而且其栅极与箝位电源线DPLA以及DPLB耦合的N沟道MOS晶体管NQ31、在节点ND31和接地节点之间连接而且其栅极与箝位电源线DPLA以及DPLB耦合的N沟道MOS晶体管NQ32、其第一导通节点与节点ND30耦合而且其栅极连接字线WL的N沟道MOS晶体管NQ33、以及其第一导通节点与节点ND31连接而且其栅极连接到字线WL的N沟道MOS晶体管NQ34。

MOS晶体管NQ33以及NQ34各自的第二导通节点维持在浮动状态(开路状态)。在存储器单元MC中，与MOS晶体管NQ33以及NQ34对应的晶体管的第二导通节点分别与位线BL以及/BL耦合。

存储器单元MC的电气等效电路和图2所示的存储器单元MC的结构相同。图33所示的字线电压调整电路58与存储器单元MC在行方向直线对准配置。

在该图33所示的字线电压调整电路58的结构中，MOS晶体管PQ30以及PQ31，以二极管模式动作，将箝位电源线DPLA以及DPLB的下限电压电平箝位在VDD-Vthp电平。Vthp是MOS晶体管pQ30以及PQ31的阈值电压的绝对值。

MOS晶体管NQ31以及NQ32，通过这些箝位电源线DPLA以及DPLB的电压，通常处于导通的状态，将节点ND30以及ND31维持在接地电压电平。MOS晶体管NQ33以及NQ34，对应于字线WL的电压电平选择性地成为导通状态，而与存储器单元中和位线BL以及/BL耦合的节点相当的第二导通节点处于浮动状态(开放状态)，另外，节点ND30以及ND31从箝位电源线DPLA以及DPLB分离，这些MOS晶体管NQ33以及NQ34的导通/非导通状态不影响箝位电源线DPLA以及DPLB的箝位电压电平。

MOS晶体管NQ33以及NQ34的栅极电容作为对字线WL的虚设单元的负载电容起作用。如图33所示，字线电压调整电路58的电气等效电路和存储器单元MC的晶体管的电气等效电路的晶体管的布线相同(参照图2)，内部布线的连接结构不同。

该图33所示的字线电压调整电路的结构，和图29所示的电平移动器的结构相同，仅设置箝位电源线DPLA以及DPLB两个箝位电源线这点不同。

图34是表示图32所示的字线驱动器56的结构的图。在图34中，字线驱动器56包含构成CMOS反相器的P沟道MOS晶体管PQ40以及NQ40。MOS晶体管PQ40的源极节点与驱动器电源线DPLC耦合。这些MOS晶体管PQ40以及NQ40，根据来自图32所示的行解码器的字线选择信号，选择字线WL时，驱动到驱动器电源线DPLC上的电压(箝位电源线上的箝位电压电平)。

存储器单元MC具有和图25所示的存储器单元MC相同的布线布局以及晶体管配置，字线电压调整电路58，其晶体管配置也和存储器单元MC相同。因此，存储器单元MC以及字线电压调整电路58的晶体管配置在行方向重复配置。字线电压调整电路58的二极管连接的箝位晶体管的电流供给力和存储器单元的负载晶体管相同。但是，与包含在字线组WG中的字线对应地配置字线电压调整电路，并行地调整字线驱动电源线的电压电平，在选择字线时，在对应的字线组中仅将一根字线驱动到选择状态，能够充分高速地将选择字线驱动到电压VDD-Vthp电平。

存储器单元和字线电压调整电路的晶体管配置相同，以下说明字线电压调整电路58的晶体管配置以及布线布局。存储器单元MC和字线电压调整电路58的晶体管的配置位置关系，和先前在图25中所示的存储器单元以及虚设单元的配置相同，代替虚设单元而配置字线电压调整电路58。

图35是表示该字线电压调整电路58的活性区域以及第一多晶硅布线的布局的图。在图35中，字线电压调整电路58包含：在N阱内形成的活性区域60b以及60c、在N阱两侧的P阱区域内形成的活性区域60a以及60d。活性区域60a-60d分别形成为Y方向较长的矩形形状。

在活性区域60a的Y方向的两端，分别形成位线用触点64c以及接地电压用触点64b。以沿X方向横切该活性区域60a的方式形成多晶硅布线62a。在该多晶硅布线62a上，在其一个端部，形成字线触点64a。

对于活性区域60b来说，在其两端分别形成电源用触点64d以及公用触点65a，在活性区域60c内，在其Y方向的下侧端部形成电源用触点64e，在其Y方向的上侧区域内形成公用触点65b。该公用触点65b与以横切活性区域60b以及60a的方式在X方向上延伸的多晶硅布线62b相耦合，多晶硅布线62b与活性区域60c电气耦合。

公用触点65a与以沿X方向横切活性区域60c以及60d的方式配置的多晶硅布线62c电气连接。这样，活性区域60b与多晶硅布线62c电气连接。

在活性区域60d中，在其Y方向的两端，设置位线触点64f和接地触点64g。以沿X方向横切活性区域60d的方式形成多晶硅布线62d，该多晶硅布线62d与在字线电压调整电路58的边界区域内形成的字线触点64d电气耦合。

该图35所示的字线电压调整电路58的晶体管配置以及门的配置，对于存储器单元MC也同样，该图35所示的晶体管配置，沿X方向以镜像对称的形状重复配置。因此，X方向的字线电压调整电路58以及关于存储器单元MC的Y方向的晶体管配置以及布线是相同的，不会对存储器单元阵列中的存储器单元的布局图形产生影响，即可配置字线电压调整电路58以及存储器单元MC。另外，因为以相同的晶体管配置来形成字线电压调整电路58以及存储器单元MC，所以能够将存储器单元MC的晶体管的电气特性和字线电压调整电路58的各晶体管的电气特性(在相同条件下通过制造工序制造)设定得相同。

图36是概要表示图35所示的晶体管配置布线上层的布线布局的图。在图36中，表示第一层金属布线的布局和连接在该第一层金属布线的通路。另外，在图36中，对于和图35所示的触点相同的触点赋予相同的参照号码，并省略其详细说明。

对于在字线电压调整电路58的边界区域中配置的字线触点64a，设置了Y方向较长的矩形形状的第一金属布线70a。在该第一金属布线70a上，以其一部分与字线触点64a重合的方式形成通路72b。

对于接地用触点64b，形成X方向细长的矩形形状的第一金属布线70b。在该第一金属布线70b的端部，形成用于连接接地线的通路72a。

相对于图35所示的活性区域60a的下部形成的触点64c，形成矩形形状的第一金属布线70c，并形成相对于位线的中间层。

相对于在N阱活性区域(图35的活性区域60b)内形成的电源用触点64d，形成矩形形状的第一金属布线70d，以与该电源用触点64d重合的方式，在第一金属布线70d上形成通路72d。另外，对于该N阱的活性区域下侧的电源用触点64e，形成矩形形状的第一金属布线70f，在该第一金属布线70f上层，以与触点64e重合的方式形成通路72e。与公用触点65a以及65b接触而且在X方向延伸，形成第一金属布线70e。在该第一金属布线70e的上层形成通路72c以及72f。

第一金属布线70e，通过和存储器单元(MC)中用于连接内部存储节点的第一金属布线相同的制造工序形成。在存储器单元中，代替通路72c以及72f，配置分别电气连接到图35所示的活性区域60a以及60d的触点，另外，公用触点65a以及65b电气分离(参照图25)。

如图36所示，在字线电压调整电路58中，能够使用和存储器单元的存储节点连接用的第一金属布线同层的第一金属布线70e来相互连接相当于存储器单元内部的存储节点的节点，实现二极管连接了存储器单元的负载晶体管的布线布局。

对于触点64f，形成矩形形状的第一金属布线70g，对于触点64g，形成X方向较长的矩形形状的第一金属布线70h，在第一金属布线70h中，在其端部形成通路72g。对于触点64d，形成Y方向较长的第一金属布线70i，对于该第一金属布线70i形成通路72h。在该字线电压调整电路58中实现关于中心部点对称的布线布局。

图37是表示图36所示的布线布局上层的布线布局的图。在图37中也对与图36所示的通路对应的通路赋予相同的参照号码，省略其详细说明。

在该图37所示的布线布局中，在通路72a上层设置矩形形状的第二金属布线74a，在第二金属布线74a中，以与通路72a重合的方式设置第二通路76a。

对于通路72b，设置Y方向较长的矩形形状的第二金属布线74b，在该第二金属布线74b上层，以其一部分与通路72b重合的方式设置第三通路76b。对于通路72c，设置沿Y方向延伸的第二金属布线74c。该第二金属布线74c构成箝位电源线DPLA，在存储器单元MC中相当于位线BL。

对于通路72d以及72e，连接沿Y方向延伸的第二金属布线74d。使用该第二金属布线74d传输存储器单元的电源电压VDD。

对于通路72f也设置沿Y方向延伸的第二金属布线74e。第二金属布线74e构成箝位电源线DPLB，在存储器单元MC中构成互补的位线/BL。

对于通路72h设置Y方向较长的矩形形状的第一金属布线74f，在该第一金属布线74f上，以其一部分与通路72h重合的方式设置第二通路76c。对于通路72g，设置矩形形状的第二金属布线74g，在该第二金属布线74g上，以与通路72g重合的方式形成通路76d。

在X方向延伸，第三金属布线80a、80b以及80c相间隔配置。第三金属布线80a，通过第二/第三通路76a连接到第二金属布线74a。第三金属布线80b，通过第二通路76c以及76b耦合到第二金属布线74f以及74b。第三金属布线80b相当于字线WL，第三金属布线80a与传输接地电压VSS的接地线相对应。

第三金属布线80c，通过通路76d耦合到第二金属布线74g，传输接地电压VSS。

通过第二/第三通路76a以及76d向第二金属布线74a以及74g传输接地电压VSS，可以防止存储器单元内传输电源电压VDD的电源线74d和接地线的冲突，从而传输接地电压以及电源电压。

在该图37所示的结构中，除不设置该通路72c以及72f这点外，字线电压调整电路58的布线布局和存储器单元MC的布线布局相同。由此，可以使构成字线WL的第三金属布线80b、接地线以及第三金属布线80a以及80c沿X方向与存储器单元行对应地连续延伸。

因此，如该图35到图37所示，使用存储器单元MC的晶体管配置，能够使用实质上相同的布线布局来配置字线电压调整电路58，并重复配置和存储器单元MC相同的晶体管配置，另外能够使用同相布线以相同的布线布局来配置位线以及箝位电源线，能够不影响存储器单元阵列的布线布局，而将字线驱动器的电源电压电平箝位在VDD-Vthp电平，对应于存储器单元的负载晶体管的阈值电压变动来调整选择字线的电压电平。

此外，电平移动器LSF，以和存储器单元MC相同的布局来配置晶体管。构成该电平移动器的晶体管和存储器单元的对应的负载晶体管的尺寸比，也可以和第二实施形态同样构成为从0.8倍到2倍的范围。

如上所述，根据本发明的第六实施形态，为了调整选择字线电压的电压电平，使用具有和存储器单元相同的晶体管配置以及同样的布线布局的字线电压调整电路或者电平移动器，不会对存储器单元阵列的布线布局产生恶劣影响，即可高效率地配置字线电压调整电路。

另外，使用和存储器单元相同的晶体管配置的电平移动器或者字线电压调整电路，能够对应于存储器单元的晶体管的电气特性，正确地反映存储器单元晶体管的电气特性的离散，调整选择字线电压电平。

[第七实施形态]

图38是概要表示根据本发明第七实施形态的半导体存储装置的整体结构的图。该图38所示的半导体存储装置，在以下方面与图7所示的半导体存储装置的结构不同。

亦即，对于各字线WL0-WLn设置的下拉元件PD，设置用于调整这些下拉元件PD在导通状态下的晶体管元件数目的字线电压调整电路100。在下拉元件PD中，如在先前的第二实施形态中所说明的那样，多个晶体管元件并联地分别与对应的字线耦合。根据来自字线电压调整电路100的静态噪声容限调整用的控制信号组SMG来调整处于导通状态的晶体管元件的数目。由此，在设计阶段最优化读出时的选择字线的电压电平。另外，在产品制造时，对应于存储器单元的特性，调整处于导通状态的下拉晶体管元件的数目，补偿下拉元件的特性离散，将选择字线电压电平设定为最优化的电平。

另外，对应于各存储器单元列，设置单元电源布线PVLA，该单元电源布线PVLA，通过写入辅助阵列电源电路108以各列为单位调整其电压电平。单元电源布线PVLA，如在后面所示出的结构那样，包括：给存储器单元传输高侧电源电压VDD的单元电源线、用于降低单元电源线的电压电平的下降电源线。

写入辅助阵列电源电路108，根据写入指示信号WE和列选择信号CSL，在数据写入时降低选择列的单元电源线(VDD电源线)的电压电平，相应地，扩大写入时的动作裕度。如前面在第二实施形态等中所说明的那样，通过读出辅助用的下拉元件PD，降低选择字线的电压电平，使辅助晶体管的驱动力变小，确保读出容限。在这种情况下，通过电源电压电平，有可能降低写入容限。为了抑制该写入容限的降低，稍微降低单元电源线(VDD电源线)的电压电平，减小存储器单元MC的锁存能力，扩大写入容限。由此，稳定且高速可靠地执行数据写入以及读出。

对于是选择行且是非选择列的存储器单元，单元电源线的电压电平降低，而存取晶体管的驱动力减小，充分确保读出容限。对于是非选择行且是选择列的存储器单元，存取晶体管为非导通状态，即使高侧单元电源电压降低，也能够稳定地保持数据。

图39A以及图39B是表示图38所示的下拉元件PD以及字线驱动器WDV的一例结构的图。在图39A中，字线驱动器WDV分别对应于各字线WL0-WLn而设置，根据字线选择信号(解码信号)将对应的字线驱动到选择状态。

这些字线驱动器WDV具有相同的结构，故在图39A中，向相对于字线WL0设置的字线驱动器WDV的结构要素赋予参照符号。字线驱动器WDV，包含根据字线选择信号向对应的字线(WL0)供给电源电压VDD的P沟道MOS晶体管PQ15、根据字线选择信号使对应的字线(WL0)向接地电压电平放电的N沟道MOS晶体管NQ15。

对应于位线BL以及/BL和字线WL0-WLn的交叉单元来配置存储器单元MC。对于存储器单元MC，各存储器单元也具有相同构造，示意性地表示连接到字线WL0的存储器单元MC的结构。存储器单元MC，包含由存储数据的反相锁存器构成的触发器FF、响应对应的字线(WL0)上的信号使内部的存储节点连接到位线BL以及/BL的存取晶体管ATr。

相对于与各字线WL0-WLn相对应而设置的下拉元件PD，因为也具有相同的结构，所以在图39A中给相对于字线WL0设置的下拉元件PD的结构要素赋予参照符号。下拉元件PD，包含根据下拉控制信号LSM选择性地导通，导通时使对应的字线与接地节点相耦合的下拉晶体管DTra、根据下拉控制信号LSM<0>选择性地导通，导通时使对应的字线与接地节点耦合的下拉晶体管DTrb、根据下拉控制信号SM<1>选择性地导通、导通时使对应的字线(WL0)与接地节点耦合的下拉晶体管DTrc。

这些下拉晶体管DTra-DTrc分别由阈值电压特性(相同的布局)与存储器单元MC的存取晶体管ATr相同的晶体管(复制晶体管)的并联体构成。在图39A中，将下拉晶体管DTra以及DTrb分别由4个复制存取晶体管ATr构成、下拉晶体管DTrc由8个复制存取晶体管ATr构成的情形作为一个例子示出。

图39B是表示该图39A所示的下拉晶体管DTra-DTrc(用DTr表示)结构的图。在图39B中，下拉晶体管DTr(DTra，DTrb，DTrc)，包含在字线WL和接地节点之间并联的多个单位晶体管(复制存取晶体管)UATr。单位晶体管UATr具有和存储器单元MC的存取晶体管ATr相同的布局，与各字线对应，以和存储器单元MC的存取晶体管ATr相同的栅极间距以及栅极-触点距离进行配置。关于该下拉晶体管的布局将在后面进行详细说明。

这些单位晶体管UATr，k个并联设置，分别根据控制信号SM(LSM，SM<0>以及SM<1>)成为并行导通状态。如果假设单位晶体管的导通电阻为Rn，则k个单位晶体管UATr的合成导通电阻为Rn/k。因此，通过根据控制信号设定处于导通状态的单位晶体管UATr的数目，能够调整和字线驱动器WDV的上拉晶体管PQ15的导通电阻的电阻比，相应地，能够最优化选择字线的电压电平。

如该图39A所示，在下拉元件PD中，通过由具有和存储器单元MC的存取晶体管ATr布局相同的晶体管(复制存取晶体管)来构成下拉晶体管DTr，从而下拉元件PD的阈值电压特性以及导通电阻等的晶体管参数，能够通过存储器单元MC的存取晶体管ATr反映在触发器FF中包含的驱动晶体管的晶体管参数的离散。因此，和先前在图22中使用虚设单元形成下拉元件的情况相同，能够根据存储器单元MC中的存取晶体管ATr的阈值电压变动量，调整字线WL0-WLn的电位降低量，并能够抑制存储器单元MC的静态噪声容限的降低，扩大读出容限。

特别是，使用控制信号LSM、SM<0>以及SM<1>，在下拉元件PD中，将下拉晶体管DTra、DTrb以及DTrc选择性地设定为导通状态。通过该结构，能够微调整下拉元件PD的合成导通电阻。在设计阶段，能够根据存储器单元MC的特性将包含在字线驱动器WDV中的P沟道MOS晶体管PQ15的导通电阻和下拉元件PD的合成导通电阻的电阻分压电路分压比设定为最适当的值。在开始生产时，在制造工序中确定制造工艺之前，使用这些控制信号来微调整选择字线的电压电平，使读出以及写入容限最优化。另外，在固定了制造工艺的批量生产阶段中，在产品制造时的测试工序中，能够对应于存储器单元的容限来调整字线电压电平，并能够改善产品生产率。

另外，控制信号LSM、SM<0>以及SM<1>包含在从图38所示的字线电压调整电路100供给的控制信号组SMG中。在半导体存储装置的测试工序中，将控制信号LSM、SM<0>以及SM<1>顺次驱动到选择状态，测试读出容限以及写入容限等特性。对应于该测试结果，将控制信号LSM、SM<0>以及SM<1>，例如使用熔丝程序电路等固定地设定其电位电平。

此外，控制信号LSM，作为所谓的缺省值，也可以使用通常设定为选择状态的结构。控制信号LSM仅一个维持在活性状态，在和控制信号SM<0>以及SM<1>均维持在非选择状态的情况下，处于下拉元件的电阻值最大的状态，是字线选择时的电位降低量最小时，对应于存储器单元MC的静态噪声容限SNM最大的状态。随着静态噪声容限SNM变小，使成为导通状态的下拉单位晶体管UATr的数目增加。

图40是更具体地表示图38所示的半导体存储装置的重要部分结构的图。在图40中，将配置成1行2列的存储器单元MCa以及MCb作为存储器单元MC的代表来表示。在字线WLa-WLc中，也分别连接存储器单元MC。在这些字线WLa-WLc内，设置字线驱动器WDB以及下拉元件PD。下拉元件PD，通过图39A以及39B所示的控制信号组SMG将其内部的单位晶体管(复制存取晶体管)UATr选择性地设定为导通状态。在图40中，在下拉元件PD内，未示出维持在非导通状态的单位晶体管。控制信号组SMG的控制信号，因为在选择时设定为电源电压电平，故在图40中，表示为下拉元件PD内的导通状态的单位晶体管UATr的栅极与电源节点相连接。

存储器单元MCa连接到位线BLa/BLa，存储器单元MCb与位线BLb以及/BLb耦合。

单元电源布线PVLA，包含对应于各存储器单元列配置的单元电源线ARVD(ARVDa，ARVDb)和下降电源线DWVD(DWVDa，DWVDb)。对于存储器单元MCa以及MCb，单元接地线ARVS在列方向延伸配置。该单元接地线ARVS在行方向由相邻的两个存储器单元共用。单元电源线ARVDa以及ARVDb分别耦合到对应列的存储器单元MCa、MCb的高侧电源节点VH，并具有寄生电容CP0。下降电源线DWVDa以及DWVDb同样分别具有由其布线电容产生的寄生电容CP1。

下降电源线DWVDa以及DWVDb，按每两列公共连接。在单元电源线ARVD上连接对应列的存储器单元的高侧电源VH节点，另一方面，下降电源线DWD，在读出时以及备用时耦合到接地节点，不连接到存储器单元。因此，单元电源线ARVD的布线电容，通过存储器单元的负载晶体管的寄生电容，比下降电源线DWDV的布线电容更大。为了填补该布线电容的差，在选择单元电源线时降低其电压电平，将多个下降电源线DVDW作为一个组，与选择列的单元电源线ARVD相耦合。

写入辅助阵列电源电路108，在数据写入时，按每一存储器单元列调节该单元电源线的电压电平。亦即，该写入辅助阵列电源电路108包含：在非选择写入列指示信号WE[n]时导通、使单元电源线ARVDa与电源节点耦合的P沟道MOS晶体管(绝缘栅型场效应晶体管)110a；在选择写入列指示信号WE[n]时导通、使单元电源线ARVDa与下降电源线DWVDa以及DWVDb耦合的N沟道MOS晶体管111a；在非选择写入列指示信号WE[n+1]时导通、使单元电源线ARVDb与电源节点耦合的P沟道MOS晶体管110b；在选择写入列指示信号WE[n+1]时导通、使单元电源线ARVDb与下降电源线DWVDa以及DWVDb耦合的N沟道MOS晶体管111b；在非活化写入指示信号WEZ时(备用时以及数据读出时)导通、使下降电源线DWVDa以及DWVDb与接地节点耦合的N沟道MOS晶体管112。

写入列指示信号WE[n]以及WE[n+1]，在数据写入时，在选择对应的存储器单元列(位线BLa，/BLa，BLb，/BLb)时，分别被驱动到选择状态，(被驱动到H电平)。写入指示信号WEZ，在写入模式时设定为L电平。因此，在写入模式时，下降电源线DWVDa以及DWVDb在接地电压电平下维持在浮动状态。另一方面，写入列的单元电源线ARVD(ARVDa以及ARVDb)耦合到下降电源线DWVDa以及DWVDb。因此，通过在单元电源线ARVD上积蓄的电荷的寄生电容CP0以及2·CP1的电容电路的电容分割，选择列的单元电源线ARVD(ARVDa，ARVDb)的电压电平降低。

图41说明该图40所示的写入辅助阵列电源电路108的动作。

首先，在进行数据读出的读出周期中，对应于选择行的字线WL通过对应的字线驱动器WDV被驱动到选择状态。此时，通过下拉元件PD，选择字线WL的电压电平是比阵列电源电压(位线预充电电压电平)还低的电压电平。在将字线WL驱动到选择状态后，在对应行的存储器单元中存取晶体管ATr(NQ3，NQ4)导通，连接到存储L数据的存储节点的位线(/BL)的电压电平降低。

在读出周期中，写入列指示信号WE[n]、WE[n+1]都是L电平，写入指示信号WEZ是H电平。因此，在写入辅助阵列电源电路108中，MOS晶体管110a以及110b处于导通状态，MOS晶体管111a以及111b处于非导通状态。因此，对于各存储器单元，通过单元电源线ARVD(ARVDa以及ARVDb)向高侧电源节点VH供给单元电源电压。存取晶体管的电导减小，并使电流驱动力相应地减小，该选择行的存储器单元的静态噪声容限变大，能够稳定地进行数据的读出。

在进行数据写入的写入周期中，首先，写入指示信号WEZ成为L电平，在写入辅助阵列电源电路108中，MOS晶体管112成为非导通状态。相应地，下降电源线DWVDa以及DWVDb在接地电压电平下成为浮动状态。另外，根据来自列选择电路的列选择信号和写入指示信号，对各列的写入列指示信号(WE[n])被驱动为H电平，其中列选择信号是根据未图示的列地址信号而来自列选择电路的列选择信号。相应地，MOS晶体管110a成为非导通状态，MOS晶体管111a成为导通状态，对于存储器单元MCa的单元电源线ARVDa从电源节点分离，另外，与下降电源线DWVDa以及DWVDb电气连接。在该单元电源线ARVDa的寄生电容CP0上积蓄的电荷，向下降电源线DWVDa以及DWVDb的寄生电容CP1分配，并与这些寄生电容CP0以及CP1的容量比成比例，单元电源线ARVDa的电压电平降低。

在图41中，表示单元电源线ARVDa以及下降电源线DWVDa的电压电平在互相不同的电压电平下维持的状态。这是因为，借助于开关MOS晶体管111a以及111b的导通电阻而产生电压分布的缘故。单元电源线ARVD的寄生电容CP0比下降电源线DVDW的寄生电容CP1充分大，即使使这些电源线ARVD以及DWDV的电压电平为相同的电压电平，单元电源线ARVD的电位降低量也充分小，不会破坏非选择存储器单元的保存数据。取相同电位的情况下的单元电源线ARVD以及下降电源线DWDV的电压Vs用下式表示。

Vs＝CP0·VDD·(CP0+CP1)

在使开关用的MOS晶体管111a以及111b的导通电阻比较大、并有意识地使单元电源线ARVD以及下降电源线DWDV的电压电平不同的情况下，能够可靠地抑制单元电源线ARVDa的电压电平的降低，并能够降低非选择存储器单元的静态噪声容限，抑制产生保持数据反转的状态。

单元电源线的下降电压电平，能够补偿由于选择字线的电压电平的降低而引起的存取晶体管的驱动力降低导致的写入容限的降低，而且只要是能够充分维持非选择存储器单元的静态噪声容限的电压电平即可。

地元电源线ARVDa的电源电压连接到存储器单元MCa的高侧电源节点VH。因此，负载MOS晶体管PQ1以及PQ2的电流驱动力变小(因为源电压降低，栅极上接受L数据的负载晶体管的栅极-栅极间电压变小)。存取晶体管ATr(NQ3，NQ4)的电流驱动力和数据读出时相同，不发生变化。因此，选择列的存储器单元MCa的写入容限增大，存储H数据的存储节点根据写入数据高速放电到L电平。由此，对于选择存储器单元，根据向位线BL、/BL传输的数据，能够高速地进行数据的写入。

数据写入结束后，位线BL以及/BL，通过位线负载电路，复原到阵列电源电压电平，另外，字线WL被驱动到非选择状态。其后，写入列选择信号WE[n]也成为非选择状态，MOS晶体管111a成为非导通状态，MOS晶体管110a成为导通状态，另外，MOS晶体管112成为导通状态。相应地，下降电源线DWVDa以及DWDVb再次被驱动到接地电压电平，另一方面，单元电源线ARVDa复原到阵列电源电压电平。

图42是放大表示图41所示的虚线区域I的信号波形的图。在图42中，纵轴表示电压(单位V)，横轴表示时间(单位ns)。如该图42所示，在写入列选择信号WE[n]被驱动到选择状态后，单元电源线ARVD的电压电平高速下降，这并不是进行从电源节点的充电，而是仅仅是电容间的电荷移动。因为高速进行导电线(电源线)间的电荷移动，所以能够高速降低选择列的单元电源线ARVDa的电压电平。例如，写入动作开始后，经过0.3ms时，降低约100mV的单元电源线的电压电平。

另外，仅仅是使用了该下降电源线和单元电源线的寄生电容的电荷移动，在使用其他的电源线写入以及读出时，不需要切换该单元电源线的电压，能够简化电源电路的结构。另外，仅仅是电容元件间的电荷移动，在该写入周期时，不会发生贯通电流流向单元电源线和接地节点之间的路径，即可降低功耗。

该单元电源线ARVDa的写入时的电压电平，可以通过将单元电源线ARVD(ARVDa，ARVDb)的寄生电容CP0和下降电源线DWVD(DWVDa，DWVDb)的寄生电容CP1的容量比确定为适当的值来进行调整。对应于由下拉元件决定的选择字线的电压电平，设定写入时的选择列的单元电源线的电压电平为最合适的电压电平。

此外，在图40所示的配置中，2列配置的下降电源线DWVDa以及DWVDb，在数据写入时与选择列的单元电源线ARVD(ARVDa，ARVDb)短路或者电气耦合。但是，对应于该单元电源线的写入时的电压电平和寄生电容CP0以及CP1的容量值，该下降电源线4列设置一个，选择列的单元电源线也可以耦合到对应的下降电源线。另外，选择列的单元电源线也可以耦合到一个下降电源线。

图43是表示发生图40所示的写入指示信号WEZ以及写入列指示信号WE[n]的部分的一例结构的图。在图43中，写入指示信号WEZ由包含在图38所示的主控制电路7中的NAND120生成。该NAND120接受从外部来的写入使能信号WE和芯片使能信号CE，在两者都处于活性状态(H平)时，将写入指示信号WEZ设定为活性状态的L电平。

写入列指示信号WE[n]由接受通过反相器124供给的写入指示信号WEZ和来自列解码电路122的列选择信号CSL[n]的AND电路126生成。该AND电路126，按存储器单元阵列的每一列设置，写入时，相对于对应列并根据列选择信号CSLi生成写入列指示信号WE[i]。

列解码电路4包含在图38所示的列选择电路4中，从主控制电路7供给的列地址信号CA，在芯片使能信号CE活性化时，解码该供给的列地址信号CA，将与选择列对应的列选择信号CSL[n]驱动为选择状态的H电平。

该写入列指示信号WE[n]，在写入指示信号WEZ是L电平，表示写入模式，并且列选择信号CSL[n]是H电平，指定了对应的列(位线对BLa，/BLa)时，成为活性状态的H电平。

如上所述，根据本发明的第七实施形态，用多个单位晶体管(复制存取晶体管)构成下拉元件，选择性地根据控制信号设定为导通状态。因此，在设计时，在将其字线电压电平设定为最合适的值之前，能够微调整读出时的字线电压电平，并能够得到实现最合适的动作特性的字线电压电平。另外，在实际批量生产时，按照每一产品，对应于存储器单元的阈值电压的离散，调整复制存取晶体管的导通状态，从而能够设定为最合适的电压电平。

另外，使用写入辅助阵列电源电路，通过与下降电源线的电气耦合，从而借助于寄生电容间的电荷移动来降低设置在各列后的单元电源线的电压电平，即使在选择字线的电压电平降低的情况下，在数据写入时，也能高速地降低选择存储器单元的高侧电源电压的电平，并扩大写入容限。由此，即使在低电源电压下，亦能实现可稳定地以高速进行数据的写入以及读出的半导体存储装置。

此外，在上述的说明中，字线WL具有非分层结构。但是，如先前的实施形态中所示，该字线WL也可以具有分割为主字线和子字线的分层字线结构。下拉元件PD相对于各子字线设置。

[下拉元件的布局]

按每一字线设置的下拉元件PD，使用在存储器单元中包含的存取晶体管的复制晶体管(具有相同的布局，并具有相同的阈值电压特性)来实现。为了配置存储器单元的存取晶体管的复制晶体管，和在先前的实施形态中所说明的使用虚设单元的情况(图22的第五实施形态)相同，采用和存储器单元的制造工序同样的制造工序形成和存储器单元的存取晶体管布局相同的复制晶体管。下面说明构成下拉元件的复制存取晶体管的布局以及存储器单元的布局。

图44是表示从存储器单元阵列的活性区域到第一金属布线的布局的图。在图44中，在列方向上直线延伸的、N型活性区域130a-130e彼此相间隔配置。这些N型活性区域130a-130e分别形成在P阱区域内。在这些N型活性区域130a-130e中，形成存储器单元MC的存取晶体管以及驱动晶体管(N沟道MOS晶体管)。

在该图44所示的存储器单元阵列的布局中，存储器单元MC的边界区域在行方向以及列方向镜像对称地重复配置。因此，在图40中，为了避免画面的繁杂，给对于存储器单元MC的布线以及触点赋予参照符号。在存储器单元MC区域内，列方向较长的矩形形状的P型活性区域132a以及132b互相错开位置而且彼此分离配置。在这些P型活性区域132a以及132b中形成负载晶体管(P沟道MOS晶体管)。

栅极133a，以与N型活性区域130b相交叉的方式在行方向延伸配置。该栅极133a，通过触点CC1电连接到第一金属布线FM1。该金属布线FM1，形成为列方向较长的矩形形状，并作为用于获得与上层布线的接触的中间层使用。

活性区域130b以及132，借助于第一金属布线FM3分别通过触点CC3以及公用触点SCTa电气耦合。公用触点SCTa，电气连接在沿行方向延伸的栅极133b，将活性区域132a另外与栅极133b耦合。该栅极133b，以与活性区域132b以及132c相交叉的方式在行方向延伸并配置在存储器单元MC区域内。

在该存储器单元MC边界区域内，与栅极133a以及133b相邻，形成第一金属布线FM2以及FM4。这些第一金属布线FM2以及FM4，分别通过触点CC2以及CC4连接到活性区域130b以及132b。

活性区域132b，另外通过第一金属布线FM7耦合到活性区域130c。亦即，第一金属布线FM7通过触点CC7耦合到杂质区域130c，另外，通过公用触点132b耦合到杂质活性区域132b以及栅极133c。栅极133c另外以与活性区域132a以及130b相交叉的方式在行方向延伸并配置在存储器单元MC内。

与栅极133c相邻，并配置第一金属布线FM5以及FM6。第一金属布线FM5通过触点CC5与杂质区域130b电气耦合，第一金属布线FM6通过触点CC6与活性区域132a耦合。

和该栅极133c沿行方向直线对准且分离，并以与杂质区域130c以及130d相交叉的方式配置栅极133d。该栅极133d通过触点CC9耦合到第一金属布线FM9。

同样，与该第一金属布线FM9和栅极133b相对，配置第一金属布线FM10。该第一金属布线FM10通过触点CC10电气连接到活性区域130c，另外，通过触点(CC)耦合到活性区域130b。

该存储器单元MC的配置，在行以及列方向镜像对称地重复配置，配置第一金属布线FM、公用触点SCT、P型活性区域132、触点CC，存储器单元MC配置为矩阵状。

如图44所示，栅极全部形成为行方向较长的矩形形状，在各活性区域132a-132e中，在列方向上以相同间距配置栅极以及触点。因此，能够以相同的图形配置存取晶体管以及驱动晶体管，并能够抑制这些晶体管的特性离散。

另外，活性区域也在列方向成直线延伸配置。因此，在布局中，全部成直线配置布线以及活性区域，并能够简化存储器单元的布局，另外，能够消除布线的边缘效应的影响。

图45是表示图44所示的栅极、第一金属布线以及上层的第二金属布线的布局的图。在图45中，对应于各N型活性区域以及2列的P型活性区域，在列方向成直线地延伸并分别配置第二金属布线134a-134g。分别对应于图44所示的N型活性区域134b以及134c配置的第二金属布线134b以及134d，分别构成位线BL以及/BL，对应于图44所示的P型活性区域132a以及132b配置的第二金属布线134c构成单元电源线ARVD，向对应列的存储器单元MC内的负载晶体管传输单元电源电压。

在该图45中，对于存储器单元MC的布线布局也因为在行以及列方向镜像对称地重复配置，所以对于存储器单元MC的布线仅赋予参照符号。

在图45中，栅极133a-133d分别对应于图44所示的栅极布线133a-133d。相对于栅极布线133a设置的第一金属布线FM1通过通路VV1耦合到第二金属布线SM1。同样，第一金属布线FM5通过通路VV2耦合到第二金属布线SM2。该第二金属布线SM2用于传输单元接地电压ARVSS。

第一金属布线FM2通过通路VV3电气耦合到第二金属布线134b。同样，第一金属布线FM4通过通路VV5与第二金属配线134通过乙烯树脂耦合。另外，第一金属布线FM6通过通路VV3耦合到第二金属布线134c。

第一金属布线FM8通过通路VV6耦合到第二金属布线134d。同样，耦合到栅极133d的第一金属布线FM9通过通路VV8耦合第二金属布线SM4。

第一金属布线FM10通过通路VV7耦合到第二金属布线SM3。与通路VV3耦合第二金属布线SM3用于传输单元接地电压。这些第二金属布线SM1-SM4分别作为中间层使用，该中间层用于获得与对应的第1金属布线的上层布线的电气连接。

第一金属布线FM3、FM7，在存储器单元MC的内部形成对存储节点的晶体管的相互连接，并不连接到上层金属布线。

此外，通路VV、第一金属布线FM以及第二金属布线SM也和该存储器单元MC内的配置同样，在存储器单元阵列内沿行以及列方向镜像对称地配置。

图46是和栅极的布局一起概要地表示存储器单元阵列中的第二金属布线以及第三金属布线的布局的图。在图46中，表示相对于存储器单元MC配置的栅极133a-133d。

在图46中，第三金属布线136a-136c分别相间隔地在行方向连续成直线地延伸配置。这些第三金属布线136a-136c，沿列方向在和存取晶体管的连接部分中具有镜像对称的布线布局。

在该图46中，也对存储器单元MC的构成要素赋予参照符号，对于其他部分不赋予参照符号。该存储器单元MC中的布线布局，在行方向以及列方向成镜像对称地配置。

在存储器单元MC的区域中，第三金属布线136b通过通路VW1与耦合到栅极133a的第二金属布线SM1耦合。同样，该第三金属布线136b通过通路VW4与耦合到栅极133b的第二金属布线SM4相耦合。第二金属布线SM2通过通路VW2与第三金属布线TM1耦合。在存储器单元MC中，位于与第二金属布线SM2点对称的位置的第二金属布线SM3通过通路VW3与第三金属布线TM2相耦合。

该第三金属布线136a-136c分别构成字线WL，并传输行选择信号。因此，第三金属布线136a-136c分别在各触点部分中与两个存取晶体管的栅极电气耦合。

图47是和栅极的布线布局一起表示根据本发明第七实施形态的存储器单元阵列的第三金属布线以及第四金属布线的布局的图。在图47中，对于存储器单元MC内的栅极赋予参照符号133a-133d。存储器单元MC的布线布局在行以及列方向镜像对称地重复配置。

在图47中，在列方向直线延伸、并以与图46所示第二金属布线在平面布局中几乎重合的方式设置第四金属布线140a-140h。对于存储器单元MC，第四金属布线140b通过通路VX1耦合到第三金属布线TM1。该第三金属布线TM1与图44所示活性区域130b耦合，并与存储器单元的驱动晶体管的源极节点相耦合。该第四金属布线140b，作为传输单元接地电压的单元接地线ARVS使用。

第四金属布线140d，以与图46所示第二金属布线134c在平面布局中几乎重合的方式配置。该第四金属布线140d，作为下降电源线DWVD使用，不与存储器单元MC的构成要素相连接。和形成在下层的单元电源线(参照图45)，在数据写入时选择性地电气连接。

第四金属布线140f同样在存储器单元MC中通过通路VX2与第三金属布线TM2耦合。该第三金属布线TM2，如图44所示，耦合到活性区域130c，耦合到存储器单元MC的驱动晶体管的源极节点。该第四金属布线140a作为单元接地线ARVS使用。

第四金属布线140a、140c、140e以及140g，特别地并不与存储器单元MC耦合。这些第四金属布线140a、140c、140e以及140g，例如在数据写入时，也可以作为传输调整单元电源线的电压电平的控制信号(写入列选择信号)或者写入指示信号的信号线使用。另外，也可以作为传输其他控制信号的布线层使用。再者，也可以仅作为对于位线的屏蔽布线使用。

图48是表示图44到图47所示的存储器单元MC的电气等效电路的图。在图48中，在存储器单元MC中，在N型活性区域130b内，设置N沟道MOS晶体管NQ3以及NQ1，分别构成存取晶体管以及驱动晶体管。在P型活性区域132a以及132b内分别形成构成负载晶体管的P沟道MOS晶体管PQ1以及PQ2。在N型活性区域130c内，分别形成构成驱动晶体管以及存取晶体管的N沟道MOS晶体管NQ2以及NQ4。

MOS晶体管NQ3的栅极与字线WL耦合，其一个导通节点与位线BL耦合，另一个导通节点与MOS晶体管NQ1以及PQ1的漏极相耦合。MOS晶体管NQ1的源极耦合到单元接地线ARVS。MOS晶体管132a的源极与单元电源线ARVD耦合。

这些MOS晶体管NQ1以及PQ1的栅极，通过先前在图44中所示的公用触点以及第一金属布线与MOS晶体管PQ2、NQ2以及NQ4的漏极相耦合。MOS晶体管PQ2以及NQ2的栅极与MOS晶体管NQ3、NQ1以及PQ1的漏极相耦合。MOS晶体管PQ2以及NQ2的源极分别与单元电源线ARVD以及单元接地线ARVS相耦合。MOS晶体管NQ4的源极与位线/BL相耦合。

因此，通过在该存储器单元MC中沿列方向连续延伸配置活性区域，而且在列方向成直线延伸地配置单元电源线以及单元接地线，从而以存储器单元列为单位对单元电源线的调整变得容易。特别地，如图47所示，通过使用第四金属布线在列方向配置连续延伸的下降电源线DWVD，从而能够以列为单位控制单元电源线和下降电源线的连接，并能够容易地以列为单位调整单元电源线ARDV写入时的电压电平。

图49是表示构成下拉元件的单位晶体管(复制存取晶体管)的平面布局的图。在图49中，表示活性区域和栅极以及第一金属布线的电压。

在图49中，N型活性区域152彼此相间隔地在列方向直线延伸配置。栅极150在行以及列方向直线对准配置。各栅极150以与两个活性区域152相交叉的方式配置。各栅极列按每两个活性区域进行设置。

对于栅极150来说，在各列方向相邻的两个栅极分别通过触点156a以及156b连接到第一金属布线154。在各活性区域152中，和栅极150交替地设置第一金属布线155。该第一金属布线155相对于两个在行方向邻接的活性区域152设置，并分别通过触点157a以及157b电气连接到对应的活性区域152。

这些活性区域152以及栅极150，在制造存储器单元的N型活性区域130以及栅极133时并行制作。

活性区域152的行方向的宽度La以及和行方向相邻的活性区域152间的距离Lb，与图44所示的存储器单元边界处的存取晶体管的活性区域(130a，130b)的宽度以及间距相同。另外，关于该栅极150的列方向的宽度Lc也和图44所示的栅极133(133a，133b)相同。另外，栅极150的间距Le也和图44所示的存储器单元的相邻存取晶体管的间距相同。再有，栅极150和相邻触点的距离Ld以及Lf也和图44所示的配置在存储器单元边界区域的存取晶体管的条件相同。另外，栅极150的行方向的长度也和存储器单元的栅极133的行方向的长度相同。

因此，在该图49中配置的下拉元件的单位晶体管(复制存取晶体管)具有和图44所示的存储器单元的存取晶体管相同的形状参数以及布局图形。另外，活性区域152，采用和图44所示的活性区域130a以及130b相同的杂质浓度构成。由此，下拉元件的单位晶体管(复制存取晶体管)的电气特性与存储器单元的存取晶体管电气特性相同。由此，能够对应于存储器单元的存取晶体管的制造参数的离散所引起的电气特性的变动而自动地调整下拉元件的导通电阻，并能够对应于存储器单元的特性将选择字线的电压电平设定为最合适的值。

另外，能够在活性区域152中沿列方向以同一间距配置栅极，并能够高密度地配置下拉用单位晶体管。因此，即使在对于每一字线配置多个单位晶体管的情况下，也能够抑制存储器单元阵列的布局面积的增大，在存储器单元阵列内配置下拉用单位晶体管。

图50是表示根据本发明第七实施形态的下拉元件的第二金属布线的布局的图。在图50中，合并表示栅极150的布局。在图50中，在列方向直线延伸、每隔两个活性区域152配置第二金属布线160。该第二金属布线160通过通路161，电气连接在形成于其下层的第一金属布线154上。通路161在列方向按每两个栅极150进行配置。通过一个通路161，并行地选择上下左右配置的4个晶体管。

另外，对应于电气连接相邻的活性区域152的第一金属布线155，设置第二金属布线162。该第二金属布线162通过通路163连接到在下层形成的第一金属布线155。这些第二金属布线160以及162，在存储器单元的位线以及单元电源线的制造时并行制作。

因此，如图50所示，通过第二金属布线160以及162，分别对于互相分离配置的第一金属布线154以及155形成电气连接，该电气连接形成用的通路161以及163在行方向直线对准配置。通路163对应于第一金属布线155，按每行形成。由此，能够使各单位晶体管的源极与接地节点耦合。

图51是表示根据本发明第七实施形态的下拉元件的第三金属布线的布局的图。在图51中，合并表示栅极150以及第二金属布线160(160a，160b，160c)。

在图51中，在行方向连续延伸、按每两个栅极行配置第三金属布线165。第三金属布线165，在同一工序中以连接构成存储器单元阵列的字线的第三金属布线(136a-136c)的方式形成。第三金属布线165分别通过通路166连接到图50所示的第二金属布线162。该第二金属布线162电气连接到相邻的活性区域。因此，通过一个通路166，相对于构成对应的字线的第三金属布线165连接两个晶体管的漏极区域。

在第二金属布线160(160a-160c)之间，和第三金属布线165在列方向交替地设置第三金属布线167。该第三金属布线167分别相对于第二金属布线162设置，并通过通路168和对应的第二金属布线162电气连接。该第三金属布线167作为用于传输单元接地电压的触点使用。

构成该字线WL的该第三金属布线165，在列方向按每两个栅极150设置。因此，能够以和先前在图46中所示的第三金属布线136a-136c相同的布线间距Lw1配置第三金属布线165，对于存储器单元以及下拉元件的单位晶体管(复制存取晶体管)，能够连续直线延伸地配置构成字线WL的第三金属布线。

分别向第二金属布线160a、160b以及160c传输控制信号SM<0>、SM<1>以及LSM。

在第二金属布线160a-160c中，每一根字线选择4个单位晶体管(复制存取晶体管)UATr。亦即，相对于构成字线的第三金属布线165和构成控制信号线的第二金属布线160(160a-160c)的交叉部分而上下左右配置的4个单位晶体管(复制存取晶体管)UATr被并行选择。通过增大控制信号线的数目，能够进一步增大每一字线同时选择的单位晶体管的数目。这里，作为一例，示出通过各控制信号SM<0>、SM<1>以及LSM，每一字线选择4个单位晶体管(复制存取晶体管)UATr的布线布局。使用排列成矩阵状的多个栅极，通过一个触点/通路，能够向多个栅极传输选择信号，每一字线能够通过一条控制信号线并行地选择多个单位晶体管。

图52是表示根据本发明第七实施形态的下拉元件的第三以及第四金属布线的布局的图。在图52中，合并表示栅极150的布局。

在图52中，在平面布局中和图51所示的第二金属布线160a-160c交替地、沿列方向直线延伸而设置第四金属布线170。第四金属布线170，通过通路172与配置在对应列的第三金属布线167电气连接。该第三金属布线170分别传输单元接地电压VSS。因此，在该各第四金属布线170中，对于第三金属布线165的通路166和对于第三金属布线167的通路172，沿列方向直线对准并交替地配置。在列方向，通过该通路166以及172，配置4个单位晶体管UATr，在列方向，在相邻的通路172之间，配置两个单位晶体管(复制存取晶体管)。

因此，包含上层布线的连接，能够以和存储器单元的存取晶体管的布局实质相同的布局配置下拉用的单位晶体管，并能够正确地形成存储器单元的存取晶体管的复制。另外，和存储器单元的布局同样，布线也仅在行或者列方向直线延伸，布局较容易，能够在制造时正确地进行图形化，从而制造出存储器单元的存取晶体管的复制晶体管。

图53是将该下拉元件PD的电气等效电路与存储器单元MCa以及MCb的电气等效电路合并表示的图。在图53中，表示对应于两个控制信号线SMa以及SMb、字线WLa以及WLb而配置的下拉元件PD内的单位晶体管的配置。

在图53中，在下拉元件PD中，与1列进行直线对准来配置与共同的接地线170a相耦合的N沟道MOS晶体管RQ0-RQ2，另外，与1列进行直线对准来配置MOS晶体管RQ3以及RQ5，另外，与1列进行直线对准来配置MOS晶体管RQ2以及RQ8。

在各MOS晶体管RQ0-RQ5的栅极上，通过控制信号线160s来接受控制信号SMs。在各MOS晶体管RQ6-RQ8的栅极上，通过控制信号线160t来接受控制信号SMt。

在字线WLa以及WLb之间设置的MOS晶体管RQ1、RQ2、RQ4以及RQ5，通过共同的触点以及通路耦合到控制信号线160s，另外，MOS晶体管RQ7以及RQ8，通过共同的触点以及通路耦合到控制信号线160t。在这种情况下，MOS晶体管RQ1以及RQ2通过共同的触点以及通路耦合到接地线170a，MOS晶体管RQ4、RQ5和RQ7以及RQ8，通过共同的通路以及触点耦合到单元接地线170b。

这些MOS晶体管RQ0-RQ8，以必要数目的矩阵状配置，并分别向这些晶体管供给对应的控制信号。

此外，控制信号SMs以及SMt是包含在控制信号组SMG中的控制信号。控制信号SMs以及SMt，如果是相同的控制信号，则每一根字线可以并行选择8个单位晶体管。

存储器单元MCa，根据字线WLa上的信号而导通，包含将内部的触发器FF与位线BL以及/BL相耦合的存取晶体管ATaa以及ATab。存储器单元MCb，响应字线WLb上的信号电位而导通，包含将触发器FF与位线BL以及/BL相耦合的存取晶体管ATba以及ATbb。

MOS晶体管RQ0-RQ8与存取晶体管ATaa、ATba、ATab以及ATbb的栅极具有相同的布局。因此，这些存取晶体管A Taa、ATab、ATba以及A Tbb和MOS晶体管RQ0-RQ8具有同样的电气特性。在存储器单元MCa以及MCb中，由于制造参数的离散等导致其阈值离散的情况下，在MOS晶体管RQ0-RQ8中，也能够反映相同的制造参数的离散(例如掩模位置偏离，杂质浓度等离散)，产生同样的阈值电压变动，并可对应于这些存储器单元的动作特性，调整选择字线的电压电平。

如上所述，用存储器单元的存取晶体管的复制晶体管形成下拉元件。该下拉元件PD的单位晶体管(复制存取晶体管)在存储器单元制造工序时通过同一制造工序制作。由此，能够以和存储器单元的存取晶体管相同的布局以及栅极条件正确地形成复制存取晶体管。即使产生存储器单元的制造参数的离散，也能够在复制存取晶体管内反映相同的离散。因此，能够将选择字线的电压电平设定为反映了制造参数的离散的电压电平。由此，能够确保读出容限，并能够稳定地进行数据的写入以及读出。

另外，在下拉元件PD中，不使用虚设单元，仅配置存取晶体管的复制晶体管，并可以降低该下拉元件PD的配置面积。

此外，在上述的说明中，一起使用改善读出容限的下拉元件PD和进行写入辅助的写入辅助阵列电源电路两者。由此，在下拉选择字线的电压电平的结构中也能稳定地确保写入容限。但是，该写入辅助阵列电源电路也可以单独作为与下拉元件独立的实施例而进行设置。能够可靠地扩大写入容限。

[第八实施形态]

图54是表示根据本发明第八实施形态的半导体存储装置的重要部分的结构的图。该图54所示的半导体存储装置，与图28所示的半导体存储装置的结构在以下方面其结构不同。亦即，相对于分别对应于字线组WG0-WGi而设置的驱动器电源线DPL0-DPLi，设置多个电平移动器LSFN0、LSFN1、…。这些电平移动器LSFN0、LSFN1、…分别包含一个或者多个与存储器单元MC的存取晶体管相同的晶体管(复制存取晶体管UATr)。这些电平移动器LSFN0、LSFN1、…的各单位晶体管，在电阻模式下动作，并下拉对应的驱动器电源线的电压电平(通过电阻分割)。

在驱动器电源线预充电电路DPG0-DPGi中，根据接受高位预解码信号的NAND电路NG10的输出信号，P沟道MOS晶体管PQ32选择性地导通，使对应的驱动器电源线DPL与电源节点耦合。

该图54所示的半导体存储装置的其他结构，和图28所示的半导体存储装置的结构相同，给对应的部分赋予相同的参照符号，省略其详细说明。

字线组WG0-WGi分别在对应的高位预解码信号XH以及XM均为H电平时被选择。因此，对于选择字线组的驱动器电源线电气耦合到电源节点，对于非选择字线组，驱动器电源线DPL从电源节点分离，通过电平移动器LSFN0、LSFN1维持在接地电压电平。由此，能够防止在非选择字线组中通过字线驱动器流过泄漏电流，并能够降低消费电流，另外，能够降低备用时的消费电流。

通过在驱动器电源线中设置下拉用的电平移动器，从而与在各字线中设置下拉元件相比，能够减少元件数目，并能够抑制阵列面积增大。

图55A以及图55B是表示图54所示的电平移动器LSFN0、LSFN1的一例结构的图。在图55A中，电平移动器LSFN(LSFN0，LSFN1)连接在对应的驱动器电源线DPLs和接地节点之间，具有其栅极耦合到电源节点的N沟道MOS晶体管RQ10。该MOS晶体管RQ10由和存储器单元的存取晶体管布局相同的晶体管(复制存取晶体管)UATr构成，并反映存储器单元的存取晶体管的阈值电压的变动。栅极耦合到电源节点，成为经常导通状态，通过其沟道电阻(导通电阻)作为电阻元件动作。

图55B所示的电平移动器LSFN的栅极以及漏极均与对应的驱动器电源线DPLs耦合，具有其源极与接地节点耦合的N沟道MOS晶体管RQ11。该MOS晶体管RQ11也由具有和存储器单元的存取晶体管布局相同的晶体管构成，并反映存储器单元的N沟道MOS晶体管的阈值电压的变动。MOS晶体管RQ11的栅极以及漏极相互连接，并在电阻模式下动作，降低对应的驱动器电源线DPL的电压电平。

图56是表示选择字线组的对应驱动器电源线DPL的驱动器电源线预充电电路DPG、电平移动器LSFN以及字线驱动器的电气连接的图。在图56中，驱动器电源线预充电电路内的MOS晶体管PQ32具有导通电阻Rp。在电平移动器中MOS晶体管(RQ10或者RQ11)具有导通电阻Rn。驱动器电源线DPLi，通过字线驱动器的MOS晶体管PQ30耦合到字线WL。字线驱动器晶体管的源极节点ND10(驱动器电源线)的电位V(ND10)用下式表示。

V(ND10)＝VDD·Rn/(Rp+Rn)＝VDD/(1+(Rp/Rn))

在存储器单元的存取晶体管的阈值电压升高、电流驱动力变小、相应地电导变小时，电阻Rn的电阻值升高。相应地，驱动器晶体管的源极节点ND10的电位(ND10)升高，选择字线WL的电位升高。在该存储器单元的存取晶体管的阈值电压较高的状态下，存取晶体管的电流驱动力小，能够充分确保存储器单元的静态噪声容限，即使提高选择字线的电位也能稳定地保持存储器单元的存储数据。此时，另外，能够提高电平移动器LSFN的MOS晶体管的导通电阻，并抑制过量地降低选择字线的电压电平。

反之，在存储器单元的存取晶体管的阈值电压降低、电流驱动力变大、电导变大时，电阻Rn的电阻值降低。相应地，驱动器晶体管的源极节点ND10的电位降低，选择字线WL的电位降低。使存储器单元的存取晶体管的电流驱动力变小，增大存储器单元的静态噪声容限。

因此，通过利用了MOS晶体管PQ32以及RQ10或者RQ11的导通电阻的电阻分割电路来降低字线驱动器的电源电压，调整这些晶体管的导通电阻值Rp以及Rn，从而能够对应于存储器单元的静态噪声容限将选择字线设定为最适合的电压电平，即使在低电源电压下也能稳定地进行数据的读出。

在数据写入时，在存储器单元的存取晶体管的阈值电压较低的情况下，即使在增大存储器单元的写入容限、降低选择字线的电压的状态下，也能够充分确保写入容限，能够高速进行数据的写入。在存储器单元的存取晶体管的阈值电压较高的情况下，通过降低选择字线的电压电平，从而降低写入容限，而在该状态下，能够抑制选择字线的电压电平的降低，抑制写入容限恶化，实现高速写入。

此外，在上述说明中，作为电平移动器LSFN的构成要素的晶体管使用复制存取晶体管。但是，也可以使用具有和存储器单元的驱动器晶体管布局相同、具有与驱动器晶体管的特性变动相联动的特性的晶体管(复制存取晶体管)。在这种情况下，也能够得到同样的效果。

另外，如图38以及图39所示，也可以在各电平移动器LSFN中，设置多个接入/驱动器复制晶体管，使这些复制晶体管通过控制信号或者主布线选择地且固定地处于导通状态。

再有，也可以设置写入辅助电源电路，用电平移动器和写入辅助电源电路的组合，进行存储器单元的静态噪声容限以及写入容限的调整。

如上所述，根据本发明的第八实施形态，在驱动器电源线上设置下拉用的电平移动器，下移对选择字线组的驱动器电源线的电压。因此，能够无需增大面积而改善存储器单元的静态噪声容限以及写入容限，即使在低电源电压下也能够实现可稳定而且高速地进行数据的读出以及写入的半导体存储装置。

本发明一般能够适用于具有静态型存储器单元的半导体存储装置。特别地，通过适用于使用低电源电压的低功耗的静态型半导体存储装置，能够实现低功耗且稳定动作的静态型半导体存储装置。

对本说明进行了详细的说明，但是这仅仅是举例表示，而并不视为限定，本发明的精神和范围仅由权利要求书的范围来限定。

Claims (31)

1.一种半导体存储装置，具有：

成矩阵状排列的多个静态型存储器单元；

对应于各所述存储器单元行配置的、分别连接对应行的存储器单元的多个字线；以及

与各所述字线对应配置的、根据字线选择信号将对应的字线驱动到选择状态的多个字线驱动器，

各所述字线驱动器具有将驱动器电源节点的电压电平移动到比所述驱动器电源节点的电压低的电压电平的电平移动元件，在对应的字线被选择时，将对应的字线通过该电平移动元件驱动到实施了电平移动后的电压电平。

2.权利要求1所述的半导体存储装置，其中，

各所述存储器单元在数据存储部包括：连接到单元电源节点的负载晶体管、以及与所述负载晶体管串联连接的驱动晶体管，

所述电平移动元件，由具有与所述负载晶体管同样的阈值电压特性的、和负载晶体管同一导电型的晶体管元件构成。

3.权利要求2所述的半导体存储装置，其中，所述晶体管元件由多个并联配置的单位晶体管构成。

4.权利要求3所述的半导体存储装置，其中，

所述存储器单元的负载晶体管由绝缘栅型场效应晶体管构成，

所述单位晶体管的沟道宽度和沟道长度的比在所述负载晶体管的沟道宽度和沟道长度的比的0.5倍到5倍之间。

5.权利要求1所述的半导体存储装置，其中，

各所述存储器单元在数据存储部包括：连接到单元电源节点的负载晶体管、以及与所述负载晶体管串联连接的驱动晶体管，

所述存储器单元的负载晶体管由绝缘栅型场效应晶体管构成，

所述电平元件包括：沟道宽度和沟道长度的比在所述负载晶体管的沟道宽度和沟道长度的比的0.5倍到5倍之间的晶体管元件。

6.权利要求1所述的半导体存储装置，其中，

所述存储器单元具有第一导通节点与单元电源节点相耦合而且栅极连接到内部的存储节点的负载晶体管，

所述电平移动元件包括这样的晶体管元件，该晶体管元件具有和所述负载晶体管的栅极沿相同的方向延伸配置的栅极。

7.权利要求1所述的半导体存储装置，其中，进一步具有：

多个阵列电源线，对应于各存储器单元列分别配置的、分别耦合到对应列的存储器单元的单元电源节点；和

写入辅助电路，数据写入时，降低对应于选择列的存储器单元而配置的单元电源线的电压电平。

8.一种半导体存储装置，具有：

成矩阵状排列的多个静态型存储器单元；

多个字线，对应于各所述存储器单元行而配置、并分别连接对应行的存储器单元；

多个字线驱动器，与各所述字线对应配置、并根据字线选择信号将对应的字线驱动到选择状态；和

多个下拉元件，对应于各所述字线而设置、并分别降低对应的字线被选择时的电压电平。

9.权利要求8所述的半导体存储装置，其中，

各所述存储器单元在数据存储部包括：连接到单元电源节点的负载晶体管、以及与该负载晶体管串联连接的驱动晶体管，

所述下拉元件由具有与所述驱动晶体管同样的阈值电压特性的同一导电型的晶体管元件构成。

10.权利要求8所述的半导体存储装置，其中，

各所述存储器单元在数据存储部包括：连接到单元电源节点的负载晶体管、以及与该负载晶体管串联连接的驱动晶体管，

所述存储器单元的驱动晶体管由绝缘栅型场效应晶体管构成，

所述下拉元件包括：沟道宽度和沟道长度的比在所述驱动晶体管的沟道宽度和沟道长度的比的0.5倍到5倍之间的晶体管元件。

11.权利要求8所述的半导体存储装置，其中，各所述下拉元件由根据数据写入控制信号在数据写入时成为非导通状态的晶体管元件构成。

12.权利要求8所述的半导体存储装置，其中，所述下拉元件配置在对应的字线驱动器和对应行的存储器单元之间。

13.权利要求8所述的半导体存储装置，其中，各所述下拉元件由多个并联配置的单位晶体管构成。

14.权利要求13所述的半导体存储装置，其中，

所述存储器单元的驱动晶体管由绝缘栅型场效应晶体管构成，

所述单位晶体管的沟道宽度和沟道长度的比在所述驱动晶体管的沟道宽度和沟道长度的比的0.5倍到5倍之间。

15.权利要求8所述的半导体存储装置，其中，

所述存储器单元包括这样的驱动晶体管：该驱动晶体管和连接到单元电源节点的负载晶体管串联连接、并具有连接到所述负载晶体管的栅极的栅极，

所述下拉元件包括：具有和所述驱动晶体管的栅极沿同一方向延伸配置的栅极的晶体管元件。

16.权利要求8所述的半导体存储装置，其中，

所述存储器单元包括：具有与对应的字线相耦合的栅极、并根据所述对应的字线的电位而选择性地导通的存取晶体管。

所述下拉元件包括：具有和所述存取晶体管的栅极沿同一方向延伸配置的栅极的晶体管元件。

17.权利要求8所述的半导体存储装置，其中，

各所述存储器单元具有根据对应的字线的电位选择性地导通的存取晶体管，

所述下拉元件由具有和所述存取晶体管相同的阈值电压特性的同一导电型的晶体管元件构成。

18.权利要求8所述的半导体存储装置，其中，

各所述存储器单元具有根据对应的字线的电位选择性地导通的存取晶体管，

所述存储器单元的存取晶体管由绝缘栅型场效应晶体管构成，

所述下拉元件包括：沟道宽度和沟道长度的比在所述存取晶体管的沟道宽度和沟道长度的比的0.5倍到5倍之间的晶体管。

19.权利要求8所述的半导体存储装置，其中，

所述存储器单元包括：连接到单元电源节点的负载晶体管、与所述负载晶体管串联连接而且栅极连接到所述负载晶体管的栅极的驱动晶体管、以及具有与对应的字线相耦合的栅极并响应所述对应的字线的电位选择性地导通的存取晶体管，

所述下拉元件包括和所述存取晶体管以及驱动晶体管同一导电型的晶体管元件，该晶体管元件的沟道宽度和沟道长度的比在所述驱动晶体管的沟道宽度和沟道长度的比和所述存取晶体管的沟道宽度和沟道长度的比之间。

20.权利要求8所述的半导体存储装置，其中，

各所述下拉元件具有与对应的字线相耦合的多个晶体管元件，

所述多个晶体管元件根据控制信号选择性地设定为导通状态。

21.权利要求20所述的半导体存储装置，其中，

各所述存储器单元具有根据对应的字线上的电压而成为导通状态的存取晶体管，

所述晶体管元件具有与所述存取晶体管相同的栅极布局。

22.权利要求8所述的半导体存储装置，其中，进一步具有：

多个阵列电源线，对应于各存储器单元列分别配置、并分别耦合到对应列的存储器单元的单元电源节点；

写入辅助电路，数据写入时，降低对应于选择列而配置的存储器单元的单元电源线的电压电平。

23.一种半导体存储装置，其中包括：

多个静态型存储器单元，成矩阵状排列、并分别包含存取晶体管和存储数据的驱动晶体管；

多个字线，对应于各所述存储器单元行配置、并分别连接对应行的存储器单元的存取晶体管；

多个字线驱动器，与各所述字线对应配置、并分别根据字线选择信号将对应的字线驱动到选择状态；

多个活性区域，互相分离并沿存储器单元列方向连续延伸并和各字线相交叉地配置、而且和各所述字线在交叉部分电气耦合；

多个复制栅极，相对于各活性区域，在存储器单元列方向上以和所述存取晶体管的栅极相同的间距以及布局进行配置，所述多个复制栅极在行以及列方向上直线对准配置，各字线在各复制栅极的列方向的第一侧与对应的活性区域耦合；

多个控制信号线，以与所述复制栅极交叉的方式沿列方向连续配置、并且与对应列的复制栅极电气耦合的、分别向对应的复制栅极传输控制信号；以及

多个单元接地线，电气耦合到第二侧并分别传输接地电压，该第二侧与各所述活性区域的各复制栅极的列方向的第一侧相面对。

24.权利要求23所述的半导体存储装置，其中，进一步具有相互连接在列方向相邻的复制栅极的导电线，通过一个控制信号线，每一字线共同向多个复制栅极供给控制信号。

25.权利要求23所述的半导体存储装置，其中，进一步具有：

多个阵列电源线，对应于各存储器单元列分别配置、并分别耦合到对应列的存储器单元的单元电源节点；

写入辅助电路，数据写入时，降低对应于选择列的存储器单元而配置的单元电源线的电压电平。

26.一种半导体存储装置，具有：

成矩阵状排列的多个静态型存储器单元；

多个字线，对应于各所述存储器单元行而配置、并分别连接对应行的存储器单元；

多个字线驱动器，与各所述字线对应配置、并根据字线选择信号将对应的字线驱动到选择状态；

多个阵列电源线，对应于各存储器单元列而分别配置的、分别与对应列的存储器单元的单元电源节点相耦合；

多个下拉电源线，对应于各存储器单元列配置的、在数据读出时维持在接地电压电平、并在数据写入时成为浮动状态；和

多个写入辅助元件，将对应于各单元电源线配置的、根据写入列指示信号停止向选择列的单元电源线供给单元电源电压、同时将对应于选择列配置的单元电源线至少与对应列的下拉电源线相耦合。

27.权利要求26所述的半导体存储装置，其中，

所述下拉电源线，按照每一规定数目的下拉电源线分组，在各组中下拉电源线相互连接，

所述半导体存储装置进一步具有开关元件，在各组中对应于一个下拉电源线配置、并响应数据写入指示信号使对应的组的下拉电源线与接地节点相耦合。

28.一种半导体存储装置，具有：

成矩阵状排列的多个静态型存储器单元；

多个字线，对应于各所述存储器单元行设置的、分别连接了对应行的存储器单元；

多个字线驱动器，与各所述字线对应设置的、在指定了对应的字线地址时将该对应的字线驱动到选择状态；

多个驱动器预充电电路，分别对应于所述多个字线的规定数目的字线组而配置的、分别在对应的字线组被选择时，向对应的字线组的字线驱动器供给第一电压电平的电压；和

多个电平移动电路，对应于各所述驱动器预充电电路而设置、并分别将对应的驱动器预充电电路所输出的第一电压电平的电压移动到比其低的电压电平。

29.权利要求28所述的半导体存储装置，其中，

各所述静态型存储器单元包含：耦合到对应的字线的存取晶体管以及存储数据的驱动晶体管，

各所述电平移动电路具有这样的晶体管，该晶体管具有与所述静态型存储器单元的存取晶体管以及驱动晶体管的至少一者的特性变动相联动的特性。

30.权利要求29所述的半导体存储装置，其中，所述电平移动电路的晶体管是以电阻模式动作的绝缘栅型场效应晶体管。

31.权利要求28所述的半导体存储装置，其中，在各所述驱动器预充电电路中，除了对应的字线组的字线被指定了地址时以外，供给所述第一电压电平的电压的节点和对应的字线驱动器分离。

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