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TW201926639A - 記憶體裝置及其製造方法 - Google Patents

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TW201926639A
TW201926639A TW107128068A TW107128068A TW201926639A TW 201926639 A TW201926639 A TW 201926639A TW 107128068 A TW107128068 A TW 107128068A TW 107128068 A TW107128068 A TW 107128068A TW 201926639 A TW201926639 A TW 201926639A
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dielectric
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顏君旭
許育銓
楊正輝
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台灣積體電路製造股份有限公司
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Abstract

一種記憶體裝置，其包括：第一導電柱結構，其延伸通過第一介電層，其中第一導電柱結構包括殼層部分，其包覆填充介電材料的核心結構，以及末端部分，其耦合至殼層部分的一個末端並設置在核心結構下方；以及第一相變材料層，其形成在第一介電層上方，其中第一相變材料層的下部邊界接觸第一導電柱結構的殼層部分之其他末端的至少第一部分。

Description

新穎的相變隨機存取記憶體裝置
近年來，已出現諸如鐵電式隨機存取記憶體(ferroelectric random access memory,FRAM)裝置，電阻式隨機存取記憶體(resistive random access memory,RRAM)裝置及相變式隨機存取記憶體(phase change random access memory,PCRAM)裝置等非傳統的非揮發記憶體(nonvolatile memory,NVM)裝置。尤其地，PCRAM裝置表現出在高電阻狀態及低電阻狀態之間的轉換行為，與傳統的NVM裝置相比具有各種優點。這些優點包括，例如，與當前的互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)技術兼容的製造步驟、低成本製造、緊密結構、靈活可擴充性(scalability)、快速轉換、高積體密度等。
通常，PCRAM裝置包括頂部電極(例如陽極)及底部電極(例如陰極)，其間插入相變材料層。此外，底部電極經由導電結構耦合至相變材料層，通常稱為「加熱器」結構。為了將PCRAM裝置轉換至通常被稱為集合操作(set operation)的低電阻狀態，通過加熱器結構在相變材料層上施加相對較低的電流信號，在相變材料層的相應結晶(較 低)與熔化(較高)溫度之間的溫度下對相變材料層退火，以使相變材料層結晶；並且將PCRAM裝置轉換至通常被稱為復置操作(reset operation)的高電阻狀態，經由加熱器結構在相變材料層上施加相對高的電流信號，在高於相變材料層的熔化(較高)溫度的溫度下對相變材料層退火，以使相變材料層非晶化。尤其地，能夠使相變材料層成功地非晶化/結晶所施加電流信號的電流水平與在加熱器結構與相變材料層之間的界面處之接觸面積尺寸(contact area size)成正比。例如，接觸面積尺寸越大，施加的電流信號的電流水平需要越高。
然而，現有的PCRAM裝置的加熱器結構以相對大的接觸面積與相應的相變材料層耦合，其不利地要求相應的電流水平相對較高。當施加如此的高電流水平信號時，現有的PCRAM裝置會因而出現各種問題，例如，可靠性較低、功率消耗較高等。因此，現有的PCRAM裝置及其製造方法並不完全令人滿意。
100‧‧‧方法
102~130‧‧‧操作
200‧‧‧半導體裝置
202‧‧‧基材
204‧‧‧電晶體
204-1‧‧‧閘極電極
204-2‧‧‧閘極介電層
204-3、204-4‧‧‧源極/汲極特徵
208‧‧‧第一介電層
210‧‧‧接觸插塞
212‧‧‧第二介電層
214‧‧‧第一電極
214’、216”、225、229‧‧‧上部邊界
216‧‧‧第三介電層
216’‧‧‧側壁
218‧‧‧溝槽(空隙)
222‧‧‧隔離層
222-1、242-1‧‧‧側壁部分
223‧‧‧蝕刻程序
224‧‧‧導電層
224-1、240-1‧‧‧殼層部分
224-2、240-2‧‧‧末端部分
228‧‧‧介電材料
228’、241‧‧‧剩餘部分
230‧‧‧第一導電柱結構
232‧‧‧相變材料層
232-1、232-3‧‧‧第一部分
232-2、232-4‧‧‧第二部分
234‧‧‧第四介電層
240‧‧‧第二導電柱結構
244‧‧‧第二電極
246‧‧‧第五介電層
301、303、305‧‧‧重疊處
當結合圖式閱讀時，從以下的詳細描述中可更好理解本揭露之各方面。應強調者，根據產業中標準慣例，各種特徵並未按比例繪製。實際上，各種特徵之尺寸及幾何可任意增大或縮小，以便使論述明晰。
第1A及1B圖為根據一些實施方式之用於形成半導體裝置的示例性方法之流程圖。
第2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N及2O圖為根據一些實施方式之藉由第1圖的方法製造之在各種製造階段期間的示例性半導體裝置之剖面示意圖。
第3A、3B、3C、3D、3E及3F圖為根據一些實施方式的藉由第1圖的方法製造之部分示例性半導體裝置之各種實施方式的相應平面圖。
以下揭露描述用於實施申請標的不同特徵之各種示例性實施方式。以下描述組件及設置的具體實施例以簡化本揭露。當然，這些僅為實施例且並非意在限制。例如，在以下描述中在第二特徵之上或上方形成第一特徵可包括其中第一及第二特徵形成為直接接觸的實施方式，並且也可包括其中附加特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸的實施方式。此外，本揭露可在各種實施例中重複元件符號及/或字母。此重複為出於簡化及明確的目的且本身並不決定所論述各種實施方式及/或組態之間的關係。
再者，為了便於描述，空間相關用語，例如「下方」、「以下」、「下部」、「以上」、「上部」等等，在本文中可用於描述如圖式中所示的一個元件或特徵與另一元件或特徵(或多個元件或特徵)的關係。除了圖式中繪示的方位之外，空間相關用語意在包含使用中或操作中裝置的 不同方位。裝置可以其他方式定向(旋轉90度或在其他方位)，並且本文使用的空間相關描述詞從而可同樣地解釋。
本揭露提供一種新穎PCRAM(相變隨機存取記憶體)裝置的各種實施方式及其形成方法。在一些實施方式中，所揭露的PCRAM裝置包括底部電極、底部導電柱結構(conductive column structure)、相變材料層、任選的頂部導電柱結構及頂部電極，其中底部及頂部導電柱結構各自包括形成為「殼層」結構的側壁部分，其圍繞由介電材料形成的「核心」結構。具體地，底部電極通過底部導電柱結構的側壁部分耦合至相變材料層，並且頂部電極通過頂部導電柱結構耦合至相變材料層。在一些實施方式中，底部及頂部導電柱結構可各自配置為將電流信號傳導至相變材料層。由於底部導電柱結構的側壁部分形成為殼層結構，與傳統的PCRAM裝置相比，在相變材料層與底部導電柱結構之間的界面處之相應的接觸面積尺寸能顯著減小。如此，所揭露的PCRAM裝置能有利地避免傳統的PCRAM裝置所遭遇的各種問題。
第1A及1B圖為根據本揭露的一或多個實施方式於形成半導體裝置之方法100的流程圖。應注意者，方法100僅為實施例且並非意在限制本揭露。在一些實施方式中，半導體裝置至少是PCRAM裝置的一部分。如本揭露所採用者，PCRAM裝置是指包括相變材料層的任何裝置。應注意者，第1A及1B圖的方法100並不產生完整的PCRAM裝置。完整的PCRAM裝置可使用互補式金屬氧化物半導體 (CMOS)技術加工而製造。因此，應理解到，可在第1A及1B圖的方法100之前、期間及之後提供附加操作，並且本文中僅簡要地描述一些其他操作。在一些其他實施方式中，於同時維持在本揭露範圍內，方法可用於形成各種非揮發記憶體(NVM)裝置中的任一種，例如鐵電式隨機存取記憶體(FRAM)裝置、電阻式隨機存取記憶體(RRAM)裝置等。
首先參照第1A圖，在一些實施方式中，方法100從操作102開始，其中提供包括電晶體的基材。方法100繼續至操作104，其中在基材上方形成包括接觸插塞(contact plug)延伸通過其內的第一介電層。在一些實施方式中，第一介電層形成在電晶體上方，並且接觸插塞電耦合至電晶體的至少一個導電特徵(例如，汲極、源極或閘極特徵)。方法100繼續至操作106，其中在第一介電層上方形成第二介電層。方法100繼續至操作108，其中第一電極形成在第二介電層中。在一些實施方式中，第一電極電耦合至延伸通過第一介電層的接觸插塞。方法100繼續至操作110，其中在第二介電層上方形成第三介電層。
接下來，方法100繼續至操作112，其中蝕刻第三介電層的一部分以形成延伸通過第三介電層的溝槽，從而暴露第一電極之上部邊界的一部分。方法100繼續至操作114，其中在經蝕刻的第三介電層上方形成隔離層以在溝槽形成襯裡(line the trench)。如此，隔離層沿著溝槽的側壁延伸並覆蓋溝槽的底部邊界(亦即，在操作112中暴露 的第一電極之上部邊界的部分)。應注意者，在一些實施方式中，隔離層也可覆蓋第三介電層的上部邊界。方法100繼續至操作116，其中蝕刻隔離層的一部分以重新暴露第一電極之上部邊界的部分。在一些實施方式中，在暴露第一電極之上部邊界之部分的同時，覆蓋第三介電層的上部邊界之隔離層的另一部分也被蝕刻去除。
然後參照第1B圖，方法100繼續至操作118，其中在經蝕刻的第三介電層上方形成導電層以在溝槽。具體地，在一些實施方式中，形成導電層以覆蓋第一電極的上部邊界之重新暴露的部分，沿著溝槽的側壁延伸(在其間耦合隔離層)，並且覆蓋第三介電層的上部邊界。方法100繼續至操作120，其中介電材料形成在經蝕刻的第三介電層上方以填充溝槽。具體地，在一些實施方式中，介電材料填充溝槽，而隔離層及導電層設置在其間。方法100繼續至操作122，其中執行拋光程序以形成第一導電柱結構。在一些實施方式中，在介電材料及導電層上進行拋光程序(例如，化學機械拋光(chemical mechanical polishing,CMP)程序)直到暴露導電層之側壁部分的上部邊界，由此形成第一導電柱結構。如此，第一導電柱結構包括至少兩個部分：第一部分，其為覆蓋第一電極的上部邊界之導電層的部分；以及第二部分，其為導電層的側壁部分。
接下來，方法100繼續至操作124，其中在第一導電柱結構上方形成相變材料層。在一些實施方式中，相變材料層形成為至少耦合導電層之側壁部分的上部邊界(第一 導電柱結構)。方法100繼續至操作126，其中在相變材料層上方形成第四介電層。方法100繼續至操作128，其中形成第二導電柱結構以耦合相變材料層。在一些實施方式中，第二導電柱結構，其可任選地形成在第四介電層中，為實質上類似於第一導電柱結構。方法100繼續至操作130，其中形成第二電極以耦合第二導電柱結構。在一些實施方式中，第二電極，其可形成在第五介電層中、在第四介電層上方，為實質上類似於第一電極。在一些實施方式中，上述第一、第二、第三、第四及第五介電層可各自為金屬間介電(inter-metal dielectric,IMD)或層間介電(inter-layer dielectric,ILD)層，亦即，第一、第二、第三、第四及第五介電層可由實質上類似的介電材料(例如，低k介電材料)所形成。
在一些實施方式中，方法100的操作可與如分別在第2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N及2O圖中所示的在各種製造階段之半導體裝置200的剖面示意圖相關聯。在一些實施方式中，半導體裝置200可為PCRAM裝置。PCRAM裝置200可被包括在微處理器、記憶體單元及/或其他積體電路(integrated circuit,IC)中。另外，為了更好地理解本揭露的概念，第2A至2O圖為經過簡化。例如，儘管圖式闡述PCRAM裝置200，應當理解者，其中形成PCRAM裝置200的IC可包括若干其他裝置(包括電阻器、電容器、電感器、熔絲等，其未在第2A至2O圖中顯示，係出於清楚闡述的目的。
對應於第1A圖的操作102，第2A圖為包括具有電晶體204的基材202之PCRAM裝置200的剖面示意圖，根據一些實施方式，其提供在各種製造階段中的一個階段。儘管第2A圖所示實施方式中的PCRAM裝置200僅包括一個電晶體204，應當理解者，第2A圖所示實施方式及以下圖式僅用於說明目的。因此，於同時維持在本揭露範圍內，PCRAM裝置200可包括任何所需數量的電晶體。
在一些實施方式中，基材202包括半導體材料基材，例如矽。或者，基材202可包括其他元素半導體材料，例如鍺。基材202還可包括化合物半導體，諸如碳化矽、砷化鎵、砷化銦及磷化銦。基材202可包括合金半導體，諸如矽鍺、碳化矽鍺、磷砷化鎵及磷化鎵銦。在一個實施方式中，基材202包括外延層。例如，基材可具有覆蓋主體半導體的外延層。此外，基材202可包括絕緣體上半導體(semiconductor-on-insulator,SOI)結構。例如，基材可包括埋藏氧化物(buried oxide,BOX)層，其藉由程序(諸如注入氧分離(separation by implanted oxygen,SIMOX))或其他合適的技術(諸如晶圓接合及研磨)所形成。
在一些實施方式中，電晶體204包括閘極電極204-1、閘極介電層204-2與源極/汲極特徵204-3及204-4。源極/汲極特徵204-3及204-4可使用諸如離子植入的摻雜程序所形成。閘極介電層204-2可包括諸如氧化矽、氮化矽、氮氧化矽、具有高介電常數(高k)的介電體及/或其組 合的介電材料，其可使用諸如原子層沉積(atomic layer deposition,ALD)的沉積程序所形成。閘極電極204-1可包括諸如多晶矽或金屬的導電材料，其可使用諸如化學氣相沉積(chemical vapor deposition,CVD)的沉積程序所形成。在一些實施方式中，電晶體204可用作PCRAM裝置200的存取電晶體，其在讀取/寫入操作期間控制對PCRAM裝置200之資料存儲組件(例如，PCRAM電阻器)的存取。
對應於第1A圖的操作104，第2B圖為包括具有接觸插塞210的第一介電層208之PCRAM裝置200的剖面示意圖，根據一些實施方式，其形成在各種製造階段中的一個階段。如圖所示，第一介電層208形成在電晶體204上方，並且接觸插塞210形成為延伸通過第一介電層206。在一些實施方式中，接觸插塞210耦合至少一個電晶體204的導電特徵。在第2B圖(及以下圖式)所示的實施方式中，接觸插塞210耦合至源極/汲極特徵204-3。
在一些實施方式中，第一介電層208由介電材料所形成。此介電材料可包括氧化矽、低介電常數(低k)材料、其他合適的介電材料或其組合中的至少一種。低k材料可包括氟化矽石玻璃(fluorinated silica glass,FSG)、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、碳摻雜氧化矽(carbon doped silicon oxide,SiOxCy)、氧化鍶(SrO)、Black Diamond®(應用材料公司，加利福尼亞州聖克拉拉)、乾凝膠、氣凝膠、不定形氟化碳、聚對二 甲苯、BCB(雙苯並環丁烯)、SiLK(陶氏化學公司，密西根州米德蘭)、聚醯亞胺及/或其他將來開發的低k介電材料。在一些實施方式中，接觸插塞210由諸如銅(Cu)、鋁(Al)及鎢(W)的導電材料所形成。
接觸插塞210可藉由至少一些的下列程序步驟所形成：使用化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition,PVD)、旋轉塗佈及/或其他合適的技術於基材202及電晶體204上方沉積上述第一介電層208的介電材料；執行一或多個圖案化程序(例如，微影程序、乾/濕蝕刻程序、清洗程序、軟/硬烘烤程序)形成通過介電材料的開口；使用CVD、PVD、電子槍(E-gun)及/或其他合適的技術沉積上述導電材料以重新填充開口；以及拋光去除過量的導電材料以形成接觸插塞210。
對應於第1A圖的操作106，第2C圖為包括第二介電層212之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。如圖所示，第二介電層212形成在第一介電層208及接觸插塞210上方。
在一些實施方式中，第二介電層212由介電材料所形成。此介電材料可包括氧化矽、低介電常數(低k)材料、其他合適的介電材料或其組合中的至少一種。低k材料可包括氟化矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、碳摻雜氧化矽(SiOxCy)、氧化鍶(SrO)、Black Diamond®(應用材料公司，加利 福尼亞州聖克拉拉)、乾凝膠、氣凝膠、不定形氟化碳、聚對二甲苯、BCB(雙苯並環丁烯)、SiLK(陶氏化學公司，密西根州米德蘭)、聚醯亞胺及/或其他將來開發的低k介電材料。第二介電層212可藉由使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、旋轉塗佈及/或其他合適的技術於第一介電層208上方沉積上述第二介電層212的介電材料所形成。
對應於第1A圖的操作108，第2D圖為包括第一電極214之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。如圖所示，第一電極214嵌入第二介電層212中，並且沿著第二介電層212水平延伸。在一些實施方式中，第一電極214耦合至接觸插塞210，並且如以下將討論者，第一電極212可用作PCRAM裝置200之資料存儲組件(例如，PCRAM電阻器)的底部電極。
在一些實施方式中，第一電極214由諸如銅(Cu)、鋁(Al)及鎢(W)的導電材料所形成。第一電極214可藉由至少一些的下列程序步驟所形成：執行一或多個圖案化程序(例如，微影程序、乾/濕蝕刻程序、清洗程序、軟/硬烘烤程序)形成通過第二介電層212的開口，以暴露至少一部分的接觸插塞210；使用CVD、PVD、電子槍及/或其他合適的技術沉積上述導電材料以重新填充開口；以及拋光去除過量的導電材料以形成第一電極214。
對應於第1A圖的操作110，第2E圖為包括第三介電層216之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。如圖所示，第三介電層216形成在第二介電層212及第一電極214上方。
在一些實施方式中，第三介電層216由介電材料所形成。此介電材料可包括氧化矽、低介電常數(低k)材料、其他合適的介電材料或其組合中的至少一種。低k材料可包括氟化矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、碳摻雜氧化矽(SiOxCy)、氧化鍶(SrO)、Black Diamond®(應用材料公司，加利福尼亞州聖克拉拉)、乾凝膠、氣凝膠、不定形氟化碳、聚對二甲苯、BCB(雙苯並環丁烯)、SiLK(陶氏化學公司，密西根州米德蘭)、聚醯亞胺及/或其他將來開發的低k介電材料。第三介電層216可藉由使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、旋轉塗佈及/或其他合適的技術於第二介電層212上方沉積上述第三介電層216的介電材料所形成。
對應於第1A圖的操作112，第2F圖為PCRAM裝置200的剖面示意圖，其中，根據一些實施方式，在各種製造階段的一個階段中蝕刻第三介電層216的一部分。如圖所示，在蝕刻第三介電層216的一部分之後，形成延伸通過第三介電層216的溝槽或空隙218。因此，在一些實施方式 中，溝槽218暴露第三介電層216的內部側壁216’及至少一部分之第一電極214的上部邊界214’。
在一些實施方式中，溝槽218藉由執行至少一些的下列程序步驟所形成：執行一或多個圖案化程序(例如，微影程序、乾/濕蝕刻程序、清洗程序、軟/硬烘烤程序)以在第三介電層216上方形成具有開口的可圖案化層，其中開口為橫向對準至少一部分之第一電極214的上部邊界214’；在使用可圖案化層作為遮罩的同時，在第三介電層216上執行一或多個乾/濕蝕刻程序，直到暴露上部邊界214’的部分；以及移除可圖案化層。
對應於第1A圖的操作114，第2G圖為包括隔離層222之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。如圖所示，隔離層222形成為覆蓋第三介電層216的上部邊界216”，並且在溝槽218形成襯裡(亦即，沿著側壁216’延伸並覆蓋上部邊界214’)。在一些實施方式中，隔離層222實質上為薄且定形的(thin and conformal)，使得溝槽218的外廓在形成隔離層222之後可維持現狀。
在一些實施方式中，隔離層222由介電材料所形成，例如氧化矽、氮化矽等等。隔離層222可藉由使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、旋轉塗佈及/或其他合適的技術於經蝕刻的第三介電層216上方沉積上述隔離層222的介電材料所形成。
對應於第1A圖的操作116，第2H圖為PCRAM裝置200的剖面示意圖，其中，根據一些實施方式，在各種製造階段的一個階段中執行蝕刻程序223。根據一些實施方式，蝕刻程序223可為非等向性蝕刻程序(例如，反應式離子蝕刻(reactive ion etching,RIE)程序)。因此，在蝕刻程序223的同時或之後，移除分別覆蓋第一電極214之上部邊界214’及第三介電層216之上部邊界216”的部分隔離層222，其完整留下隔離層222的側壁部分222-1。如第2H圖(及以下圖式)的闡述性實施方式所示，側壁部分222-1沿著第三介電層216的側壁216’延伸。
對應於第1B圖的操作118，第2I圖為包括導電層224之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。如圖所示，形成導電層224為在溝槽218形成襯裡並覆蓋上部邊界216”。更具體地，藉由以分別的側壁部分224-1沿著隔離層222的側壁部分222-1延伸以及以底部部分224-2覆蓋第一電極214的上部邊界214’，導電層224在溝槽218形成襯裡。在一些實施方式中，導電層224實質上為薄且定形的(例如，1奈米至10奈米)，使得溝槽218的外廓在形成導電層224之後可維持現狀。
儘管在第2I圖(及以下圖式)中，導電層224圖示為單層，應當理解者，導電層224可包括堆疊在彼此頂部上的二或多個層，其各自可由諸如金(Au)、鉑(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、 鉭(Ta)、鎢(W)、銥-鉭合金(Ir-Ta)、銦錫氧化物(indium-tin oxide,ITO)的導電材料，或這些的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，諸如TaN、TiN、TiAlN、TiW或其組合。在一些實施方式中，第一導電層224藉由使用化學氣相沉積(CVD)、電漿輔助式(plasma enhanced,PE)CVD、高密度電漿式(high-density plasma,HDP)CVD、感應耦合電漿式(inductively-coupled-plasma,ICP)CVD，物理氣相沉積(PVD)、旋轉塗佈及/或其他合適的技術於經蝕刻的第三介電層216及隔離層222之側壁部分222-1上方沉積上述導電材料中的至少一種。
對應於第1B圖的操作120，第2J圖為包括介電材料228之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中沉積。如圖所示，介電材料228形成為覆蓋導電層224，其從而以介電材料228填充溝槽218。
在一些實施方式中，介電材料228由與第三介電層216實質上類似的介電材料所形成。此介電材料可包括氧化矽、低介電常數(low-k)材料、其他合適的介電材料或其組合中的至少一種。低k材料可包括氟化矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、碳摻雜氧化矽(SiOxCy)、氧化鍶(SrO)、Black Diamond®(應用材料公司，加利福尼亞州聖克拉拉)、乾凝膠、氣凝膠、不定形氟化碳、聚對二甲苯、BCB(雙苯並環丁烯)、 SiLK(陶氏化學公司，密西根州米德蘭)、聚醯亞胺及/或其他將來開發的低k介電材料。介電材料228可藉由使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、旋轉塗佈及/或其他合適的技術於導電層224上方沉積上述介電材料所形成。
對應於第1B圖的操作122，第2K圖為包括第一導電柱結構230之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。根據一些實施方式，第一導電柱結構230藉由對介電材料228及設置在其下方的導電層224(第2J圖)執行至少一個CMP程序，直到側壁部分222-1的相應上部邊界225暴露為止。因此，介電材料228的剩餘部分228’在其側壁及底部邊界處被導電層224的側壁部分224-1及底部部分224-2所圍繞，其暴露相應的上部邊界229。換句話說，第一導電柱結構230可包括形成為殼層結構的第一部分224-1(以下稱為「殼層部分224-1」)，其圍繞形成為核心結構的剩餘部分228’，以及耦合至此殼層結構之一個末端的第二部分224-2(以下稱為「末端部分224-2」)。
對應於第1B圖的操作124，第2L圖為包括相變材料層232之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。如圖所示，相變材料層232形成在經蝕刻的第三介電層216上方以耦合至少一部分的第一導電柱結構230。在第2L圖所示的實施方式中，相變材料層232耦合至第一導電柱結構230的兩個殼 層部分224-1。更具體地，相變材料層232覆蓋殼層部分224-1的兩個邊界225。在一些其它實施方式中，相變材料層232可僅耦合至部份的殼層部分224-1(例如，殼層部分224-1中的一個)，以下將以第3A-3F圖進行例示以及論述。
在一些實施方式中，相變材料層232包括基於硫族化物(chalcogenide-based)的材料。硫族元素(chalcogens)包括形成部分的週期表第VI族之氧(O)、硫(S)、硒(Se)及碲(Te)四種元素中的任何一種。硫族化物包含具有更多正電性元素或基團之硫族元素的化合物。硫族化物合金包含硫族化物與諸如過渡金屬的其他材料之結合。硫族化物合金通常含有來自元素週期表第6欄中的一或多種元素，諸如鍺(Ge)及錫(Sn)。例如，硫族化物合金包括其含有銻(Sb)、鎵(Ga)、銦(In)及銀(Ag)中一或多種的結合。相變材料層232的示例性材料包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te及Te/Ge/Sb/S的合金。
在一些實施方式中，相變材料層232可藉由原子層沉積(ALD)技術以包含金屬及氧的前驅體所形成。在一些實施方式中，可使用其他的化學氣相沉積(CVD)技術。在一些實施方式中，相變材料層232可藉由物理氣相沉積(PVD)技術所形成，諸如以金屬靶以及以具有氧氣與任選的氮氣之氣體供應至PVD腔室的濺鍍程序。在一些 實施方式中，相變材料層232可藉由電子束沉積技術所形成。
對應於第1B圖的操作126，第2M圖為包括第四介電層234之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。如圖所示，第四介電層234形成在經蝕刻的第三介電層216上方以覆蓋相變材料層232。
在一些實施方式中，第四介電層234由介電材料所形成。此介電材料可包括氧化矽、低介電常數(低k)材料、其他合適的介電材料或其組合中的至少一種。低k材料可包括氟化矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、碳摻雜氧化矽(SiOxCy)、氧化鍶(SrO)、Black Diamond®(應用材料公司，加利福尼亞州聖克拉拉)、乾凝膠、氣凝膠、不定形氟化碳、聚對二甲苯、BCB(雙苯並環丁烯)、SiLK(陶氏化學公司，密西根州米德蘭)、聚醯亞胺及/或其他將來開發的低k介電材料。第四介電層234可藉由使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、旋轉塗佈及/或其他合適的技術於經蝕刻的第三介電層216及相變材料層232上方沉積上述第四介電層234的介電材料所形成。
對應於第1B圖的操作128，第2N圖為包括第二導電柱結構240之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。如圖所 示，第二導電結構240延伸通過部分的第四介電層234以耦合相變材料層232。
在一些實施方式中，第二導電柱結構240實質上類似於第一導電柱結構230，因而第二導電柱結構240的配置以下係簡要地論述，並且第二導電柱結構240的形成在此不再重複。第二導電柱結構240還包括殼層部分242-1，其圍繞由介電材料(類似第2J圖的介電材料228)的剩餘部分241所形成的核心結構，以及末端部分242-2，其耦合至殼層部分242-1的一個末端。如此，第二導電柱結構240經由末端部分242-2耦合至相變材料層232，並且經由側壁部分242-1耦合至第四介電層234，而隔離層242-1設置在其間。在一些實施方式中，隔離層242-1實質上類似於側壁部分222-1。此外，儘管在第2N圖所示的實施方式中，第二導電柱結構240對準第一導電柱結構230，應注意者，於同時維持在本揭露範圍內，第二導電柱結構240可從第一導電柱結構230處橫向移位(只要第二導電柱結構240仍耦合至相變材料層232)。
對應於第1B圖的操作130，第2O圖為包括第二電極244之PCRAM裝置200的剖面示意圖，根據一些實施方式，其在各種製造階段的一個階段中形成。如圖所示，第二電極244嵌入第五介電層246中，並且沿著第五介電層246水平地延伸。在一些實施方式中，第二電極244耦合至第二導電柱結構240，如以下將討論者，第二電極244可用 作PCRAM裝置200之資料存儲組件(例如，PCRAM電阻器)的頂部電極。
在一些實施方式中，第二電極244由諸如銅(Cu)、鋁(Al)及鎢(W)的導電材料所形成。第二電極244可藉由至少一些的下列程序步驟所形成：執行一或多個圖案化程序(例如，微影程序、乾/濕蝕刻程序、清洗程序、軟/硬烘烤程序)形成通過第五介電層246的開口，以暴露至少一部分的第二導電柱結構240；使用CVD、PVD、電子槍及/或其他合適的技術沉積上述導電材料以重新填充開口；以及拋光去除過量的導電材料以形成第二電極244。應注意者，在一些實施方式中，各自的上述第一/第二/第三/第四/第五介電層(208/212/216/234/246)可為金屬間介電(IMD)或層間介電(ILD)層。
在一些實施方式中，在形成第二電極244之後，可形成PCRAM裝置200的PCRAM電阻器。更具體地，第一電極214可用作PCRAM電阻器的底部電極，第一導電柱結構230可用作PCRAM電阻器的加熱器結構，相變材料層232可配置為藉由分別轉變成部分結晶態及非晶態而在低電阻態及高電阻態之間切換，第二導電柱結構240可用作PCRAM電阻器之任選的加熱器結構，並且第二電極244可用作頂部電極。
在操作中，PCRAM裝置200可「允許(granted)」通過存取電晶體204而被存取。一旦被存取，PCRAM裝置200可分別通過集合操作及復置操作而在低電 阻態及高電阻態之間轉變，如上所述。當與傳統的PCRAM裝置相比時，在加熱器結構(例如，第一導電柱結構230)與相變材料層232之間的接觸面積尺寸顯著減小。具體地，在第2O圖所示的實施方式中，接觸面積尺寸可定義為殼層部分224-1之截面積的兩倍(亦即，導電層224的厚度，如第2I圖所述)，其明顯小於傳統的PCRAM裝置之接觸面積尺寸(傳統的PCRAM裝置通常包括剩餘部分228’的附加截面積)。因此，能有利地減小為了轉變相變材料層232的電阻態而施加之電流信號的電流水平，其避免傳統的PCRAM裝置所面臨的各種問題。
第3A、3B、3C、3D、3E及3F圖分別闡述各種實施方式的俯視圖，其說明對於設置在另一介電層中、在介電層216上的相變材料層232，延伸通過介電層216的第一導電柱結構230如何在空間上配置。如以下將論述者，當從頂部俯視時，第一導電柱結構230的殼層部分224-1可形成為圓形環或多邊形環；當從頂部俯視時，相變材料層232可形成為具有圓形形狀、多邊形形狀或環形形狀(circumferential shape)；並且相變材料層232可部分地與第一導電柱結構230之殼層部分224-1的一部分重疊(亦即，耦合)。
例如，在第3A圖中，殼層部分224-1形成為圍繞介電材料228之剩餘部分228’的矩形環。換句話說，殼層部分224-1具有各自形成矩形形狀週邊的內部邊界及外部邊界。並且，形成為矩形形狀的相變材料層232與部分的此 矩形環重疊(例如，接觸)。因此，相應的接觸面積尺寸可定義為由虛線包圍之重疊處301的截面積。在第3B圖中，殼層部分224-1形成為實質上類似於第3A圖所示者的矩形環，但也形成為矩形形狀的相變材料層232則以較小的面積(由虛線包圍之重疊處303的截面積)與殼層部分224-1重疊。
在第3C圖中，殼層部分224-1形成為圍繞介電材料228之剩餘部分228’的圓形環。換句話說，殼層部分224-1具有各自形成圓形形狀週邊的內部邊界及外部邊界。並且，形成為矩形環(例如，環形形狀)的相變材料層232與部分的此圓形環重疊。因此，相應的接觸面積尺寸可定義為由虛線包圍之重疊處305的截面積。
在第3D圖中，殼層部分224-1形成為圍繞介電材料228之剩餘部分228’的第一圓形環，並且相變材料層232(由虛線包圍)形成為第二圓形環。此外，在一些實施方式中，此第一圓形環(殼層部分224-1)可藉由沿著第二圓形環(相變材料層232)的週邊延伸而與第二圓形環重疊，其定義出為第一或第二圓形環之部分截面積的重疊處(未描繪)。
在第3E圖中，殼層部分224-1形成為矩形環，並且相變材料層232形成為矩形形狀，其類似於第3A及3B圖，除了相變材料層232可形成為具有二或多個分別的不同部分。例如，在第3E圖所示的實施方式中，相變材料層232 包括第一部分232-1及第二部分232-2，其彼此橫向間隔開並分別與殼層部分224-1的矩形環重疊。
在第3F圖中，殼層部分224-1形成為圓形環，並且相變材料層232形成為具有兩個矩形形狀，其彼此橫向間隔開。例如，在第3F圖所示的實施方式中，相變材料層232包括分別與殼層部分224-1之圓形環重疊的第一部分232-3及第二部分232-4。
在一實施方式中，記憶體裝置包括：第一導電柱結構，其延伸通過第一介電層，其中第一導電柱結構包括殼層部分，其包覆填充介電材料的核心結構；以及末端部分，其耦合至殼層部分的一個末端並設置在核心結構以下；以及第一相變材料層，其形成在第一介電層上方，其中第一相變材料層的下部邊界接觸第一導電柱結構的殼層部分之其他末端的至少第一部分。
在另一實施方式中，記憶體裝置包括：底部電極；相變材料層；以及加熱器結構，其耦合在底部電極與相變材料層之間，並在溝槽形成襯裡，從而使加熱器結構的第一部分在一個末端接觸相變材料層，並且包覆直接設置在相變材料層以下的介電材料。
在再另一實施方式中，一種方法包括：形成第一介電層在底部電極上方；形成第一空隙，其延伸通過第一介電層以暴露底部電極之上部邊界的一部分；形成第一導電結構，其沿著第一空隙的個別側壁以及底部電極之上部邊界的經暴露部分形成襯裡；填充第一空隙以第一介電層；以及 形成相變材料層在第一介電層上方，以使相變材料層接觸至少一部分之第一導電結構的側壁。
上文概述若干實施方式之特徵，使得這些熟悉此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，其可輕易使用本揭露作為設計或修飾其他製程及結構的基礎，以便實施本文所介紹之實施方式的相同目的及/或達到相同優勢。熟習此項技術者亦應認識到，此等效結構並未偏離本揭露之精神及範疇，並且其可在不偏離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (20)

  1. 一種記憶體裝置，包括：一第一導電柱結構，其延伸通過一第一介電層，其中該第一導電柱結構包括一殼層部分，其包覆一介電材料填充的一核心結構，以及一末端部分，其耦合至該殼層部分的一末端並設置在該核心結構以下；以及一第一相變材料層，其形成在該第一介電層上方，其中該第一相變材料層的一下部邊界接觸該第一導電柱結構的該殼層部分之其他末端的至少一第一部分。
  2. 如請求項1所述之記憶體裝置，其進一步包括：一底部電極，其設置在該第一介電層以下，並且耦合至該第一導電柱的該末端部分。
  3. 如請求項1所述之記憶體裝置，其進一步包括：一第二介電層，其設置在該第一相變材料層以上；以及一第二導電柱結構，其延伸通過該第二介電層，其中該第二導電柱結構包括一殼層部分，其包覆一介電材料填充的一核心結構，以及一末端部分，其耦合至該殼層部分的一末端並設置在該核心結構以下，其中該第一相變材料層的一上部邊界接觸該第二導電柱的該末端部分。
  4. 如請求項3所述之記憶體裝置，其進一步包括：一頂部電極，其設置在該第二介電層以上，並且耦合至該第二導電柱之該殼層部分的其他末端。
  5. 如請求項1所述之記憶體裝置，其中該第一導電柱結構的該殼層部分具有約1至10奈米的截面積。
  6. 如請求項1所述之記憶體裝置，該第一導電柱結構的該殼層部分包括一內部邊界及一外部邊界，當從頂部俯視時，其各自形成一圓形形狀的一週邊。
  7. 如請求項1所述之記憶體裝置，該第一導電柱結構的該殼層部分包括一內部邊界及一外部邊界，當從頂部俯視時，其各自形成一多邊形形狀的一週邊。
  8. 如請求項1所述之記憶體裝置，其進一步包括：一第二相變材料層，其形成在該第一介電層上方，其中該第二相變材料層的一下部邊界接觸該第一導電柱的該殼層部分之其他末端的至少一第二部分。
  9. 如請求項8所述之記憶體裝置，當從頂部 俯視時，該第一相變材料層及該第二相變材料層中的至少一者具有一圓形形狀、一多邊形形狀或一環形形狀。
  10. 一種記憶體裝置，包括：一底部電極；一相變材料層；以及一加熱器結構，其耦合在該底部電極與該相變材料層之間，並在一溝槽形成襯裡，從而使該加熱器結構的一第一部分在一末端接觸該相變材料層，並且包覆直接設置在該相變材料層以下的一介電材料。
  11. 如請求項10所述之記憶體裝置，其中該加熱器結構進一步包括一第二部分，該第二部分耦合至該第一部分的其他末端並設置在該經包覆的介電材料以下。
  12. 如請求項10所述之記憶體裝置，其中該加熱器結構由選自TaN、TiN、TiAlN及TiW中至少一種的一導電材料所形成。
  13. 如請求項10所述之記憶體裝置，其中該加熱器結構的該第一部分具有約1至10奈米的一截面積。
  14. 如請求項10所述之記憶體裝置，其進一步包括： 一頂部電極，其設置在該相變材料層以上並耦合至該相變材料層。
  15. 如請求項10所述之記憶體裝置，其中該加熱器結構的該第一部分包括一內部邊界及一外部邊界，當從頂部俯視時，其各自形成一圓形形狀的一週邊。
  16. 如請求項10所述之記憶體裝置，其中該加熱器結構的該第一部分包括一內部邊界及一外部邊界，當從頂部俯視時，其各自形成一多邊形形狀的一週邊。
  17. 如請求項10所述之記憶體裝置，當從頂部俯視時，該相變材料層具有一圓形形狀、一多邊形形狀或一環形形狀。
  18. 一種方法，包括：形成一第一介電層在一底部電極上方；形成一第一空隙，其延伸通過該第一介電層以暴露該底部電極之一上部邊界的一部分；形成一第一導電結構，其沿著該第一空隙的個別側壁及該底部電極之該上部邊界的該經暴露部分形成襯裡；填充該第一介電層於該第一空隙；以及形成一相變材料層在該第一介電層上方，以使該相變材料層接觸該第一導電結構之至少一部分的一側壁。
  19. 如請求項18所述之製造方法，其進一步包括：形成一第二介電層在該相變材料層上方；形成一第二空隙，其延伸通過該第二介電層以暴露該相變材料層之一上部邊界的一部分；形成一第二導電結構，其沿著該第二空隙的個別側壁及該相變材料層之該上部邊界的該經暴露部分形成襯裡，以使該相變材料層接觸該第二導電結構之至少一部分的一側壁以及一底部部分；填充該第二介電層於該第二空隙；以及形成一頂部電極在該第二介電層上方，以接觸該第二導電結構。
  20. 如請求項19所述之製造方法，其進一步包括：凹陷該第一介電層；形成一第一隔離層，其在該經凹陷的第一介電層形成襯裡；移除該第一隔離層的一底部部分及設置在該第一隔離層的該底部部分以下之該第一介電層的一部分，從而形成該第一空隙；凹陷該第二介電層；形成一第二隔離層，其在該經凹陷的第二介電層形成襯裡；以及移除該第二隔離層的一底部部分及設置在該第二隔離 層的該底部部分以下之該第二介電層的一部分，從而形成該第二空隙。
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