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Die
vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen
einer Speichervorrichtung, die bipolare Transistoren als Auswahleinrichtungen
für Speicherelemente
aufweist, sowie auf eine dadurch gebildete Speichervorrichtung.
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Wie
bekannt ist, weisen Speichervorrichtungen eine Mehrzahl von Speicherzellen
oder Speicherelementen auf, die in Reihen und Spalten angeordnet
sind, um eine Speichermatrix zu bilden. Reihen- und Spalten-Dekodierer
werden zum selektiven Verbinden der Speicherelemente mit Schreib-/Lese-Schaltungen
der Speichervorrichtung verwendet, um für einen normalen durchgehenden
Betrieb zu sorgen. Ferner ist es in manchen Fällen notwendig, weitere Auswahlelemente
vorzusehen, die die Speicherelemente selektiv aktivieren und deaktivieren, um
durch andere benachbarte Speicherelemente bedingte Störungen zu
verhindern.
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In
dieser Hinsicht ist auch die Verwendung von bipolaren Transistoren
als Auswahleinrichtungen, die mit den Speicherelementen gekoppelt
sind, allgemein bekannt. Im Spezielleren weist ein bipolarer Auswahltransistor
einen Basisanschluss, der mit einer Steuerleitung (zum Beispiel
einer Wortleitung) verbunden ist, einen mit dem Speicherelement
gekoppelten Emitteranschluss sowie einen normalerweise mit Masse
verbundenen Kollektoranschluss auf. Es ist klar, dass die Kopplungsweise
des Emitters des bipolaren Auswahltransistors und des Speicherelements
von der Konstruktion des eigentlichen Speicherelements abhängig ist.
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Beispielsweise
handelt es sich bei Phasenveränderungsspeichern
um Speichervorrichtungen, die derzeit auf wachsendes Interesse stoßen und
die Bipolartransistoren als Auswahleinrichtungen für Speicherelemente
verwenden.
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Phasenveränderungs-Speicherzellen
verwenden eine Klasse von Materialen, die die einzigartige Eigenschaft
haben, dass sie von einer Phase in eine andere Phase in reversibler
Weise umschaltbar sind, wobei jeder Phase klare elektrische Eigenschaften
zugeordnet sind. Zum Beispiel können
sich diese Materialien zwischen einer amorphen ungeordneten Phase
und einer kristallinen oder polykristallinen geordneten Phase ändern. Eine
Materialeigenschaft, die sich ändern
kann und eine Signatur für jede
Phase schaffen kann, ist der spezifische Widerstand des Materials,
der sich in den beiden Zuständen
beträchtlich
unterscheidet.
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Spezielle
Materialien, die in geeigneter Weise bei Phasenveränderungszellen
verwendbar sind, sind Legierungen aus Elementen der Gruppe VI der Periodentabelle,
wie zum Beispiel Te oder Se, die auch als Chalkogenide oder chalkogene
Materialien bezeichnet werden. Daher wird im Folgenden der Begriff "chalkogene Materialien" zum Bezeichnen von allen
Materialien verwendet, die zwischen wenigstens zwei verschiedenen
Phasen umschaltbar sind, in denen sie unterschiedliche elektrische
Eigenschaften (Widerstände)
aufweisen und somit Elemente der Gruppe VI der Periodentabelle sowie
deren Legierungen beinhalten.
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Bei
Phasenveränderungsspeichern
wird eine dünne
Schicht aus chalkogenem Material als programmierbarer Widerstand
verwendet, der zwischen einem Zustand mit hohem Widerstand und einem
Zustand mit niedrigem Widerstand umschaltet.
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Eine
Phasenveränderung
wird normalerweise durch lokales Erhöhen der Temperatur erzielt.
Unter 150°C
sind beide Phasen stabil. Über
200°C erfolgt
die Kernbildung von Kristalliten rasch, und wenn das Material für eine ausreichende
Zeitdauer auf der Kristallisierungstemperatur gehalten wird, verändert es
seine Phase und wird kristallin. Zum Verändern der Phase zurück in den
amorphen Zustand wird seine Temperatur über den Schmelzpunkt (ca. 600°C) gebracht,
und das Chalkogenid wird rasch abgekühlt.
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Vom
elektrischen Standpunkt her ist möglich, beide kritischen Temperaturen
(Kristallisierungstemperatur und Schmelztemperatur) zu erreichen,
indem man einen elektrischen Strom durch eine Widerstandselektrode
in Berührung
mit oder in unmittelbarer Nähe
zu dem chalkogenen Material fließen lässt und das Material durch
Joulische Wärme
erwärmt wird.
Erreicht wird dieses Ziel, indem man einen derartigen Strom durch
einen geeigneten, benachbarten Serienwiderstand fließen lässt, der
als Heizeinrichtung arbeitet.
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Der
Zustand des chalkogenen Materials kann abgelesen werden, indem eine
ausreichend geringe Spannung (oder Strom) angelegt wird, sodass keine
spürbare
Erwärmung
hervorgerufen wird, und man den das Material durchfließenden Strom
(oder die über
diesem vorhandene Spannung) misst. Da der Strom proportional zu
der Konduktanz des chalkogenen Materials (oder die Spannung proportional zu
dem Widerstand) ist, ist eine Unterscheidung zwischen den beiden
Zuständen
möglich.
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Wie
bereits erwähnt
wurde, werden bipolare Auswahltransistoren mit den chalkogenen Speicherelementen
verbunden. Aus Gründen
der Klarheit wird auf 1 Bezug genommen, die einen
Bereich einer Phasenveränderungs-Speichervorrichtung 1 darstellt,
die einen chalkogenen Streifen 2, eine becherförmige Heizeinrichtung 3,
die mit dielektrischem Material gefüllt ist, sowie eine Auswahleinrichtung 4 aufweist;
hierbei handelt es sich bei der Auswahleinrichtung 4 um
einen bipolaren PNP-Transistor, der in eine über einem Substrat 7 gewachsene
Epitaxieschicht 5 eingebaut ist. Genauer gesagt, umfasst
die Auswahleinrichtung 4 einen Emitterbereich 4a,
einen Basisbereich 4b mit einem Basiskontaktbereich 4c,
einen Kollektorbereich 4d sowie einen Kollektorunterbereich 4e;
ferner ist die Auswahleinrichtung in seitlicher Richtung durch Grabenisolierstrukturen 9 abgegrenzt.
Ein Speicherelement 8 ist an einem Kontaktbereich zwischen
dem chalkogenen Streifen 2 und der Heizeinrichtung 3 gebildet,
wie dies in 2 schematisch dargestellt ist.
Die Heizeinrichtung 3 muss in einem Abstand von der Auswahleinrichtung 4 entfernt
vorgesehen sein und ist daher in eine obere dielektrische Schicht 10 eingebettet,
die auf eine untere dielektrische Schicht aufgebracht ist. Ferner ist
die Heizeinrichtung 3 durch einen ersten Stopfen 12,
der sich über
die untere dielektrische Schicht 11 erstreckt, mit dem
Emitterbereich 4a der Auswahleinrichtung 4 verbunden.
Ein zweiter Stopfen 13 verbindet den Basiskontaktbereich 4c der
Auswahleinrichtung 4 mit einer Wortleitung 15.
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Gemäß bekannter
Prozesse zum Herstellen von Phasenveränderungsspeichern wird die
Auswahleinrichtung 4 zu Beginn im Inneren der Epitaxieschicht 5 gebildet.
Anschließend
wird die untere dielektrische Schicht 11 auf die Epitaxieschicht 5 aufgebracht,
und es werden die Stopfen 12, 13 hergestellt.
Genauer gesagt, wird die untere dielektrische Schicht 11 anisotrop
geätzt,
um dadurch Durchgangsöffnungen
zu bilden, die innen mit einem ersten leitfähigen Material beschichtet
werden und anschließend
mit einem zweiten leitfähigen
Material gefüllt werden.
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Anschließend wird
die obere dielektrische Schicht 10 auf die untere dielektrische
Schicht 11 aufgebracht, und die Heizeinrichtung 3 wird
darin gebildet, und zwar durch Ätzen
der oberen dielektrischen Schicht 10, um darin einen Hohlraum über den
ersten Stopfen 12 hinweg zu bilden, indem der Hohlraum
mit einem Material mit einem vorbestimmten spezifischen Widerstand
beschichtet wird und dadurch ein Kontakt mit dem ersten Stopfen 12 hergestellt
wird und indem der Hohlraum wieder mit dielektrischem Material gefüllt wird.
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Anschließend wird
eine Abgrenzungsschicht 16 mit einer Öffnung auf der oberen dielektrischen Schicht 10 ausgebildet;
eine chalkogene Schicht wird auf die Abgrenzungsschicht 16 aufgebracht
und füllt die Öffnung,
um dadurch den chalkogenen Streifen 2 und das Speicherelement 8 zu
bilden.
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Schließlich werden
ein Metall-Leitungsstapel 18, Stopfen 19 einer
zweiten Ebene sowie Verbindungsleitungen 20 gebildet, wobei
dies nach Maßgabe
einer erforderlichen Ausführung
stattfindet.
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Bekannte
Prozesse haben jedoch einige Einschränkungen. Als erstes ist eine
große
Anzahl von Herstellungsschritten erforderlich. Zum Beispiel erfordert
die Herstellung der Heizeinrichtung 3 vorab das Aufbringen
der unteren dielektrischen Schicht 11 zum wärmemäßigen Isolieren
der Auswahleinrichtung 4 von der Heizeinrichtung 3,
das Bilden des ersten Stopfens 12 und des zweiten Stopfens 13 (das heißt, das Ätzen der
unteren dielektrischen Schicht 11 sowie das interne Beschichten
und Füllen
der Öffnungen)
sowie das Aufbringen und Ätzen der
oberen dielektrischen Schicht 10; erst in diesem Stadium
des Prozesses kann Widerstandsmaterial zum Bilden der Heizeinrichtung 3 aufgebracht
werden.
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Ferner
können
bekannte Prozesse keine Kontakte mit hoher Qualität zwischen
den Anschlüssen
der Auswahleinrichtung 4 und dem Speicherelement 8 oder
den Verbindungsleitungen schaffen. In der Tat landen die Stopfen 12, 13 direkt
auf dem dotierten epitaxialen Silizium des Emitterbereichs 4a und
des Basiskontaktbereichs 4c, während eine weitere Bearbeitung
wünschenswert
wäre, um
der Oberfläche
der Siliziumkontaktbereiche hohe Leitfähigkeit zu verleihen.
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Es
versteht sich, dass die vorstehend geschilderten Nachteile jede
Art von Speicher beeinträchtigen,
der mit den Speicherelementen gekoppelte bipolare Auswahltransistoren
und nicht nur Phasenveränderungsspeicher
verwendet.
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Die
EP 1 318 522 A ,
die den Stand der Technik gemäß Art. 54
(3) EPÜ beschreibt,
offenbart ein Beispiel eines Verfahrens zum Herstellen einer Speichervorrichtung,
bei dem eine Phasenveränderungs-Speicherzelle
mit einem Auswahlelement gekoppelt ist, bei dem es sich um einen
bipolaren Transistor handeln kann, der eingebettete Emitter- und Basisbereiche
sowie Grabenisolierbereiche aufweist.
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Die
EP 0 544 204 A zeigt
eine EEPROM-Vorrichtung mit einer Speicheranordnung, die mit einer Mehrzahl
von Speichertransistoren mit schwebendem Gate aufgebaut ist.
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Die
US 2002/03883 A offenbart eine Phasenveränderungs-Speichervorrichtung,
die Dioden als Auswahlelemente verwendet.
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Die
US 4 922 318 A beschreibt
einen bipolaren Transistor mit einem erhabenen Kontakt.
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Das
Ziel der Erfindung besteht somit in der Schaffung eines Verfahrens
zum Herstellen von Speichervorrichtungen sowie einer Speichervorrichtung,
bei dem bzw. der die vorstehend genannten Nachteile überwunden
sind.
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Gemäß der vorliegenden
Erfindung werden ein Verfahren zum Herstellen einer Speichervorrichtung,
die bipolare Transistoren als Auswahleinrichtungen für Speicherelemente
aufweist, sowie eine dadurch gebildete Speichervorrichtung geschaffen, wie
dies in Anspruch 1 bzw. 13 definiert ist.
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Zum
Verständnis
der vorliegenden Erfindung werden im Folgenden bevorzugte Ausführungsformen
von dieser lediglich als nicht einschränkendes Beispiel unter Bezugnahme
auf die beigefügten Zeichnungen
beschrieben; darin zeigen:
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1 eine
Schnittdarstellung einer Speichervorrichtung bekannten Typs;
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2 eine
von oben gesehene Draufsicht auf ein Detail der 1 entlang
einer Linie II-II der 1;
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3 bis 5 Schnittdarstellungen
eines Halbleiter-Wafers in aufeinander folgenden Herstellungsschritten
eines Prozesses gemäß einem
ersten Ausführungsbeispiel
der vorliegenden Erfindung;
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6 eine
von oben gesehene Draufsicht auf den Halbleiter-Wafer der 5;
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7 bis 16 Schnittdarstellungen
des Halbleiter-Wafers der 5 in aufeinander
folgenden Herstellungsschritten;
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17 eine
von oben gesehen Draufsicht auf ein Detail der 16 entlang
der Linie XVII-XVII der 16; und
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18 bis 22 Schnittdarstellungen
eines Halbleiter-Wafers bei aufeinander folgenden Herstellungsschritten
eines Prozesses gemäß einem zweiten
Ausführungsbeispiel
der vorliegenden Erfindung.
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Unter
Bezugnahme auf 3 besitzt ein Wafer bzw. eine
Scheibe 20 aus Halbleitermaterial ein Substrat 21 und
eine Epitaxieschicht 22, beispielsweise vom P-leitenden
Typ bzw. vom P–-leitenden Typ. In einem
Anfangsschritt des Prozesses wird ein bipolarer Auswahltransistor 25 innerhalb
der Epitaxieschicht 22 in an sich bekannter Weise gebildet.
Im Spezielleren wird die Auswahleinrichtung 25 in seitlicher
Richtung durch Grabenisolierstrukturen 24, vorzugsweise
aus Siliziumdioxid, abgegrenzt, wobei sie einen N-leitenden Basisbereich 26,
einen P-leitenden Kollektorbereich 27, der sich an den
Basisbereich 26 anschließt sowie einen P+-leitenden Kollektorunterbereich 28 aufweist,
der sich zwischen dem Kollektorbereich 27 und dem Substrat 21 erstreckt.
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Eine
niedrige Spannung aufweisende Gate-Oxidschicht, die im Folgenden
auch als LV-Oxid 30 bezeichnet wird, lässt man durch thermisches Aufwachsen
auf der gesamten Oberfläche 20a des
Wafers 20 aufwachsen, wobei diese durch einen maskierten Ätzvorgang
definiert wird, um dadurch Emitterfenster 31 und ein Basisfenster 32 zu öffnen, die entsprechende
Kontaktbereiche des Basisbereichs 26 partiell freilegen.
Genauer gesagt, werden die Emitterfenster 31 seitlich von
dem Basisbereich 26 sowie benachbart zu den Grabenisolierstrukturen 24 gebildet,
während
das Basisfenster 32 einen zentralen Bereich des Basisbereichs 26 freilegt.
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Anschließend wird
eine Polysiliziumschicht 33 mit einer Dicke von vorzugsweise
100 bis 300 nm auf den Wafer 20 aufgebracht, wobei diese
das LV-Oxid 30 vollständig
bedeckt, wie dies in 4 gezeigt ist. In der Praxis
sind die Polysiliziumschicht 33 und der Basisbereich 26 durch
das LV-Oxid 30 voneinander getrennt; die Polysiliziumschicht 33 erstreckt
sich jedoch durch die Emitterfenster 31 und das Basisfenster 32 hindurch,
sodass sie den Basisbereich 26 an den freiliegenden Kontaktbereichen
erreicht.
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Anschließend (5)
werden die Polysiliziumschicht 33 und das LV-Oxid 30 unter
Verwendung einer hier nicht dargestellten Maske selektiv geätzt. Genauer
gesagt, werden erhabene Emitterbereiche 35 und ein erhabener
Basisbereich 36 auf dem Basisbereich 26 der Auswahleinrichtung 25 durch
Entfernen der Polysilizium schicht 33 und des LV-Oxids 30 zwischen
den Fenstern 31, 32 gebildet. Wie in 6 gezeigt
ist, überschreiten
die erhabenen Emitterbereiche 35 und ein erhabener Basisbereich 36 in geringfügiger Weise
die Breite des Basisbereichs 26. Bei diesem Schritt wird
das LV-Oxid 30 zuerst als Stoppschicht verwendet, wenn
die Polysiliziumschicht 33 geätzt wird, um dadurch eine Beschädigung des
Basisbereichs 26 zu verhindern; anschließend wird
auch das LV-Oxid 30 geätzt.
Die erhabenen Emitterbereiche 35 und der erhabene Basisbereich 36 sind über eine
vorbestimmte Distanz voneinander beabstandet, wie dies im Folgenden
erläutert wird,
wobei sie vorzugsweise Restbereiche 30' des LV-Oxids 30 überlappen;
solche Restbereiche 30' werden
nicht entfernt, um dadurch das Risiko zu vermeiden, dass der Basisbereich 26 auf
Grund möglicher
Fehlausrichtungen der Masken während
des Polysilizium-Ätzvorgangs
ungeschützt
bleibt.
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Gleichzeitig
werden auf einem Schaltungsbereich des Wafers 20, der in
den 3 bis 16 schematisch auf der linken
Seite dargestellt ist, Gate-Oxidbereiche 38 und Gate-Bereiche 39 von NMOS-Transistoren 40 und
PMOS-Transistoren 41 gebildet.
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Eine
Schutzschicht 43, beispielsweise aus Siliziumdioxid, die
in 7 in unterbrochener Linie dargestellt ist, wird
dann auf dem gesamten Wafer 20 gebildet und anisotrop geätzt. Im
Spezielleren wird die Schutzschicht 43 von im Wesentlichen
ebenen oder geglätteten
Bereichen des Wafers 20 vollständig entfernt, während steile
Bereiche mit Abstandselementen 45 bedeckt bleiben. Mit
anderen Worten, ist um die Ränder
der erhabenen Emitterbereiche 35, des erhabenen Basisbereichs 36 sowie
der Gatebereiche 39 die Höhe der Schutzschicht 43 viel
größer als
an anderen Stellen. Somit wird die Schutzschicht 43 beim
anisotropen Ätzen
nur partiell entfernt, da nur Bereiche mit einer geringeren Dicke
vollständig abgelöst werden;
auf diese Weise werden die Abstandselemente 45 gebildet,
wobei diese die darunter liegenden Bereiche schützen. Ferner sind die erhabenen
Emitterbereiche 35 und der erhabene Basisbereich 36 mit
einer derartigen Distanz voneinander beabstandet, dass einander
benachbarte Abstandselemente 45 miteinander in Verbindung
stehen. Auf diese Weise ist der gesamte Basisbereich 26 entweder
mit den erhabenen Bereichen 35, 36 oder den Abstandselementen 45 bedeckt.
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Anschließend werden
ein P+-Ionenimplantationsvorgang und ein
N+-Ionenimplantationsvorgang ausgeführt (8 und 9).
Genauer gesagt, werden während
der P+-Ionenimplantation die erhabenen Ermitterbereiche 35 und
die Gatebereiche 39 der PMOS-Transistoren 41 zum
Aufnehmen von implantierten Ionen freigelegt, und der erhabene Basisbereich 36 sowie
die Gatebereiche 39 der NMOS-Transistoren 40 werden
durch eine erste Maske 46 geschützt; dagegen werden während der
N+-Ionenimplantation der erhabene Basisbereich 36 und
die Gatebereiche 39 der NMOS-Transistoren 40 freigelegt, und
die erhabenen Emitterbereiche 35 sowie die Gatebereiche 39 der
PMOS-Transistoren 41 werden durch eine zweite Maske 47 geschützt. Ferner
werden während
der P+- und der N+-Ionenimplantation auch
Sourcebereiche 40a, 41a und Drainbereiche 40b, 41b des
NMOS-Transistors 40 und des PMOS-Transistors 41 in
der Epitaxieschicht 22 gebildet (die Sourcebereiche 40a, 40b und
die Drainbereiche 41a, 41b sind nur schematisch
dargestellt).
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Nach
den Ionenimplantationen wird der Wafer 20 erwärmt, um
die implantierten Ionen zu diffundieren und zu aktivieren, wie dies
in 10 dargestellt ist. In der Praxis werden in diesem
Schritt eingebettete Emitterbereiche 49 vom P+-leitenden
Typ sowie ein Basiskontaktbereich 50 vom N+-leitenden
Typ in dem Basisbereich 26 unter den erhabenen Emitterbereichen 35 bzw.
unter dem erhabenen Basisbereich 36 gebildet.
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Anschließend wird
ein Selbstausrichtungs-Silizidierungsschritt ausgeführt (11 und 12).
Genauer gesagt, wird eine Metallschicht 51, zum Beispiel
aus Ti, auf den Wafer 20 aufgebracht, der erwärmt wird;
in Bereichen, in denen die Metallschicht 51 in direktem
Kontakt mit Polysilizium oder Silizium steht, das heißt, an den
erhabenen Bereichen 35, 36 und an den MOS-Transistoren 40, 41 werden
Metallsilizidbereiche 52 gebildet (12), die
eine noch höhere
Leitfähigkeit
als selbst stark dotiertes Polysilizium aufweisen, wobei der Koeffizient hierfür zwischen
etwa 10 und 100 liegt; durch einen selektiven Ätzvorgang wird die Metallschicht 51 entfernt,
während
die Silizidbereiche 52 belassen bleiben. In der Praxis
wird die Metallschicht 51 lokal zu Metallsilizid verändert und
zwar durch Nutzung von Siliziumatomen der darunter liegenden erhabenen Emitterbereiche 35 sowie
des erhabenen Basisbereichs 36. Die Silizidbereiche 52 bilden
somit hohe Leitfähigkeit
aufweisende Oberflächenschichten
der erhabenen Emitterbereiche 35 und des er habenen Basisbereichs 36.
Da der Selbstausrichtungs-Silizidierungsschritt eine konforme Anordnung
hinsichtlich der oberen Oberfläche
des Wafers 20 nutzt und die leitfähigen Bereiche, die vor der
Silizidierung bewahrt werden müssen,
durch die Abstandselemente 45 geschützt sind, ist keine Anti-Silizidisierungsmaske
erforderlich.
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Unter
Bezugnahme auf 13 werden eine Nitritschicht 54 und
eine dicke dielektrische Schicht 55, die höher ist
als die erhabenen Bereiche 35, 36 und vorzugsweise
aus Siliziumdioxid gebildet ist, auf den Wafer 20 aufgebracht,
der dann eingeebnet wird, beispielsweise unter Verwendung eines
CMP-Verfahrens bzw. eines chemisch-mechanischen Polierverfahrens.
Unter Verwendung einer nicht dargestellten Resistmaske werden die
Nitritschicht 54 und die dicke dielektrische Schicht 55 geätzt, und
es werden erste Hohlräume 57 geöffnet, die
sich bis zu den erhabenen Emitterbereichen 35 nach unten
erstrecken, wie dies in 14 dargestellt
ist; genauer gesagt, erstrecken sich die ersten Hohlräume 57 bis
zu den Silizidbereichen 52, die die erhabenen Emitterbereiche 35 bedecken.
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Wie
in 15 gezeigt ist, wird anschließend eine Heizschicht 58,
die einen vorbestimmten spezifischen Widerstand aufweist, auf den
gesamten Wafer 20 aufgebracht, wobei diese die dicke dielektrische
Schicht 55, die Wände
der ersten Hohlräume 57 sowie
die die erhabenen Emitterbereiche 35 überdeckenden Silizidbereiche 52 bedeckt.
Anschließend werden
die ersten Hohlräume 57 mit
dielektrischem Material 59 gefüllt. Das dielektrische Material 59 und die
Heizschicht 58 werden durch ein CMP-Verfahren von der dicken
dielektrischen Schicht 55 außerhalb von den ersten Hohlräumen 57 entfernt.
Restbereiche der Heizschicht 58 innerhalb der ersten Hohlräume 57 bilden
Heizeinrichtungen 60. Auf diese Weise befinden sich die
Heizeinrichtungen 60 in direktem Kontakt mit Silizidbereichen 52 der
jeweiligen erhabenen Emitterbereiche 35.
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Unter
Bezugnahme auf 16 wird ein eine erste Ebene
bildender Stopfen 61 zum Schaffen einer elektrischen Verbindung
mit dem erhabenen Basisbereich 36 gebildet. Genauer gesagt,
wird ein zweiter Hohlraum 62 durch die dicke dielektrische Schicht 55 und
die Nitritschicht 54 hindurch geöffnet, um dadurch den Silizidbereich 52 freizulegen,
der den erhabenen Basisbereich 36 bedeckt; es wird eine
erste leitfähige
Schicht 63 im Inneren des zweiten Hohlraums 62 aufgebracht,
der mit einer zweiten leitfähigen
Schicht 64 gefüllt
wird.
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Anschließend werden
Speicherelemente 65 über
den Heizeinrichtungen 60 (siehe auch 17) gebildet,
beispielsweise durch Bilden eines Abgrenzungsschicht 67 mit Öffnungen 68 sowie
durch Aufbringen und Definieren einer chalkogenen Schicht 70,
die die Öffnungen 68 füllt. Auf
diese Weise erhält man
eine Speichervorrichtung 75, bei der Speicherelemente 65 stapelartig
auf der Auswahleinrichtung 25 und den Heizeinrichtungen 60 vorhanden
sind; ferner sind die Speicherelemente 65 durch jeweilige
Heizeinrichtungen 60 mit den jeweiligen erhabenen Emitterbereichen 35 der
Auswahleinrichtung 25 verbunden.
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Schließlich wird
eine Isolierschicht 71 auf den Wafer 20 aufgebracht;
Speicherkontakte 22 sowie ein eine zweite Ebene bildender
Stopfen 73 werden durch die Isolierschicht 71 hindurch
gebildet, sodass sie die Speicherelemente 65 bzw. den die
erste Ebene bildenden Stopfen 61 erreichen.
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Die
Vorteile der vorliegenden Erfindung sind aus der vorstehenden Beschreibung
klar. Insbesondere ist das Verfahren im Vergleich zu den bekannten Verfahren
recht einfach. Zum Beispiel erfolgt der Silizidisierungsschritt
in selbstausrichtender Weise, da er unter Nutzung der oberflächenmäßigen Anpassung
an den Wafer durchgeführt
wird und eine Anti-Silizidisierungsmaske vorteilhafterweise eliminiert ist.
Auch sind die Heizeinrichtungen im Inneren der dielektrischen Schicht
gebildet, die die erhabenen Bereiche abgrenzt, und aus diesem Grund
ist für
die Fertigung von diesen keine weitere Aufbringung von dielektrischen
Schichten notwendig.
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Darüber hinaus
ermöglichen
der vorliegende Speicher sowie das vorliegende Herstellungsverfahren
eine sehr effiziente Integration, die vollständig mit der CMOS-Technologie sowie
auch mit Prozessen für
die Fertigung von chalkogenen Speicherelementen im sublithografischen
Dimensionsbereich kompatibel sind.
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Auch
werden Auswahleinrichtungen mit erhabenen Emitterbereichen und/oder
Basisbereichen geschaffen, wobei Emitter- und Basiskontakte von hoher
Qualität vorhanden
sind. Die erhabenen Bereiche können
in der Tat in einfacher Weise silizidiert werden, und die Komponenten,
die mit den Emitter- und Basiskontakten (das heißt, den Heizeinrichtungen bzw.
den die erste Ebene bildenden Stopfen) gekoppelt sind, landen direkt
auf Silizid-Grenzflächen, die
viel leitfähiger
sind als Polysilizium. Darüber
hinaus werden zwischengeordnete Kontakte vermieden.
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Ein
zweites Ausführungsbeispiel
der vorliegenden Erfindung wird im Folgenden unter Bezugnahme auf
die 18 bis 22 beschrieben,
wobei bereits dargestellte Elemente mit den gleichen Bezugszeichen
bezeichnet sind.
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In
den Anfangsstadien des Prozesses wird die Auswahleinrichtung 25 innerhalb
eines Wafers 20' gebildet,
der das Substrat 21, die Epitaxieschicht 22 und
die Grabenisolierstrukturen 24 aufweist, wie dies bereits
beschrieben wurde; ferner sind Sourcebereiche 40a, 41a und
Drainbereiche 40b, 41b von Transistoren 40, 41 in
dem Substrat 22 gebildet.
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Eine
LV-Oxidschicht 80 und eine Polysiliziumschicht 81 werden
durch Aufwachsen auf dem Wafer 20' gebildet und selektiv geätzt, um
die Gate-Oxidbereiche 38 und die Gatebereiche 39 der Transistoren 40, 41 zu
bilden. Die Polysiliziumschicht 41 wird von dem Basisbereich 26 entfernt.
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Anschließend werden
eine Nitritschicht 82 und eine dielektrische Schicht 83 aufgebracht,
durch ein CMP-Verfahren eingeebnet und geätzt, um dadurch Emitteröffnungen 85 sowie
eine Basisöffnung 86 über dem
Basisbereich 26 zu öffnen
sowie Gateöffnungen 87 über den
Gatebereichen 39 der Transistoren 40, 41 zu öffnen (19).
Die LV-Oxidschicht 80 wird dann innerhalb von den Emitteröffnungen 85 und
der Basisöffnung 86 entfernt;
auf diese Weise wird der Basisbereich 26 partiell freigelegt.
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Wie
in 20 dargestellt ist, wird dann eine harte Maske 89 gebildet,
die den gesamten Wafer 20' mit
Ausnahme der Emitteröffnungen 85 und
der Basisöffnung 86 schützt. Später wird
ein epitaxialer Wachstumsschritt ausgeführt, während dem Epitaxiebereiche über freiliegenden
Bereichen des Basisbereichs 26 gebildet werden. Genauer
gesagt, umfassen die Epitaxiebereiche erhabene Emitterberei che 91 im
Inneren der Emitteröffnungen 85 sowie
einen erhabenen Basisbereich 92 im Inneren der Basisöffnung 86.
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Nach
dem Entfernen der harten Maske 89 (21) werden
P+- und N+-Ionenimplantationsvorgänge durchgeführt, und
implantierte Ionen werden dann diffundiert und aktiviert. Auf diese
Weise werden eingebettete Emitterbereiche 94 vom P+-leitenden Typ und ein Basiskontaktbereich 95 vom
N+-leitenden Typ innerhalb des Basisbereichs 26 unter
den erhabenen Emitterbereichen 91 bzw. unter dem erhabenen
Basisbereich 92 gebildet.
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Das
Verfahren fährt
dann in der bereits beschriebenen Weise fort. Insbesondere werden
nach einem Selbstausrichtungs-Silizidierungsschritt die Heizeinrichtungen 60,
die Speicherelemente 65 (siehe 17), die
Speicherkontakte 72 sowie die Stopfen 61, 73 gebildet,
wie dies in 22 gezeigt ist; auf diese Weise
erhält
man eine Speichervorrichtung 100.
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Darüber hinaus
versteht es sich, dass zahlreiche Variationen und Modifikationen
an dem Verfahren und der Speichervorrichtung vorgenommen werden
können,
wie diese vorstehend beschrieben und hierin dargestellt worden sind,
wobei alle diese Variationen und Modifikationen im Umfang der Erfindung
liegen, wie diese in den beigefügten
Ansprüchen
definiert sind.
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Als
erstes kann das Verfahren für
die Herstellung von beliebigen Arten von Speichern genutzt werden,
die mit den Speicherelementen gekoppelte bipolare Auswahltransistoren
und nicht nur Phasenveränderungsspeicher
benötigen.
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Die
Auswahleinrichtung 25 kann entweder einen einzelnen erhabenen
Emitter oder auch mehr als zwei erhabene Emitter aufweisen. Darüber hinaus
könnte
die Auswahleinrichtung 25 auch nur erhabene Emitterbereiche
aufweisen, während
es sich bei dem Basiskontakt um einen Standardtyp handelt. In diesem
Fall wird das LV-Oxid 30 nur zum Öffnen der Emitterfenster 31 entfernt,
während
es an anderen Stellen über
dem Basisbereich 26 belassen bleibt. Nach dem Aufbau der
Abstandselemente 45 liegt ein Bereich des Basisbereichs 26 frei,
sodass dieser zuerst mit N+-leitenden Dotierstoffionen
dotiert wird und anschließend
während der
Silizidierung durch einen Silizidbereich bedeckt wird. Auch in diesem
Fall erfolgt die Silizidierung in selbstausrichtender Weise, wobei
keine Anti-Silizidierungsmaske erforderlich ist. Ein eine erste
Ebene bildender tieferer Stopfen wird später gebildet, da dieser durch
die gesamte Dicke der dicken dielektrischen Schicht 45 hindurchgehen
muss. Die Qualität
des Basiskontakts wird dadurch jedenfalls nicht beeinträchtigt.
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Bei
der Herstellung von standardmäßigen Basiskontakten
kann das LV-Oxid 30 über
dem Basisbereich 26 vollständig geätzt werden, bevor die Polysiliziumschicht 33 direkt
auf dem eigentlichen Basisbereich 26 aufgebracht wird.
Die Polysiliziumschicht 33 wird dann in der beschriebenen
Weise geätzt,
um die erhabenen Emitterbereiche 35 über dem Basisbereich 26 und
den Gatebereichen 39 in dem Schaltungsbereich zu definieren;
der Ätzvorgang
der Polysiliziumschicht 33 wird gestoppt, sobald das restliche
LV-Oxid 30 in dem Schaltungsbereich erreicht wird, wobei
eine geringfügige Überätzung das
Basisbereichs 26 akzeptiert wird.
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Die
Stopfen 61 und 73, die eine erste und eine zweite
Ebene bilden, können
auch durch einen eine einzige Ebene bildenden Stopfen ersetzt werden,
sodass das Verfahren vereinfacht wird.
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Schließlich versteht
es sich auch, dass die Auswahleinrichtung 25 auch ein bipolarer
NPN-Transistor sein kann.