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TW201924051A - 半導體裝置 - Google Patents

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TW201924051A
TW201924051A TW107131068A TW107131068A TW201924051A TW 201924051 A TW201924051 A TW 201924051A TW 107131068 A TW107131068 A TW 107131068A TW 107131068 A TW107131068 A TW 107131068A TW 201924051 A TW201924051 A TW 201924051A
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梁正吉
朴範璡
宋昇珉
裵金鐘
裵東一
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置，包含通道、閘極結構以及源極/汲極層。通道分別安置於多個層級處，且在基底的上部表面上在垂直方向上彼此間隔開。閘極結構安置於基底上，至少部分地包圍通道中的每一者的表面，且在實質上平行於基底的上部表面的第一方向上延伸。源極/汲極層安置於實質上平行於基底的上部表面且實質上垂直於第一方向的第二方向上的閘極結構的對置側中的每一者處，且連接至通道的側壁。在垂直方向上離基底的上部表面的第一高度處，閘極結構在第二方向上的長度沿第一方向改變。

Description

半導體裝置
本發明概念的實例實施例涉及半導體裝置，且更特定言之，涉及具有垂直堆疊通道的半導體裝置。 [相關申請案的交叉參考]
本申請案主張2017年11月17日在韓國智慧財產局（Korean Intellectual Property Office；KIPO）申請的韓國專利申請案第10-2017-0154320號的優先權，所述申請案的內容以全文引用的方式併入本文中。
一種不同於習知平面金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor；MOSFET）的多橋接通道金屬氧化物半導體場效電晶體（multi-bridge-channel metal-oxide-semiconductor field-effect transistor；MBCFET）可包含與圍繞通道的閘極結構垂直堆疊的多個通道。一般而言，相較於習知平面MOSFET，MBCFET可具有較大電流驅動能力、較佳亞臨限值擺動以及較大開-關狀態電流比。在MBCFET中，閘極結構的側壁可被間隔件覆蓋，且MBCFET的特性可根據閘極結構的長度或間隔件的寬度而改變。
實例實施例提供一種具有優良特性的半導體裝置。
根據本發明概念的一實例實施例，提供一種半導體裝置，包含通道、閘極結構以及源極/汲極層。通道可分別安置於多個層級處，且在基底的上部表面上在垂直方向上彼此間隔開。閘極結構可安置於基底上，可至少部分地包圍通道中的每一者的表面，且可在實質上平行於基底的上部表面的第一方向上延伸。源極/汲極層可安置於在實質上平行於基底的上部表面且實質上垂直於第一方向的第二方向上的閘極結構的對置側中的每一者處，且可連接至通道的側壁。在垂直方向上離基底的上部表面的第一高度處，閘極結構在第二方向上的長度可沿第一方向改變。
根據本發明概念的實例實施例，提供一種半導體裝置，包含通道、閘極結構、第一間隔件及第二間隔件以及源極/汲極層。通道可分別安置於多個層級處，且在基底的上部表面上在垂直方向上彼此間隔開。閘極結構可安置於基底上，可至少部分地包圍通道中的每一者的表面，且可在實質上平行於基底的上部表面的第一方向上延伸。閘極結構可包含：上部部分，安置於通道中的最上者上且在垂直方向上與通道交疊；以及下部部分，安置於通道之間以及基底與通道中的最下者之間且在垂直方向上與通道交疊。第一間隔件可安置於在實質上平行於基底的上部表面且實質上垂直於第一方向的第二方向上的閘極結構的上部部分的對置側壁中的每一者上。第二間隔件可安置於第二方向上的閘極結構的下部部分的對置側壁中的每一者上，且可具有在第二方向上朝向閘極結構的下部部分的中心部分的馬蹄形凸起。源極/汲極層可安置於第二方向上的閘極結構的對置側中的每一者處，且可連接至通道。閘極結構的上部部分在第二方向上的長度可大於閘極結構的下部部分在第二方向上的長度的最小值。
根據本發明概念的實例實施例，提供一種半導體裝置，包含通道、閘極結構以及源極/汲極層。通道可分別安置於多個層級處，且在基底的上部表面上在垂直方向上彼此間隔開。閘極結構可安置於基底上，可至少部分地包圍通道中的每一者的表面，且可在實質上平行於基底的上部表面的第一方向上延伸。源極/汲極層可安置於在實質上平行於基底的上部表面且實質上垂直於第一方向的第二方向上的閘極結構的對置側中的每一者處，且可連接至通道的側壁。在垂直方向上未與通道交疊但與其接近的閘極結構的第一部分在第二方向上的長度可自第一高度朝向基底的上部表面增加，所述第一高度可為通道中的最上者的上部表面離基底的上部表面的高度。
在根據本發明概念的實例實施例的MBCFET中，圍繞垂直堆疊通道的閘極結構與源極/汲極層之間的寄生電容可減小。
圖1至圖5為顯示根據本發明概念的實例實施例的半導體裝置的平面視圖及橫截面視圖。圖1為平面視圖，且圖2至圖5為橫截面視圖。圖2、圖3以及圖5分別為沿圖1的直線A-A'、直線B-B'以及直線C-C'所截取的橫截面視圖。圖4為圖3的區域X的放大橫截面視圖。
下文中，實質上平行於基底100的上部表面且彼此交叉的兩個方向分別被稱為第一方向及第二方向，且實質上垂直於基底100的上部表面的方向被稱為第三方向。在本發明概念的實例實施例中，第一方向及第二方向可實質上彼此垂直。
參看圖1至圖5，半導體裝置可包含基底100上的半導體圖案124、閘極結構310、磊晶層240以及第一間隔件185及第二間隔件210。半導體裝置可更包含主動區域105、隔離圖案130以及絕緣層250。
基底100可包含第IV族半導體材料，例如矽（Si）、鍺（Ge）、矽鍺（SiGe）等；或第III-V族化合物半導體，例如磷化鎵（GaP）、砷化鎵（GaAs）、銻化鎵（GaSb）等。在本發明概念的實例實施例中，基底100可為絕緣體上矽（silicon-on-insulator；SOI）基底或絕緣體上鍺（germanium-on-insulator；GOI）基底。
主動區域105可在第三方向上自基底100突出，且可在第一方向上延伸。在圖中，繪示兩個主動區域105，然而，本發明概念可並不限於此。舉例而言，超過兩個主動區域105可在第二方向上彼此間隔開。主動區域105可藉由部分地移除基底100的上部部分而形成，且因此可包含與基底100的材料實質上相同的材料。舉例而言，在部分地移除基底100的上部部分之後，可將保留於上部部分處的基底100的部分定義為主動區域105。另外，主動區域105可包含導電區域，例如摻雜有雜質的井及摻雜有雜質的結構。
主動區域105的側壁可被隔離圖案130覆蓋。隔離圖案130可包含氧化物，例如氧化矽（SiO2 ）。隔離圖案130可限定主動區域105。舉例而言，主動區域105及隔離圖案130可在第二方向上交替佈置。
多個半導體圖案124可分別形成在多個層級處，而自主動區域105的上部表面在第三方向上彼此間隔開。在圖中，半導體圖案124分別繪示於三個層級處，然而，本發明概念可並不限於此。舉例而言，半導體圖案124可形成於兩個層級處或超過三個層級處。
在圖中，在於第一方向上延伸的主動區域105上在每一層級處繪示僅兩個半導體圖案124在第一方向上彼此間隔開，然而，本發明概念可並不限於此。舉例而言，在主動區域105上在每一層級處超過兩個半導體圖案124可形成為在第一方向上彼此間隔開。
在本發明概念的實例實施例中，半導體圖案124可為包含例如矽（Si）、鍺（Ge）等半導體材料的奈米薄片或奈米線。或者，半導體圖案124可包含化合物半導體，且可包含例如第IV-IV族化合物半導體或第III-V族化合物半導體。半導體圖案124可包含與主動區域105的材料實質上相同的材料，或可包含與主動區域105的材料不同的材料。在本發明概念的實例實施例中，半導體圖案124可充當電晶體的通道，其可被稱為通道。因此，半導體裝置可包含分別在多個層級處作為通道的半導體圖案124，所述半導體圖案124在基底100的上部表面上在垂直方向（第三方向）上彼此間隔開。
磊晶層240可自主動區域105的上部表面在第三方向上延伸，且可通常在與其連接的多個層級處與半導體圖案124的各別側壁接觸。磊晶層240可與第一間隔件185的外部側壁的下部部分及第二間隔件210的外部側壁接觸。在本發明概念的實例實施例中，氣隙230可在磊晶層240與第二間隔件210之間形成。
在本發明概念的實例實施例中，磊晶層240可包含摻雜有n型雜質的單晶碳化矽（SiC）或摻雜有n型雜質的單晶矽（Si），且因此可充當NMOS電晶體的源極/汲極層。或者，磊晶層240可包含摻雜有p型雜質的單晶矽鍺（SiGe），且因此可充當PMOS電晶體的源極/汲極層。磊晶層240可稱為源極/汲極層。
閘極結構310可在基底100上形成，且可在第一方向上包圍半導體圖案124的中心部分。舉例而言，閘極結構310可至少部分地包圍半導體圖案124（通道）中的每一者的表面。在圖中，閘極結構310經繪示為覆蓋兩個主動區域105上的半導體圖案124，然而，本發明概念可並不限於此。舉例而言，閘極結構310可在第二方向上延伸，且可覆蓋在第二方向上彼此間隔開的超過兩個主動區域105上的半導體圖案124，或可覆蓋僅一個主動區域105上的半導體圖案124。
在圖中，兩個閘極結構310繪示於基底100上，然而，本發明概念可並不限於此。舉例而言，可在基底100上形成在第一方向上彼此間隔開的超過兩個閘極結構310。
閘極結構310可包含自半導體圖案124中的每一者的表面或主動區域105的上部表面依序堆疊的界面圖案270、閘極絕緣圖案280、功函數控制圖案290以及閘極電極300。
界面圖案270可形成於主動區域105的上部表面以及半導體圖案124的表面上，且閘極絕緣圖案280可形成於界面圖案270的表面上以及第一間隔件185及第二間隔件210的內部側壁上。界面圖案270可包圍半導體圖案124。功函數控制圖案290可形成於閘極絕緣圖案280上，且閘極電極300可填充在第三方向上彼此間隔開的半導體圖案124之間的間隙、主動區域105與半導體圖案124中的最下者之間的間隙以及由半導體圖案124中的最上者上的第一間隔件185的內部所限定的間隙。
界面圖案270可包含例如氧化矽（SiO2 ）的氧化物，且閘極絕緣圖案280可包含具有高k介電常數（介電常數值高於氧化矽（SiO2 ）的介電常數值）的金屬氧化物，例如氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ）、氧化鋯（ZrO2 ）等。
功函數控制圖案290可包含以下中的至少一種：例如氮化鈦（TiN）、氮氧化鈦（TiON）、氧碳氮化鈦（TiOCN）、氮化矽鈦（TiSiN）、氮氧化矽鈦（TiSiON）、氮氧化鈦鋁（TiAlON）、氮化鉭（TaN）、氮氧化鉭（TaON）氮化鉭鋁（TaAlN）、氮氧化鉭鋁（TaAlON）、氮化鎢（WN）、碳氮化鎢（WCN）、氧化鋁（Al2 O3 ）等。閘極電極300可包含例如鈦（Ti）、鋁（Al）等金屬、金屬合金或金屬的氮化物或碳化物。
閘極結構310連同充當源極/汲極層的磊晶層240以及充當通道的半導體圖案124可形成電晶體。磊晶層240（源極/汲極層）可安置於閘極結構310的對置側中的每一者處，且磊晶層240（源極/汲極層）可連接至半導體圖案124（通道）的側壁。根據摻雜於磊晶層240中的雜質的導電類型，電晶體可為NMOS電晶體或PMOS電晶體。舉例而言，充當源極/汲極層的磊晶層240對於NMOS電晶體可摻雜有n型雜質，或對於PMOS電晶體可摻雜有p型雜質。電晶體可包含在第三方向上依序堆疊的多個半導體圖案124充當通道，且因此可為MBCFET。
閘極結構310可包含位於半導體圖案124中的最上者上且在第三方向上與半導體圖案124交疊的上部部分，以及位於半導體圖案124之間及在基底100與半導體圖案124中的最下者之間且在第三方向上與半導體圖案124交疊的下部部分。此外，閘極結構310可包含在隔離圖案130上的部分，亦即在第三方向上未與半導體圖案124交疊的側向部分。
在本發明概念的實例實施例中，閘極結構310的上部部分在第一方向上的第一長度L1可大於閘極結構310的下部部分在第一方向上的第三長度L3，其中第三長度L3可為閘極結構310的下部部分在第一方向上的最小長度。
閘極結構310可藉由第一間隔件185及第二間隔件210與磊晶層240電性絕緣。
第一間隔件185可覆蓋第一方向上的閘極結構310的上部部分的對置側壁中的每一者以及第一方向上的閘極結構310的側向部分的對置側壁中的每一者。第一間隔件185可具有實質上垂直於基底100的上部表面的側壁。
第二間隔件210可覆蓋第一方向上的閘極結構310的下部部分的對置側壁中的每一者。在本發明概念的實例實施例中，第二間隔件210可具有沿第三方向截取的橫截面，所述橫截面具有在第一方向上朝向閘極結構310的中心部分的馬蹄形凸起。
在本發明概念的實例實施例中，第一間隔件185在第一方向上的第一厚度T1（其可為第一間隔件185在第一方向上的最大厚度）可實質上等於在第三方向上的第二間隔件210的中心部分的在第一方向上的第二厚度T2，然而，本發明概念可並不限於此。舉例而言，在本發明概念的實例實施例中，在第三方向上的第二間隔件210的中心部分的在第一方向上的第二厚度T2可大於第一間隔件185在第一方向上的第一厚度T1。
歸因於第二間隔件210的形成製程的特性，閘極結構310的下部部分的第三長度L3及第二間隔件210的第二厚度T2可為折衷關係。因此，隨著第三長度L3減小，第二厚度T2可增加，且因而閘極結構310與磊晶層240之間的寄生電容可減小。如上文所描述，閘極結構310的下部部分的第三長度L3可至少小於閘極結構310的上部部分的第一長度L1，且因此第二間隔件210的第二厚度T2可具有相對較大的值，且閘極結構310與磊晶層240之間的寄生電容可具有相對較小的值。另外，第二間隔件210與氣隙230的組合可更減小閘極結構310與磊晶層240之間的寄生電容。
第一間隔件185可包含氮化物，例如氮化矽（Si3 N4 ），且第二間隔件210可包含氮化物，例如氮化矽（Si3 N4 ）、碳氮化矽（SiCN）、硼氮化矽（SiBN）、氧碳氮化矽（SiOCN）等。
絕緣層250可包圍第一間隔件185的側壁以覆蓋磊晶層240。絕緣層250可包含氧化物，例如氧化矽（SiO2 ）。
半導體裝置可更包含電性連接至磊晶層240及/或閘極結構310的接觸插塞、佈線等。
如以上所顯示，在根據本發明概念的實例實施例的半導體裝置中，閘極結構310的下部部分的長度可小於閘極結構310的上部部分的長度，且因此覆蓋閘極結構310的下部部分的側壁的第二間隔件210的厚度可具有較大值。因此，可減小閘極結構310與磊晶層240之間的寄生電容。另外，氣隙230的存在可更減小閘極結構310與磊晶層240之間的寄生電容。因此，在根據本發明概念的實例實施例的MBCFET中，可減小圍繞垂直堆疊通道（半導體圖案124）的閘極結構310與源極/汲極層（磊晶層240）之間的寄生電容以提供MBCFET較佳電特性。
圖6至圖21為顯示根據本發明概念的實例實施例製造半導體裝置的方法的平面視圖及橫截面視圖。圖6、圖8、圖10以及圖14為平面視圖，圖7、圖9、圖11至圖13以及圖15至圖21為橫截面視圖。
圖7、圖9以及圖11為沿相應平面視圖的直線A-A'所截取的橫截面視圖，其中相應平面視圖可包含圖6、圖8以及圖10。圖12、圖15以及圖17至圖20為沿相應平面視圖的直線B-B'所截取的橫截面視圖，其中相應平面視圖可包含至少圖10及圖14。圖13、圖16以及圖21為沿相應平面視圖的直線C-C'所截取的橫截面視圖，其中相應平面視圖可包含至少圖10及圖14。
參看圖6及圖7，犧牲層110及半導體層120可交替地堆疊於基底100上。
在圖中，三個犧牲層110及三個半導體層120經繪示形成於基底100上，然而，本發明概念可並不限於此。一般而言，可能需要超過一個犧牲層110及超過一個半導體層120以用於形成MBCFET。舉例而言，兩個或超過兩個犧牲層110及兩個或超過兩個半導體層120可形成於基底100上以用於形成MBCFET。
犧牲層110可包含相對於基底100及半導體層120具有蝕刻選擇性的材料，所述材料可包含例如矽鍺（SiGe）。
參看圖8及圖9，硬式罩幕可形成於半導體層120中的最上者上以在第一方向上延伸，且可使用硬式罩幕作為蝕刻罩幕來蝕刻半導體層120、犧牲層110以及基底100的上部部分。因此，主動區域105可形成於基底100上以在第一方向上延伸，且包含交替並重複堆疊的犧牲線112與半導體線122的鰭結構可形成於主動區域105上。硬式罩幕可藉由微影製程形成。蝕刻製程可為非等向性蝕刻製程，例如反應性離子蝕刻（reactive ion etching；RIE）製程。在本發明概念的實例實施例中，多個鰭結構可形成為在基底100上在第二方向上彼此間隔開。
在移除硬式罩幕之後，可在基底100上形成隔離圖案130以覆蓋主動區域105的側壁。
參看圖10至13，可在基底100上形成虛設閘極結構175以部分地覆蓋鰭結構及隔離圖案130。
為形成虛設閘極結構175，可在其上具有鰭結構及隔離圖案130的基底100上依序形成虛設閘極絕緣層、虛設閘極電極層以及虛設閘極罩幕層，可在虛設閘極罩幕層上形成光阻圖案，且可使用光阻圖案作為蝕刻罩幕來蝕刻虛設閘極罩幕層以形成虛設閘極罩幕165。光阻圖案可藉由微影製程形成。
虛設閘極絕緣層可包含氧化物，例如氧化矽（SiO2 ），虛設閘極電極層可包含例如多晶矽，且虛設閘極罩幕層可包含氮化物，例如氮化矽（Si3 N4 ）。
可使用虛設閘極罩幕165作為蝕刻罩幕來蝕刻虛設閘極電極層及虛設閘極絕緣層，以分別形成虛設閘極電極155及虛設閘極絕緣圖案145。
依序堆疊於主動區域105上的虛設閘極絕緣圖案145、虛設閘極電極155以及虛設閘極罩幕165以及與其相鄰的隔離圖案130的部分可形成虛設閘極結構175。在本發明概念的實例實施例中，虛設閘極結構175可在第二方向上延伸，以覆蓋在鰭結構的上部表面及在第二方向上的對置側壁以及在第二方向上與鰭結構相鄰的隔離圖案130的部分。
參看圖14至圖16，可在虛設閘極結構175的側壁上形成第一間隔件185。特定言之，第一間隔層可形成於其上具有鰭結構、隔離圖案130以及虛設閘極結構175的基底100上，且可經非等向性蝕刻以形成覆蓋在第一方向上的虛設閘極結構175的對置側壁中的每一者的第一間隔件185。第一間隔層可藉由例如化學氣相沈積（chemical vapor deposition；CVD）製程、原子層沈積（atomic layer deposition；ALD）製程等沈積製程而形成，且可共形地覆佈於鰭結構、隔離圖案130以及虛設閘極結構175的暴露頂部表面及側壁表面上。非等向性蝕刻製程可自鰭結構、隔離圖案130以及虛設閘極結構175的頂部表面移除第一間隔層。
可使用虛設閘極結構175及第一間隔件185作為蝕刻罩幕來蝕刻鰭結構，以暴露基底100的主動區域105的上部表面。因此，在虛設閘極結構175及第一間隔件185下方的犧牲線112及半導體線122可分別轉化為犧牲圖案114及半導體圖案124，且鰭結構可分為在第一方向上彼此間隔開的多個部分。在本發明概念的實例實施例中，半導體圖案124中的每一者可充當電晶體的通道。
在下文中，虛設閘極結構175、虛設閘極結構175的對置側壁中的每一者上的第一間隔件185以及在虛設閘極結構175及第一間隔件185下方的鰭結構可稱為第一結構。在本發明概念的實例實施例中，第一結構可在第二方向上延伸，且多個第一結構可形成為在第一方向上彼此間隔開。可在第一結構之間形成第一開口190以暴露主動區域105及隔離圖案130。
參看圖17，在由第一開口190暴露的犧牲圖案114的第一方向上的對置側壁可經等向性蝕刻以分別形成第一凹槽200。
在本發明概念的實例實施例中，第一凹槽200可藉由在犧牲圖案114上的濕式蝕刻製程而形成。因此，第一凹槽200中的每一者可具有在第一方向上朝向犧牲圖案114中的每一者的中心部分的凸起形狀。
具有第一凹槽200的犧牲圖案114可具有自第三方向上的中心部分向其頂部部分或向其底部部分在第一方向上逐漸減小的寬度。亦即，犧牲圖案114可具有自第三方向上的中心部分向其頂部部分或向其底部部分在第一方向上逐漸增加的長度。在本發明概念的實例實施例中，犧牲圖案114的中心部分在第一方向上的第二寬度W2可小於犧牲圖案114上的虛設閘極結構175的第一寬度W1。
參看圖18，可形成第二間隔件210以填充第一凹槽200中的每一者。
第二間隔件210可藉由以下操作形成：使第二間隔層形成於虛設閘極結構175、第一間隔件185、鰭結構、基底100的主動區域105以及隔離圖案130上以填充第一凹槽200，以及非等向性蝕刻第二間隔層。第二間隔層可藉由沈積製程形成，例如CVD製程、ALD製程等。在沈積製程中，第二間隔層可共形地覆佈於虛設閘極結構175、第一間隔件185、鰭結構、基底100的主動區域105以及隔離圖案130的暴露頂部表面及側壁表面上。因此，覆佈的第二間隔層可順應這些側壁表面的輪廓，且因此可在填充第一凹槽200之後形成具有在第一方向上朝向犧牲圖案114中的每一者的中心部分的凸起形狀的新凹槽。非等向性蝕刻可減小新凹槽的大小。
在本發明概念的實例實施例中，第二凹槽220可形成於第二間隔件210的外部側壁上，所述第二間隔件210可在第一方向上朝向犧牲圖案114的中心部分凸起。在本發明概念的實例實施例中，在第三方向上的第二間隔件210的中心部分在第一方向上的第二厚度T2可略微大於第一間隔件185在第一方向上的第一厚度T1，其中第一厚度T1可為第一間隔件185在第一方向上的最大厚度，然而，本發明概念可並不限於此。隨著第二間隔件210的第二厚度T2增加，可減小後續在閘極結構310（參看圖1及圖3）與磊晶層240（參看圖19）之間形成的寄生電容。另外，後續形成的氣隙230（參看圖19）可更減小後續在閘極結構310與磊晶層240（參看圖19）之間形成的寄生電容。
參看圖19，磊晶層240可形成於由第一開口190暴露的基底100的主動區域105的上部表面上。
在本發明概念的實例實施例中，使用由第一開口190所暴露的主動區域105上部表面作為晶種，磊晶層240可藉由選擇性磊晶成長（selective epitaxial growth；SEG）製程形成。
在本發明概念的實例實施例中，可使用諸如二矽烷（Si2 H6 ）的矽源氣體以及諸如甲基矽烷（SiH3 CH3 ）的碳源氣體來執行SEG製程，從而形成單晶碳化矽（SiC）層。在本發明概念的實例實施例中，可僅使用諸如二矽烷（Si2 H6 ）的矽源氣體來執行SEG製程，從而形成單晶矽（Si）層。包含單晶碳化矽（SiC）層或單晶矽（Si）層的磊晶層240可充當NMOS電晶體的源極/汲極層。或者，可使用諸如二氯矽烷（SiH2 Cl2 ）的矽源氣體及諸如鍺烷（GeH4 ）的鍺源氣體來執行SEG製程，從而形成單晶矽鍺（SiGe）層。包含單晶矽鍺（SiGe）層的磊晶層240可充當PMOS電晶體的源極/汲極層。
在本發明概念的實例實施例中，磊晶層240可形成於第一方向上的第一結構的對置側壁中的每一者上。在本發明概念的實例實施例中，磊晶層240可與鰭結構的半導體圖案124的側壁以及覆蓋犧牲圖案114的側壁的第二間隔件210的外部側壁接觸，且可進一步在第三方向上生長以與第一間隔件185的側壁接觸。
在本發明概念的實例實施例中，磊晶層240可能由於結晶性而並不完全填充第二間隔件210的外部側壁上的第二凹槽220，且因此可能在磊晶層240與第二間隔件210之間形成氣隙230。
磊晶層240可充當電晶體的源極/汲極層。可進一步對磊晶層240執行雜質摻雜製程及熱處理製程。舉例而言，當磊晶層240包含碳化矽或矽時，可在其中摻雜n型雜質且可執行熱處理。當磊晶層240包含矽鍺時，可在其中摻雜p型雜質且可執行熱處理。因此，磊晶層240可包含摻雜有n型雜質的單晶碳化矽（SiC）或摻雜有n型雜質的單晶矽（Si），且因此可充當NMOS電晶體的源極/汲極層。或者，磊晶層240可包含摻雜有p型雜質的單晶矽鍺（SiGe），且因此可充當PMOS電晶體的源極/汲極層。
參看圖20，絕緣層250可形成於基底100上以覆蓋第一結構及磊晶層240，且可經平坦化直至暴露第一結構的虛設閘極電極155的上部表面。在平坦化製程期間，亦可移除虛設閘極罩幕165，且可移除第二間隔件185的上部部分。
平坦化製程可藉由化學機械研磨（chemical mechanical polishing；CMP）製程及/或回蝕製程而執行。
暴露的虛設閘極電極155以及虛設閘極絕緣圖案145及其下方的犧牲圖案114可藉由例如濕式蝕刻製程及/或乾式蝕刻製程而移除，從而形成暴露第一間隔件185的內部側壁、第二間隔件210的內部側壁、半導體圖案124的表面以及主動區域105的上部表面的第二開口260。
在本發明概念的實例實施例中，當移除犧牲圖案114時，亦可部分地移除與犧牲圖案114接觸的第二間隔件210的部分（例如在第三方向上的第二間隔件210的中心部分），且因此可減小第二間隔件210的第二厚度T2。在本發明概念的實例實施例中，在移除犧牲圖案114之後，第二間隔件210的第二厚度T2可實質上等於第一間隔件185的第一厚度T1，然而，本發明概念可並不限於此。舉例而言，在本發明概念的實例實施例中，在移除犧牲圖案114之後，第二間隔件210的第二厚度T2可大於第一間隔件185的第一厚度T1。
在移除犧牲圖案114之後，在第一方向上的對置第二間隔件210的內部側壁之間的第三寬度W3（其可為第一方向上的對置第二間隔件210的內部側壁之間的最小寬度）可小於第一方向上的對置第一間隔件185的內部側壁之間的第二開口260的第一寬度W1。
再次參看圖1至圖5，可在基底100上形成閘極結構310以填充第二開口260。特定言之，在對主動區域105的上部表面及由第二開口260暴露的半導體圖案124的表面執行熱氧化製程以形成界面圖案270之後，可於界面圖案270的表面、第一間隔件185及第二間隔件210的內部側壁以及絕緣層250的上部表面上依序形成閘極絕緣層及功函數控制層，且可形成閘極電極層以填充第二開口260的剩餘部分。
閘極絕緣層、功函數控制層以及閘極電極層可藉由例如CVD製程、ALD製程、物理氣相沈積（physical vapor deposition；PVD）製程等製程而形成。界面圖案270亦可藉由CVD製程、ALD製程、PVD製程等製程而非熱氧化製程而形成，且在此情況下，界面圖案270亦可形成於第一間隔件185及第二間隔件210的內部側壁上。
閘極電極層、功函數控制層以及閘極絕緣層可經平坦化直至暴露絕緣層250的上部表面，從而分別形成閘極電極300、功函數控制圖案290以及閘極絕緣圖案280。平坦化製程可藉由CMP製程及/或回蝕製程來執行。界面圖案270、閘極絕緣圖案280、功函數控制圖案290以及閘極電極300可形成閘極結構310。
可藉由以上製程來製造半導體裝置。
圖22至圖25為顯示根據本發明概念的實例實施例的半導體裝置的平面視圖及橫截面視圖。圖22為平面視圖，且圖23至圖25為橫截面視圖。
圖24及圖25分別為沿圖22的直線B-B'及直線D-D'所截取的橫截面視圖。圖23為圖22的區域Y的水平橫截面視圖，其可沿圖24及圖25的直線E-E'截取。
除閘極結構及間隔件的形狀以外，顯示於圖22至圖25中的此半導體裝置可與圖1至圖5的半導體裝置實質上相同。因此，相似附圖標記指代相似元件，且在本文中省略其詳細描述。
參看圖22至圖25，在低於半導體圖案124中的最上者的上部表面的高度的第一高度處，閘極結構310在第一方向上的長度可沿第二方向改變。
在本發明概念的實例實施例中，在第一高度處，在第三方向上與半導體圖案124交疊的閘極結構310的第一部分在第一方向上的第三長度L3可小於在第三方向上未與半導體圖案124交疊的閘極結構310的第二部分在第一方向上的第五長度L5，其中第三長度L3可為在第三方向上與半導體圖案124交疊的閘極結構310的第一部分在第一方向上的最小長度，且第五長度L5可為在第三方向上未與半導體圖案124交疊的閘極結構310的第二部分在第一方向上的最小長度。
在本發明概念的實例實施例中，在第一高度處，在相對接近半導體圖案124的閘極結構310的第二部分中的第三部分在第一方向上的第四長度L4可大於在遠離半導體圖案124的閘極結構310的第二部分中的第四部分在第一方向上的長度（亦即第五長度L5）。
在本發明概念的實例實施例中，在第一高度以下，閘極結構310的第三部分在第一方向上的長度可隨著閘極結構310的第三部分的高度減小而增加。在第一高度以上，在閘極結構310的第一部分在第一方向上的長度在第三方向上可為實質上恆定的。亦即，在半導體圖案124（通道）中的最上者的上部表面以上的高度處，閘極結構310的第一部分在第一方向上的長度沿垂直方向（第三方向）為實質上恆定的。另外，在第一高度以上，閘極結構310的第二部分在第一方向上的長度在垂直方向（第三方向）上可為實質上恆定的。此處，在第一高度以上可意謂在半導體圖案124（通道）中的最上者的上部表面上方。
在本發明概念的實例實施例中，在第一高度處，在閘極結構310的第一部分在第一方向上的長度可隨著第一部分變得更接近其第二部分而增加。舉例而言，在位於接近閘極結構310的第一部分與第二部分之間的邊界處的閘極結構310的第一部分在第一方向上的長度可大於位於遠離邊界處的閘極結構310的第一部分的所述長度。如圖23中所示，第三長度L3（其為位於遠離邊界處且在兩個邊界之間的約中間位置處的第一部分的長度）可為在閘極結構310的第一部分在第一方向上的最小長度。
在本發明概念的實例實施例中，在第一高度處，閘極結構310在第一方向上的長度可沿第二方向週期性地改變。
覆蓋第一方向上的閘極結構310的第三部分的對置側壁中的每一者的第一間隔件185的部分可具有傾斜側壁，所述傾斜側壁在第一高度以下可以不垂直於基底100的上部表面。
在半導體裝置中，在半導體圖案124之間的閘極結構310的第一部分在第一方向上的第三長度L3可小於閘極結構310的上部部分的第一長度L1以及未與半導體圖案124交疊但與其相鄰的閘極結構310的第三部分的第四長度L4。因此，覆蓋閘極結構310的第一部分的第二間隔件210可具有較大厚度，且可減小閘極結構310與磊晶層240之間的寄生電容。另外，氣隙230的存在可更減小閘極結構310與磊晶層240之間的寄生電容。因此，在根據本發明概念的實例實施例的MBCFET中，可減小包圍垂直堆疊通道（半導體圖案124）的閘極結構310與源極/汲極層（磊晶層240）之間的寄生電容，以提供MBCFET的較佳電特性。
圖26至圖38為顯示根據本發明概念的實例實施例製造半導體裝置的方法的平面視圖及橫截面視圖。特定言之，圖26、圖31以及圖35為平面視圖，圖27、圖32以及圖36為水平橫截面視圖，且圖28至圖30、圖33至圖34以及圖37至圖38為垂直橫截面視圖。
圖28為沿相應平面視圖的直線A-A'所截取的橫截面視圖，其中相應平面視圖可包含圖26。圖29、圖33以及圖37為沿相應平面視圖的直線B-B'所截取的橫截面視圖，其中相應平面視圖可包含圖26、圖31以及圖35。圖30、圖34以及圖38為沿相應平面視圖的直線D-D'所截取的橫截面視圖，其中相應平面視圖可包含圖26、圖31以及圖35。圖27、圖32以及圖36為相應平面視圖的水平橫截面視圖，所述水平橫截面視圖可沿相應垂直橫截面視圖的直線E-E'截取，其中相應平面視圖可包含圖26、圖31以及圖35，且相應垂直橫截面視圖可包含圖28、圖33以及圖37。
參看圖26至圖30，可執行與參看圖6至圖9所顯示的所述製程實質上相同或相似的製程，且亦可執行與參看圖10至圖13所顯示的所述製程實質上相同或相似的製程。
參看圖26及圖30，當形成虛設閘極結構175時，在接近在第二方向上的鰭結構的對置側壁中的每一者的區域（例如由直線DD'穿過的區域）處，虛設閘極電極層及虛設閘極絕緣層可未完全圖案化，且因此接近在第二方向上的鰭結構的對置側壁的虛設閘極電極155及虛設閘極絕緣圖案145的部分可具有在第一方向上的寬度大於其其他部分的寬度。如圖30中所顯示，虛設閘極結構175的寬度的增加可自鰭結構的頂部朝向基底100的上部表面加劇，且因此接近鰭結構的對置側壁的虛設閘極結構175的部分可具有可不垂直於基底100的上部表面的傾斜側壁。
參看圖31至圖34，可執行與參看圖14至圖16所顯示的所述製程實質上相同或相似的製程。
參看圖31及圖34，隨著虛設閘極結構175自鰭結構的頂部朝向基底100的上部表面的寬度的增加，覆蓋第一方向上的虛設閘極結構175的對置側壁中的每一者的第一間隔件185亦可具有傾斜側壁，所述傾斜側壁在鰭結構的上部表面以下的高度處可不垂直於基底100的上部表面。
參看圖35至圖38，可執行與參看圖17至圖21所顯示的所述製程實質上相同或相似的製程。
在本發明概念的實例實施例中，在移除犧牲圖案114之後，第二間隔件210的第二厚度T2可實質上等於第一間隔件185的第一厚度T1，然而，本發明概念可並不限於此。舉例而言，在本發明概念的實例實施例中，第二間隔件210的第二厚度T2可大於第一間隔件185的第一厚度T1。在移除犧牲圖案114之後，第一方向上對置的第二間隔件210之間在第一方向上的第三寬度W3可小於在第一方向上的對置第一間隔件185的內部側壁之間的第二開口260的第一寬度W1。
在本發明概念的實例實施例中，在第一方向上對置且未在第三方向上與半導體圖案124交疊的第一間隔件185之間的寬度可沿第二方向改變。亦即，相對接近半導體圖案124的第一間隔件185的部分之間的第四寬度W4可大於相對遠離半導體圖案124的第一間隔件185的部分之間的第五寬度W5。在本發明概念的實例實施例中，第四寬度W4可自頂部朝向基底100的上部表面增加。
在執行圖35至圖38中顯示的製程之後，可執行與參看圖22至圖25所顯示的所述製程實質上相同或相似的製程來完成半導體裝置的製造。除閘極結構及間隔件的形狀以外，圖22至圖25中顯示的半導體裝置可與圖1至圖5的半導體裝置實質上相同。
前述內容說明本發明概念的實例實施例且不應理解為對其限制。雖然已描述幾個特定實例實施例，但所屬領域中具通常知識者將易於瞭解，在本質上不背離如隨附申請專利範圍所限定的本發明概念的精神及範圍的情況下，在實例實施例中的許多修改是有可能的。
100‧‧‧基底
105‧‧‧主動區域
110‧‧‧犧牲層
112‧‧‧犧牲線
114‧‧‧犧牲圖案
120‧‧‧半導體層
122‧‧‧半導體線
124‧‧‧半導體圖案
130‧‧‧隔離圖案
145‧‧‧虛設閘極絕緣圖案
155‧‧‧虛設閘極電極
165‧‧‧虛設閘極罩幕
175‧‧‧虛設閘極結構
185‧‧‧第一間隔件
190‧‧‧第一開口
200‧‧‧第一凹槽
210‧‧‧第二間隔件
220‧‧‧第二凹槽
230‧‧‧氣隙
240‧‧‧磊晶層
250‧‧‧絕緣層
260‧‧‧第二開口
270‧‧‧界面圖案
280‧‧‧閘極絕緣圖案
290‧‧‧功函數控制圖案
300‧‧‧閘極電極
310‧‧‧閘極結構
A-A'、B-B'、C-C'、D-D'、E-E'‧‧‧直線
L1‧‧‧第一長度
L3‧‧‧第三長度
L4‧‧‧第四長度
L5‧‧‧第五長度
T1‧‧‧第一厚度
T2‧‧‧第二厚度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
W5‧‧‧第五寬度
X、Y‧‧‧區域
根據結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的實例實施例，其中： 圖1至圖5為顯示根據本發明概念的實例實施例的半導體裝置的平面視圖及橫截面視圖。 圖6至圖21為顯示根據本發明概念的實例實施例製造半導體裝置的方法的平面視圖及橫截面視圖。 圖22至圖25為顯示根據本發明概念的實例實施例的半導體裝置的平面視圖及橫截面視圖。 圖26至圖38為顯示根據本發明概念的實例實施例製造半導體裝置的方法的平面視圖及橫截面視圖。 因為圖1至圖38中的圖式意欲出於說明性目的，因此圖式中的元件未必按比例繪製。舉例而言，為清楚起見，元件中的一些可經放大或誇示。

Claims (25)

  1. 一種半導體裝置，包括： 通道，分別位於多個層級處，所述通道在基底的上部表面上在垂直方向上彼此間隔開； 閘極結構，位於所述基底上，所述閘極結構至少部分地包圍所述通道中的每一者的表面，且在實質上平行於所述基底的所述上部表面的第一方向上延伸；以及 源極/汲極層，位於實質上平行於所述基底的所述上部表面且實質上垂直於所述第一方向的第二方向上的所述閘極結構的對置側中的每一者處，所述源極/汲極層連接至所述通道的側壁， 其中在所述垂直方向上離所述基底的所述上部表面的第一高度處，所述閘極結構在所述第二方向上的長度沿所述第一方向改變。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一高度低於所述通道中的最上者的上部表面。
  3. 如申請專利範圍第1項所述的半導體裝置，其中在所述第一高度處，在所述垂直方向與所述通道交疊的所述閘極結構的第一部分在所述第二方向上的長度的最小值小於在所述垂直方向上未與所述通道交疊的所述閘極結構的第二部分在所述第二方向上的長度。
  4. 如申請專利範圍第3項所述的半導體裝置，其中在所述第一高度處，相對接近所述通道的所述閘極結構的第三部分在所述第二方向上的長度大於相對遠離所述通道的所述閘極結構的第四部分在所述第二方向上的長度，以及 所述閘極結構的所述第三部分及所述第四部分在所述閘極結構的所述第二部分中。
  5. 如申請專利範圍第4項所述的半導體裝置，其中在所述通道中的最上者的上部表面以下的高度處，所述閘極結構的所述第三部分在所述第二方向上的所述長度隨著所述通道中的所述最上者的所述上部表面以下的所述高度減小而增加。
  6. 如申請專利範圍第3項所述的半導體裝置，其中在所述通道中的最上者的上部表面以上的高度處，所述閘極結構的所述第一部分在所述第二方向上的所述長度沿所述垂直方向為實質上恆定的。
  7. 如申請專利範圍第3項所述的半導體裝置，其中在所述第一高度處，所述閘極結構的所述第一部分在所述第二方向上的所述長度隨著所述第一部分變得更接近所述閘極結構的所述第二部分而增加。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述通道在每一層級處在所述第一方向上彼此間隔開，以及 在所述第一高度處，所述閘極結構在所述第二方向上的所述長度沿所述第一方向週期性地改變。
  9. 如申請專利範圍第1項所述的半導體裝置，更包括： 第一間隔件，位於所述第二方向上的所述閘極結構的上部部分的對置側壁中的每一者上，所述閘極結構的所述上部部分位於所述通道中的最上者的上部表面上且在所述垂直方向上與所述通道交疊；以及 第二間隔件，位於所述第二方向上的所述閘極結構的下部部分的對置側壁中的每一者上，所述閘極結構的所述下部部分位於所述通道之間以及所述基底與所述通道中的最下者之間，且在所述垂直方向上與所述通道交疊。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述第二間隔件具有垂直橫截面，所述垂直橫截面具有在所述第二方向上朝向所述閘極結構的所述下部部分的中心部分的馬蹄形凸起。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述第一間隔件及所述第二間隔件中的每一者與所述源極/汲極層接觸，且 氣隙在所述第二間隔件與所述源極/汲極層之間形成。
  12. 如申請專利範圍第9項所述的半導體裝置，其中所述閘極結構更包括在所述垂直方向上未與所述通道交疊的側向部分，以及 所述第一間隔件覆蓋所述第二方向上的所述閘極結構的所述側向部分的對置側壁中的每一者。
  13. 如申請專利範圍第12項所述的半導體裝置，其中在所述通道中的所述最上者的所述上部表面以下的高度處，所述第一間隔件具有相對於所述基底的所述上部表面的傾斜側壁。
  14. 如申請專利範圍第1項所述的半導體裝置，其中在所述通道中的最上者上的所述閘極結構的上部部分在所述第二方向上的長度大於位於所述通道之間以及所述基底與所述通道中的最下者之間的所述閘極結構的下部部分在所述第二方向上的長度的最小值。
  15. 如申請專利範圍第9項所述的半導體裝置，其中所述第一間隔件及所述第二間隔件中的每一者包括氮化矽、碳氮化矽、硼氮化矽以及氧碳氮化矽中的一種。
  16. 如申請專利範圍第1項所述的半導體裝置，其中所述閘極結構包括依序堆疊於所述通道中的每一者的表面上的界面圖案、閘極絕緣圖案、功函數控制圖案以及閘極電極。
  17. 一種半導體裝置，包括： 通道，分別位於多個層級處，所述通道在基底的上部表面上在垂直方向上彼此間隔開； 閘極結構，位於所述基底上，所述閘極結構至少部分地包圍所述通道中的每一者的表面，且在實質上平行於所述基底的所述上部表面的第一方向上延伸，且所述閘極結構包括： 上部部分，位於所述通道中的最上者上且在所述垂直方向上與所述通道交疊；以及 下部部分，位於所述通道之間以及所述基底與所述通道中的最下者之間，且在所述垂直方向上與所述通道交疊； 第一間隔件，位於實質上平行於所述基底的所述上部表面且實質上垂直於所述第一方向的第二方向上的所述閘極結構的所述上部部分的對置側壁中的每一者上； 第二間隔件，位於所述第二方向上的所述閘極結構的所述下部部分的對置側壁中的每一者上，所述第二間隔件具有在所述第二方向上朝向所述閘極結構的所述下部部分的中心部分的馬蹄形凸起；以及 源極/汲極層，位於所述第二方向上的所述閘極結構的對置側中的每一者處，所述源極/汲極層連接至所述通道， 其中所述閘極結構的所述上部部分在所述第二方向上的長度大於所述閘極結構的所述下部部分在所述第二方向上的長度的最小值。
  18. 如申請專利範圍第17項所述的半導體裝置，其中所述第一間隔件及所述第二間隔件中的每一者與所述源極/汲極層接觸，以及 氣隙在所述第二間隔件與所述源極/汲極層之間形成。
  19. 如申請專利範圍第17項所述的半導體裝置，其中所述閘極結構更包括在所述垂直方向上未與所述通道交疊的側向部分，且 所述第一間隔件覆蓋所述第二方向上的所述閘極結構的所述側向部分的對置側壁中的每一者。
  20. 如申請專利範圍第17項所述的半導體裝置，其中所述第一間隔件具有實質上垂直於所述基底的所述上部表面的側壁。
  21. 一種半導體裝置，包括： 通道，分別位於多個層級處，所述通道在基底的上部表面上在垂直方向上彼此間隔開； 閘極結構，位於所述基底上，所述閘極結構至少部分地包圍所述通道中的每一者的表面，且在實質上平行於所述基底的所述上部表面的第一方向上延伸；以及 源極/汲極層，位於實質上平行於所述基底的所述上部表面且實質上垂直於所述第一方向的第二方向上的所述閘極結構的對置側中的每一者處，所述源極/汲極層連接至所述通道的側壁， 其中所述閘極結構的第一部分在所述第二方向上的長度自第一高度朝向所述基底的所述上部表面增加， 所述閘極結構的所述第一部分在所述垂直方向上並未與所述通道交疊但與其接近，以及 所述第一高度為所述通道中的最上者的上部表面離所述基底的所述上部表面的高度。
  22. 如申請專利範圍第21項所述的半導體裝置，其中在所述第一高度以上，所述閘極結構的所述第一部分在所述第二方向上的所述長度為實質上恆定的。
  23. 如申請專利範圍第21項所述的半導體裝置，其中所述閘極結構的第二部分在所述第二方向上的長度的最小值小於所述閘極結構的所述第一部分在所述第二方向上的所述長度，以及 所述閘極結構的所述第二部分在所述垂直方向上與所述通道交疊。
  24. 如申請專利範圍第23項所述的半導體裝置，其中在所述第一高度以上，所述閘極結構的所述第二部分在所述第二方向上的所述長度在所述垂直方向上為實質上恆定的。
  25. 如申請專利範圍第21項所述的半導體裝置，其中在所述第一高度以下，所述閘極結構的第三部分在所述第二方向上的長度小於所述閘極結構的所述第一部分在所述第二方向上的所述長度，以及 所述閘極結構的所述第三部分在所述垂直方向上未與所述通道交疊，且相較於所述閘極結構的所述第一部分更遠離所述通道。
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