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DE102020134536B4 - Luftspalt in inneren abstandshaltern und verfahren zum fertigen desselben in feldeffekttransistoren - Google Patents

Luftspalt in inneren abstandshaltern und verfahren zum fertigen desselben in feldeffekttransistoren Download PDF

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DE102020134536B4
DE102020134536B4 DE102020134536.4A DE102020134536A DE102020134536B4 DE 102020134536 B4 DE102020134536 B4 DE 102020134536B4 DE 102020134536 A DE102020134536 A DE 102020134536A DE 102020134536 B4 DE102020134536 B4 DE 102020134536B4
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layer
air gap
epitaxial
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Bo-Feng YOUNG
Sai-Hooi Yeong
Kuan-Lun Cheng
Chih-Hao Wang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Verfahren, umfassend:
Ausbilden eines Dummy-Gatestapels (210) über einer Finne (204), die von einem Halbleitersubstrat (202) vorsteht, wobei die Finne (204) einen Mehrschichtstapel, ML, mit einer abwechselnden Folge aus Kanalschichten (204a) und Nichtkanalschichten (204b) umfasst;
Ausbilden einer S/D-Vertiefung (206) in dem ML;
Vertiefen eines Abschnitts jeder Nichtkanalschicht (204b), um einen Graben (214) auszubilden;
Abscheiden einer inneren Abstandshalterschicht (216) in dem Graben (214), wobei das Abscheiden einen Luftspalt (218) in der inneren Abstandshalterschicht (216) ausbildet;
Ausbilden eines epitaktischen Source/Drain-, S/D-, Merkmals (230) in der S/D-Vertiefung (206) und über der inneren Abstandshalterschicht (216);
Entfernen der Nichtkanalschichten (204b) aus dem ML, um Öffnungen (252) auszubilden, die zwischen der inneren Abstandshalterschicht (216) angeordnet sind; und
Ausbilden eines metallischen Gatestapels (260) in den Öffnungen (252) und anstelle des Dummy-Gatestapels (210),
wobei das Abscheiden der inneren Abstandshalterschicht (216) dazu führt, dass eine Dicke eines Abschnitts der inneren Abstandshalterschicht (216), die zwischen dem Luftspalt (218) und einer Seitenwand des Grabens (214) ausgebildet ist, zu einer Öffnung des Grabens (214) hin zunimmt.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie hat ein rasches Wachstum erfahren. Technische Fortschritte bei Halbleiter-Materialien und -Design haben Generationen von Halbleiterbauelementen hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen als die vorangehende Generation aufweist. Mit fortschreitender Entwicklung von integrierten Schaltungen (ICs) hat sich die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Verbessern der Produktionseffizienz und Senken der zugehörigen Kosten. Diese Fortschritte haben jedoch auch die Komplexität der Verarbeitung und Herstellung von Halbleiterbauelementen erhöht.
  • Multigate-Transistoren wie Gate-All-Around- (GAA-) Transistoren wurden in verschiedene Speicher- und Kern-Bauelemente integriert, um die Grundfläche von IC-Chips unter Beibehaltung angemessener Verarbeitungsmargen zu reduzieren. Wie bei anderen Halbleiterbauelementen hat die Verkleinerung allerdings die Komplexität der Herstellung von GAA-Transistoren erhöht. Ein Beispiel dafür ist, dass es bei fortgesetzter Verringerung der Bauelementgröße schwieriger wird, innere Abstandshalter bereitzustellen, die parasitäre Kapazitäten verringern können. Aus zumindest diesem Grund sind Verbesserungen von Verfahren zum Fertigen von inneren Abstandshaltern in GAA-Transistoren wünschenswert.
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, eine Halbleiterstruktur gemäß Anspruch 8 und eine Halbleiterstruktur gemäß Anspruch 15 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es wird betont, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zur Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A und 1B veranschaulichen ein Flussdiagramm eines beispielhaften Verfahrens zum Fertigen eines Halbleiterbauelements gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2A ist eine dreidimensionale perspektivische Ansicht eines beispielhaften Halbleiterbauelements gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2B ist eine Draufsicht des in 2A gezeigten Halbleiterbauelements gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 3, 4, 5, 6, 7, 8, 9A, 9B, 9C, 10A, 10B, 11A, 11B, 12A, 12B, 13A und 13B sind teilweise oder vollständige Querschnittsansichten des Halbleiterbauelements entlang der Linie AA', wie sie in 2A und/oder 2B gezeigt ist, bei Zwischenphasen des in 1A und/oder 1B gezeigten Verfahrens gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale der Offenbarung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines Merkmals auf einem anderen Merkmal, mit diesem verbunden und/oder daran gekoppelt in der folgenden vorliegenden Offenbarung Ausführungsformen umfassen, bei welchen die Merkmale in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen den Merkmalen ausgebildet werden können, dass die Merkmale möglicherweise nicht in direktem Kontakt sind. Außerdem werden räumlich relative Begriffe wie zum Beispiel „untere/r/s“, „obere/r/s“, „horizontal“, „vertikal“, „über“, „oberhalb“, „unter“, „unterhalb“, „aufwärts“, „abwärts“, „oben“, „unten“ usw. sowie deren Ableitungen (z. B. „auf horizontale Weise", „nach unten“, „nach oben“ usw.) zur Vereinfachung der vorliegenden Offenbarung der Beziehung eines Merkmals zu einem anderen Merkmal verwendet. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen des Bauelements mit den Merkmalen abdecken.
  • Wenn eine Zahl oder ein Zahlenbereich mit „circa“, „ungefähr“ und dergleichen beschrieben wird, soll der Begriff darüber hinaus Zahlen umfassen, die innerhalb eines realistischen Bereichs liegen, der die Zahl enthält, zum Beispiel innerhalb von ±10 % der beschriebenen Zahl oder andere Werte, wie sie vom Fachperson verstanden werden. Zum Beispiel umfasst der Ausdruck „ungefähr 5 nm“ einen Größenbereich von 4,5 nm bis 5,5 nm. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Halbleiterbauelemente und im Speziellen Feldeffekttransistoren (FETs) wie etwa dreidimensionale Gate-All-Around- (GAA-) FETs, Finnen-FETs (FinFETs) und/oder andere FETs. Ein GAA-FET umfasst im Allgemeinen mehrere vertikal gestapelte Schichten (z. B. Nanofolien), Drähte (z. B. Nanodrähte) oder Stäbe (z. B. Nanostäbchen) in einem Kanalbereich des FET, wodurch eine bessere Gatesteuerung, ein reduzierter Leckstrom und eine verbesserte Skalierbarkeit für verschiedene IC-Anwendungen ermöglicht werden. Die bestehenden Technologien zum Fertigen von GAA-FETs sind zwar im Allgemeinen für die vorgesehenen Anwendungen ausreichend, sind sie jedoch bisher nicht in jeder Hinsicht vollständig zufriedenstellend. Die vorliegende Offenbarung umfasst mehrere Ausführungsformen. Unterschiedliche Ausführungsformen können unterschiedliche Vorteile aufweisen, und keine Ausführungsform muss notwendigerweise einen bestimmten Vorteil aufweisen.
  • Es wird nun auf 1A und 1B Bezug genommen. Es sind Flussdiagramme eines Verfahrens 100 und eines Verfahrens 300 zum Ausbilden eines Halbleiterbauelements 200 (im Folgenden kurz als Bauelement 200 bezeichnet) gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Die Verfahren 100 und 300 sind lediglich Beispiele und sie sollen die vorliegende Offenbarung nicht über das hinaus beschränken, was in den Ansprüchen explizit aufgeführt ist. Zusätzliche Vorgänge können vor, während und nach den Verfahren 100 und 300 bereitgestellt sein, und einige beschriebene Vorgänge können für zusätzliche Ausführungsformen des Verfahrens ersetzt, weggelassen oder verschoben werden. Die Verfahren 100 und 300 werden nachstehend in Verbindung mit 3-13B beschrieben, bei denen es sich um Querschnittsansichten des Bauelements 200 entlang der in 2A und 2B gezeigten gestrichelten Linie AA' bei Zwischenstufen des Verfahrens 100 handelt. Das Bauelement 200 kann ein halbfertiges Bauelement sein, das während der Verarbeitung eines IC oder eines Abschnitts davon gefertigt wird, der einen statischen Direktzugriffsspeicher (SRAM) und/oder andere Logikschaltungen, passive Komponenten wie Widerstände, Kondensatoren und Spulen und aktive Komponenten wie GAA-FETs, FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), CMOS- (Complementary Metal Oxide Semiconductor) Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren und/oder andere Transistoren umfassen kann. Die vorliegende Offenbarung ist nicht auf eine bestimmte Anzahl von Bauelementen oder Bauelementbereichen oder auf bestimmte Bauelementausgestaltungen beschränkt. Zum Beispiel kann die vorliegende Offenbarung, obwohl das Bauelement 200 als ein dreidimensionales Bauelement veranschaulicht ist, auch Ausführungsformen zum Fertigen von planaren Bauelementen bereitstellen. Zusätzliche Merkmale können zu dem Bauelement 200 hinzugefügt werden, und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen des Bauelements 200 ersetzt, abgewandelt oder weggelassen sein.
  • Unter Bezugnahme auf 1A und 2A-4 bildet Verfahren 100 in Vorgang 102 das Bauelement 200 aus, das eine oder mehrere Finnen (bzw. aktive Bereiche) 204, die von einem Substrat 202 vorstehen und durch Isolationsstrukturen 208 getrennt sind, einen Dummy-Gatestapel 210, der über den Finnen 204 angeordnet ist, und obere Abstandshalter 212, die auf Seitenwänden des Dummy-Gatestapels 210 angeordnet sind, umfasst. Zwar ist dies nicht dargestellt, das Bauelement 200 kann jedoch andere über dem Dummy-Gatestapel 210 angeordnete Komponenten umfassen, etwa Hartmaskenschichten, Sperrschichten, andere geeignete Schichten oder Kombinationen davon.
  • Das Substrat 202 kann einen elementaren (Einzelelement-) Halbleiter wie Silizium, Germanium und/oder andere geeignete Materialien; einen Verbindungshalbleiter wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid und/oder andere geeignete Materialien; einen Legierungshalbleiter wie SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP; und/oder andere geeignete Materialien umfassen. Das Substrat 202 kann ein Einzelschichtmaterial mit einer einheitlichen Zusammensetzung sein. Alternativ dazu kann das Substrat 202 mehrere Materialschichten mit ähnlichen oder unterschiedlichen Zusammensetzungen umfassen, die für die Herstellung von IC-Bauelementen geeignet sind. In einem Beispiel kann das Substrat 202 ein Silizium-auf-Isolator- (SOI-) Substrat sein, das eine Siliziumschicht aufweist, die auf einer Siliziumoxidschicht ausgebildet ist. In einem weiteren Beispiel kann das Substrat 202 eine leitfähige Schicht, eine Halbleiterschicht, eine dielektrische Schicht, andere Schichten oder Kombinationen davon umfassen.
  • Bei einigen Ausführungsformen, bei denen das Substrat 202 FETs umfasst, sind verschiedene dotierte Bereiche in oder auf dem Substrat 202 angeordnet. Abhängig von den Designanforderungen können die dotierten Bereiche mit n-Dotierstoffen wie Phosphor oder Arsen und/oder mit p-Dotierstoffen wie Bor oder BF2 dotiert sein. Die dotierten Bereiche können direkt auf dem Substrat 202, in einer p-leitenden Wannenstruktur, in einer n-leitenden Wannenstruktur, in einer Doppelwannenstruktur oder in einer erhabenen Struktur ausgebildet sein. Die dotierten Bereiche können durch Implantation von Dotierstoffatomen, in situ dotiertes epitaktisches Aufwachsen und/oder andere geeignete Techniken ausgebildet werden. Jede Finne 204 kann dazu geeignet sein, einen n-FET oder einen p-FET bereitzustellen. Bei einigen Ausführungsformen können die Finnen 204, wie vorliegend veranschaulicht, dazu geeignet sein, FETs desselben Typs bereitzustellen, d. h. zwei n-FETs oder alternativ zwei p-FETs. Alternativ dazu können sie dazu geeignet sein, FETs unterschiedlichen Typs bereitzustellen, d. h. einen n-FET sowie einen p-FET. Diese Ausgestaltung dient nur zur Veranschaulichung und sie soll nicht einschränkend sein.
  • Unter Bezugnahme auf 2A und 3 umfasst bei den vorliegenden Ausführungsformen jede Finne 204 einen Mehrschichtstapel (ML) mit einer abwechselnden Folge aus Halbleiterschichten 204b und Halbleiterschichten 204a, die vertikal über vorstehenden Abschnitten des Substrats 202 gestapelt sind. Bei den vorliegenden Ausführungsformen ist jede Halbleiterschicht 204b eine Opferschicht, die dazu eingerichtet ist, in einem nachfolgenden Verarbeitungsschritt entfernt zu werden, wodurch Öffnungen zwischen den Halbleiterschichten 204a (und dem Substrat 202) zum Ausbilden von metallischen Gatestapeln darin bereitgestellt werden. Jede Halbleiterschicht 204a kann ein Halbleitermaterial, wie zum Beispiel Si, Ge, SiC, SiGe, GeSn, SiGeSn, SiGeCSn, andere geeignete Halbleitermaterialien oder Kombinationen davon umfassen, wobei jede Halbleiterschicht 204b eine andere Zusammensetzung als die Halbleiterschicht 204a aufweist. In einem Beispiel dafür können die Halbleiterschichten 204a elementares Si, jedoch kein bzw. im Wesentlichen kein Ge umfassen, und die Halbleiterschichten 204b können SiGe umfassen. In einem weiteren Beispiel können die Halbleiterschichten 204a elementares Si, jedoch kein bzw. im Wesentlichen kein Ge umfassen, und die Halbleiterschichten 204b können elementares Ge umfassen. In einigen Beispielen kann jede Finne 204 insgesamt drei bis zehn Paare abwechselnder Halbleiterschichten 204a und 204b umfassen; abhängig von konkreten Designanforderungen sind jedoch selbstverständlich auch andere Ausgestaltungen anwendbar.
  • Bei den vorliegenden Ausführungsformen umfasst Ausbilden des ML abwechselndes Aufwachsen der Halbleiterschichten 204a und 204b in einer Reihe von Epitaxieprozessen. Die Epitaxieprozesse können durch chemische Gasphasenabscheidungs- (CVD-) Techniken (zum Beispiel Gasphasenepitaxie (VPE - Vapor-Phase Epitaxy), Ultrahochvakuum-CVD (UHV-CVD), Niederdruck- (Low Pressure bzw. LP-) CVD und/oder plasmaunterstützte CVD (PECVD)), Molekularstrahlepitaxie, andere geeignete selektive epitaktische Aufwachsprozesse (Selective Epitaxial Growth- bzw. SEG-Prozesse) oder Kombinationen davon implementiert werden. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die ein geeignetes Material (z. B. Ge für die Halbleiterschicht 204b) umfassen, das mit der Zusammensetzung des darunterliegenden Substrats, z. B. des Substrats 202 interagiert. In einigen Beispielen können die Halbleiterschichten 204a und 204b als Nanofolien, Nanodrähte oder Nanostäbchen ausgebildet werden. Ein Prozess zum Ausbilden einer Folie (oder eines Drahts) kann dann implementiert werden, um die Halbleiterschichten 204b zu entfernen, um Öffnungen zwischen den Halbleiterschichten 204a auszubilden, und anschließend wird in den Öffnungen ein metallischer Gatestapel ausgebildet, wodurch ein GAA-FET bereitgestellt wird. Anders ausgedrückt wirken die verbleibenden Halbleiterschichten 204a mit dem metallischen Gatestapel (z. B. einem metallischen Gatestapel mit hohem k-Wert bzw. HKMG, wobei „hoher k-Wert“ sich auf ein dielektrisches Material bezieht, das eine höhere Dielektrizitätskonstante als Siliziumoxid aufweist, welche ungefähr 3,9 beträgt) zusammen, um Kanalbereiche des GAA-FET bereitzustellen. Demgemäß werden die Halbleiterschichten 204a nachfolgend als Kanalschichten 204a bezeichnet und die Halbleiterschichten 204b werden nachfolgend als Nichtkanalschichten 204b bezeichnet.
  • Bei den vorliegenden Ausführungsformen werden die Finnen 204 in einer Reihe von Fotolithografie- und Ätzprozessen aus dem ML und dem Substrat 202 gefertigt. Der Fotolithografieprozess kann zum Beispiel Ausbilden einer Fotolackschicht, die über dem ML liegt, Belichten der Fotolackschicht gemäß einer Struktur, Durchführen von Backprozessen nach dem Belichten und Entwickeln der belichteten Fotolackschicht umfassen, um ein strukturiertes Maskenelement (nicht dargestellt) auszubilden. Der ML wird dann unter Verwendung des strukturierten Maskenelements als Ätzmaske geätzt, wobei dreidimensionale Finnen 204 zurückbleiben, die von dem Substrat 202 vorstehen. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE), andere geeignete Prozesse oder Kombinationen davon umfassen. Das strukturierte Maskenelement wird anschließend unter Verwendung eines beliebigen geeigneten Prozesses, etwa Veraschen und/oder Fotolackablösen, von dem ML entfernt.
  • Zusätzlich oder alternativ dazu können auch andere Ausführungsformen von Verfahren zum Ausbilden der Finnen 204 geeignet sein. Beispielsweise kann der ML (und das Substrat 202) unter Verwendung eines Doppel- oder Mehrfachstrukturierungsprozesses strukturiert werden. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als beispielsweise unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter bzw. Dorne können dann verwendet werden, um den ML zu strukturieren, um die Finnen 204 auszubilden.
  • Multigate-Bauelemente wie GAA-FETs wurden eingeführt, um die Gatesteuerung durch Verstärkung der Gate-Kanal-Kopplung zu verbessern, den Strom in ausgeschaltetem Zustand zu verringern und Kurzkanaleffekte (SCEs - Short-Channel Effects) abzumildern. Ein GAA-FET umfasst im Allgemeinen eine Gatestruktur, die mehrere horizontale Halbleiterschichten umschließt, wodurch allseitiger Zugriff auf den Kanalbereich bereitgestellt wird. Die GAA-FETs sind typischerweise mit CMOS-Prozessen kompatibel, wodurch sie mit unter Milderung von Kurzkanaleffekten und ohne Beeinträchtigung der Gatesteuerung verkleinert werden können. Selbstverständlich ist die vorliegende Offenbarung nicht auf alleiniges Ausbilden von GAA-FETs beschränkt, sondern es können auch andere dreidimensionale FETs, etwa FinFETs, bereitgestellt werden. Daher können eine oder mehrere der Finnen 204 eine einzige Schicht aus Halbleitermaterial umfassen, sodass eine einheitliche Finne zur Ausbildung eines FinFET bereitgestellt wird.
  • Da in einem GAA-FET HKMGs wechselweise mit Kanalschichten angeordnet sind, sind innere Gateabstandshalter zwischen Seitenwänden der HKMGs und Abschnitten von epitaktischen Source/Drain- (S/D-) Merkmalen bereitgestellt, die angrenzend an die HKMGs angeordnet sind, um parasitäre Kapazitäten des Bauelements zu verringern, die im Allgemeinen mit zunehmender Dicke der inneren Abstandshalter abnimmt. Zwar bieten innere Abstandshalter im Allgemeinen den Vorteil, dass sie Kapazitäten in GAA-FETs verringern, sie sind jedoch bisher nicht in jeder Hinsicht vollständig zufriedenstellend. Zum Beispiel kann Erhöhen der Dicke der inneren Abstandshalter zwecks Verringerung von parasitären Kapazitäten zwischen den HKMGs und angrenzenden S/D-Merkmalen die effektive Kanallänge des Bauelements verringern, wodurch nachteilige Kurzkanaleffekte (SCEs) in dem Bauelement hervorgerufen werden. Die vorliegende Offenbarung stellt Verfahren zum Ausbilden von inneren Abstandshaltern zur Verringerung von parasitären Kapazitäten in GAA-FETs ohne wesentliche Verkürzung der effektiven Kanallänge der Bauelemente durch dickere innere Abstandshalter bereit. Bei einigen Ausführungsformen stellt die vorliegende Offenbarung innere Abstandshalter bereit, die einen Luftspalt aufweisen, der in einem oder mehreren dielektrischen Materialien eingebettet ist.
  • Wieder unter Bezugnahme auf 2A können die Isolationsstrukturen 208 Siliziumoxid (SiO und/oder SiO2), ein dielektrisches Material mit niedrigem k-Wert, Tetraethylorthosilikat (TEOS), dotiertes Siliziumoxid (z. B. Borphosphorsilikatglas (BPSG), fluordotiertes Silikatglas (FSG), andere geeignete Materialien oder Kombinationen davon umfassen. Die Isolationsstrukturen 208 können flache Grabenisolationsmerkmale (Shallow Trench Isolation- bzw. STI-Merkmale) umfassen. Andere Isolationsstrukturen wie etwa Feldoxid, lokale Oxidation von Silizium (LOCOS) und/oder andere geeignete Strukturen können auch als Isolationsstrukturen 208 implementiert werden. Alternativ dazu können die Isolationsstrukturen 208 eine Mehrschichtstruktur umfassen, zum Beispiel mit einer oder mehreren thermischen Oxidauskleidungsschichten. Bei einer Ausführungsform werden die Isolierstrukturen 208 bei der Ausbildung der Finnen 204 durch Ätzen von Gräben in das Substrat 202 ausgebildet. Die Gräben können dann durch einen Abscheidungsprozess mit einem vorstehend beschriebenen isolierenden Material gefüllt werden, worauf ein chemischmechanischer Planarisierungsprozess (CMP-Prozess) folgt. Bei einer weiteren Ausführungsform werden die Isolierstrukturen 208 durch Abscheiden einer dielektrischen Schicht als Abstandshalterschicht über den Finnen 204 und anschließendes Vertiefen der dielektrischen Schicht derart ausgebildet, dass eine obere Fläche der Isolierstruktur 208 unterhalb einer oberen Fläche der Finnen 204 liegt. Die Isolationsstrukturen 208 können durch ein beliebiges geeignetes Verfahren, wie etwa CVD, fließfähige CVD (FCVD), Glasaufschleuderung (SOG - Spin-on Glass), andere geeignete Verfahren oder Kombinationen davon abgeschieden werden.
  • Weiterhin unter Bezugnahme auf 2A, 2B und 4 ist ein Dummy-Gatestapel (Platzhalter-Gatestapel) 210 über den Finnen 204 (und somit über dem ML) angeordnet, der Polysilizium umfassen kann. Bei den vorliegenden Ausführungsformen werden nach Ausbilden anderer Komponenten des Bauelements 200 Abschnitte des Dummy-Gatestapels 210 durch einen HKMG ersetzt. Der Dummy-Gatestapel 210 kann durch eine Reihe von Abscheidungs- und Strukturierungsprozessen ausgebildet werden. Zum Beispiel kann der Dummy-Gatestapel 210 durch Abscheiden einer Polysiliziumschicht über den Finnen 204 und Durchführen eines anisotropen Ätzprozesses (z. B. eines Trockenätzprozesses), um Abschnitte des Polysiliziums zu entfernen, ausgebildet werden. Wie in 4 dargestellt ist, kann bei einigen Ausführungsformen Entfernen von Abschnitten der Polysiliziumschicht auch einen oberen Abschnitt des ML entfernen, was zu einer gekrümmten oberen Fläche führt, wie durch die gepunktete Linie angedeutet ist. Bei den vorliegenden Ausführungsformen umfasst das Bauelement 200 ferner eine Grenzflächenschicht 211, die vor Abscheiden der Polysiliziumschicht durch ein geeignetes Verfahren, zum Beispiel thermische Oxidation, chemische Oxidation, andere geeignete Verfahren oder Kombinationen davon, auf den Finnen 204 ausgebildet wird.
  • Weiterhin unter Bezugnahme auf 4 können danach die oberen Abstandshalter 212 auf den Seitenwänden des Dummy-Gatestapels 210 ausgebildet werden. Die oberen Abstandshalter 212 können eine Einzelschichtstruktur oder eine Mehrschichtstruktur sein und können Siliziumnitrid (SiN), Siliziumoxid (SiO und/oder SiO2), Siliziumcarbid (SiC), kohlenstoffhaltiges Siliziumnitrid (SiCN), kohlenstoffhaltiges Siliziumoxid (SiOC), sauerstoffhaltiges Siliziumnitrid (SiON), Silizium (Si), mit Kohlenstoff und Sauerstoff dotiertes Siliziumnitrid (SiOCN), ein dielektrisches Material mit niedrigem k-Wert, andere geeignete Materialien oder Kombinationen davon umfassen. Bei den vorliegenden Ausführungsformen umfasst die oberen Abstandshalter 212 eine Abstandshalterschicht 212a, die auf den Seitenwänden des Dummy-Gatestapels 210 ausgebildet ist, und eine Abstandshalterschicht 212b, die auf der Abstandshalterschicht 212a ausgebildet ist. Jede Abstandshalterschicht der oberen Abstandshalter 212 kann ausgebildet werden, indem zuerst eine dielektrische Schicht über dem Dummy-Gatestapel 210 abgeschieden wird und anschließend Abschnitte der dielektrischen Schicht in einem anisotropen Ätzprozess (z. B. einem Trockenätzprozess) entfernt werden, wobei Abschnitte der dielektrischen Schicht auf den Seitenwänden des Dummy-Gatestapels 210 als obere Abstandshalter 212 zurückbleiben.
  • Anschließend bildet Verfahren 100 in Vorgang 104 innere Abstandshalter (z. B. innere Abstandshalter 222 oder 223) für das Bauelement 200 aus, die zwischen den anschließend ausgebildeten epitaktischen S/D-Merkmalen (z. B. den epitaktischen S/D-Merkmalen 230) und Seitenwänden der Nichtkanalschichten 204b bereitgestellt werden. Bei den vorliegenden Ausführungsformen implementiert Vorgang 104 eine Ausführungsform des in 1B dargestellten Verfahrens 300, um die inneren Abstandshalter 222 oder 223 auszubilden. In der folgenden Offenbarung wird Verfahren 300 unter Bezugnahme auf 5 bis 13B detailliert diskutiert.
  • Unter Bezugnahme auf 5 entfernt Verfahren 300 in Vorgang 302 Abschnitte des ML, um eine S/D-Vertiefung 206 auszubilden. Bei den vorliegenden Ausführungsformen erstreckt sich die S/D-Vertiefung 206 unter eine obere Fläche der Finnen 204 und in das Substrat 202. Bei den vorliegenden Ausführungsformen implementiert Verfahren 300 einen Ätzprozess 402, um Abschnitte sowohl der Kanalschichten 204a als auch der Nichtkanalschichten 204b zu entfernen. Der Ätzprozess 402 kann durch einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess oder Kombinationen davon implementiert werden. Bei einigen Ausführungsformen implementiert Verfahren 300 einen Trockenätzprozess und/oder einen RIE-Prozess, der ein geeignetes Ätzmittel oder einer Kombination von Ätzmitteln verwendet. Bei einigen Ausführungsformen kann der Ätzprozess 402 in Vorgang 302 durch Einstellen von Dauer, Temperatur, Druck, Quellenleistung, Vorspannung, Ätzmitteldurchfluss und/oder anderen geeigneten Parametern eingestellt werden. Bei einigen Ausführungsformen werden die Nichtkanalschichten 204b mehr geätzt als die Kanalschichten 204a, und der Ätzprozess 402 kann, wie in 5 dargestellt ist, zu einer gekrümmten Fläche an den Seitenwänden der Nichtkanalschichten 204b führen. Anschließend kann ein Reinigungsprozess durchgeführt werden, um die S/D-Vertiefung 206 mit einer Fluorwasserstoffsäure- (HF-) Lösung oder einer anderen geeigneten Lösung zu reinigen.
  • Unter Bezugnahme auf 6 entfernt Verfahren 300 in Vorgang 304 Abschnitte der Nichtkanalschichten 204b, die in der S/D-Vertiefung 206 freiliegen, um Gräben 214 auszubilden. Bei den vorliegenden Ausführungsformen entfernt Verfahren 300 selektiv Abschnitte der Nichtkanalschichten 204b, ohne Abschnitte der in den S/D-Vertiefungen 206 freiliegenden Kanalschichten 204a zu entfernen bzw. wesentlich zu entfernen. Verfahren 300 bildet die Gräben 214 aus, indem ein Ätzprozess 404 durchgeführt wird, der zum Beispiel einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess oder Kombinationen davon umfasst. Bei einigen Ausführungsformen ist der Ätzprozess 404 ein Trockenätzprozess und/oder ein RIE-Prozess, der ein Ätzmittel auf Fluorbasis wie HF, CF4, SF6, CH2F2, CHF3, C2F6, andere fluorhaltige Ätzmittel oder Kombinationen davon verwendet. Bei einigen Ausführungsformen implementiert Verfahren 300 einen Nassätzprozess, der ein Ätzmittel verwendet, das Salpetersäure (HNO3), Ammoniumhydroxid (NH3OH), Ammoniumfluorid (NH4F), Wasserstoffperoxid (H2O2), andere geeignete Ätzmittel oder Kombinationen davon umfasst. Bei einigen Ausführungsformen wird der Ätzprozess 404 in Vorgang 304 durch Faktoren wie Dauer, Temperatur, Druck, Quellenleistung, Vorspannung, Ätzmitteldurchfluss und/oder andere geeignete Parameter gesteuert, um eine gewünschte Menge der Nichtkanalschicht 204b zu entfernen. Bei den vorliegenden Ausführungsformen wird die in Vorgang 304 entfernte Menge der Nichtkanalschichten 204b durch die Dauer des Ätzprozesses 404 gesteuert, um sicherzustellen, dass eine ausreichende Kanallänge L zum Ausbilden der metallischen Gatestapel in nachfolgenden Schritten beibehalten wird.
  • Unter Bezugnahme auf 7 bildet Verfahren 300 anschließend die inneren Abstandshalter 222 in den Gräben 214 aus. Bei den vorliegenden Ausführungsformen umfassen die inneren Abstandshalter 222, wie nachstehend detailliert diskutiert wird, einen Luftspalt 218, der in einer Abstandshalterschicht 216 eingebettet oder teilweise eingebettet ist. Unter Bezugnahme auf 9A-9C bildet Verfahren 300 in Vorgang 306 bei einem Abscheidungsprozess 406 die Abstandshalterschicht 216 in den Gräben 214 und auf Seitenwänden 206SW der S/D-Vertiefung 206, d. h. über den freiliegenden Abschnitten der Kanalschichten 204a aus. Bei den vorliegenden Ausführungsformen erzeugt Ausbilden der Abstandshalterschicht 216 den darin eingebetteten bzw. teilweise eingebetteten Luftspalt 218 - dieser Prozess wird nachstehend detailliert diskutiert.
  • Die Abstandshalterschicht 216 kann ein beliebiges geeignetes dielektrisches Material enthalten, das Silizium, Kohlenstoff, Sauerstoff, Stickstoff, andere Elemente oder Kombinationen davon umfasst. Zum Beispiel kann die Abstandshalterschicht 216 Siliziumnitrid (SiN), Siliziumoxid (SiO und/oder SiO2), Siliziumcarbid (SiC), kohlenstoffhaltiges Siliziumnitrid (SiCN), kohlenstoffhaltiges Siliziumoxid (SiOC), sauerstoffhaltiges Siliziumnitrid (SiON), Silizium (Si), mit Kohlenstoff und Sauerstoff dotiertes Siliziumnitrid (SiOCN), ein dielektrisches Material mit niedrigem k-Wert, Tetraethylorthosilikat (TEOS), dotiertes Siliziumoxid (z. B. Borphosphorsilikatglas (BPSG), fluordotiertes Silikatglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Silikatglas (BSG) usw.), andere geeignete dielektrische Materialien oder eine Kombination davon umfassen. Bei einigen Ausführungsformen ist die Zusammensetzung der Abstandshalterschicht 216 so gewählt, dass sie eine geeignete Ätzresistenz während eines nachfolgenden Gateersetzungsprozesses aufweist, ohne die parasitäre Kapazität zwischen den metallischen Gatestapeln (z. B. den HKMGs 260) und den epitaktischen S/D-Merkmalen 230 signifikant zu erhöhen.
  • Der Abscheidungsprozess 406 kann ein beliebiges geeignetes Verfahren umfassen, etwa ALD, CVD, PVD, andere geeignete Verfahren oder Kombinationen davon. Bei einigen Ausführungsformen umfasst der Abscheidungsprozess 406 einen ALD-Prozess, der in einem Hochpulsmodus implementiert wird, wenn ein oder mehrere ALD-Vorläufermaterialien in den Gräben 214 abgeschieden werden. Der Hochpulsmodus kann durch Anpassen eines oder mehrerer Parameter des ALD-Prozesses erreicht werden, einschließlich, jedoch nicht beschränkt auf Erhöhen der Pulszeit (d. h. der Dauer und/oder der Durchflussrate des Vorläufermaterials bzw. der Vorläufermaterialien), des Pulsdrucks, der Pulsenergie und/oder der Pulsfrequenz beim Zuführen des Vorläufermaterials bzw. der Vorläufermaterialien zum Ausbilden der Abstandshalterschicht 216. Bei den vorliegenden Ausführungsformen erhöht der im Hochpulsmodus implementierte ALD-Prozess insgesamt betrachtet die Abscheidungsrate der Abstandshalterschicht 216. Anders ausgedrückt ist der vorliegend bereitgestellte ALD-Prozess dazu eingerichtet, die Menge an Vorläufermaterial bzw. -materialien zu steigern, die je Zeiteinheit in den Gräben 214 abgeschieden wird. Bei einigen Ausführungsformen umfasst der Abscheidungsprozess 406 Implementieren eines CVD-Prozesses mit einer hohen Abscheidungsrate, um ähnliche Effekte wie beim vorstehend beschriebenen ALD-Prozess zu erzielen.
  • Unter Bezugnahme auf 9A-9C führt bei den vorliegenden Ausführungsformen Erhöhen der Abscheidungsrate der Abstandshalterschicht 216 - unabhängig davon, ob bei einem ALD- oder einem CVD-Prozess - dazu, dass die Abstandshalterschicht 216 mit einer höheren Rate seitlich über eine Öffnung des Grabens 214 hinweg wächst als vertikal in einen Hauptabschnitt des Grabens 214 hinein, was zur Ausbildung des Luftspalts 218 führt. Bei den vorliegenden Ausführungsformen weist die auf derartige Weise aufgewachsene Abstandshalterschicht 216 eine Überhangstruktur auf, die durch einen Dickenunterschied zwischen dem oberen Abschnitt (ttop) und dem unteren Abschnitt (tbottom) der Abstandshalterschicht 216 gekennzeichnet ist. Das Ausmaß der Überhangstruktur kann zum Beispiel durch (ttop-tbottom) / tbottom definiert sein. Anders ausgedrückt nimmt die Dicke der Abstandshalterschicht 216, gemessen zwischen dem Luftspalt 218 und einer Seitenwand des Grabens 214, zur Öffnung des Grabens 214 hin zu.
  • Zusätzlich und/oder als Alternative zum vorstehend beschriebenen Einstellen von Abscheidungsparametern (z. B. Pulsdruck, Pulszeit usw.) kann ein Seitenverhältnis des Grabens 214, das durch ein Verhältnis von Höhe H zu Breite W des Grabens 214 definiert ist, auf mindestens ungefähr 4 erhöht werden, um die Ausbildung der Überhangstruktur (d. h. die Ausbildung des Luftspalts 218) zu fördern. Wenn das Seitenverhältnis weniger als ungefähr 4 beträgt, kann die Rate des seitlichen Wachstums der Abstandshalterschicht 216 über die Öffnung des Grabens 214 hinweg ähnlich groß werden wie die Rate des vertikalen Wachstums in den Hauptteil des Grabens 214 hinein, sodass der Graben 214 möglicherweise ohne Ausbildung des Luftspalts 218 vollständig gefüllt wird. Bei den vorliegenden Ausführungsformen entspricht die Höhe H auch einer Gesamtdicke der Abstandshalterschicht 216, welche ungefähr 5 nm bis ungefähr 7 nm betragen kann. Bei einigen Ausführungsformen wird der Abscheidungsprozess 406 in Vorgang 306 mit einem derart hohen Pulsdruck und/oder langen Pulszeit implementiert, dass der obere Abschnitt der Abstandshalterschicht 216, wie in 9C dargestellt ist, vollständig zusammenwächst. Wie in 9A und 9B dargestellt ist, umfasst bei einigen Ausführungsformen der obere Abschnitt der Abstandshalterschicht 216 eine kleine Öffnung, d. h., die Abstandshalterschicht 216 schließt die Öffnung des Grabens 214 nicht vollständig. Wie nachstehend detailliert diskutiert wird, wird die kleine Öffnung anschließend durch eine weitere Abstandshalterschicht (z. B. eine Abstandshalterschicht 220) oder durch die epitaktischen S/D-Merkmale (z. B. die epitaktischen S/D-Merkmale 230) geschlossen.
  • Weiterhin unter Bezugnahme auf 9A-9C kann Ausbilden der Abstandshalterschicht 216 abhängig von den Bedingungen des Abscheidungsprozesses 406 in Vorgang 306 dazu führen, dass der Luftspalt 218 verschiedene Ausgestaltungen aufweist. Bei den vorliegenden Ausführungsformen fördert Erhöhen der Pulszeit des Abscheidungsprozesses (z. B. eines ALD-Prozesses), des Pulsdrucks des Abscheidungsprozesses und/oder des Seitenverhältnisses des Grabens 214 die Ausbildung des Luftspalts 218. Bei einigen Ausführungsformen vergrößert Erhöhen sowohl des Pulsdrucks als auch der Pulszeit das Volumen des Luftspalts 218 - siehe den Vergleich der in 9B und 9C dargestellten Ausführungsformen. Bei einigen Ausführungsformen bewirkt Erhöhen des Pulsdrucks, dass sich eine untere Fläche des Luftspalts 218 nach oben krümmt - siehe den Vergleich der in 9A dargestellten Ausführungsform mit denen in 9B und 9C. Bei einigen Ausführungsformen verringert Erhöhen der Dielektrizitätskonstante des in der Abstandshalterschicht 216 enthaltenen Materials das Volumen des Luftspalts 218, da Materialien mit höheren Dielektrizitätskonstanten im Allgemeinen weniger fließfähig sind als Materialien mit niedrigeren Dielektrizitätskonstanten und während des Abscheidungsprozesses 406 im Allgemeinen weniger schnell zusammenwachsen. Bei einigen Beispielen kann der Luftspalt 218 durch einen Durchmesser (oder eine Höhe) von weniger als ungefähr 0,5 nm definiert sein. Die folgende Offenbarung verwendet die in 9A dargestellte Ausgestaltung als Beispiel, das nur zur Diskussion dient; Ausgestaltungen des Luftspalts 218 sind somit nicht auf die in 9A-9C dargestellten beschränkt.
  • In Vorgang 308 implementiert Verfahren 300 einen optionalen Temperprozess der Abstandshalterschicht 216. Die Abstandshalterschicht 216 kann durch einen beliebigen geeigneten Prozess bei einer beliebigen für die Zusammensetzung der Abstandshalterschicht 216 geeigneten Temperatur getempert werden, etwa durch einen Ofentemperprozess, einen RTA-Prozess (Rapid Thermal Anneal - rasches thermisches Tempern), einen Blitztemperprozess, einen Lasertemperprozess, einen anderen geeigneten Temperprozess oder Kombinationen davon. Bei einigen Ausführungsformen werden ein oder mehrere Elemente während des Temperprozesses in die Abstandshalterschicht 216 eingebracht. Elemente wie Kohlenstoff und/oder Stickstoff können der Abstandshalterschicht 216 in Form von einer oder mehreren gasförmigen Substanzen zugeführt werden, um die Dielektrizitätskonstante des dielektrischen Materials bzw. der dielektrischen Materialien zu verändern, die in der Abstandshalterschicht 216 enthalten sind. In einem Beispiel kann Kohlenstoff in die Abstandshalterschicht 216 eingebracht werden, falls eine niedrigere Dielektrizitätskonstante gewünscht wird, um parasitäre Kapazitäten in dem Bauelement 200 zu verringern. In einem weiteren Beispiel kann Stickstoff in die Abstandshalterschicht 216 eingebracht werden, falls eine höhere Dielektrizitätskonstante gewünscht wird, um die Ätzresistenz der Abstandshalterschicht 216 zu verbessern. Es versteht sich, dass Vorgang 308 gemäß konkreten Designanforderungen entweder weggelassen oder durchgeführt werden kann.
  • Weiterhin unter Bezugnahme auf 7 und 9A-9C implementiert Verfahren 300 in Vorgang 310 einen Ätzprozess, um über den Kanalschichten 204a ausgebildete Abschnitte der Abstandshalterschicht 216, z. B. die wie in 9A-9C dargestellt über den Kanalschichten 204a ausgebildeten obersten Abschnitte der Abstandshalterschicht 216 zu entfernen (bzw. rückzuätzen), um die inneren Abstandshalter 222 auszubilden. Bei einigen Ausführungsformen sind nach dem Rückätzen Seitenwände der Abstandshalterschicht 216 im Wesentlichen planar mit den Seitenwänden der Kanalschichten 204a. Bei einigen Ausführungsformen sind die Seitenwände der resultierenden Abstandshalterschicht 216, wie in einer vergrößerten Ansicht des inneren Abstandshalters 222 in 7 gezeigt ist, nach innen und von den Seitenwänden der Kanalschichten 204a weg gekrümmt. Der Ätzprozess in Vorgang 308 kann ein beliebiger geeigneter Prozess sein, etwa Trockenätzen, Nassätzen, RIE oder Kombinationen davon. Die Auswahl des Ätzmittels (oder einer Kombination von Ätzmitteln) ist in den vorliegenden Ausführungsformen nicht beschränkt und kann von der konkreten Zusammensetzung der Abstandshalterschicht 216 abhängen. Bei einigen Ausführungsformen wird der Ätzprozess beendet, wenn die Seitenwände der Kanalschichten 204a freigelegt sind. Für Ausführungsformen, in denen wie in 9C dargestellt die Abstandshalterschicht 216 über die Öffnung des Luftspalts 218 hinweg zusammenwächst, kann ein Rückätzen von Abschnitten der Abstandshalterschicht 216 eine kleine Öffnung zum Luftspalt 218 erzeugen. Alternativ dazu kann der Luftspalt 218 nach dem Rückätzprozess durch die Abstandshalterschicht 216 geschlossen bleiben.
  • Unter Bezugnahme auf 8 bildet Verfahren 300 anschließend in Vorgang 312 und 314 eine Abstandshalterschicht 220 über der Abstandshalterschicht 216 aus. Die Abstandshalterschicht 220 kann ein beliebiges geeignetes dielektrisches Material enthalten, das Silizium, Kohlenstoff, Sauerstoff, Stickstoff, andere Elemente oder Kombinationen davon umfasst. Zum Beispiel kann die Abstandshalterschicht 220 Siliziumnitrid (SiN), Siliziumoxid (SiO und/oder SiO2), Siliziumcarbid (SiC), kohlenstoffhaltiges Siliziumnitrid (SiCN), kohlenstoffhaltiges Siliziumoxid (SiOC), sauerstoffhaltiges Siliziumnitrid (SiON), Silizium (Si), mit Kohlenstoff und Sauerstoff dotiertes Siliziumnitrid (SiOCN), ein dielektrisches Material mit niedrigem k-Wert, Tetraethylorthosilikat (TEOS), dotiertes Siliziumoxid (z. B. Borphosphorsilikatglas (BPSG), fluordotiertes Silikatglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Silikatglas (BSG) usw.), andere geeignete dielektrische Materialien oder eine Kombination davon umfassen.
  • Bei einigen Ausführungsformen weisen die Abstandshalterschicht 220 und die Abstandshalterschicht 216 im Wesentlichen dieselbe Zusammensetzung auf. Bei einigen Ausführungsformen umfasst die Abstandshalterschicht 216 eine größere Menge Kohlenstoff als die Abstandshalterschicht 220. In einem Beispiel dafür kann die Abstandshalterschicht 216 SiOCN umfassen und die Abstandshalterschicht 220 SiON umfassen. In einem weiteren Beispiel kann die Abstandshalterschicht 216 SiCN umfassen und die Abstandshalterschicht 220 SiN umfassen. Bei einigen Ausführungsformen unterscheiden sich die Abstandshalterschicht 220 und die Abstandshalterschicht 216 bezüglich ihrer Dielektrizitätskonstante. In einem Beispiel dafür kann die Abstandshalterschicht 216 eine niedrigere Dielektrizitätskonstante als die Abstandshalterschicht 220 aufweisen. Bei einigen Ausführungsformen umfasst die Abstandshalterschicht 220 ein dichteres Material als die Abstandshalterschicht 216, d. h., die Abstandshalterschicht 216 ist poröser als die Abstandshalterschicht 220. Es ist zu beachten, dass die vorliegenden Ausführungsformen nicht auf diese Beispiele beschränkt sind. Bei den vorliegenden Ausführungsformen können die Zusammensetzungen der Abstandshalterschichten 216 und 220 so gewählt sein, dass sie die Bauelementleistungsfähigkeit im Hinblick auf beispielsweise verbesserte Ätzresistenz, verringerte parasitäre Kapazitäten und größere Designfreiheit verbessern.
  • Verfahren 300 kann die Abstandshalterschicht 220 auf der Abstandshalterschicht 216 durch einen Abscheidungsprozess 408 ausbilden, der durch ein beliebiges geeignetes Verfahren implementiert wird, etwa ALD, CVD, andere geeignete Verfahren oder Kombinationen davon. Bei den vorliegenden Ausführungsformen muss der Abscheidungsprozess 408 nicht wie beim Abscheidungsprozess 406 in einem Hochpulsmodus implementiert werden. In einigen Beispielen können die Abscheidungsprozesse 406 und 408 durch verschiedene Prozesse implementiert werden. Zum Beispiel kann der Abscheidungsprozess 406 durch einen ALD-Prozess implementiert werden und der Abscheidungsprozess 408 durch einen CVD-Prozess implementiert werden. In einem weiteren Beispiel können die Abscheidungsprozesse 406 und 408 durch den gleichen Prozess, etwa einen CVD-Prozess oder einen ALD-Prozess, jedoch mit unterschiedlichen Abscheidungsparametern (z. B. unterschiedlichen Pulsen und/oder Abscheidungsraten) implementiert werden. Bei den vorliegenden Ausführungsformen wird die Abstandshalterschicht 220 mit einer Dicke von weniger als ungefähr 1 nm abgeschieden. Bei einigen Ausführungsformen beträgt ein Verhältnis der Dicke der Abstandshalterschicht 220 zur Dicke der Abstandshalterschicht 216 weniger als ungefähr 1:5.
  • Für Ausführungsformen, in denen der Luftspalt 218 teilweise freiliegt (siehe 9A und 9B), stellt die Abstandshalterschicht 220 ein gleichmäßiges Substrat zu anschließendes Ausbilden der epitaktischen S/D-Merkmale 230 bereit. Für Ausführungsformen, in denen die Abstandshalterschicht 216 und die Abstandshalterschicht 220 unterschiedliche Zusammensetzungen aufweisen, verhindert die Verwendung eines Materials mit einer höheren Dielektrizitätskonstante für die Abstandshalterschicht 220, dass epitaktisches S/D-Material unabsichtlich in den Luftspalt 218 und/oder in einen Zwischenschichtraum zwischen der Abstandshalterschicht 216 und der Abstandshalterschicht 220 hinein wächst. Bei einigen Ausführungsformen ist in Verfahren 300 Ausbilden der Abstandshalterschicht 220 weggelassen, sodass in Vorgang 106 (siehe 1A und 1B) die epitaktischen S/D-Merkmale 230 direkt auf der Abstandshalterschicht 216 ausgebildet werden, wodurch sie den Luftspalt 218 schließen oder anderweitig bedecken.
  • Weiterhin unter Bezugnahme auf 8 werden in Verfahren 300 in Vorgang 314 auf den Seitenwänden der Kanalschichten 204a ausgebildete Abschnitte der Abstandshalterschicht 220 entfernt, was zu den inneren Abstandshaltern 223 führt. Demgemäß umfassen die inneren Abstandshalter 223 zusätzlich zu der Abstandshalterschicht 216 und dem darin angeordneten Luftspalt 218 eine zweite Abstandshalterschicht, d. h. die Abstandshalterschicht 220. Bei einigen Ausführungsformen sind Seitenwände der resultierenden Abstandshalterschicht 220 im Wesentlichen planar mit den Seitenwänden der Kanalschichten 204a. Anders ausgedrückt sind die Seitenwände der Abstandshalterschicht 220 durchgehend mit den Seitenwänden der Kanalschichten 204a. Bei einigen Ausführungsformen sind die Seitenwände der resultierenden Abstandshalterschicht 220, wie in einer vergrößerten Ansicht des inneren Abstandshalters 232 dargestellt, nach innen und von den Seitenwänden der Kanalschichten 204a weg gekrümmt.
  • Der Ätzprozess in Vorgang 314 kann einen Trockenätzprozess, einen Nassätzprozess, RIE oder Kombinationen davon umfassen, bei denen ein auf die selektive Entfernung der Abstandshalterschicht 220 zugeschnittenes Ätzmittel verwendet wird. Die Auswahl des Ätzmittels (oder einer Kombination von Ätzmitteln) ist in den vorliegenden Ausführungsformen nicht beschränkt und kann von der konkreten Zusammensetzung der Abstandshalterschicht 220 abhängen. Bei einigen Ausführungsformen wird der Ätzprozess beendet, wenn die Seitenwände der Kanalschichten 204a freigelegt sind. Für Ausführungsformen, in denen die Abstandshalterschicht 216 und die Abstandshalterschicht 220 im Wesentlichen dieselbe Zusammensetzung aufweisen, können die Ätzprozesse in Vorgang 310 und 314 zu einer gleichmäßigeren Fläche führen, um nachfolgenden Verarbeitungsschritten besser Rechnung zu tragen. Bei einigen Ausführungsformen, insbesondere wenn die Abstandshalterschicht 220 hinreichend dünn ist, kann Vorgang 314 in Verfahren 300 weggelassen werden. Nachfolgende Vorgänge in Verfahren 300 werden mit Bezug auf das Bauelement 200 mit den inneren Abstandshaltern 222, wie in 10A, 11A, 12A und 13A dargestellt ist, oder den inneren Abstandshaltern 223, wie in 10B, 11B, 12B und 13B dargestellt ist, diskutiert.
  • Es wird nun auf 10A und 10B Bezug genommen. Verfahren 300 fährt nach Vorgang 314 damit fort, die epitaktischen S/D-Merkmale 230 in der S/D-Vertiefung 206 gemäß Vorgang 106 in Verfahren 100 auszubilden. Da die Fläche der Abstandshalterschicht 216 und/oder der Abstandshalterschicht 220 wie mit Bezug auf 7 und 8 diskutiert und dort dargestellt nach innen gekrümmt ist, erstrecken sich bei der dargestellten Ausführungsform Abschnitte der epitaktischen S/D-Merkmale 230 über die Seitenwände der Kanalschichten 204a hinaus, um die Abstandshalterschicht 216 und/oder die Abstandshalterschicht 220 zu kontaktieren. Anders ausgedrückt sind Abschnitte der epitaktischen S/D-Merkmale 230 wechselweise mit den Kanalschichten 204a angeordnet. In einigen Beispielen kann ein Abstand P eines solchen vorstehenden Abschnitts unter Verwendung der inneren Abstandshalter 222 als Beispiel ungefähr 0,5 nm bis ungefähr 2 nm betragen. Der Abstand des vorstehenden Abschnitts, der in Kontakt mit den inneren Abstandshaltern 223 ist, kann ebenfalls ungefähr 0,5 nm bis ungefähr 2 nm betragen. Bei einigen Ausführungsformen bieten Ausgestaltungen der vorliegend bereitgestellten inneren Abstandshalter eine größere Kontaktfläche zwischen den epitaktischen S/D-Merkmalen 230 und den Kanalschichten 204a, wodurch die generelle Leistungsfähigkeit des Bauelements 200 verbessert wird. Bei Ausführungsformen, in denen der Luftspalt 218 vollständig in der Abstandshalterschicht 216 eingebettet ist (siehe 9C), sind die epitaktischen S/D-Merkmale 230 durch mindestens einen Abschnitt der Abstandshalterschicht 216 von dem Luftspalt 218 getrennt.
  • Jedes der epitaktischen S/D-Merkmale 230 kann dazu geeignet sein, ein p-FET-Bauelement (z. B. eines, das ein p-leitendes epitaktisches Material umfasst) oder alternativ ein n-FET-Bauelement (z. B. eines, das ein n-leitendes epitaktisches Material umfasst) auszubilden. Das p-leitende epitaktische Material kann eine oder mehrere Epitaxieschichten aus Siliziumgermanium (Epi-SiGe) umfassen, wobei das Siliziumgermanium mit einem p-Dotierstoff wie Bor, Germanium, Indium und/oder anderen p-Dotierstoffen dotiert ist. Das n-leitende epitaktische Material kann eine oder mehrere epitaktische Schichten aus Silizium (Epi-Si) oder Siliziumcarbid (Epi-SiC) umfassen, wobei das Silizium bzw. Siliziumcarbid mit einem n-Dotierstoff wie Arsen, Phosphor und/oder anderen n-Dotierstoffen dotiert ist. Bei einigen Ausführungsformen werden ein oder mehrere epitaktische Aufwachsprozesse durchgeführt, um ein epitaktisches Material in der S/D-Vertiefung 206 aufzuwachsen. Verfahren 100 kann zum Beispiel einen epitaktischen Aufwachsprozess implementieren, wie er vorstehend in Bezug auf Ausbilden des ML diskutiert wurde. Bei einigen Ausführungsformen wird das epitaktische Material in situ dotiert, indem dem Ausgangsmaterial während des epitaktischen Aufwachsprozesses ein Dotierstoff zugefügt wird. Bei einigen Ausführungsformen wird das epitaktische Material nach Durchführen des Abscheidungsprozesses durch einen Ionenimplantationsprozess dotiert. Bei einigen Ausführungsformen wird anschließend ein Temperprozess durchgeführt, um die Dotierstoffe in den epitaktischen S/D-Merkmalen 230 zu aktivieren. In einigen Beispielen kann Verfahren 100 in Vorgang 106 zuerst epitaktische S/D-Merkmale 230 ausbilden, die für einen n-FET geeignet sind, und anschließend epitaktische S/D-Merkmale 230 ausbilden, die für einen p-FET geeignet sind.
  • Unter Bezugnahme auf 11A und 11B entfernt Verfahren 100 anschließend in Vorgang 108 den Dummy-Gatestapel 210, um einen Gategraben 250 zwischen den oberen Abstandshaltern 212 auszubilden. Vor Entfernen des Dummy-Gatestapels 210 bildet Verfahren 100 durch CVD, fließfähige CVD (FVCD), Glasaufschleuderung (SOG), andere geeignete Verfahren oder Kombinationen davon eine Zwischenschichtdielektrikum- (ILD- bzw. Interlayer Dielectric-) Schicht 242 über den epitaktischen S/D-Merkmalen 230 aus. Die ILD-Schicht 242 kann Siliziumoxid, ein dielektrisches Material mit niedrigem k-Wert, TEOS, dotiertes Siliziumoxid (z. B. BPSG, FSG, PSG, BSG usw.), andere geeignete dielektrische Materialien oder Kombinationen davon umfassen. Vor Ausbilden der ILD-Schicht 242 kann Verfahren 100 zuerst optional eine Ätzstoppschicht (ESL - Etch Stop Layer; nicht dargestellt) über den epitaktischen S/D-Merkmalen 230 ausbilden. Die ESL kann Siliziumnitrid (SiN), mit Sauerstoff oder Kohlenstoff dotiertes Siliziumnitrid (SiON bzw. SiCN), andere geeignete Materialien oder Kombinationen davon umfassen und kann durch CVD, PVD, ALD, andere geeignete Verfahren oder Kombinationen davon ausgebildet werden. Danach kann Verfahren 100 die ILD-Schicht 242 in einem oder mehreren CMP-Prozessen planarisieren, um eine obere Fläche des Dummy-Gatestapels 210 freizulegen. Danach werden durch einen beliebigen geeigneten Ätzprozess, etwa einen Trockenätzprozess, zumindest Abschnitte des Dummy-Gatestapels 210 von dem Bauelement 200 entfernt, um den Gategraben 250 auszubilden. Bei den vorliegenden Ausführungsformen verbleibt die Grenzflächenschicht 211 nach Entfernen des Dummy-Gatestapels 210 über dem ML.
  • Unter Bezugnahme auf 12A und 12B entfernt Verfahren 100 dann in Vorgang 110 bei dem Folienbildungsprozess (bzw. Drahtbildungsprozess) die Nichtkanalschichten 204b aus dem ML, wodurch Öffnungen 252 zwischen den Kanalschichten 204a ausgebildet werden. Bei den vorliegenden Ausführungsformen entfernt Verfahren 100 die Nichtkanalschichten 204b selektiv, ohne die Kanalschichten 204a zu entfernen bzw. wesentlich zu entfernen. Dies kann erreicht werden, indem sichergestellt wird, dass eine ausreichende Ätzselektivität zwischen den Nichtkanalschichten 204b, den Kanalschichten 204a und der Abstandshalterschicht 216 (als Abschnitt der inneren Abstandshalter 222 oder 223) besteht. Die Nichtkanalschichten 204b können durch einen Ätzprozess 410 selektiv entfernt werden, der zum Beispiel durch einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess oder Kombinationen davon implementiert wird. Bei einigen Ausführungsformen umfasst der Ätzprozess 410 einen Trockenätzprozess und/oder einen RIE-Prozess, der ein Ätzmittel auf Fluorbasis wie HF, CF4, SF6, CH2F2, CHF3, C2F6, andere fluorhaltige Ätzmittel oder Kombinationen davon verwendet. Bei einigen Ausführungsformen umfasst der Ätzprozess 410 einen Nassätzprozess, der ein Ätzmittel verwendet, das Salpetersäure (HNO3), Ammoniumhydroxid (NH3OH), Ammoniumfluorid (NH4F), Wasserstoffperoxid (H2O2), andere geeignete Ätzmittel oder Kombinationen davon umfasst. Bei einigen Ausführungsformen implementiert der Ätzprozess 410 das gleiche bzw. die gleichen Ätzmittel wie der Ätzprozess 404.
  • Nun Bezug nehmend auf 13A und 13B bildet Verfahren 100 in Vorgang 112 den HKMG 260 in dem Gategraben 250 und den Öffnungen 252 aus. Anders ausgedrückt wird der HKMG 260 zwischen den oberen Abstandshaltern 212 sowie zwischen den inneren Abstandshaltern 222 oder 223 ausgebildet. Der HKMG 260 umfasst mindestens eine dielektrische Schicht 262 mit hohem k-Wert, die in dem Gategraben 250 und in den Öffnungen 252 angeordnet ist, und eine metallische Gate-Elektrode 264, die über der dielektrischen Schicht 262 mit hohem k-Wert angeordnet ist. Bei den vorliegenden Ausführungsformen werden für den oberen Abschnitt des in dem Gategraben 250 ausgebildeten HKMG 260 Seitenwandabschnitte der dielektrischen Schicht 262 mit hohem k-Wert auf den oberen Abstandshaltern 212 ausgebildet, während ein unterer Abschnitt der dielektrischen Schicht 262 mit hohem k-Wert über der obersten Kanalschicht 204a (und/oder, sofern vorhanden, der Grenzflächenschicht 211) ausgebildet wird, sodass die dielektrische Schicht 262 mit hohem k-Wert U-förmig eingerichtet ist. Für Abschnitte des in den Öffnungen 252 ausgebildeten HKMG 260 werden Seitenwandabschnitte der dielektrischen Schicht 262 mit hohem k-Wert auf den inneren Abstandshaltern 222 oder 223 (z. B. der Abstandshalterschicht 216) ausgebildet, während obere und untere Abschnitte der dielektrischen Schicht 262 mit hohem k-Wert auf den Kanalschichten 204a ausgebildet werden, sodass die dielektrische Schicht 262 mit hohem k-Wert von den Kanalschichten 204a und den inneren Abstandshaltern 222 oder 223 umschlossen ist.
  • Die dielektrische Schicht 262 mit hohem k-Wert kann ein beliebiges geeignetes dielektrisches Material mit hohem k-Wert umfassen, etwa Hafniumoxid, Lanthanoxid, andere geeignete Materialien oder Kombinationen davon. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 262 mit hohem k-Wert ein dielektrisches Material, das eine höhere Dielektrizitätskonstante aufweist als das, das in der Abstandshalterschicht 216 und/oder der Abstandshalterschicht 220 enthalten ist. Die metallische Gate-Elektrode 264 kann mindestens eine Austrittsarbeitsmetallschicht (nicht separat dargestellt) und eine darüber angeordnete leitfähige Volumenschicht (nicht separat dargestellt) umfassen. Die Austrittsarbeitsmetallschicht kann eine p- oder n-Austrittsarbeitsmetallschicht sein. Beispiele für die Austrittsarbeitsmaterialien umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete Austrittsarbeitsmaterialien oder Kombinationen davon. Die leitfähige Volumenschicht kann Cu, W, Al, Co, Ru, andere geeignete Materialien oder Kombinationen davon umfassen. Der HKMG 260 kann ferner zahlreiche weitere Schichten (nicht dargestellt) umfassen, etwa eine Deckschicht, eine Sperrschicht, andere geeignete Schichten oder Kombinationen davon. Bei einigen Ausführungsformen ist die Anzahl von Materialschichten, die jeder HKMG 260 umfasst, durch die Größe der zwischen den Kanalschichten 204a angeordneten Öffnung 252 bestimmt. Die verschiedenen Schichten des HKMG 260 können durch beliebige geeignete Verfahren abgeschieden werden, wie zum Beispiel chemische Oxidation, thermische Oxidation, ALD, CVD, PVD, Plattieren, andere geeignete Verfahren oder Kombinationen davon.
  • Danach kann Verfahren 100 in Vorgang 114 weitere Verarbeitungsschritte an dem Bauelement 200 vornehmen. Zum Beispiel kann Verfahren 100 S/D-Kontakte (nicht dargestellt) über den epitaktischen S/D-Merkmalen 230 ausbilden. Jeder S/D-Kontakt kann ein beliebiges geeignetes leitfähiges Material umfassen, beispielsweise Co, W, Ru, Cu, Al, Ti, Ni, Au, Pt, Pd, andere geeignete leitfähige Materialien oder Kombinationen davon. Verfahren 100 kann durch eine Reihe von Strukturierungs- und Ätzprozessen eine S/D-Kontaktöffnung (oder einen Graben) in der ILD-Schicht 242 und über den epitaktischen S/D-Merkmalen 230 ausbilden und anschließend unter Verwendung eines beliebigen geeigneten Verfahrens, beispielsweise CVD, PVD, Plattieren, andere geeignete Prozesse oder Kombinationen davon, ein leitfähiges Material in der S/D-Kontaktöffnung abscheiden. Bei einigen Ausführungsformen kann vor Abscheiden des leitfähigen Materials in der Kontaktöffnung eine Sperrschicht ausgebildet werden, die Ti, Ta, TiN, TaN, andere geeignete Materialien oder Kombinationen davon umfasst.
  • Bei einigen Ausführungsformen ist eine Silizidschicht (nicht dargestellt) zwischen den epitaktischen S/D-Merkmalen 230 und dem S/D-Kontakt ausgebildet. Die Silizidschicht kann Nickelsilizid, Kobaltsilizid, Wolframsilizid, Tantalsilizid, Titansilizid, Platinsilizid, Erbiumsilizid, Palladiumsilizid, andere geeignete Silizide oder Kombinationen davon umfassen. Die Silizidschicht kann durch einen Abscheidungsprozess wie CVD, ALD, PVD oder Kombinationen davon über dem Bauelement 200 ausgebildet werden. Zum Beispiel kann eine Metallschicht (z. B. Titan) über den epitaktischen S/D-Merkmalen 230 abgeschieden und das Bauelement 200 dann getempert werden, damit die Metallschicht und die Halbleitermaterialien der epitaktischen S/D-Merkmale 230 miteinander reagieren. Danach wird die nicht reagierte Metallschicht entfernt, wobei die Silizidschicht über den epitaktischen S/D-Merkmalen 230 zurückbleibt.
  • Anschließend kann Verfahren 100 zusätzliche Merkmale über dem Bauelement 200 ausbilden, einschließlich beispielsweise Gate-Kontakten über dem HKMG 260, vertikalen Verschaltungsmerkmalen (z. B. Durchkontaktierungen), horizontalen Verschaltungsmerkmalen (z. B. Leitungen), dielektrischen Schichten (z. B. dielektrische Zwischenmetallschichten), anderen geeigneten Merkmalen oder Kombinationen davon über den S/D-Kontakten.
  • Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung bieten viele Vorteile für Halbleiterbauelemente und deren Ausbildung, sie sollen jedoch nicht einschränkend sein. Zum Beispiel stellt die vorliegende Offenbarung innere Abstandshalter (z. B. die inneren Abstandshalter 222 und 223) in GAA-FETs mit einem Luftspalt bereit, der von einer oder mehreren dielektrischen Schichten umschlossen ist. Bei einigen Ausführungsformen ist der Luftspalt zumindest teilweise in einer ersten dielektrischen Schicht (z. B. der Abstandshalterschicht 216) eingebettet. Einige Ausführungsformen der inneren Abstandshalter umfassen eine zweite dielektrische Schicht (z. B. die Abstandshalterschicht 220), die über der ersten dielektrischen Schicht angeordnet ist, wobei der Luftspalt sowohl von den ersten als auch den zweiten dielektrischen Schichten umschlossen ist. Die ersten und die zweiten dielektrischen Schichten können im Wesentlichen dieselbe Zusammensetzung aufweisen. Alternativ dazu kann die zweite dielektrische Schicht ein Material umfassen, das eine höhere Dielektrizitätskonstante aufweist als die erste dielektrische Schicht. Bei einigen Ausführungsformen erstrecken sich Abschnitte von S/D-Merkmalen derart, dass sie die inneren Abstandshalter zwischen zwei Kanalschichten kontaktieren. Durch die Aufnahme des Luftspalts stellen die vorliegenden Ausführungsformen innere Abstandshalter bereit, die dazu eingerichtet sind, parasitäre Kapazitäten von GAA-FETs zu verringern. Darüber hinaus stellen die vorliegenden Ausführungsformen auch innere Abstandshalter bereit, die unterschiedliche dielektrische Materialien umfassen, wodurch eine größere Flexibilität bei der Erfüllung der verschiedenen Designanforderungen geboten wird. Ausführungsformen der offenbarten Verfahren können ohne Weiteres in bestehende Prozesse und Techniken zum Herstellen dreidimensionaler FETs wie GAA-FETs integriert werden.
  • In einem Aspekt stellen die vorliegenden Ausführungsformen ein Verfahren bereit, welches Ausbilden eines Dummy-Gatestapels über einer Finne, die von einem Halbleitersubstrat vorsteht, wobei die Finne einen Mehrschichtstapel (ML) mit einer abwechselnden Folge aus Kanalschichten und Nichtkanalschichten umfasst, Ausbilden einer S/D-Vertiefung in dem ML, Ausbilden einer inneren Abstandshalterschicht in der S/D-Vertiefung, Ausbilden eines epitaktischen Source/Drain- (S/D-) Merkmals in der S/D-Vertiefung und über der inneren Abstandshalterschicht, Entfernen der Nichtkanalschichten aus dem ML, um Öffnungen auszubilden, die zwischen der inneren Abstandshalterschicht angeordnet sind, und Ausbilden eines metallischen Gatestapels in den Öffnungen und anstelle des Dummy-Gatestapels umfasst. Bei den vorliegenden Ausführungsformen umfasst Ausbilden der inneren Abstandshalterschicht Vertiefen eines Abschnitts jeder Nichtkanalschicht, um einen Graben auszubilden, und Abscheiden einer inneren Abstandshalterschicht in dem Graben, wodurch ein Luftspalt in der inneren Abstandshalterschicht ausgebildet wird.
  • In einem weiteren Aspekt stellen die vorliegenden Ausführungsformen eine Halbleiterstruktur bereit, die einen Stapel von Halbleiterschichten, die über einem Substrat angeordnet sind, einen metallischen Gatestapel, der einen oberen Abschnitt, der über dem Stapel von Halbleiterschichten angeordnet ist, und einen unteren Abschnitt, der mit dem Stapel von Halbleiterschichten wechselweise angeordnet ist, aufweist, einen inneren Abstandshalter, der auf Seitenwänden des unteren Abschnitts des metallischen Gatestapels angeordnet ist, einen Luftspalt, der in dem inneren Abstandshalter umschlossen ist, und ein epitaktisches Source/Drain- (S/D-) Merkmal, das über dem inneren Abstandshalter und angrenzend an den Metall-Gatestapel angeordnet ist, umfasst.
  • In noch einem weiteren Aspekt stellen die vorliegenden Ausführungsformen ein Halbleitersubstrat bereit, das Halbleiterschichten, die über einem Substrat angeordnet sind, einen metallischen Gatestapel mit hohem k-Wert (HKMG), der zwischen den Halbleiterschichten angeordnet ist, ein Source/Drain- (S/D-) Merkmal, das angrenzend an den HKMG angeordnet ist, und einen inneren Abstandshalter, der dazu eingerichtet ist, das S/D-Merkmal von dem HKMG zu trennen, umfasst, wobei der innere Abstandshalter eine erste dielektrische Schicht, die auf einer Seitenwand des HKMG angeordnet ist, einen Luftspalt, der in der ersten dielektrischen Schicht angeordnet ist, und eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist, umfasst.

Claims (18)

  1. Verfahren, umfassend: Ausbilden eines Dummy-Gatestapels (210) über einer Finne (204), die von einem Halbleitersubstrat (202) vorsteht, wobei die Finne (204) einen Mehrschichtstapel, ML, mit einer abwechselnden Folge aus Kanalschichten (204a) und Nichtkanalschichten (204b) umfasst; Ausbilden einer S/D-Vertiefung (206) in dem ML; Vertiefen eines Abschnitts jeder Nichtkanalschicht (204b), um einen Graben (214) auszubilden; Abscheiden einer inneren Abstandshalterschicht (216) in dem Graben (214), wobei das Abscheiden einen Luftspalt (218) in der inneren Abstandshalterschicht (216) ausbildet; Ausbilden eines epitaktischen Source/Drain-, S/D-, Merkmals (230) in der S/D-Vertiefung (206) und über der inneren Abstandshalterschicht (216); Entfernen der Nichtkanalschichten (204b) aus dem ML, um Öffnungen (252) auszubilden, die zwischen der inneren Abstandshalterschicht (216) angeordnet sind; und Ausbilden eines metallischen Gatestapels (260) in den Öffnungen (252) und anstelle des Dummy-Gatestapels (210), wobei das Abscheiden der inneren Abstandshalterschicht (216) dazu führt, dass eine Dicke eines Abschnitts der inneren Abstandshalterschicht (216), die zwischen dem Luftspalt (218) und einer Seitenwand des Grabens (214) ausgebildet ist, zu einer Öffnung des Grabens (214) hin zunimmt.
  2. Verfahren nach Anspruch 1, ferner umfassend, vor dem Ausbilden des epitaktischen S/D-Merkmals (230), Entfernen von Abschnitten der inneren Abstandshalterschicht (216), die auf Seitenwänden der Kanalschichten (204a) ausgebildet sind.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Abscheiden der inneren Abstandshalterschicht (216) Implementieren eines Atomlagenabscheidungs-, ALD-, Prozesses in einem Hochpulsmodus umfasst.
  4. Verfahren nach Anspruch 2, ferner umfassend Tempern der inneren Abstandshalterschicht (216) vor dem Entfernen der Abschnitte der inneren Abstandshalterschicht (216) von den Seitenwänden der Kanalschichten (204a).
  5. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, wobei das Abscheiden der inneren Abstandshalterschicht (216) dazu führt, dass der Luftspalt (218) durch die innere Abstandshalterschicht (216) teilweise umschlossen wird, sodass das Ausbilden des epitaktischen S/D-Merkmals (230) den Luftspalt (218) schließt.
  6. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, wobei das Abscheiden der inneren Abstandshalterschicht (216) dazu führt, dass der Luftspalt (218) vollständig in der inneren Abstandshalterschicht (216) eingebettet ist, sodass ein Abschnitt der inneren Abstandshalterschicht (216) zwischen dem Luftspalt (218) und dem epitaktischen S/D-Merkmal (230) angeordnet ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die innere Abstandshalterschicht (216) eine erste innere Abstandshalterschicht ist, wobei Verfahren ferner Ausbilden einer zweiten inneren Abstandshalterschicht über der ersten inneren Abstandshalterschicht vor dem Ausbilden des epitaktischen S/D-Merkmals (230) umfasst.
  8. Halbleiterstruktur, umfassend: einen Stapel von Halbleiterschichten (204a), die über einem Substrat (202) angeordnet sind; einen metallischen Gatestapel (260), der einen oberen Abschnitt, der über dem Stapel von Halbleiterschichten (204a) angeordnet ist, und einen unteren Abschnitt, der mit dem Stapel von Halbleiterschichten (204a) wechselweise angeordnet ist, aufweist; einen inneren Abstandshalter (222), der auf Seitenwänden des unteren Abschnitts des metallischen Gatestapels (260) angeordnet ist; einen Luftspalt (218), der in dem inneren Abstandshalter (222) umschlossen ist; und ein epitaktisches Source/Drain-, S/D-, Merkmal (230), das über dem inneren Abstandshalter (222) und angrenzend an den metallischen Gatestapel (260) angeordnet ist, wobei eine Dicke eines Abschnitts des inneren Abstandshalters (222), der angrenzend an den Luftspalt (218) angeordnet ist, in einer Richtung auf das epitaktische S/D-Merkmal (230) hin zunimmt.
  9. Halbleiterstruktur nach Anspruch 8, wobei der innere Abstandshalter (222) ein erster innerer Abstandshalter ist, wobei die Halbleiterstruktur ferner einen zweiten inneren Abstandshalter umfasst, der zwischen dem ersten inneren Abstandshalter und dem epitaktischen S/D-Merkmal (230) angeordnet ist.
  10. Halbleiterstruktur nach Anspruch 9, wobei der zweite innere Abstandshalter den Luftspalt (218) schließt.
  11. Halbleiterstruktur nach Anspruch 9 oder 10, wobei der zweite innere Abstandshalter eine höhere Dielektrizitätskonstante aufweist als der erste innere Abstandshalter.
  12. Halbleiterstruktur nach einem der Ansprüche 8 bis 11, wobei ein Abschnitt des epitaktischen S/D-Merkmals (230), der in Kontakt mit dem inneren Abstandshalter ist, zwischen zwei Halbleiterschichten (204a) angeordnet ist.
  13. Halbleiterstruktur nach einem der Ansprüche 8 bis 12, wobei der Luftspalt (218) vollständig in dem inneren Abstandshalter (222) eingebettet ist, sodass das epitaktische S/D-Merkmal (230) durch einen Abschnitt des inneren Abstandshalters (222) von dem Luftspalt (218) getrennt ist.
  14. Halbleiterstruktur nach einem der Ansprüche 8 bis 12, wobei das epitaktische S/D-Merkmal (230) den Luftspalt (218) schließt.
  15. Halbleiterstruktur, umfassend: Halbleiterschichten (204a), die über einem Substrat (202) angeordnet sind; einen metallischen Gatestapel (260) mit hohem k-Wert, HKMG, der zwischen den Halbleiterschichten (204a) angeordnet ist; ein Source/Drain-, S/D-, Merkmal (230), das angrenzend an den HKMG (260) angeordnet ist; und einen inneren Abstandshalter (223), der dazu eingerichtet ist, das S/D-Merkmal (230) von dem HKMG (260) zu trennen, wobei der innere Abstandshalter (223) eine erste dielektrische Schicht (216), die auf einer Seitenwand des HKMG (260) angeordnet ist, einen Luftspalt (218), der in der ersten dielektrischen Schicht (216) angeordnet ist, und eine zweite dielektrische Schicht (220), die über der ersten dielektrischen Schicht (216) angeordnet ist, umfasst.
  16. Halbleiterstruktur nach Anspruch 15, wobei der Luftspalt (218) derart in der ersten dielektrischen Schicht (216) eingebettet ist, dass die zweite dielektrische Schicht (220) durch einen Abschnitt der ersten dielektrischen Schicht (216) von dem Luftspalt (218) getrennt ist.
  17. Halbleiterstruktur nach Anspruch 15, wobei ein Abschnitt des S/D-Merkmals (230) derart zwischen zwei Halbleiterschichten (204a) angeordnet ist, dass er die zweite dielektrische Schicht (220) kontaktiert.
  18. Halbleiterstruktur nach einem der Ansprüche 15 bis 17, wobei die erste dielektrische Schicht (216) eine erste Dielektrizitätskonstante aufweist und die zweite dielektrische Schicht (220) eine zweite Dielektrizitätskonstante aufweist und wobei die zweite Dielektrizitätskonstante größer ist als die erste Dielektrizitätskonstante.
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