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TW201924029A - 具有增進抗虛置字元線干擾之可靠性的程式化nand快閃記憶體 - Google Patents

具有增進抗虛置字元線干擾之可靠性的程式化nand快閃記憶體 Download PDF

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TW201924029A
TW201924029A TW107100610A TW107100610A TW201924029A TW 201924029 A TW201924029 A TW 201924029A TW 107100610 A TW107100610 A TW 107100610A TW 107100610 A TW107100610 A TW 107100610A TW 201924029 A TW201924029 A TW 201924029A
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旺宏電子股份有限公司
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Abstract

一種記憶體裝置，包含複數個記憶胞串聯排列在半導體本體中。第一虛置記憶胞與第二虛置記憶胞串聯排列在該複數個記憶胞之第一端處的第一串列選擇開關與第一邊緣記憶胞之間。第一虛置記憶胞鄰近第一邊緣記憶胞，且第二虛置記憶胞鄰近第一串列選擇開關。通道線包含用於該複數個記憶胞與第一虛置記憶胞與第二虛置記憶胞的通道。控制電路用以程式化該複數個記憶胞中對應選擇的字元線的選擇的記憶胞，程式化方法包含在第一時段期間供應具有第一電壓位的開關電壓至第一虛置記憶胞，且之後將開關電壓改變為比第一電壓位更高的第二電壓位。

Description

具有增進抗虛置字元線干擾之可靠性的程式化NAND快閃記憶體
本發明係有關於快閃記憶體，且特別係有關於程式化NAND配置之快閃記憶體。
對於2D與3D NAND快閃記憶體兩者，已為了不同用途而在NAND串列中使用複數個虛置字元線。隨著陣列之尺寸與密度發展，已併入額外的虛置字元線以減緩字元線邊緣上不期望的程式化干擾。在沒有虛置字元線的情況中，NAND串列的邊緣字元線由於係位在沿記憶胞串列中在一些情況E-field可能係為高的空間中，因此更會受到由富爾諾罕(Fowler-Nordheim; FN)穿隧或熱載子效應造成之干擾而被影響。
不過，現今多個虛置字元線係坐落在GSL/SSL與邊緣字元線之間，虛置字元線變得更容易受到熱載子效應，其能在虛置胞體內造成電荷捕捉。然而，只要虛置字元線上之胞體的臨界值未達到供應在未選擇的記憶胞上的讀取導通電壓，此效應並不會對快閃記憶體操作構成問題。然而，隨著技術節點持續微縮且每胞之多位元的需求提高，程式化擊發的數量已大幅度地提升，其使得虛置字元線幾乎無法避免熱載子效應與相關的干擾。
當考量在選擇的NAND串列上執行程式化操作期間，經歷程式化抑制之鄰近選擇的NAND串列的未選擇的NAND串列時，這問題甚至更為嚴重。為了確保未選擇的NAND串列之適當的程式化抑制，可提升虛置字元線至能對選擇的串列中的虛置字元線造成熱載子效應的偏壓程度，其中虛置字元線係耦接至選擇的NAND串列與未選擇的NAND串列。
係期望能提供一種程式化方法，其中減緩虛置字元線的干擾，並降低邊緣字元線的程式化干擾。
一種記憶體裝置，包括複數個記憶胞串聯排列在半導體本體中，例如可應用於NAND陣列中的NAND串列。依第一串列選擇開關排列在一基準線與該複數個記憶胞的一第一端之間，且一第二串列選擇開關排列在一位元線於該複數個記憶胞的一第二端之間。第一虛置記憶胞與第二虛置記憶胞串聯排列在第一串列選擇開關與在第一端處的一第一邊緣記憶胞之間，或在第二串列選擇開關與在第二端處的一第二邊緣記憶胞之間。第一虛置記憶胞係鄰近第一邊緣記憶胞與第二邊緣記憶胞其中之一。第二虛置記憶胞係鄰近第一串列選擇開關與第二串列選擇開關其中之一。
該複數個記憶胞中的記憶胞可被稱作有作用的記憶胞。於此使用之有作用的記憶胞係為可定址的，並用於資料儲存。耦接至有作用的記憶胞的控制電路可透過供應至字元線解碼器與串列選擇解碼器(例如1014，第10圖)的位址將資料寫入有作用的記憶胞中、從有作用的記憶胞讀取資料、並抹除有作用的記憶胞中的資料，並至位元線解碼器(例如1018，第10圖)。
於此使用之邊緣記憶胞為在用於NAND串列之複數個記憶胞的一第一端與一第二端處的有作用的記憶胞。比起NAND串列中之邊緣記憶胞之間的有作用的記憶胞，NAND串列中的邊緣記憶胞會更容易受到由Fowler-Nordheim (FN)穿隧造成之程式化干擾的影響。
於此使用的虛置記憶胞為用以減輕用於NAND串列之複數個有作用的記憶胞的一第一端與一第二端處的處的邊緣記憶胞上的不期望程式化干擾的記憶胞。虛置記憶胞並非為資料儲存用途而可定址的，且本質上並非用以儲存資料。虛置記憶胞並非有作用的記憶胞，反之亦然。
記憶體裝置包括通道線，通道線包含該複數個記憶胞中的記憶胞中之記憶胞與第一虛置記憶胞與第二虛置記憶胞的通道。記憶體裝置包括複數個字元線，該些字元線耦接至該複數個記憶胞中對應的記憶胞。
控制電路耦接至該複數個字元線與第一虛置記憶胞與第二虛置記憶胞。控制電路係採用以藉由供應一開關電壓至第一虛置記憶胞來程式化該複數個記憶胞中對應於選擇的字元線的選擇的記憶胞。開關電壓在第一時段期間具有一第一電壓位，且之後在第二時段期間改變為高於第一電壓位的一第二電壓位。在第三時段期間，程式化電壓係供應至選擇的字元線，同時第在第一虛置記憶胞上維持二電壓位。
於此所述之供應至第一虛置記憶胞的二個步驟波形包含比在第二時段期間之第二電壓位更低之在第一時段期間的第一電壓位，能夠降低在第一時段期間第一虛置記憶胞的抬升電位、減少第一虛置記憶胞上的干擾、並減弱相關的熱載子效應。
由於邊緣記憶胞的抬升效率係藉由第一虛置記憶胞上的偏壓在第二時段期間從第一電壓位(例如Vdwl-pre)提高為第二電壓位(例如Vdwl)而增強，因此二個步驟波形也能夠減緩鄰近第一虛置記憶胞之邊緣記憶胞的抹除狀態干擾。於此使用的抬升效率可概略地表示為由供應至特定字元線之偏壓所分開之特定字元線的抬升通道電位。
在第一時段期間，係預充電耦接至通道線的位元線。當位元線係被預充電且該複數個記憶胞中的一記憶胞係處在阻擋預充電電流通過通道線的高臨界電壓時，開關電壓在第一時段期間之第一電壓位的轉變能在第一虛置記憶胞下方之通道線的一部份中造成抬升電位。
在第一時段期間，一導通電壓位係供應至第二虛置記憶胞。在在第二與第三時段期間，第二虛置記憶胞上係維持導通電壓位。導通電壓位係高得足以在第一時段期間開啟在第二虛置記憶胞處的通道以預充電耦接至通道線的位元線。
在第一時段期間，低於第一電壓位的一阻擋電壓係供應至選擇的字元線，並供應至該複數個記憶胞中對應於複數個未選擇的記憶胞的複數個未選擇的字元線，其中阻擋電壓可低於第一電壓位。在第二時段期間，一導通電壓係供應至複數個未選擇的字元線與選擇的字元線，導通電壓係低於程式化電壓。在在第三時段期間，導通電壓係維持在該些未選擇的字元線上。
記憶體裝置包括一連續的電荷捕捉結構在通道線與對應於第一與第二虛置記憶胞的虛置字元線之間。
記憶體裝置可包括一第三虛置記憶胞串聯排列在第一虛置記憶胞與第二虛置記憶胞之間。通道線包含用於第三虛置記憶胞的通道。控制電路可耦接至第三虛置記憶胞，並更採用以下述方法程式化選擇的記憶胞：在第一時段期間，供應一導通電壓位至第三虛置記憶胞；且在在第二與第三時段期間，維持導通電壓位在第三虛置記憶胞上。
也說明一種方法，其使用施加至第一虛置記憶胞之開關電壓以程式化該複數個記憶胞中對應於選擇的字元線的選擇的記憶胞，其中開關電壓在第一時段期間具有一第一電壓位，且之後改變為高於第一電壓位的一第二電壓位。
本技術之其它方面與優點可參見以下文所示之圖式、詳細說明與申請專利範圍。
以下將代表性地參照特定結構實施例與方法做說明。要了解說明書揭露的實施例與方法並非用以限定技術，而本案技術可使用其它特徵、元件、方法與實施例實現。本案技術將以較佳實施例作為說明，但保護範圍並非以此為限，本案技術之保護範圍當視後附之申請專利範圍所界定。該發明技術領域之通常知識者將由以下說明思及技術的各種均等變化。
第1圖為記憶體裝置的簡化剖面圖，記憶體裝置包括串聯排列在一半導體本體(例如105中)的複數個記憶胞，例如可應用於一NAND陣列中的一NAND串列(例如101)。如第1圖所示之範例中，NAND串列在一位元線預充電時段期間，係根據使用用於複數個虛置字元線的一個步驟波形(one-step waveform)的程式化方法被施加偏壓。該複數個記憶胞(例如125、126及127)中的記憶胞為有作用的記憶胞(live memory cell)，其為可定址的(addressable)，並用於資料儲存。耦接至有作用的記憶胞的控制電路可透過提供至字元線解碼器與串列選擇解碼器(例如1014，第10圖)、及提供至位元線解碼器(例如1018，第10圖)之位址，對有作用的記憶胞寫入資料、從有作用的記憶胞讀取資料、並抹除有作用的記憶胞中的資料。
一第一串列選擇開關(例如121)係排列在一基準線(例如CSL)與該複數個記憶胞的一第一端之間，且一第二串列選擇開關(例如129)係排列在一位元線(例如BL)與該複數個記憶胞的一第二端之間。第一串列選擇開關(例如121)與第二串列選擇開關(例如129)分別對應於接地選擇線GSL與串列選擇線SSL。
如第1圖中所示，第一虛置記憶胞與第二虛置記憶胞(例如124、122)係串聯排列在第一串列選擇開關(例如121)與在該複數個記憶胞的第一端處的一第一邊緣記憶胞(例如125)之間，其中第一虛置記憶胞(例如124)係鄰近第一邊緣記憶胞(例如125)，且第二虛置記憶胞(例如122)係鄰近第一串列選擇開關(例如121)。記憶體裝置可包含一第三虛置記憶胞(例如123)串聯排列在第一虛置記憶胞與第二虛置記憶胞(例如124與122)之間。第一、第二與第三虛置記憶胞分別對應於虛置字元線DWL3、DWL1與DWL2。
記憶體裝置包括一通道線(例如110)，其包括用於該複數個記憶胞、與第一、第二及第三虛置記憶胞中的記憶胞的通道。
記憶體裝置包含複數個字元線。該複數個字元線(例如WL0、WL1、WL2)中的字元線耦接至該複數個記憶胞(例如125、126、127)中對應的記憶胞。該複數個記憶胞中的虛置記憶胞與有作用的記憶胞係排列在沿正交於字元線之一方向上延伸的一NAND串列中。對應於虛置記憶胞與有作用的記憶胞的複數個虛置字元線(例如DWL1、DWL2、DWL3)與字元線(例如WL0、WL1、WL2)可延伸跨過數個平行的NAND串列。
為求簡潔，第1圖中顯示三個有作用的記憶胞(例如125、126及127)串聯排列在NAND串列中。在代表性的實施例中，不計算可串聯排列在一NAND串列中的任何虛置記憶胞，該NAND串列可包括16、32或更多個串聯排列之有作用的記憶胞。記憶體裝置包含一連續的電荷捕捉結構(例如115)，電荷捕捉結構介於通道線(例如110)與對應第一、第二與第三虛置記憶胞(例如122、123、124)的虛置字元線(例如DWL1、DWL2、DWL3)之間。記憶胞中的電荷捕捉結構115可為適於使用於此所述的技術程式化的介電電荷捕捉結構、浮接閘電荷捕捉結構、或其它快閃記憶體結構。
第1圖顯示在位元線預充電時段期間，使用用於虛置字元線之一個步驟波形在虛置記憶胞上施加的偏壓。根據繪示的偏壓，GSL被施加偏壓至約0伏，同時共用源極線係接地(V-CSL=0V)，藉此關閉(off)對應GSL線的第一串列選擇開關121，且SSL被施加偏壓至約VCC ，同時位元線係接地(Vbl=0V)，藉此開啟(on)對應對應SSL線的第二串列選擇開關129。虛置記憶胞被施加偏壓為電壓Vdwl(例如6V)，同時有作用的記憶胞被施加偏壓為等於或接近接地的電壓(例如0V)。
如第1圖中所示，對應字元線WL1的有作用的記憶胞126係處在程式化狀態(PV)，且對應字元線WL0與WL2之有作用的記憶胞125與127係處在抹除狀態(ER)。通過程式化順序，WL0與WL2係意向留在抹除狀態，並傾向具有比處在程式化狀態之有作用的記憶胞(例如126)更低的臨界電壓。由於有作用的記憶胞126處在較高之臨界電壓的程式化狀態，位元線偏壓(例如0V)無法導通至虛置字元線DWL1、DWL2與DWL3的通道區域中。換句話說，由於較高之臨界電壓在通道區域中造成的較低導電性，預充電被阻礙在WL1的通道區域中。結果，從DWL1至WL0的通道區域(例如133)係浮接，且通道區域133中的自抬升電位(self-boosted potential)係由施加在虛置字元線(包括第一虛置字元線(例如DWL3))上的偏壓決定。
比起其它虛置字元線下方的通道區域，第一虛置字元線DWL3下方的通道區域更容易受到通道熱電子的影響，將更如參照第6圖所述。對應第一虛置字元線DWL3之第一虛置記憶胞之(例如124)與通道熱電子相關的干擾將參照第5圖說明。
第2圖為根據使用用於虛置字元線之二個步驟波形的程式化方法，在位元線預充電時段期間被施加偏壓之NAND串列的簡化剖面圖。第1圖中之NAND串列的結構相關說明可應用至第2圖，且於此不再重複說明。
第2圖顯示在使用用於虛置字元線之二個步驟波形的位元線預充電時段期間虛置記憶胞的偏壓。根據如第1圖中繪示的偏壓，GSL係被施加偏壓至約0伏，同時共用源極線係接地(V-CSL=0V)，藉此關閉對應GSL線的第一串列選擇開關121，且SSL係被施加偏壓至約VCC ，同時位元線係接地(Vbl=0V)，藉此開啟對應SSL線的第二串列選擇開關129。第1圖中也顯示，有作用的記憶胞(例如125-127)係被施加偏壓為等於或接近接地(例如0V)的電壓。
於第2圖中，根據用於虛置字元線的二個步驟波形，鄰近第一邊緣記憶胞(例如125)的第一虛置記憶胞(例如124)係被供應一開關電壓(switching voltage)。開關電壓在第一時段期間(例如位元線預充電時段，第4圖)具有第一電壓位(例如Vdwl-pre)，且之後在第二時段(字元線設定段(word line setup interval)，第4圖)期間改變為比第一電壓位更高的第二電壓位(例如Vdwl)。舉例而言，Vdwl-pre與Vdwl可分別為2V與6V。於一實施例中，隨時間變化的電源可對耦接至第一虛置記憶胞的第一虛置字元線(例如DWL3)提供開關電壓，其中如在此所述，開關電壓在第一時段期間具有第一電壓位(例如Vdwl-pre)，並在第二時段期間具有比第一電壓位更高的第二電壓位(例如Vdwl)。在一替代實施例中，第一電源可在第一時段期間對耦接至第一虛置記憶胞的第一虛置字元線(例如DWL3)提供開關電壓的第一電壓位(例如Vdwl-pre)，且第二電源可在第二時段期間對耦接至第一虛置記憶胞的第一虛置字元線(例如DWL3)提供開關電壓之高於第一電壓位的第二電壓位(例如Vdwl)。
應用至第一虛置記憶胞的二個步驟波形，包含在第一時段期間使用比第二時段期間之第二電壓位更低的第一電壓位，能在第一時段期間降低鄰近第一邊緣記憶胞(例如125)之第一虛置記憶胞(例如124)的抬升電位、減少對第一虛置記憶胞的干擾、並弱化相關的熱載子效應，將如參照第6圖說明。
鄰近邊緣記憶胞之虛置記憶胞的臨界電壓可藉由使用用於虛置字元線之二個步驟波形的程式化方法降低。從而，鄰近邊緣記憶胞之虛置記憶胞的臨界電壓過高以致無法執行適當之讀取操作的風險降到最低，將如參照第5圖說明。比起2D NAND快閃記憶體，3D NAND快閃記憶體一般需要更多的程式化擊發(shot)以達到多階胞(multiple-level cell; MLC)或三階胞(triple-level cell; TLC)功能性，且相關的熱載子效應更嚴重。雖然可使用較多個虛置字元線(例如3個虛置字元線)來反轉3D NAND快閃記憶體中的熱載子效應，但如果可例如使用於此所述的技術降低熱載子效應，也可使用較少個虛置字元線(例如1個或2個虛置字元線)。
第3圖為一電路圖，其顯示一範例之記憶體裝置的部分佈局，記憶體裝置包括串聯排列在半導體本體中的複數個記憶胞，例如可應用於一NAND陣列中的一NAND串列(例如301、302)。NAND串列301與302耦接至各別的位元線BL-1至BL-2，並耦接至一基準線(例如340)。一第一串列選擇開關(例如321)係排列在基準線(例如340)與該複數個記憶胞的一第一端之間，且一第二串列選擇開關(例如329)係排列在一位元線(例如BL-1)與該複數個記憶胞的一第二端之間。對於NAND串列301，第一串列選擇開關(例如321)與第二串列選擇開關(例如329)分別對應接地選擇線GSL與串列選擇線SSL1。對於NAND串列302，第一串列選擇開關(例如331)與第二串列選擇開關(例如339)分別對應接地選擇線GSL與串列選擇線SSL2。基準線(例如340)係共用於NAND串列301與302。對應第二串列選擇開關329與339的串列選擇線SSL1與SSL2可以不同的電壓施加偏壓，例如藉此選擇(selected)NAND串列301且未選擇(unselected)NAND串列302。
第一與第二虛置記憶胞(例如324、322)串聯排列在第一串列選擇開關(例如321)與在該複數個記憶胞的第一端處的第一邊緣記憶胞(例如325)之間，其中第一虛置記憶胞(例如324)鄰近第一邊緣記憶胞(例如325)，且第二虛置記憶胞(例如DWL1)鄰近第一串列選擇開關(例如321)。記憶體裝置可包含第三虛置記憶胞(例如323)串聯排列在第一與第二虛置記憶胞(例如324與322)之間。第一、第二與第三虛置記憶胞分別對應虛置字元線DWL3、DWL1與DWL2。
記憶體裝置包含複數個字元線，其包含N個字元線。該複數個字元線中的字元線(例如WL(0)、WL(1)、…、WL(i)、…、WL(N-1))耦接至該複數個記憶胞(例如325-328)中對應的記憶胞。
為了說明目的，顯示的偏壓電壓係用以在第一時段期間程式化NAND串列301中對應之字元線WL(0)上的選擇的記憶胞(例如325)，以藉由位元線BL-1預充電耦接至選擇的NAND串列(例如301)之通道線的位元線。開關電壓供給至第一虛置記憶胞(例如DWL3)，開關電壓在第一時段期間具有第一電壓位(例如Vdwl-pre)，且之後在第二時段期間改變至比第一電壓位更高的第二電壓位(例如Vdwl)。串列301中在對應之字元線(例如WL(0)、WL(1)、…、WL(i)、…、WL(N-1))上的有作用的記憶胞(例如325、326、327、328)在第一時段期間接收等於或接近接地的電壓位(例如0V)，以預充電耦接至NAND串列301之通道線的位元線。
NAND串列301中的串列選擇線SSL1係被施加偏壓以在第一時段期間開啟串列選擇開關329，使串列選擇開關329在第一、第二與第三時段全程維持在開啟狀態，並且在第三時段之後關閉串列選擇開關329。NAND串列302中的串列選擇線SSL2係被施加偏壓以在第一時段期間開啟串列選擇開關339，並至少在第二與第三時段全程關閉串列選擇開關329以未選擇NAND串列302。
耦接至NAND串列301與302兩者的接地選擇線GSL係藉由接地選擇線電壓例如V-GSL被施加偏壓，以在第一時段期間開啟接地選擇開關321與331，並至少在第二與第三時段全程關閉接地選擇開關321與331。
第4圖為一範例中與參照第3圖說明之程式化操作相關的偏壓電壓的時序圖。第4圖繪示出第一時段(例如位元線預充電(BL pre-charge)時段)、第二時段(例如字元線設定(WL Setup)時段)、及第三時段(例如程式化(Pgm)時段)。未選擇的位元線(例如BL-2)在程式化操作的第一、第二及第三時段全程係被施加偏壓為接地。在第一時段之前，選擇的字元線(例如WL(0)，第3圖)、未選擇的字元線(例如WL(0)、WL(1)、WL(i)、WL(N-1))、與虛置字元線(例如DWL1、DWL2、DWL3)係被施加偏壓約0V。
開關電壓係施加至第一虛置記憶胞(例如DWL3)，開關電壓在第一時段期間具有第一電壓位(例如Vdwl-pre)，且之後改變為在第二時段期間具有比第一電壓位更高的第二電壓位(例如Vdwl)。在第三時段期間，程式化電壓(例如Vpgm)施加至選擇的字元線(例如WL(0))，同時在第一虛置記憶胞上維持第二電壓位。
在第一時段(例如位元線預充電時段)期間，耦接至通道線的位元線係被預充電。當位元線被預充電，且該複數個記憶胞中的記憶胞係處在阻擋預充電電流通過通道線的高臨界電壓時，開關電壓在第一時段期間之第一電壓位的轉變能在第一虛置記憶胞下方之通道線的一部分中造成抬升電位。
在第一時段期間，導通電壓位係施加至第二與第三虛置記憶胞(例如DWL1、DWL2)。在第一時段期間，導通電壓位係高得足以開啟在第二與第三虛置記憶胞處的通道，以預充電耦接至通道線的位元線。導通電壓位可處在與第二電壓位(例如Vdwl)相同的電壓位。在第二與第三時段期間，第二與第三虛置記憶胞上維持導通電壓位。
在第一時段期間，阻擋電壓(例如0V)係施加至該複數個記憶胞中對應選擇之記憶胞的選擇的字元線，並至對應未選擇之記憶胞的未選擇的字元線，其中阻擋電壓可低於第一電壓位。在第二時段期間，導通電壓(例如Vpassp)係施加至未選擇的字元線與選擇的字元線，其中導通電壓低於程式化電壓。在第二與第三時段期間，第二與第三虛置記憶胞上係維持導通電壓位。在第三時段期間，導通電壓(例如Vpassp)係維持在未選擇的字元線上。
於一實施例中，施加至第一虛置記憶胞之開關電壓的第一電壓位(例如Vdwl-pre)與第二電壓位(例如Vdwl)可分別為2V與6V。施加至選擇的字元線的程式化電壓(例如Vpgm)可為20V，且導通電壓(例如Vpassp)可為10V。
選擇的NAND串列(例如301，第3圖)中的串列選擇線SSL(例如SSL1，第3圖)係被施加偏壓以在第一時段期間開啟耦接至串列選擇線的串列選擇開關(例如329，第3圖)，使串列選擇開關在第一、第二與第三時段全程維持開啟狀態，並在第三時段之後關閉串列選擇開關。
未選擇的NAND串列(例如302，第3圖)中的串列選擇線SSL(例如SSL2，第3圖)係被施加偏壓，在第一時段期間開啟耦接至串列選擇線的串列選擇開關(例如339，第3圖)，並在至少第二與第三時段全程關閉未選擇的NAND串列中的串列選擇開關。
耦接至選擇與未選擇之NAND串列兩者的接地選擇線GSL係被施加偏壓，以在第一時段期間開啟選擇與未選擇的NAND串列(例如301、302，第3圖)兩者中的接地選擇開關(例如321、331，第3圖)，並在至少第二與第三時段全程關閉選擇與未選擇的NAND串列兩者中的接地選擇開關。
第5圖為根據本技術以原子單位(a.u.)顯示鄰近邊緣記憶胞之虛置記憶胞其降低的臨界電壓的曲線圖。曲線510顯示使用用於虛置字元線之一個步驟(1-step)波形的程式化方法對鄰近邊緣記憶胞的虛置記憶胞造成的臨界電壓。曲線520顯示使用用於虛置字元線之二個步驟(2-step)波形的程式化方法對鄰近邊緣記憶胞的虛置記憶胞造成的臨界電壓。使用用於虛置字元線之二個步驟波形的程式化方法能減少鄰近邊緣記憶胞(例如WL0，第2至3圖)的虛置記憶胞(例如DWL3，第2至3圖)上的干擾。使用用於虛置字元線之二個步驟波形的程式化方法能降低鄰近邊緣記憶胞之虛置記憶胞的臨界電壓。從而，鄰近邊緣記憶胞之虛置記憶胞的臨界電壓過高以致無法執行適當之讀取操作的風險降到最低。
第6圖為顯示在位元線預充電時段期間，在鄰近邊緣記憶胞之虛置記憶胞的通道區域中降低之抬升電位的曲線圖。曲線610與620顯示在位元線預充電時段期間，鄰近邊緣記憶胞(例如WL0)之虛置記憶胞(例如DWL3)其通道區域中的抬升電位與位置。曲線610與620係基於使用分別用於DWL3之一個步驟波形與二個步驟波形的程式化方法的TCAD模擬。曲線圖中顯示的電位係相對於共用源極線(例如340，第3圖)，其例如可在0V。
一範例中，對應於字元線WL1的有作用的記憶胞係處在程式化狀態(PV)，且對應於字元線WL0與WL2的有作用的記憶胞係處在抹除狀態(ER)。通過程式化順序，對應於字元線WL0與WL2的有作用的記憶胞係意向留在抹除狀態，並傾向具有比處在程式化狀態之對應於字元線WL1的有作用的記憶胞更低的臨界電壓。由於有WL1處在較高之臨界電壓的程式化狀態，位元線偏壓(例如0V)無法導通至虛置字元線DWL1、DWL2與DWL3的通道區域中。換句話說，由於較高之臨界電壓在通道區域中造成的較低導電性，預充電被阻礙在WL1的通道區域中。結果，從DWL1至WL0的通道區域(例如133)係浮接，且自抬升電位係由施加在虛置字元線DWL1、DWL2與DWL3上的偏壓決定。
曲線610顯示當使用用於虛置字元線DWL3之一個步驟波形時位在DWL3區中最大的橫向電場(E-field)，使得其更容易受到熱載子效應影響。曲線620顯示當使用用於虛置字元線DWL3之二個步驟波形時，在位元線預充電時段虛置字元線DWL3上的偏壓較低，其降低DWL3之通道區域中的抬升電位並幫助減輕相關的熱載子效應。
第7A與7B圖為當在程式化時段之前分別對鄰近邊緣記憶胞(例如WL0)之虛置記憶胞(例如DWL3)施加一個步驟波形與二個步驟波形時，有作用的記憶胞與虛置記憶胞之NAND串列在程式化時段期間的靜電位圖。
在第7A圖中，當一電偏壓施加至邊緣記憶胞WL0時，靜電位區域701穿透至邊緣記憶胞WL0的通道區域中。在第7A圖顯示的例子中，係在程式化時段之前對鄰近的虛置記憶胞DWL3使用一個步驟波形。在第7B圖中，當一電偏壓施加至邊緣記憶胞WL0時，靜電位區域702穿透更深(例如703，第7B圖)至邊緣記憶胞WL0的通道區域中。在第7B圖顯示的例子中，係在程式化時段之前對鄰近的虛置記憶胞DWL3使用二個步驟波形。靜電位至通道區域中更深的穿透能在在程式化時段期間對邊緣記憶胞WL0產生電位差異(例如1.8V)，如參照第7D圖所述。
第7C圖為顯示第7A與7B圖中顯示之靜電位的彩色碼的圖標。用語“靜電位(electrostatic potential)”為藉由裝置模擬器中解答基本波以松方程式(fundamental Poisson equation)所獲得的數學結果。圖標包含介於6.000e+00 V與1.400e+01 V之靜電位的彩色碼。
第7D圖為在程式化時段期間第一邊緣記憶胞(例如WL0)之提升的通道電位圖。曲線710與720用以顯示在程式化時段期間鄰近邊緣記憶胞(例如DWL3)之第一邊緣記憶胞(例如WL0)其通道電位與位置。曲線710與720係基於使用分別用於DWL3之一個步驟波形與二個步驟波形的程式化方法的TCAD模擬。
當對DWL3使用二個步驟波形時，DWL3偏壓在字元線設定時段期間從Vdwl-pre提升至Vdwl，且因此DWL3的通道電位可藉由自提升再進一步升高。由於第一邊緣記憶胞WL0係鄰近第一虛置記憶胞DWL3，且通道電位係連續通過DWL3與WL0的通道區域，因此虛置記憶胞DWL3之較高的通道電位也有利於增強第一邊緣記憶胞WL0的通道電位。
曲線710與720表示在位元線預充電時段與字元線設定時段期間，當對DWL3使用二個步驟波形時，對比於曲線710所示之一個步驟情況下，第一邊緣記憶胞WL0的抬升電位可增進1.8V，其有助於減少第一邊緣記憶胞WL0上的程式化干擾。
舉例而言，對於對應第7D圖之TCAD模擬，在程式化時段期間，施加至虛置字元線DWL1、DWL2與DWL3的電偏壓可為8V，施加至選擇的記憶胞(例如WL0)的程式化電壓可為20V，且施加至未選擇之有作用的記憶胞(例如WL1、WL2)的導通電壓可為10V。在模擬的預設假設係對於P+字元線材料下，施加至選擇的記憶胞WL0的電偏壓係靜電位+ 0.56V，其中0.56V為Si能隙的一半。當對DWL3使用二個步驟波形時，靜電位區域(902，第7B圖)穿透更深至WL0之通道區域(903，第7B圖)中。結果，WL0的通道電位可升高至更高的程度。對於例如DWL3之一個步驟波形上1.8V電位差異的改善可轉變為顯著的臨界電壓偏移(例如第8圖)，減少程式化干擾。
第8圖為顯示對於邊緣記憶胞於抹除狀態中降低之臨界電壓干擾的曲線圖。曲線810與820用以顯示當分別對虛置記憶胞DWL3使用一個步驟波形與二個步驟波形時，鄰近虛置記憶胞(例如DWL3)之邊緣記憶胞(例如WL0)於抹除狀態中的臨界電壓分佈。曲線710與720係基於實驗資料。
當對鄰近邊緣記憶胞(例如WL0)之虛置記憶胞(例如DWL3)使用二個步驟波形，WL0下方的通道電位可比當使用一個步驟波形時更高出1.8V(第7D圖)。因此，相較於當使用一個步驟波形時的情況下，邊緣記憶胞WL0較不會受程式化干擾影響，並可降低邊緣記憶胞(例如WL0)之抹除狀態臨界電壓分佈的上邊緣。
第9圖為用以程式化記憶胞的簡化流程圖。在步驟911，對第一虛置記憶胞(例如DWL3)施加開關電壓，其中開關電壓在第一時段期間具有第一電壓位(例如Vdwl-pre)。在步驟912，開關電壓在第二時段期間改變至高於第一電壓位的第二電壓位(例如Vdwl)。在步驟913，在第三時段期間對選擇的字元線施加程式化電壓(例如Vpgm)，同時在第一虛置記憶胞上維持第二電壓位。
施加至第一虛置記憶胞的二個步驟波形，其包含比在第二時段期間之第二電壓位更低之第一時段期間的第一電壓位，能夠降低第一虛置記憶胞在第一時段期間的抬升電位、減少第一虛置記憶胞上的干擾、並減弱相關的熱載子效應，如參照第6圖所述。
由於邊緣記憶胞的抬升效率係藉由第一虛置記憶胞上之偏壓在第二時段中從第一電壓位(例如Vdwl-pre)提高至第二電壓位(例如Vdwl)而提高，因此二個步驟波形也可減輕鄰近第一虛置記憶胞之邊緣記憶胞的抹除狀態干擾，如更參照第7D圖與第8圖所述。
第一時段(例如位元線預充電時段)、第二時段(例如字元線設定時段)、與第三時段(例如程式化時段)係更參照第4圖說明。在第一時段期間，係預充電耦接至通道線的位元線。當位元線被預充電，且該複數個記憶胞中的記憶胞係處在阻擋預充電電流通過通道線的高臨界電壓時，開關電壓在第一時段期間之第一電壓位的轉變可在第一虛置記憶胞下方的通道線中造成抬升電位。
在第一時段期間，導通電壓位施加至第二與第三虛置記憶胞(例如DWL1、DWL2)。導通電壓位係高得足以在第一時段期間開啟在第二與第三虛置記憶胞處的通道以預充電耦接至通道線的位元線。導通電壓位可相同第二電壓位(例如Vdwl)。在在第二與第三時段期間，導通電壓位維持在第二與第三虛置記憶胞上。
在第一時段期間，阻擋電壓(例如0V)係施加至該複數個記憶胞中對應於選擇的記憶胞的選擇的字元線，並施加至對應於未選擇的記憶胞的未選擇的字元線，其中阻擋電壓可低於第一電壓位。在在第二時段期間，導通電壓(例如Vpassp)係施加至未選擇的字元線與選擇的字元線，其中導通電壓低於程式化電壓。在在第三時段期間，導通電壓(例如Vpassp)係維持在未選擇的字元線上。
於一實施例中，施加至第一虛置記憶胞之開關電壓的第一電壓位(例如Vdwl-pre)與第二電壓位(例如Vdwl)可分別為2V與6V。施加至選擇的字元線的程式化電壓(例如Vpgm)可為20V，且導通電壓(例如Vpassp)可為10V。
第10圖為使用於此所述之NAND快閃之積體電路的簡化方塊圖。積體電路1010包含記憶體陣列1012，其例如使用在半導體基底上之電荷捕捉記憶胞或浮閘記憶胞實施。字元線(或列(row))、接地選擇及串列選擇解碼器1014(包含合適的驅動器)係耦接至、並電性連接記憶體陣列1012中沿列排列之複數字元線、串列選擇線與接地選擇線的1016。位元線(行(column))解碼器與驅動器1018係耦接至、並電性連接在記憶體陣列1012中沿行排列之複數個位元線1020，用以從記憶體陣列1012讀取資料、與將資料寫入記憶體陣列1012。或者，提供共用源極線解碼器1019以支撐合用的(shared)字元線與合用的位元線排列，例如可發生在3D記憶體構造中。匯流排1022上的位址供應至字元線解碼器與串列選擇解碼器1014並至位元線解碼器1018。方塊1024中的感測放大器與資料輸入結構，其包含用以讀取、程式化與抹除模式的電流源，係透過資料匯流排1026耦接至位元線解碼器1018。資料係從積體電路1010上之輸入/輸出埠或從積體電路1010內部或外部的其他資料源，藉由資料輸入線1028供應至方塊1024中的資料輸入結構。在所述的實施例中，積體電路1010上包含其它電路1030，例如一般用途處理器或特殊用途應用電路，或提供由記憶胞陣列支持之晶片上系統功能性的模組組合。資料透過資料輸出線1032從方塊1024中感測放大器供應至積體電路1010上的輸入/輸出埠，或至積體電路1010內部或外部的其他資料目的地。
控制器1034，在本實施例之中，係採用偏壓安排狀態機(bias arrangement state machine)來實現，用來控制偏壓安排供應電壓與電流源1036的應用，例如用於字元線與位元線的讀取、程式化、抹除、抹除驗證、程式化驗證電壓或電流，並使用存取控制流程來控制字元線/源極線操作。可使用該發明領域中已知的特殊用途邏輯電路實施控制器1034。在其它實施例中，控制器1034包括一般用途處理器，其可實施在相同的積體電路上，其執行電腦程式化以控制裝置的操作。在又其它實施例中，可合併使用特殊用途邏輯電路與一般用途處理器來實施控制器1034。可配置控制器1034以實施於此所述用以程式化串聯排列之複數個記憶胞(例如一NAND陣列中之一NAND串列)中選擇的記憶胞的方法，其使用用於第一虛置記憶胞之二個步驟波形，包括： 供應開關電壓至第一虛置記憶胞，開關電壓在第一時段期間具有第一電壓位，且之後改變為高於第一電壓位的第二電壓位；及 在第三時段期間，供應程式化電壓至選擇的字元線，同時在第一虛置記憶胞上維持第二電壓位。
本技術於此所述的範例，其中第一虛置記憶胞與第二虛置記憶胞串聯排列在第一串列選擇開關(例如GSL，第3圖)與該複數個記憶胞的第一端處的第一邊緣記憶胞(例如WL(0)，第3圖)，其中第一虛置記憶胞(例如DWL3，第3圖)鄰近第一邊緣記憶胞(例如WL(0)，第3圖)，且第二虛置記憶胞(例如DWL1，第3圖)鄰近第一串列選擇開關(例如GSL，第3圖)。
或者，根據本技術，第一虛置記憶胞與第二虛置記憶胞也可串聯排列在第二串列選擇開關(例如SSL，第3圖)與在該複數個記憶胞的第二端處的第二邊緣記憶胞(例如WL(N-1)，第3圖)，其中第一虛置記憶胞鄰近第二邊緣記憶胞(例如WL(N-1)，第3圖)，且第二虛置記憶胞鄰近第二串列選擇開關(例如SSL，第3圖)。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101‧‧‧NAND串列
105‧‧‧半導體本體
110‧‧‧通道線
115‧‧‧電荷捕捉結構
121‧‧‧第一串列選擇開關
122‧‧‧第二虛置記憶胞
123‧‧‧第三虛置記憶胞
124‧‧‧第一虛置記憶胞
125、126、127‧‧‧記憶胞
128‧‧‧第二串列選擇開關
133‧‧‧通道區域
301、302‧‧‧NAND串列
321‧‧‧第一串列選擇開關
322‧‧‧第二虛置記憶胞
323‧‧‧第三虛置記憶胞
324‧‧‧第一虛置記憶胞
325、326、327、328‧‧‧記憶胞
329‧‧‧串列選擇開關
331‧‧‧接地選擇開關
339‧‧‧串列選擇開關
340‧‧‧共用源極線
510、520、610、620、710、720、810、820‧‧‧曲線
701、702、703‧‧‧靜電位區域
911、912、913‧‧‧步驟
1010‧‧‧積體電路
1012‧‧‧(例如3D)NAND快閃記憶體
1014‧‧‧字元線/串列選擇、接地選擇及驅動器
1016‧‧‧字元線、串列選擇線與接地選擇線
1018‧‧‧位元線解碼器
1019‧‧‧共用源極線解碼器
1020‧‧‧位元線
1022‧‧‧匯流排
1024‧‧‧感測放大器/資料輸入結構
1026‧‧‧資料匯流排
1028‧‧‧資料輸入
1030‧‧‧其它電路
1032‧‧‧資料輸出
1034‧‧‧控制器(二個步驟虛置字元線充電)
1036‧‧‧偏壓安排供應電壓
第1圖為一NAND串列的簡化剖面圖，其中NAND串列在位元線預充電時段期間，係根據使用用於複數個虛置字元線的一個步驟波形的程式化方法被施加偏壓。 第2圖為一NAND串列的簡化剖面圖，其中NAND串列在位元線預充電時段期間，係根據使用用於複數個虛置字元線的二個步驟波形的程式化方法被施加偏壓。 第3圖為一電路圖，其顯示一範例之記憶體裝置的部分佈局，記憶體裝置包括串聯排列在半導體本體中的複數個記憶胞。 第4圖為一範例中與參照第3圖說明之程式化操作相關的偏壓電壓的時序圖。 第5圖為曲線圖，其顯示根據本技術減緩虛置字元線之干擾上的改善。 第6圖為曲線圖，其顯示在用以預充電耦接至通道線之位元線的第一時段期間，在鄰近邊緣記憶胞之虛置記憶胞的通道區域中降低之抬升電位。 第7A與7B圖為當在程式化時段之前分別對鄰近邊緣記憶胞之虛置記憶胞施加一個步驟波形與二個步驟波形時，有作用的記憶胞與虛置記憶胞之串列在程式化時段期間的靜電位圖。 第7C圖為顯示第7A與7B圖中顯示之靜電位的彩色碼的圖標。 第7D圖為顯示在程式化時段期間一邊緣記憶胞之通道中提升的電位圖。 第8圖為顯示對於邊緣記憶胞於抹除狀態中降低之臨界電壓干擾的曲線圖。 第9圖為用以程式化記憶胞的簡化流程圖。 第10圖為使用根據本技術之實施例的記憶胞與偏壓電路之積體電路記憶體的方塊圖。

Claims (10)

  1. 一種記憶體，包括： 複數個記憶胞，串聯排列於一半導體本體中； 一第一串列選擇開關及一第二串列選擇開關，該第一串列選擇開關介於一基準線與該複數個記憶胞的一第一端之間，該第二串列選擇開關介於一位元線與該複數個記憶胞的一第二端之間； 第一虛置記憶胞與第二虛置記憶胞，串聯排列在該第一串列選擇開關與在該第一端處的一第一邊緣記憶胞之間，或串聯排列在該第二串列選擇開關與在該第二端處的一第二邊緣記憶胞之間，該第一虛置記憶胞是鄰近該第一邊緣記憶胞與該第二邊緣記憶胞其中之一，該第二虛置記憶胞是鄰近該第一串列選擇開關與該第二串列選擇開關其中之一； 一通道線，包括用於該複數個記憶胞及該第一虛置記憶胞與該第二虛置記憶胞中之該些記憶胞的複數個通道； 複數個字元線，耦接至該複數個記憶胞中複數個對應的記憶胞；及 控制電路，耦接至該複數個字元線及該第一虛置記憶胞與該第二虛置記憶胞，藉由以下方法程式化該複數個記憶胞中對應於一選擇的字元線的一選擇的記憶胞： 供應一開關電壓至該第一虛置記憶胞，該開關電壓在一第一時段期間具有一第一電壓位，之後在一第二時段期間改變為一第二電壓位，該第二電壓位高於該第一電壓位；及 於一第三時段期間，供應一程式化電壓至該選擇的字元線，同時在該第一虛置記憶胞上維持該第二電壓位。
  2. 如申請專利範圍第1項所述之記憶體，包括在該第一時段期間，預充電耦接至該通道線的該位元線，其中當該位元線被預充電，且該複數個記憶胞中的一記憶胞係處在阻擋通過該通道線之一預充電電流的一高臨界電壓時，該開關電壓於該第一時段期間之該第一電壓位的轉變係在該第一虛置記憶胞下方之該通道線的一部分中造成一抬升電位。
  3. 如申請專利範圍第1項所述之記憶體，包括： 於該第一時段期間，供應一導通電壓位至該第二虛置記憶胞；及 於該第二時段與該第三時段期間，在該第二虛置記憶胞上維持該導通電壓位。
  4. 如申請專利範圍第1項所述之記憶體，包括： 於該第一時段期間，供應低於該第一電壓位的一阻擋電壓至該選擇的字元線。
  5. 如申請專利範圍第1項所述之記憶體，包括： 於該第一時段期間，供應一阻擋電壓至對應於該複數個記憶胞中之複數個未選擇的記憶胞的複數個未選擇的字元線； 於該第二時段期間，供應一導通電壓至該複數個未選擇的字元線與該選擇的字元線，該導通電壓低於該程式化電壓；及 於該第三時段期間，在該複數個未選擇的字元線上維持該導通電壓。
  6. 一種方法，用以程式化在一記憶體裝置中串聯排列之複數個記憶胞中的一選擇的記憶胞，該記憶體裝置包含： 一第一串列選擇開關及一第二串列選擇開關，該第一串列選擇開關介於一基準線與該複數個記憶胞的一第一端之間，該第二串列選擇開關介於一位元線與該複數個記憶胞的一第二端之間； 第一虛置記憶胞與第二虛置記憶胞，串聯排列在該第一串列選擇開關與在該第一端處的一第一邊緣記憶胞之間，或串聯排列在該第二串列選擇開關與在該第二端處的一第二邊緣記憶胞之間，該第一虛置記憶胞是鄰近該第一邊緣記憶胞與該第二邊緣記憶胞其中之一，該第二虛置記憶胞是鄰近該第一串列選擇開關與該第二串列選擇開關其中之一；及 一通道線，包括用於該複數個記憶胞及該第一虛置記憶胞與該第二虛置記憶胞中之該些記憶胞的複數個通道， 該方法包括： 供應一開關電壓至該第一虛置記憶胞，該開關電壓在一第一時段期間具有一第一電壓位，之後轉變為一第二電壓位，該第二電壓位高於該第一電壓位；及 於一第三時段期間，供應一程式化電壓至對應於該選擇的記憶胞的一選擇的字元線，同時在該第一虛置記憶胞上維持該第二電壓位。
  7. 如申請專利範圍第6項所述之方法，包括在該第一時段期間，預充電耦接至該通道線的該位元線，其中當該位元線被預充電，且該複數個記憶胞中的一記憶胞係處在阻擋通過該通道線之一預充電電流的一高臨界電壓時，該開關電壓於該第一時段期間之該第一電壓位的轉變係在該第一虛置記憶胞下方之該通道線的一部分中造成一抬升電位。
  8. 如申請專利範圍第6項所述之方法，包括： 於該第一時段期間，供應一導通電壓位至該第二虛置記憶胞；及 於該第二時段與該第三時段期間，在該第二虛置記憶胞上維持該導通電壓位。
  9. 如申請專利範圍第6項所述之方法，包括： 於該第一時段期間，供應低於該第一電壓位的一阻擋電壓至該選擇的字元線。
  10. 如申請專利範圍第6項所述之方法，包括： 於該第一時段期間，供應一阻擋電壓至對應於該複數個記憶胞中之複數個未選擇的記憶胞的複數個未選擇的字元線； 於該第二時段期間，供應一導通電壓至該複數個未選擇的字元線與該選擇的字元線，該導通電壓低於該程式化電壓；及 於該第三時段期間，在該複數個未選擇的字元線上維持該導通電壓。
TW107100610A 2017-11-20 2018-01-08 具有增進抗虛置字元線干擾之可靠性的程式化nand快閃記憶體 TWI637493B (zh)

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