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CN109817262A - 具有增进抗虚置字线干扰的可靠性的存储器和编程方法 - Google Patents

具有增进抗虚置字线干扰的可靠性的存储器和编程方法 Download PDF

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CN109817262A
CN109817262A CN201810029706.9A CN201810029706A CN109817262A CN 109817262 A CN109817262 A CN 109817262A CN 201810029706 A CN201810029706 A CN 201810029706A CN 109817262 A CN109817262 A CN 109817262A
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Abstract

一种存储器装置，包含多个存储单元串联排列在半导体本体中。第一虚置存储单元与第二虚置存储单元串联排列在该多个存储单元的第一端处的第一串行选择开关与第一边缘存储单元之间。第一虚置存储单元邻近第一边缘存储单元，且第二虚置存储单元邻近第一串行选择开关。通道线包含用于该多个存储单元与第一虚置存储单元与第二虚置存储单元的通道。控制电路用以编程该多个存储单元中对应选择的字线的选择的存储单元，编程方法包含在第一时段期间供应具有第一电压位的开关电压至第一虚置存储单元，且之后将开关电压改变为比第一电压位更高的第二电压位。

Description

具有增进抗虚置字线干扰的可靠性的存储器和编程方法
技术领域
本发明是有关于闪存，且特别是有关于编程NAND配置的闪存。
背景技术
对于2D与3D NAND闪存两者，已为了不同用途而在NAND串行中使用多条虚置字线。随着阵列的尺寸与密度发展，已并入额外的虚置字线以减缓字线边缘上不期望的编程干扰。在没有虚置字线的情况中，NAND串行的边缘字线由于是位于沿存储单元串行中在一些情况E-field可能为高的空间中，因此更会受到由富尔诺罕(Fowler-Nordheim；FN)隧穿或热载流子效应造成的干扰而被影响。
不过，现今多个虚置字线坐落在GSL/SSL与边缘字线之间，虚置字线变得更容易受到热载流子效应，其能在虚置单元体内造成电荷捕捉。然而，只要虚置字线上的单元的临界值未达到供应在未选择的存储单元上的读取导通电压，此效应并不会对闪存操作构成问题。然而，随着技术节点持续微缩且每单元的多位的需求提高，编程击发的数量已大幅度地提升，其使得虚置字线几乎无法避免热载流子效应与相关的干扰。
当考虑在选择的NAND串行上执行编程操作期间，经历编程抑制的邻近选择的NAND串行的未选择的NAND串行时，这问题甚至更为严重。为了确保未选择的NAND串行的适当的编程抑制，可提升虚置字线至能对选择的串行中的虚置字线造成热载流子效应的偏压程度，其中虚置字线是耦接至选择的NAND串行与未选择的NAND串行。
期望能提供一种编程方法，其中减缓虚置字线的干扰，并降低边缘字线的编程干扰。
发明内容
一种存储器装置，包括多个存储单元串联排列在半导体本体中，例如可应用于NAND阵列中的NAND串行。依第一串行选择开关排列在一基线与该多个存储单元的一第一端之间，且一第二串行选择开关排列在一位线于该多个存储单元的一第二端之间。第一虚置存储单元与第二虚置存储单元串联排列在第一串行选择开关与在第一端处的一第一边缘存储单元之间，或在第二串行选择开关与在第二端处的一第二边缘存储单元之间。第一虚置存储单元邻近第一边缘存储单元与第二边缘存储单元其中之一。第二虚置存储单元邻近第一串行选择开关与第二串行选择开关其中之一。
该多个存储单元中的存储单元可被称作有作用的存储单元。于此使用的有作用的存储单元为可寻址的，并用于数据存储。耦接至有作用的存储单元的控制电路可通过供应至字线译码器与串行选择译码器(例如1014，图10)的地址将数据写入有作用的存储单元中、从有作用的存储单元读取数据、并抹除有作用的存储单元中的数据，并至位线译码器(例如1018，图10)。
于此使用的边缘存储单元为在用于NAND串行的多个存储单元的一第一端与一第二端处的有作用的存储单元。比起NAND串行中的边缘存储单元之间的有作用的存储单元，NAND串行中的边缘存储单元会更容易受到由Fowler-Nordheim(FN)隧穿造成的编程干扰的影响。
于此使用的虚置存储单元为用以减轻用于NAND串行的多个有作用的存储单元的一第一端与一第二端处的处的边缘存储单元上的不期望编程干扰的存储单元。虚置存储单元并非为数据存储用途而可寻址的，且本质上并非用以存储数据。虚置存储单元并非有作用的存储单元，反之亦然。
存储器装置包括通道线，通道线包含该多个存储单元中的存储单元中的存储单元与第一虚置存储单元与第二虚置存储单元的通道。存储器装置包括多条字线，该些字线耦接至该多个存储单元中对应的存储单元。
控制电路耦接至该多条字线与第一虚置存储单元与第二虚置存储单元。控制电路采用以通过供应一开关电压至第一虚置存储单元来编程该多个存储单元中对应于选择的字线的选择的存储单元。开关电压在第一时段期间具有一第一电压位，且之后在第二时段期间改变为高于第一电压位的一第二电压位。在第三时段期间，编程电压供应至选择的字线，同时第在第一虚置存储单元上维持二电压位。
于此所述的供应至第一虚置存储单元的二个步骤波形包含比在第二时段期间的第二电压位更低的在第一时段期间的第一电压位，能够降低在第一时段期间第一虚置存储单元的抬升电位、减少第一虚置存储单元上的干扰、并减弱相关的热载流子效应。
由于边缘存储单元的抬升效率是通过第一虚置存储单元上的偏压在第二时段期间从第一电压位(例如Vdwl-pre)提高为第二电压位(例如Vdwl)而增强，因此二个步骤波形也能够减缓邻近第一虚置存储单元的边缘存储单元的抹除状态干扰。于此使用的抬升效率可概略地表示为由供应至特定字线的偏压所分开的特定字线的抬升通道电位。
在第一时段期间，预充电耦接至通道线的位线。当位线被预充电且该多个存储单元中的一存储单元处在阻挡预充电电流通过通道线的高临界电压时，开关电压在第一时段期间的第一电压位的转变能在第一虚置存储单元下方的通道线的一部份中造成抬升电位。
在第一时段期间，一导通电压位供应至第二虚置存储单元。在第二与第三时段期间，第二虚置存储单元上维持导通电压位。导通电压位高得足以在第一时段期间开启在第二虚置存储单元处的通道以预充电耦接至通道线的位线。
在第一时段期间，低于第一电压位的一阻挡电压供应至选择的字线，并供应至该多个存储单元中对应于多个未选择的存储单元的多条未选择的字线，其中阻挡电压可低于第一电压位。在第二时段期间，一导通电压供应至多条未选择的字线与选择的字线，导通电压低于编程电压。在第三时段期间，导通电压维持在该些未选择的字线上。
存储器装置包括一连续的电荷捕捉结构在通道线与对应于第一与第二虚置存储单元的虚置字线之间。
存储器装置可包括一第三虚置存储单元串联排列在第一虚置存储单元与第二虚置存储单元之间。通道线包含用于第三虚置存储单元的通道。控制电路可耦接至第三虚置存储单元，并更采用以下述方法编程选择的存储单元：在第一时段期间，供应一导通电压位至第三虚置存储单元；且在第二与第三时段期间，维持导通电压位在第三虚置存储单元上。
也说明一种方法，其使用施加至第一虚置存储单元的开关电压以编程该多个存储单元中对应于选择的字线的选择的存储单元，其中开关电压在第一时段期间具有一第一电压位，且之后改变为高于第一电压位的一第二电压位。
本技术的其它方面与优点可参见以下文所示的附图、详细说明与权利要求。
附图说明
图1为一NAND串行的简化剖面图，其中NAND串行在位线预充电时段期间，是根据使用用于多条虚置字线的一个步骤波形的编程方法被施加偏压。
图2为一NAND串行的简化剖面图，其中NAND串行在位线预充电时段期间，是根据使用用于多条虚置字线的二个步骤波形的编程方法被施加偏压。
图3为一电路图，其显示一范例的存储器装置的部分布局，存储器装置包括串联排列在半导体本体中的多个存储单元。
图4为一范例中与参照图3说明的编程操作相关的偏压电压的时序图。
图5为曲线图，其显示根据本技术减缓虚置字线的干扰上的改善。
图6为曲线图，其显示在用以预充电耦接至通道线的位线的第一时段期间，在邻近边缘存储单元的虚置存储单元的通道区域中降低的抬升电位。
图7A与图7B为当在编程时段之前分别对邻近边缘存储单元的虚置存储单元施加一个步骤波形与二个步骤波形时，有作用的存储单元与虚置存储单元的串行在编程时段期间的静电位图。
图7C为显示图7A与图7B中显示的静电位的彩色码的图标。
图7D为显示在编程时段期间一边缘存储单元的通道中提升的电位图。
图8为显示对于边缘存储单元于抹除状态中降低的临界电压干扰的曲线图。
图9为用以编程存储单元的简化流程图。
图10为使用根据本技术的实施例的存储单元与偏压电路的集成电路存储器的方块图。
【符号说明】
101：NAND串行
105：半导体本体
110：通道线
115：电荷捕捉结构
121：第一串行选择开关
122：第二虚置存储单元
123：第三虚置存储单元
124：第一虚置存储单元
125、126、127：存储单元
128：第二串行选择开关
133：通道区域
301、302：NAND串行
321：第一串行选择开关
322：第二虚置存储单元
323：第三虚置存储单元
324：第一虚置存储单元
325、326、327、328：存储单元
329：串行选择开关
331：接地选择开关
339：串行选择开关
340：共享源极线
510、520、610、620、710、720、810、820：曲线
701、702、703：静电位区域
911、912、913：步骤
1010：集成电路
1012：(例如3D)NAND闪存
1014：字线/串行选择、接地选择及驱动器
1016：字线、串行选择线与接地选择线
1018：位线译码器
1019：共享源极线译码器
1020：位线
1022：总线
1024：感测放大器/数据输入结构
1026：数据总线
1028：数据输入
1030：其它电路
1032：数据输出
1034：控制器(二个步骤虚置字线充电)
1036：偏压安排供应电压
具体实施方式
以下将代表性地参照特定结构实施例与方法做说明。要了解说明书揭露的实施例与方法并非用以限定技术，而本案技术可使用其它特征、元件、方法与实施例实现。本案技术将以优选实施例作为说明，但保护范围并非以此为限，本案技术的保护范围当视权利要求所界定。该发明技术领域的普通技术人员将由以下说明思及技术的各种均等变化。
图1为存储器装置的简化剖面图，存储器装置包括串联排列在一半导体本体(例如105中)的多个存储单元，例如可应用于一NAND阵列中的一NAND串行(例如101)。如图1所示的范例中，NAND串行在一位线预充电时段期间，是根据使用用于多条虚置字线的一个步骤波形(one-step waveform)的编程方法被施加偏压。该多个存储单元(例如125、126及127)中的存储单元为有作用的存储单元(live memory cell)，其为可寻址的(addressable)，并用于数据存储。耦接至有作用的存储单元的控制电路可通过提供至字线译码器与串行选择译码器(例如1014，图10)、及提供至位线译码器(例如1018，图10)的地址，对有作用的存储单元写入数据、从有作用的存储单元读取数据、并抹除有作用的存储单元中的数据。
一第一串行选择开关(例如121)排列在一基线(例如CSL)与该多个存储单元的一第一端之间，且一第二串行选择开关(例如129)排列在一位线(例如BL)与该多个存储单元的一第二端之间。第一串行选择开关(例如121)与第二串行选择开关(例如129)分别对应于接地选择线GSL与串行选择线SSL。
如图1中所示，第一虚置存储单元与第二虚置存储单元(例如124、122)串联排列在第一串行选择开关(例如121)与在该多个存储单元的第一端处的一第一边缘存储单元(例如125)之间，其中第一虚置存储单元(例如124)邻近第一边缘存储单元(例如125)，且第二虚置存储单元(例如122)邻近第一串行选择开关(例如121)。存储器装置可包含一第三虚置存储单元(例如123)串联排列在第一虚置存储单元与第二虚置存储单元(例如124与122)之间。第一、第二与第三虚置存储单元分别对应于虚置字线DWL3、DWL1与DWL2。
存储器装置包括一通道线(例如110)，其包括用于该多个存储单元、与第一、第二及第三虚置存储单元中的存储单元的通道。
存储器装置包含多条字线。该多条字线(例如WL0、WL1、WL2)中的字线耦接至该多个存储单元(例如125、126、127)中对应的存储单元。该多个存储单元中的虚置存储单元与有作用的存储单元排列在沿正交于字线的一方向上延伸的一NAND串行中。对应于虚置存储单元与有作用的存储单元的多条虚置字线(例如DWL1、DWL2、DWL3)与字线(例如WL0、WL1、WL2)可延伸跨过数个平行的NAND串行。
为求简洁，图1中显示三个有作用的存储单元(例如125、126及127)串联排列在NAND串行中。在代表性的实施例中，不计算可串联排列在一NAND串行中的任何虚置存储单元，该NAND串行可包括16、32或更多个串联排列的有作用的存储单元。存储器装置包含一连续的电荷捕捉结构(例如115)，电荷捕捉结构介于通道线(例如110)与对应第一、第二与第三虚置存储单元(例如122、123、124)的虚置字线(例如DWL1、DWL2、DWL3)之间。存储单元中的电荷捕捉结构115可为适于使用于此所述的技术编程的介电电荷捕捉结构、浮接栅电荷捕捉结构、或其它闪存结构。
图1显示在位线预充电时段期间，使用用于虚置字线的一个步骤波形在虚置存储单元上施加的偏压。根据绘示的偏压，GSL被施加偏压至约0伏，同时共享源极线接地(V-CSL＝0V)，藉此关闭(off)对应GSL线的第一串行选择开关121，且SSL被施加偏压至约VCC，同时位线接地(Vbl＝0V)，藉此开启(on)对应SSL线的第二串行选择开关129。虚置存储单元被施加偏压为电压Vdwl(例如6V)，同时有作用的存储单元被施加偏压为等于或接近接地的电压(例如0V)。
如图1中所示，对应字线WL1的有作用的存储单元126处在编程状态(PV)，且对应字线WL0与WL2的有作用的存储单元125与127处在抹除状态(ER)。通过编程顺序，WL0与WL2意向留在抹除状态，并倾向具有比处在编程状态的有作用的存储单元(例如126)更低的临界电压。由于有作用的存储单元126处在较高的临界电压的编程状态，位线偏压(例如0V)无法导通至虚置字线DWL1、DWL2与DWL3的通道区域中。换句话说，由于较高的临界电压在通道区域中造成的较低导电性，预充电被阻碍在WL1的通道区域中。结果，从DWL1至WL0的通道区域(例如133)浮接，且通道区域133中的自抬升电位(self-boosted potential)由施加在虚置字线(包括第一虚置字线(例如DWL3))上的偏压决定。
比起其它虚置字线下方的通道区域，第一虚置字线DWL3下方的通道区域更容易受到通道热电子的影响，将更如参照图6所述。对应第一虚置字线DWL3的第一虚置存储单元的(例如124)与通道热电子相关的干扰将参照图5说明。
图2为根据使用用于虚置字线的二个步骤波形的编程方法，在位线预充电时段期间被施加偏压的NAND串行的简化剖面图。图1中的NAND串行的结构相关说明可应用至图2，且于此不再重复说明。
图2显示在使用用于虚置字线的二个步骤波形的位线预充电时段期间虚置存储单元的偏压。根据如图1中绘示的偏压，GSL被施加偏压至约0伏，同时共享源极线接地(V-CSL＝0V)，藉此关闭对应GSL线的第一串行选择开关121，且SSL被施加偏压至约VCC，同时位线接地(Vbl＝0V)，藉此开启对应SSL线的第二串行选择开关129。图1中也显示，有作用的存储单元(例如125-127)被施加偏压为等于或接近接地(例如0V)的电压。
在图2中，根据用于虚置字线的二个步骤波形，邻近第一边缘存储单元(例如125)的第一虚置存储单元(例如124)被供应一开关电压(switching voltage)。开关电压在第一时段期间(例如位线预充电时段，图4)具有第一电压位(例如Vdwl-pre)，且之后在第二时段(字线设定段(word line setup interval)，图4)期间改变为比第一电压位更高的第二电压位(例如Vdwl)。举例而言，Vdwl-pre与Vdwl可分别为2V与6V。在一实施例中，随时间变化的电源可对耦接至第一虚置存储单元的第一虚置字线(例如DWL3)提供开关电压，其中如在此所述，开关电压在第一时段期间具有第一电压位(例如Vdwl-pre)，并在第二时段期间具有比第一电压位更高的第二电压位(例如Vdwl)。在一替代实施例中，第一电源可在第一时段期间对耦接至第一虚置存储单元的第一虚置字线(例如DWL3)提供开关电压的第一电压位(例如Vdwl-pre)，且第二电源可在第二时段期间对耦接至第一虚置存储单元的第一虚置字线(例如DWL3)提供开关电压的高于第一电压位的第二电压位(例如Vdwl)。
应用至第一虚置存储单元的二个步骤波形，包含在第一时段期间使用比第二时段期间的第二电压位更低的第一电压位，能在第一时段期间降低邻近第一边缘存储单元(例如125)的第一虚置存储单元(例如124)的抬升电位、减少对第一虚置存储单元的干扰、并弱化相关的热载流子效应，将如参照图6说明。
邻近边缘存储单元的虚置存储单元的临界电压可通过使用用于虚置字线的二个步骤波形的编程方法降低。从而，邻近边缘存储单元的虚置存储单元的临界电压过高以致无法执行适当的读取操作的风险降到最低，将如参照图5说明。比起2D NAND闪存，3D NAND闪存一般需要更多的编程击发(shot)以达到多阶单元(multiple-level cell；MLC)或三阶单元(triple-level cell；TLC)功能性，且相关的热载流子效应更严重。虽然可使用较多个虚置字线(例如3个虚置字线)来反转3D NAND闪存中的热载流子效应，但如果可例如使用于此所述的技术降低热载流子效应，也可使用较少个虚置字线(例如1个或2个虚置字线)。
图3为一电路图，其显示一范例的存储器装置的部分布局，存储器装置包括串联排列在半导体本体中的多个存储单元，例如可应用于一NAND阵列中的一NAND串行(例如301、302)。NAND串行301与302耦接至各别的位线BL-1至BL-2，并耦接至一基线(例如340)。一第一串行选择开关(例如321)排列在基线(例如340)与该多个存储单元的一第一端之间，且一第二串行选择开关(例如329)排列在一位线(例如BL-1)与该多个存储单元的一第二端之间。对于NAND串行301，第一串行选择开关(例如321)与第二串行选择开关(例如329)分别对应接地选择线GSL与串行选择线SSL1。对于NAND串行302，第一串行选择开关(例如331)与第二串行选择开关(例如339)分别对应接地选择线GSL与串行选择线SSL2。基线(例如340)共享于NAND串行301与302。对应第二串行选择开关329与339的串行选择线SSL1与SSL2可以不同的电压施加偏压，例如藉此选择(selected)NAND串行301且未选择(unselected)NAND串行302。
第一与第二虚置存储单元(例如324、322)串联排列在第一串行选择开关(例如321)与在该多个存储单元的第一端处的第一边缘存储单元(例如325)之间，其中第一虚置存储单元(例如324)邻近第一边缘存储单元(例如325)，且第二虚置存储单元(例如DWL1)邻近第一串行选择开关(例如321)。存储器装置可包含第三虚置存储单元(例如323)串联排列在第一与第二虚置存储单元(例如324与322)之间。第一、第二与第三虚置存储单元分别对应虚置字线DWL3、DWL1与DWL2。
存储器装置包含多条字线，其包含N个字线。该多条字线中的字线(例如WL(0)、WL(1)、…、WL(i)、…、WL(N-1))耦接至该多个存储单元(例如325-328)中对应的存储单元。
为了说明目的，显示的偏压电压用以在第一时段期间编程NAND串行301中对应的字线WL(0)上的选择的存储单元(例如325)，以通过位线BL-1预充电耦接至选择的NAND串行(例如301)的通道线的位线。开关电压供给至第一虚置存储单元(例如DWL3)，开关电压在第一时段期间具有第一电压位(例如Vdwl-pre)，且之后在第二时段期间改变至比第一电压位更高的第二电压位(例如Vdwl)。串行301中在对应的字线(例如WL(0)、WL(1)、…、WL(i)、…、WL(N-1))上的有作用的存储单元(例如325、326、327、328)在第一时段期间接收等于或接近接地的电压位(例如0V)，以预充电耦接至NAND串行301的通道线的位线。
NAND串行301中的串行选择线SSL1被施加偏压以在第一时段期间开启串行选择开关329，使串行选择开关329在第一、第二与第三时段全程维持在开启状态，并且在第三时段之后关闭串行选择开关329。NAND串行302中的串行选择线SSL2被施加偏压以在第一时段期间开启串行选择开关339，并至少在第二与第三时段全程关闭串行选择开关329以未选择NAND串行302。
耦接至NAND串行301与302两者的接地选择线GSL通过接地选择线电压例如V-GSL被施加偏压，以在第一时段期间开启接地选择开关321与331，并至少在第二与第三时段全程关闭接地选择开关321与331。
图4为一范例中与参照图3说明的编程操作相关的偏压电压的时序图。图4绘示出第一时段(例如位线预充电(BL pre-charge)时段)、第二时段(例如字线设定(WL Setup)时段)、及第三时段(例如编程(Pgm)时段)。未选择的位线(例如BL-2)在编程操作的第一、第二及第三时段全程被施加偏压为接地。在第一时段之前，选择的字线(例如WL(0)，图3)、未选择的字线(例如WL(0)、WL(1)、WL(i)、WL(N-1))、与虚置字线(例如DWL1、DWL2、DWL3)被施加偏压约0V。
开关电压施加至第一虚置存储单元(例如DWL3)，开关电压在第一时段期间具有第一电压位(例如Vdwl-pre)，且之后改变为在第二时段期间具有比第一电压位更高的第二电压位(例如Vdwl)。在第三时段期间，编程电压(例如Vpgm)施加至选择的字线(例如WL(0))，同时在第一虚置存储单元上维持第二电压位。
在第一时段(例如位线预充电时段)期间，耦接至通道线的位线被预充电。当位线被预充电，且该多个存储单元中的存储单元处在阻挡预充电电流通过通道线的高临界电压时，开关电压在第一时段期间的第一电压位的转变能在第一虚置存储单元下方的通道线的一部分中造成抬升电位。
在第一时段期间，导通电压位施加至第二与第三虚置存储单元(例如DWL1、DWL2)。在第一时段期间，导通电压位高得足以开启在第二与第三虚置存储单元处的通道，以预充电耦接至通道线的位线。导通电压位可处在与第二电压位(例如Vdwl)相同的电压位。在第二与第三时段期间，第二与第三虚置存储单元上维持导通电压位。
在第一时段期间，阻挡电压(例如0V)施加至该多个存储单元中对应选择的存储单元的选择的字线，并至对应未选择的存储单元的未选择的字线，其中阻挡电压可低于第一电压位。在第二时段期间，导通电压(例如Vpassp)施加至未选择的字线与选择的字线，其中导通电压低于编程电压。在第二与第三时段期间，第二与第三虚置存储单元上维持导通电压位。在第三时段期间，导通电压(例如Vpassp)维持在未选择的字线上。
在一实施例中，施加至第一虚置存储单元的开关电压的第一电压位(例如Vdwl-pre)与第二电压位(例如Vdwl)可分别为2V与6V。施加至选择的字线的编程电压(例如Vpgm)可为20V，且导通电压(例如Vpassp)可为10V。
选择的NAND串行(例如301，图3)中的串行选择线SSL(例如SSL1，图3)被施加偏压以在第一时段期间开启耦接至串行选择线的串行选择开关(例如329，图3)，使串行选择开关在第一、第二与第三时段全程维持开启状态，并在第三时段之后关闭串行选择开关。
未选择的NAND串行(例如302，图3)中的串行选择线SSL(例如SSL2，图3)被施加偏压，在第一时段期间开启耦接至串行选择线的串行选择开关(例如339，图3)，并在至少第二与第三时段全程关闭未选择的NAND串行中的串行选择开关。
耦接至选择与未选择的NAND串行两者的接地选择线GSL被施加偏压，以在第一时段期间开启选择与未选择的NAND串行(例如301、302，图3)两者中的接地选择开关(例如321、331，图3)，并在至少第二与第三时段全程关闭选择与未选择的NAND串行两者中的接地选择开关。
图5为根据本技术以原子单位(a.u.)显示邻近边缘存储单元的虚置存储单元其降低的临界电压的曲线图。曲线510显示使用用于虚置字线的一个步骤(1-step)波形的编程方法对邻近边缘存储单元的虚置存储单元造成的临界电压。曲线520显示使用用于虚置字线的二个步骤(2-step)波形的编程方法对邻近边缘存储单元的虚置存储单元造成的临界电压。使用用于虚置字线的二个步骤波形的编程方法能减少邻近边缘存储单元(例如WL0，第2至3图)的虚置存储单元(例如DWL3，图2至图3)上的干扰。使用用于虚置字线的二个步骤波形的编程方法能降低邻近边缘存储单元的虚置存储单元的临界电压。从而，邻近边缘存储单元的虚置存储单元的临界电压过高以致无法执行适当的读取操作的风险降到最低。
图6为显示在位线预充电时段期间，在邻近边缘存储单元的虚置存储单元的通道区域中降低的抬升电位的曲线图。曲线610与620显示在位线预充电时段期间，邻近边缘存储单元(例如WL0)的虚置存储单元(例如DWL3)其通道区域中的抬升电位与位置。曲线610与620是基于使用分别用于DWL3的一个步骤波形与二个步骤波形的编程方法的TCAD仿真。曲线图中显示的电位是相对于共享源极线(例如340，图3)，其例如可在0V。
一范例中，对应于字线WL1的有作用的存储单元是处在编程状态(PV)，且对应于字线WL0与WL2的有作用的存储单元是处在抹除状态(ER)。通过编程顺序，对应于字线WL0与WL2的有作用的存储单元是意向留在抹除状态，并倾向具有比处在编程状态的对应于字线WL1的有作用的存储单元更低的临界电压。由于有WL1处在较高的临界电压的编程状态，位线偏压(例如0V)无法导通至虚置字线DWL1、DWL2与DWL3的通道区域中。换句话说，由于较高的临界电压在通道区域中造成的较低导电性，预充电被阻碍在WL1的通道区域中。结果，从DWL1至WL0的通道区域(例如133)浮接，且自抬升电位由施加在虚置字线DWL1、DWL2与DWL3上的偏压决定。
曲线610显示当使用用于虚置字线DWL3的一个步骤波形时位在DWL3区中最大的横向电场(E-field)，使得其更容易受到热载流子效应影响。曲线620显示当使用用于虚置字线DWL3的二个步骤波形时，在位线预充电时段虚置字线DWL3上的偏压较低，其降低DWL3的通道区域中的抬升电位并帮助减轻相关的热载流子效应。
图7A与图7B为当在编程时段之前分别对邻近边缘存储单元(例如WL0)的虚置存储单元(例如DWL3)施加一个步骤波形与二个步骤波形时，有作用的存储单元与虚置存储单元的NAND串行在编程时段期间的静电位图。
在图7A中，当一电偏压施加至边缘存储单元WL0时，静电位区域701穿透至边缘存储单元WL0的通道区域中。在图7A显示的例子中，在编程时段之前对邻近的虚置存储单元DWL3使用一个步骤波形。在图7B中，当一电偏压施加至边缘存储单元WL0时，静电位区域702穿透更深(例如703，图7B)至边缘存储单元WL0的通道区域中。在图7B显示的例子中，在编程时段之前对邻近的虚置存储单元DWL3使用二个步骤波形。静电位至通道区域中更深的穿透能在编程时段期间对边缘存储单元WL0产生电位差异(例如1.8V)，如参照图7D所述。
图7C为显示图7A与图7B中显示的静电位的彩色码的图标。用语“静电位(electrostatic potential)”为通过装置仿真器中解答基本泊松方程式(fundamentalPoisson equation)所获得的数学结果。图标包含介于6.000e+00V与1.400e+01V的静电位的彩色码。
图7D为在编程时段期间第一边缘存储单元(例如WL0)的提升的通道电位图。曲线710与720用以显示在编程时段期间邻近边缘存储单元(例如DWL3)的第一边缘存储单元(例如WL0)其通道电位与位置。曲线710与720基于使用分别用于DWL3的一个步骤波形与二个步骤波形的编程方法的TCAD仿真。
当对DWL3使用二个步骤波形时，DWL3偏压在字线设定时段期间从Vdwl-pre提升至Vdwl，且因此DWL3的通道电位可通过自提升再进一步升高。由于第一边缘存储单元WL0邻近第一虚置存储单元DWL3，且通道电位连续通过DWL3与WL0的通道区域，因此虚置存储单元DWL3的较高的通道电位也有利于增强第一边缘存储单元WL0的通道电位。
曲线710与720表示在位线预充电时段与字线设定时段期间，当对DWL3使用二个步骤波形时，对比于曲线710所示的一个步骤情况下，第一边缘存储单元WL0的抬升电位可增进1.8V，其有助于减少第一边缘存储单元WL0上的编程干扰。
举例而言，对于对应图7D的TCAD仿真，在编程时段期间，施加至虚置字线DWL1、DWL2与DWL3的电偏压可为8V，施加至选择的存储单元(例如WL0)的编程电压可为20V，且施加至未选择的有作用的存储单元(例如WL1、WL2)的导通电压可为10V。在模拟的预设假设是对于P+字线材料下，施加至选择的存储单元WL0的电偏压是静电位+0.56V，其中0.56V为Si能隙的一半。当对DWL3使用二个步骤波形时，静电位区域(902，图7B)穿透更深至WL0的通道区域(903，图7B)中。结果，WL0的通道电位可升高至更高的程度。对于例如DWL3的一个步骤波形上1.8V电位差异的改善可转变为显著的临界电压偏移(例如图8)，减少编程干扰。
图8为显示对于边缘存储单元于抹除状态中降低的临界电压干扰的曲线图。曲线810与820用以显示当分别对虚置存储单元DWL3使用一个步骤波形与二个步骤波形时，邻近虚置存储单元(例如DWL3)的边缘存储单元(例如WL0)在抹除状态中的临界电压分布。曲线710与720是基于实验数据。
当对邻近边缘存储单元(例如WL0)的虚置存储单元(例如DWL3)使用二个步骤波形，WL0下方的通道电位可比当使用一个步骤波形时更高出1.8V(图7D)。因此，相比于当使用一个步骤波形时的情况下，边缘存储单元WL0较不会受编程干扰影响，并可降低边缘存储单元(例如WL0)的抹除状态临界电压分布的上边缘。
图9为用以编程存储单元的简化流程图。在步骤911，对第一虚置存储单元(例如DWL3)施加开关电压，其中开关电压在第一时段期间具有第一电压位(例如Vdwl-pre)。在步骤912，开关电压在第二时段期间改变至高于第一电压位的第二电压位(例如Vdwl)。在步骤913，在第三时段期间对选择的字线施加编程电压(例如Vpgm)，同时在第一虚置存储单元上维持第二电压位。
施加至第一虚置存储单元的二个步骤波形，其包含比在第二时段期间的第二电压位更低的第一时段期间的第一电压位，能够降低第一虚置存储单元在第一时段期间的抬升电位、减少第一虚置存储单元上的干扰、并减弱相关的热载流子效应，如参照图6所述。
由于边缘存储单元的抬升效率是通过第一虚置存储单元上的偏压在第二时段中从第一电压位(例如Vdwl-pre)提高至第二电压位(例如Vdwl)而提高，因此二个步骤波形也可减轻邻近第一虚置存储单元的边缘存储单元的抹除状态干扰，如更参照图7D与图8所述。
第一时段(例如位线预充电时段)、第二时段(例如字线设定时段)、与第三时段(例如编程时段)更参照图4说明。在第一时段期间，预充电耦接至通道线的位线。当位线被预充电，且该多个存储单元中的存储单元处在阻挡预充电电流通过通道线的高临界电压时，开关电压在第一时段期间的第一电压位的转变可在第一虚置存储单元下方的通道线中造成抬升电位。
在第一时段期间，导通电压位施加至第二与第三虚置存储单元(例如DWL1、DWL2)。导通电压位高得足以在第一时段期间开启在第二与第三虚置存储单元处的通道以预充电耦接至通道线的位线。导通电压位可相同第二电压位(例如Vdwl)。在第二与第三时段期间，导通电压位维持在第二与第三虚置存储单元上。
在第一时段期间，阻挡电压(例如0V)施加至该多个存储单元中对应于选择的存储单元的选择的字线，并施加至对应于未选择的存储单元的未选择的字线，其中阻挡电压可低于第一电压位。在第二时段期间，导通电压(例如Vpassp)施加至未选择的字线与选择的字线，其中导通电压低于编程电压。在第三时段期间，导通电压(例如Vpassp)维持在未选择的字线上。
在一实施例中，施加至第一虚置存储单元的开关电压的第一电压位(例如Vdwl-pre)与第二电压位(例如Vdwl)可分别为2V与6V。施加至选择的字线的编程电压(例如Vpgm)可为20V，且导通电压(例如Vpassp)可为10V。
图10为使用于此所述的NAND快闪的集成电路的简化方块图。集成电路1010包含存储器阵列1012，其例如使用在半导体基底上的电荷捕捉存储单元或浮栅存储单元实施。字线(或列(row))、接地选择及串行选择译码器1014(包含合适的驱动器)耦接至、并电性连接存储器阵列1012中沿列排列的多条字线、串行选择线与接地选择线的1016。位线(行(column))译码器与驱动器1018耦接至、并电性连接在存储器阵列1012中沿行排列的多条位线1020，用以从存储器阵列1012读取数据、与将数据写入存储器阵列1012。或者，提供共享源极线译码器1019以支撑合用的(shared)字线与合用的位线排列，例如可发生在3D存储器构造中。总线1022上的地址供应至字线译码器与串行选择译码器1014并至位线译码器1018。方块1024中的感测放大器与数据输入结构，其包含用以读取、编程与抹除模式的电流源，通过数据总线1026耦接至位线译码器1018。数据是从集成电路1010上的输入/输出端口或从集成电路1010内部或外部的其他数据源，通过数据输入线1028供应至方块1024中的数据输入结构。在所述的实施例中，集成电路1010上包含其它电路1030，例如一般用途处理器或特殊用途应用电路，或提供由存储单元阵列支持的芯片上系统功能性的模块组合。数据通过数据输出线1032从方块1024中感测放大器供应至集成电路1010上的输入/输出端口，或至集成电路1010内部或外部的其他数据目的地。
控制器1034，在本实施例之中，采用偏压安排状态机(bias arrangement statemachine)来实现，用来控制偏压安排供应电压与电流源1036的应用，例如用于字线与位线的读取、编程、抹除、抹除验证、编程验证电压或电流，并使用访问控制流程来控制字线/源极线操作。可使用该发明领域中已知的特殊用途逻辑电路实施控制器1034。在其它实施例中，控制器1034包括一般用途处理器，其可实施在相同的集成电路上，其执行计算机编程以控制装置的操作。在又其它实施例中，可合并使用特殊用途逻辑电路与一般用途处理器来实施控制器1034。可配置控制器1034以实施于此所述用以编程串联排列的多个存储单元(例如一NAND阵列中的一NAND串行)中选择的存储单元的方法，其使用用于第一虚置存储单元的二个步骤波形，包括：
供应开关电压至第一虚置存储单元，开关电压在第一时段期间具有第一电压位，且之后改变为高于第一电压位的第二电压位；及
在第三时段期间，供应编程电压至选择的字线，同时在第一虚置存储单元上维持第二电压位。
本技术于此所述的范例，其中第一虚置存储单元与第二虚置存储单元串联排列在第一串行选择开关(例如GSL，图3)与该多个存储单元的第一端处的第一边缘存储单元(例如WL(0)，图3)，其中第一虚置存储单元(例如DWL3，图3)邻近第一边缘存储单元(例如WL(0)，图3)，且第二虚置存储单元(例如DWL1，图3)邻近第一串行选择开关(例如GSL，图3)。
或者，根据本技术，第一虚置存储单元与第二虚置存储单元也可串联排列在第二串行选择开关(例如SSL，图3)与在该多个存储单元的第二端处的第二边缘存储单元(例如WL(N-1)，图3)，其中第一虚置存储单元邻近第二边缘存储单元(例如WL(N-1)，图3)，且第二虚置存储单元邻近第二串行选择开关(例如SSL，图3)。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与润饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种存储器，包括：
多个存储单元，串联排列于一半导体本体中；
一第一串行选择开关及一第二串行选择开关，该第一串行选择开关介于一基线与该多个存储单元的一第一端之间，该第二串行选择开关介于一位线与该多个存储单元的一第二端之间；
第一虚置存储单元与第二虚置存储单元，串联排列在该第一串行选择开关与在该第一端处的一第一边缘存储单元之间，或串联排列在该第二串行选择开关与在该第二端处的一第二边缘存储单元之间，该第一虚置存储单元是邻近该第一边缘存储单元与该第二边缘存储单元其中之一，该第二虚置存储单元是邻近该第一串行选择开关与该第二串行选择开关其中之一；
一通道线，包括用于该多个存储单元及该第一虚置存储单元与该第二虚置存储单元中的该些存储单元的多个通道；
多条字线，耦接至该多个存储单元中多个对应的存储单元；及
控制电路，耦接至该多条字线及该第一虚置存储单元与该第二虚置存储单元，通过以下方法编程该多个存储单元中对应于一选择的字线的一选择的存储单元：
供应一开关电压至该第一虚置存储单元，该开关电压在一第一时段期间具有一第一电压位，之后在一第二时段期间改变为一第二电压位，该第二电压位高于该第一电压位；及
在一第三时段期间，供应一编程电压至该选择的字线，同时在该第一虚置存储单元上维持该第二电压位。
2.如权利要求1所述的存储器，包括在该第一时段期间，预充电耦接至该通道线的该位线，其中当该位线被预充电，且该多个存储单元中的一存储单元处在阻挡通过该通道线的一预充电电流的一高临界电压时，该开关电压于该第一时段期间的该第一电压位的转变在该第一虚置存储单元下方的该通道线的一部分中造成一抬升电位。
3.如权利要求1所述的存储器，包括：
在该第一时段期间，供应一导通电压位至该第二虚置存储单元；及
在该第二时段与该第三时段期间，在该第二虚置存储单元上维持该导通电压位。
4.如权利要求1所述的存储器，包括：
在该第一时段期间，供应低于该第一电压位的一阻挡电压至该选择的字线。
5.如权利要求1所述的存储器，包括：
在该第一时段期间，供应一阻挡电压至对应于该多个存储单元中的多个未选择的存储单元的多条未选择的字线；
在该第二时段期间，供应一导通电压至该多条未选择的字线与该选择的字线，该导通电压低于该编程电压；及
在该第三时段期间，在该多条未选择的字线上维持该导通电压。
6.一种编程方法，用以编程在一存储器装置中串联排列的多个存储单元中的一选择的存储单元，该存储器装置包含：
一第一串行选择开关及一第二串行选择开关，该第一串行选择开关介于一基线与该多个存储单元的一第一端之间，该第二串行选择开关介于一位线与该多个存储单元的一第二端之间；
第一虚置存储单元与第二虚置存储单元，串联排列在该第一串行选择开关与在该第一端处的一第一边缘存储单元之间，或串联排列在该第二串行选择开关与在该第二端处的一第二边缘存储单元之间，该第一虚置存储单元是邻近该第一边缘存储单元与该第二边缘存储单元其中之一，该第二虚置存储单元是邻近该第一串行选择开关与该第二串行选择开关其中之一；及
一通道线，包括用于该多个存储单元及该第一虚置存储单元与该第二虚置存储单元中的该些存储单元的多个通道，
该编程方法包括：
供应一开关电压至该第一虚置存储单元，该开关电压在一第一时段期间具有一第一电压位，之后转变为一第二电压位，该第二电压位高于该第一电压位；及
在一第三时段期间，供应一编程电压至对应于该选择的存储单元的一选择的字线，同时在该第一虚置存储单元上维持该第二电压位。
7.如权利要求6所述的编程方法，包括在该第一时段期间，预充电耦接至该通道线的该位线，其中当该位线被预充电，且该多个存储单元中的一存储单元处在阻挡通过该通道线的一预充电电流的一高临界电压时，该开关电压于该第一时段期间的该第一电压位的转变在该第一虚置存储单元下方的该通道线的一部分中造成一抬升电位。
8.如权利要求6所述的编程方法，包括：
在该第一时段期间，供应一导通电压位至该第二虚置存储单元；及
在该第二时段与该第三时段期间，在该第二虚置存储单元上维持该导通电压位。
9.如权利要求6所述的编程方法，包括：
在该第一时段期间，供应低于该第一电压位的一阻挡电压至该选择的字线。
10.如权利要求6所述的编程方法，包括：
在该第一时段期间，供应一阻挡电压至对应于该多个存储单元中的多个未选择的存储单元的多条未选择的字线；
在该第二时段期间，供应一导通电压至该多条未选择的字线与该选择的字线，该导通电压低于该编程电压；及
在该第三时段期间，在该多条未选择的字线上维持该导通电压。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110945592A (zh) * 2019-11-13 2020-03-31 长江存储科技有限责任公司 执行编程操作的方法及相关的存储器件
CN116453559A (zh) * 2023-06-19 2023-07-18 上海海栎创科技股份有限公司 Rom位线预充电压的控制电路

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10790003B1 (en) 2019-07-31 2020-09-29 Sandisk Technologies Llc Maintaining channel pre-charge in program operation
EP3912164B1 (en) 2019-10-22 2023-10-11 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
WO2021081870A1 (en) 2019-10-31 2021-05-06 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
US12412609B2 (en) 2019-12-09 2025-09-09 Yangtze Memory Technologies Co., Ltd. Method of reducing program disturbance in memory device and memory device utilizing same
WO2021114011A1 (en) * 2019-12-09 2021-06-17 Yangtze Memory Technologies Co., Ltd. Method of reducing program disturbance in memory device and memory device utilizing same
CN111095420B (zh) 2019-12-09 2021-11-23 长江存储科技有限责任公司 用于通过调整虚设字线的电压而降低编程干扰的方法和存储器
JP7282665B2 (ja) * 2019-12-19 2023-05-29 キオクシア株式会社 半導体記憶装置
KR102735053B1 (ko) * 2020-02-21 2024-11-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
WO2021189185A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Operation Method for 3D NAND Flash and 3D NAND Flash
US11074975B1 (en) * 2020-04-07 2021-07-27 Macronix International Co., Ltd. Non-volatile register and implementation of non-volatile register
JP7279259B2 (ja) * 2020-04-28 2023-05-22 長江存儲科技有限責任公司 メモリデバイスならびにそれの消去および検証方法
KR102804497B1 (ko) * 2020-05-26 2025-05-08 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11600339B2 (en) * 2021-02-23 2023-03-07 Macronix International Co., Ltd. Operation method for a memory device
CN114822646A (zh) 2022-04-21 2022-07-29 长江存储科技有限责任公司 一种存储器装置、存储器系统及操作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101751997A (zh) * 2008-11-27 2010-06-23 三星电子株式会社 快闪存储器件及其编程/擦除方法
CN102906820A (zh) * 2010-05-24 2013-01-30 桑迪士克科技股份有限公司 用同步耦合编程非易失性存储器
CN103137202A (zh) * 2011-11-24 2013-06-05 旺宏电子股份有限公司 记忆体及诱发热载子注入与非门串列的选取记忆胞的方法
US20150179266A1 (en) * 2013-12-19 2015-06-25 SK Hynix Inc. Semiconductor memory device and operating method thereof
US20160099060A1 (en) * 2014-10-02 2016-04-07 SK Hynix Inc. Semiconductor memory device including a dummy memory cell and method of programming the same
US9666296B1 (en) * 2016-03-02 2017-05-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170330631A1 (en) * 2016-05-11 2017-11-16 Sandisk Technologies Inc. Dummy word line control scheme for non-volatile memory

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360136B1 (ko) 2008-04-18 2014-02-10 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법, 그리고 그것을포함하는 메모리 시스템
KR101487524B1 (ko) 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR101478149B1 (ko) 2008-10-20 2015-01-05 삼성전자주식회사 더미 트랜지스터를 갖는 플래시 메모리 장치
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8842479B2 (en) 2011-10-11 2014-09-23 Macronix International Co., Ltd. Low voltage programming in NAND flash with two stage source side bias
US9171627B2 (en) 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
JP2013254537A (ja) * 2012-06-06 2013-12-19 Toshiba Corp 半導体記憶装置及びコントローラ
KR20150093473A (ko) 2014-02-07 2015-08-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2015176910A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体メモリ
US9286994B1 (en) 2015-01-26 2016-03-15 Sandisk Technologies Inc. Method of reducing hot electron injection type of read disturb in dummy memory cells
KR20160107549A (ko) 2015-03-04 2016-09-19 에스케이하이닉스 주식회사 반도체 장치
KR20160135055A (ko) * 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR102336739B1 (ko) * 2015-09-25 2021-12-06 삼성전자주식회사 비휘발성 메모리 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101751997A (zh) * 2008-11-27 2010-06-23 三星电子株式会社 快闪存储器件及其编程/擦除方法
CN102906820A (zh) * 2010-05-24 2013-01-30 桑迪士克科技股份有限公司 用同步耦合编程非易失性存储器
CN103137202A (zh) * 2011-11-24 2013-06-05 旺宏电子股份有限公司 记忆体及诱发热载子注入与非门串列的选取记忆胞的方法
US20150179266A1 (en) * 2013-12-19 2015-06-25 SK Hynix Inc. Semiconductor memory device and operating method thereof
US20160099060A1 (en) * 2014-10-02 2016-04-07 SK Hynix Inc. Semiconductor memory device including a dummy memory cell and method of programming the same
US9666296B1 (en) * 2016-03-02 2017-05-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170330631A1 (en) * 2016-05-11 2017-11-16 Sandisk Technologies Inc. Dummy word line control scheme for non-volatile memory

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110945592A (zh) * 2019-11-13 2020-03-31 长江存储科技有限责任公司 执行编程操作的方法及相关的存储器件
US10885990B1 (en) 2019-11-13 2021-01-05 Yangtze Memory Technologies Co., Ltd. Method of performing programming operation and related memory device
CN112634965A (zh) * 2019-11-13 2021-04-09 长江存储科技有限责任公司 执行编程操作的方法及相关的存储器件
CN112634965B (zh) * 2019-11-13 2022-11-04 长江存储科技有限责任公司 执行编程操作的方法及相关的存储器件
CN116453559A (zh) * 2023-06-19 2023-07-18 上海海栎创科技股份有限公司 Rom位线预充电压的控制电路
CN116453559B (zh) * 2023-06-19 2023-09-12 上海海栎创科技股份有限公司 Rom位线预充电压的控制电路

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