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TWI728674B - 操作記憶體裝置的方法及記憶體裝置 - Google Patents

操作記憶體裝置的方法及記憶體裝置 Download PDF

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TWI728674B
TWI728674B TW109102800A TW109102800A TWI728674B TW I728674 B TWI728674 B TW I728674B TW 109102800 A TW109102800 A TW 109102800A TW 109102800 A TW109102800 A TW 109102800A TW I728674 B TWI728674 B TW I728674B
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李姍
游開開
崔瑩
賈建權
李楷威
張安
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大陸商長江存儲科技有限責任公司
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Abstract

一種記憶體裝置，包含頂部選擇單元、頂部虛設單元和記憶體單元串。該頂部選擇單元具有耦接於位元線的第一端以及耦接於頂部選擇線的控制端。該頂部虛設單元具有耦接於頂部虛設字線的控制端。該記憶體單元串具有耦接於多條相應字線的多個控制端。操作該記憶體裝置的方法包含：在編程操作之前，在向該多條字線施加低電壓的同時，向該頂部虛設字線、該頂部選擇線和該位元線施加預脈衝電壓，並且然後在向該多條字線施加該低電壓的同時，向該頂部虛設字線、該頂部選擇線和該位元線依序施加該低電壓。

Description

操作記憶體裝置的方法及記憶體裝置
本發明涉及非揮發性記憶體，並且尤其涉及一種減少記憶體裝置中的編程干擾的方法以及使用該方法的記憶體裝置。
非揮發性記憶體廣泛應用於個人電腦、電信、消費電子裝置和其他領域。電子可抹除可程式化唯讀記憶體(electrically erasable programmable read only memory,EEPROM)和快閃記憶體屬於使用最廣泛的非揮發性記憶體。
由於半導體元件尺寸的持續縮小，非揮發性記憶體的集成度也隨之提高，因而增強了裝置性能和價格競爭力。然而，集成度的增加也同時在編程時加劇了非揮發性記憶體中的記憶體單元之間不想要的耦合和干擾，因而降低了資料可靠性。當對選定字線上的一個選定記憶體單元進行編程而不對同一字線上和其他字線上的其他單元編程時會產生干擾。當將電壓施加到選定字線時，該電壓不僅施加到選定單元，而且還施加到沿著同一字線的未選擇編程的其他單元。選定字線上未選定單元，特別是與選定單元相鄰的單元，可能會被意外編程。未選定單元的無意編程被稱為“編程干擾”。
本發明實施例提供一種操作記憶體裝置的方法。該記憶體裝置包含 頂部選擇單元、頂部虛設單元和記憶體單元串。該頂部選擇單元具有耦接於位元線的第一端以及耦接於頂部選擇線的控制端。該頂部虛設單元具有耦接於該頂部選擇單元的第二端的第一端以及耦接於頂部虛設字線的控制端。該記憶體單元串具有耦接於該頂部虛設單元的第二端的第一端以及耦接於多條相應字線的多個控制端。該方法包含：在編程操作之前，在向該多條字線施加低電壓的同時，向該頂部虛設字線、該頂部選擇線和該位元線施加預脈衝電壓，並且然後在向該多條字線施加該低電壓的同時，向該頂部虛設字線、該頂部選擇線和該位元線依序施加該低電壓。
本發明實施例提供一種記憶體裝置，包含：位元線；頂部選擇線；頂部虛設字線；多條字線；頂部選擇單元；頂部虛設單元；記憶體單元串；以及控制器。該頂部選擇單元包含：第一端，耦接於該位元線；控制端，耦接於該頂部選擇線；以及第二端。該頂部虛設單元，包含：第一端，耦接於該頂部選擇單元的該第二端；控制端，耦接於該頂部虛設字線；以及第二端。該記憶體單元串包含：第一端，耦接於該頂部虛設單元的該第二端；多個控制端，耦接於該多條字線；以及第二端。該控制器耦接於該位元線、該頂部選擇線、該頂部虛設字線和該多條字線。在編程操作之前，在向該字線施加低電壓的同時，該控制器向該頂部虛設字線、該頂部選擇線和該位元線施加預脈衝電壓，並且然後在向該多條字線施加該低電壓的同時，向該頂部虛設字線、該頂部選擇線和該位元線依序施加該低電壓。
1:記憶體裝置
12:控制器
14:記憶體電路
14m:單元陣列
400:方法
S402至S406:步驟
60至63:通道
90至92:電子分佈
100至102:通道電壓
BDWL:底部虛設字線
BL(1)至BL(P),BL(p):位元線
BSL:底部選擇線
Cbd(1)至Cbd(P),Cbd(p):底部虛設單元
Cbs(1)至Cbs(P),Cbs(p):底部選擇單元
Cm(1,1)至Cm(P,N),Cm(p,1),Cm(p,N):記憶體單元
Ctd(1)至Ctd(P),Ctd(p):頂部虛設單元
Cts(1)至Cts(P),Cts(p):頂部選擇單元
SL:源極線
S(1)至S(P):單元串
t1到t12:時間
TDWL:頂部虛設字線
Tpgm:編程時段
Trcv:復原時段
TSL:頂部選擇線
Vdmc:虛設單元電壓
Vpass:通過電壓
Vpgm1:第一編程脈衝電壓
Vpgm2:第二編程脈衝電壓
Vpre:預脈衝電壓
V1:低電壓
WL(1)至WL(N),WL(n):字線
第1圖是本發明實施例的記憶體裝置的方塊圖。
第2圖顯示當採用實施例之復原方法時，第1圖中的記憶體裝置的選定信號 的波形。
第3圖顯示當採用另一實施例之復原方法時，第1圖中的記憶體裝置的選定信號的波形。
第4圖是根據本發明實施例的操作第1圖中的記憶體裝置的方法的流程圖。
第5圖顯示當採用第4圖的方法時，第1圖中的記憶體裝置的選定信號的波形。
第6圖至第8圖顯示第4圖中的方法的影響。
第9圖顯示由第2圖、第3圖和第5圖的方法得到的電子分佈。
第10圖顯示由第2圖、第3圖和第5圖的方法得到的通道電位變化。
本揭露中之序數“第一”、“第二”、“第三”用以區分各種元素、元件、區域、層和/或部分，並且這些元素、元件、區域、層和/或部分不受序數限制。位置相對術語(諸如“頂部”和“底部”等)在本揭露中可用以區分各種元素、元件、區域、層和/或部分，而不用以限制元素、元件、區域、層和/或部分的位置。
本揭露中所使用的術語僅出於描述特定實施例的目的，並且不用以限制本發明。除非上下文另外明確指出，本揭露使用的單數形式的“一”、“一個”和“該”也意圖包含複數形式。本揭露中所使用的術語“包含”表示特徵、步驟、操作、元素和/或元件，但不排除存在或增加一個或多個其他特徵、步驟、操作、元素、元件和/或其組合。如本揭露所使用的，術語“和/或”包含一個或多個相關聯的所列項目中的任何項目和所有組合。同樣，術語“實施例之”表示舉例或說明。
當元素或層被稱為在另一元素或層“上”、“連接到”、“耦接於”或“鄰近”另一元素或層時，其可以直接在另一元素或層上、連接到、耦接於或鄰近另 一元素或層，或中間者可插入元素或層。相比而言，當元裝置被稱為“直接在(另一個元裝置或層)上”、“直接連接到”、“直接耦接於”或“緊鄰”另一個元素或層時，則不存在中間元素或層。
雖然本發明實施例使用NAND快閃記憶體裝置來解釋本發明，但應當理解本發明實施例不限於此配置。例如，在不脫離本發明的範圍的情況下，本發明亦可應用於非揮發性記憶體裝置，例如電子可抹除可程式化唯讀記憶體(electrically erasable programmable read only memory,EEPROM)、NOR快閃記憶體、相變隨機存取記憶體(phase-change RAM,PRAM)、磁隨機存取記憶體(magnetic RAM,MRAM)、電阻隨機存取記憶體(resistive RAM,RRAM)、鐵電隨機存取記憶體(ferroelectric RAM,FRAM)等。
第1圖是本發明的實施例的記憶體裝置1的方塊圖。記憶體裝置1可以是3維NAND快閃記憶體裝置，並且包含控制器12和記憶體電路14。記憶體電路14可以包含多個單元陣列14m，這些單元陣列14m堆疊成層並用於資料儲存，m是從1到M的正整數，並且M是正整數。為了簡單起見，第1圖僅顯示一個單元陣列14m。另外，控制器12可以耦接於記憶體電路14，以控制記憶體電路14的讀取、編程和/或擦除操作，並且控制器12可以與外部主機通信以接收資料以儲存在記憶體電路14中並發送從記憶體電路14獲取的資料。此外，控制器12可以在編程單元陣列14m之前進行復原處理以減少編程干擾。
單元陣列14m可以包含頂部選擇單元Cts(1)至Cts(P)、頂部虛設單元Ctd(1)至Ctd(P)、記憶體單元Cm(1,1)至Cm(P,N)、底部虛設單元Cbd(1)至Cbd(P)、以及底部選擇單元Cbs(1)至Cbs(P)、頂部選擇線TSL、頂部虛設字線TDWL、字線WL(1)至WL(N)、底部虛設字線BDWL、底部選擇線BSL、源極線SL、位元線BL(1)至BL(P)，其中，N、P為正整數，例如N=64且P=8192。頂部選擇單元Cts(1)至Cts(P)、頂 部虛設單元Ctd(1)至Ctd(P)、記憶體單元Cm(1,1)至Cm(P,N)、底部虛設單元Cbd(1)至Cbd(P)以及底部選擇單元Cbs(1)至Cbs(P)可以佈置成單元串S(1)至S(P)。在一些實施例中，單元陣列14m可以包含兩列或更多列的頂部選擇單元、頂部虛設單元、底部虛設單元或底部選擇單元。此外，在一些實施例中，單元陣列14m可以省略底部虛設單元Cbd(1)至Cbd(P)。
頂部選擇單元Cts(1)至Cts(P)、頂部虛設單元Ctd(1)至Ctd(P)、記憶體單元Cm(1,1)至Cm(P,N)、底部虛設單元單元Cbd(1)至Cbd(P)和底部選擇單元Cbs(1)至Cbs(P)中的每一個可以是浮柵電晶體或包含控制端、第一端和第二端的電荷捕獲電晶體，並且可以是單級單元(single-level cell,SLC)類型、多級單元(multi-level cell,MLC)類型、三級單元(triple-level cell,TLC)類型、四級單元(quad-level cell,QLC)類型或更高級類型。頂部選擇單元Cts(1)至Cts(P)、頂部虛設單元Ctd(1)至Ctd(P)、底部虛設單元Cbd(1)至Cbd(P)和底部選擇單元Cbs(1)至Cbs(P)可以被編程為較高的編程狀態，導致其臨界值電壓超過處於擦除狀態的記憶體單元Cm(1,1)至Cm(P,N)的臨界值電壓。頂部選擇線TSL可以耦接於頂部選擇單元Cts(1)到Cts(P)的控制端，並且位元線BL(1)到BL(P)可以分別耦接於頂部選擇單元Cts(1)到Cts(P)的第一端。頂部虛設字線TDWL可以耦接於頂部虛設單元Ctd(1)至Ctd(P)的控制端，並且頂部虛設單元Ctd(1)至Ctd(P)的第一端可以分別耦接於頂部選擇單元Cts(1)至Cts(P)的第二端。字線WL(1)到WL(N)可以分別耦接於第一列的記憶體單元Cm(1,1)至Cm(P,1)到第N列的記憶體單元Cm(1,N)至Cm(P,N)，並且記憶體單元Cm(1,1)至Cm(P,1)的第一端可分別耦接於頂部虛設單元Ctd(1)至Ctd(2)的第二端。底部虛設字線BDWL可以耦接於底部虛設單元Cbd(1)至Cbd(P)的控制端，並且底部虛設單元Cbd(1)至Cbd(P)的第一端可以分別耦接於記憶體單元Cm(1,N)至Cm(P,N)的第二端。底部選擇線BSL可以耦接於底部選擇單元Cbs(1)至Cbs(P)的控制端，底部選擇單元Cbs(1)至Cbs(P)的第一端可以分別耦接於 底部虛設單元Cbd(1)至Cbd(P)的第二端，並且源極線SL可以耦接於底部選擇單元Cbs(1)至Cbs(P)的第二端。每個記憶體單元串S(p)可以包含串聯耦合的記憶體單元Cm(P,1)至Cm(P,N)，p是整數，並且1
Figure 109102800-A0305-02-0009-13
p
Figure 109102800-A0305-02-0009-14
P。
控制器12可以耦接於頂部選擇線TSL、頂部虛設字線TDWL、字線WL(1)至WL(N)、底部虛設字線BDWL、底部選擇線BSL、源極線SL和位元線BL(1)至BL(P)以控制頂部選擇單元Cts(1)至Cts(P)、頂部虛設單元Ctd(1)至Ctd(P)、記憶體單元Cm(1,1)至Cm(P,N)、底部虛設單元Cbd(1)至Cbd(P)和底部選擇單元Cbs(1)至Cbs(P)的操作。在編程操作中，可以從源極線側到位元線側(例如，從第N列到第一列)，或者從位元線側到源極線側(例如，從第一列到第N列)將資料編程到記憶體單元Cm(1,1)至Cm(P,N)中。當對選定列進行編程時，控制器12可以將電源電壓(例如3.3V)施加到頂部選擇線TSL，將接地電壓(例如0V)施加到底部選擇線BSL，將編程電壓(例如20V)施加到選定字線(例如WL(1))，將通過(pass)電壓(例如10V)施加到未選定字線(例如，WL(2)至WL(N))、頂部虛設字線TDWL和底部虛設字線BDWL，將接地電壓施加到選定位元線(例如，BL(1)和BL(2))以進行編程，並將電源電壓施加到未選定位元線(例如，BL(3)和BL(P))以禁止編程。在禁止編程的記憶體單元串(例如BL(3))中，選定字線(例如WL(1))上的編程電壓和未選定字線(例如WL(2)至WL(N))上的通過電壓可以耦接於相應單元(例如，記憶體單元Cm(3,1)至Cm(3,N)、頂部虛設單元Ctd(1)和底部虛設單元Ctb(1))的通道區域以建立具有自升壓(self-boosting)電壓(例如，6V至8V)的自升壓通道，減小施加到選定字線的編程電壓與自升壓通道中的自升壓電壓之間的電位差，並導致編程干擾的減少。由於自升壓電壓的準位直接影響編程干擾的量，因此在編程操作之前，控制器12可以在讀取操作中進行復原處理，以從頂部選擇單元Cts(1)至Cts(P)、頂部虛設單元Ctd(1)至Ctd(P)、記憶體單元Cm(1,1)至Cm(P,N)、底部虛設單元Cbd(1)至Cbd(P)和底部選擇單元Cbs(1)至Cbs(P)的通道釋放過量的電子，以確保禁止編程的記憶體單 元串的自升壓通道中具有最大的自升壓電壓。
第2圖顯示當採用實施例之讀取操作時記憶體裝置1的選定信號的時序圖。選定信號包含未選定位元線BL(p)、頂部選擇線TSL、頂部虛設字線TDWL、選定字線WL(n)和未選定字線上的信號，n是整數，1
Figure 109102800-A0305-02-0010-16
n
Figure 109102800-A0305-02-0010-17
N。未選定字線可以是字線WL(1)至WL(n-1)、WL(n+1)至WL(n)。記憶體裝置1可以在編程時段Tpgm中的編程處理之前在復原時段Trcv中執行復原處理。從時間t1到t2，控制器12將未選定位元線BL(p)、頂部選擇線TSL和頂部虛設字線TDWL從低電壓V1(例如，0V)驅動到預脈衝電壓Vpre(例如，4V)，同時將選定字線WL(n)和未選定字線保持在低電壓V1。在時間t2，未選定位元線BL(p)、頂部選擇線TSL和頂部虛設字線TDWL上的電壓達到預脈衝電壓Vpre，從而建立禁止編程的記憶體單元串中中的頂部選擇單元和頂部虛設單元的通道，並且在頂部虛設單元的漏極和未選定字線之間產生路徑以從相鄰的記憶體單元釋放電子。從時間t3到t4，控制器12將頂部選擇線TSL從預脈衝電壓Vpre驅動到低電壓V1。在時間t4，頂部選擇線TSL上的電壓達到低電壓V1，頂部選擇單元Cts(p)關閉以切斷釋放電子的路徑，並且從頂部選擇單元Cts(p)的通道釋出的電子可以經由位元線BL(p)釋放。從時間t5到t6，控制器12將未選定位元線BL(p)從預脈衝電壓Vpre驅動到低電壓V1。在時間t6，未選定位元線BL(p)上的電壓達到低電壓V1並且停止釋放電子。在時間t3和t7之間，控制器12將頂部虛設字線TDWL上的電壓保持在預脈衝電壓Vpre，從而將電子累積在頂部虛設單元Ctd(p)的通道中。從時間t7到t8，控制器12將頂部虛設字線TDWL從預脈衝電壓Vpre驅動到虛設單元電壓Vdmc，將未選定字線從低電壓V1驅動到通過電壓Vpass，並將選定字線WL(n)從低電壓V1驅動到第一編程脈衝電壓Vpgm1，從而建立禁止編程的記憶體單元串的自升壓通道。虛設單元電壓Vdmc和第一編程脈衝電壓Vpgm1可以基本上等於通過電壓Vpass。從時間t9到t10，控制器12還將選定字線WL(n)從第一編程脈衝電壓Vpgm1驅動至第二編程脈衝電壓Vpgm2。第二 編程脈衝電壓Vpgm2可以高於第一編程脈衝電壓Vpgm1。在時間t7之後，選定字線WL(n)上的增大的電壓可以逐漸提升自升壓電壓，從而從頂部虛設單元Ctd(p)的通道中拉出電子，使自升壓電壓下降，並由於編程干擾而導致記憶體單元中的意外的編程。
第3圖顯示當採用另一實施例之讀取操作時記憶體裝置1的選定信號的時序圖。選定信號包含未選定位元線BL(p)、頂部選擇線TSL、頂部虛設字線TDWL、選定字線WL(n)和未選定字線上的信號。記憶體裝置1可以在編程時段Tpgm中的編程處理之前在復原時段Trcv中執行復原處理。在時間t1和t3以及時間t7和t10之間，記憶體裝置1以類似於第2圖的方式操作。從時間t3到t4，控制器12將頂部選擇線TSL和頂部虛設字線TDML從預脈衝電壓Vpre驅動到低電壓V1。在時間t4，頂部選擇線TSL和頂部虛設字線TDWL上的電壓達到低電壓VI，並且禁止編程的記憶體單元串中的頂部選擇單元Cts(p)和頂部虛設單元Ctd(p)被關閉。由於頂部選擇單元Cts(p)和頂部虛設單元Ctd(p)的臨界值電壓超過處於擦除狀態的記憶體單元的臨界值電壓，因此來自頂部虛設單元Ctd(p)的通道的電子可以被轉移到相鄰記憶體單元而不是未選定位元線BL(p)。從時間t4到t7，控制器12將頂部虛設字線TDWL保持在低電壓V1。在時間t7之後，由於來自頂部虛設單元Ctd(p)的電子，自升壓電壓降低到較低水準，由於編程干擾而導致對禁止編程的記憶體單元串的記憶體單元的非故意編程。
第4圖是根據本發明的實施例的操作記憶體裝置1的方法400的流程圖。方法400包含步驟S402至S406，在編程操作之前，操作記憶體裝置1的禁止編程的記憶體單元串S(p)以釋放過量的電子。步驟S402和S404用於從禁止編程的記憶體單元串S(p)去除電子，並且步驟S406用於保護禁止編程的記憶體單元串S(p)免受編程干擾。任何合理的步驟改變或調整都在本公開的範圍內。對步驟S402至S406說明如下： 步驟S402：在編程操作之前，在將低電壓VI施加到字線WL(1)至WL(N)的同時，控制器12將預脈衝電壓Vpre施加到頂部虛設字線TDWL、頂部選擇線TSL和位元線BL(p)；步驟S404：在編程操作之前，在將低電壓V1施加到字線WL(1)至WL(N)的同時，控制器12將低電壓V1依序施加到頂部虛設字線TDWL、頂部選擇線TSL和位元線BL(p)；步驟S406：在編程操作中，在將編程脈衝施加到選定字線並將通過電壓施加到未選定字線的同時，控制器12將虛設單元電壓Vdmc施加到頂部虛設字線TDWL。
在步驟S402中，將預脈衝電壓Vpre施加到禁止編程的記憶體單元串S(p)的頂部虛設單元Ctd(p)、頂部選擇單元Cts(p)和位元線BL(p)，以從記憶體單元Cm(P,1)至Cm(P,N)，特別是從禁止編程的串S(p)的記憶體單元Cm(P,1)，提取電子，並將電子釋放到位元線BL(p)中。在步驟S404中，當在向頂部選擇單元Cts(p)和位元線BL(p)施加預脈衝電壓Vpre的同時向頂部虛設單元Ctd(p)施加低電壓V1時，從頂部虛設單元Ctd(p)釋出的電子被從頂部選擇單元Cts(p)的源極釋放到位元線BL(p)中。類似地，當在向位元線BL(p)施加預脈衝電壓Vpre的同時向頂部選擇單元Cts(p)施加低電壓V1時，從頂部選擇單元Cts(p)釋出的電子被釋放到位元線BL(p)中。以這種方式，在步驟S406中的編程操作期間，沒有電子或數量非常有限的電子將返回到禁止編程的記憶體單元串S(p)的記憶體單元。虛設單元電壓Vdmc可以基本上等於或不同於通過電壓Vpass。
第5圖顯示採用方法400時記憶體裝置1的選定信號的時序圖。選定信號包含未選定位元線BL(p)、頂部選擇線TSL、頂部虛設字線TDWL、選定字線WL(n)和未選定字線上的信號。記憶體裝置1可以在編程時段Tpgm中的編程處理之前在復原時段Trcv中執行復原處理，該復原時段Trcv發生在時間t1至t9之間，並且編 程時段Tpgm發生在時間t9之後。在時間t1和t3之間，記憶體裝置1以類似於第2圖的方式操作。從時間t3到t5，控制器12將頂部虛設字線TDWL從預脈衝電壓Vpre驅動到低電壓V1。在時間t5，頂部虛設字線TDWL上的電壓達到低電壓VI，並且禁止編程的串中的頂部虛設單元Ctd(p)被關閉。從時間t4到t6，控制器12將頂部選擇線TSL從預脈衝電壓Vpre驅動到低電壓V1。在時間t6，頂部選擇線TSL上的電壓達到低電壓V1，並且禁止編程的記憶體單元串中的頂部選擇單元Cts(p)被關閉。從時間t7至t8，控制器12將位元線BL(p)從預脈衝電壓Vpre驅動到低電壓V1。在時間t8，位元線BL(p)上的電壓達到低電壓V1，完成從禁止編程的記憶體單元串中去除電子。從時間t9到t12，記憶體裝置1以類似於第2圖中的時間t7到t10處的操作的方式操作。在時間t9之後，由於從禁止編程的記憶體單元串去除了大量的電子，因此自升壓電壓會升高，有助於抑制編程操作期間的編程干擾並提高資料可靠性。
儘管就頂部虛設字線TDWL、頂部選擇線TSL和位元線BL(p)描述了方法400，但是通過分別用底部虛設字線BDWL、底部選擇線BSL和源極線SL代替方法400中的頂部虛設字線TDWL、頂部選擇線TSL和位元線BL(p)，以將不需要的電子從源極側釋放到源極線SL中，方法400也適用於底部虛設字線BDWL、底部選擇線BSL和源極線SL。
第6至8圖以橫截面視圖顯示步驟S402和S404對記憶體裝置1的記憶體單元串S(p)的影響。禁止對記憶體單元串S(p)進行編程，並且記憶體單元串S(p)包含頂部選擇單元Cts(p)、頂部虛設單元Ctd(p)、記憶體單元Cm(P,1)至Cm(P,N)、底部虛設單元Cbd(p)和底部選擇單元Cbs(p)。在第6圖中，預脈衝電壓Vpre被施加到位元線BL(p)、源極線SL以及頂部選擇單元Cts(p)、頂部虛設單元Ctd(p)、底部虛設單元Cbd(p)和底部選擇單元Cbs(p)的控制端，並且將低電壓VI施加到記憶體單元Cm(P,1)至Cm(P,N)的控制端，從而通過預脈衝電壓Vpre引起通道60至63，從記 憶體單元Cm(P,1)和Cm(P,N)拉出電子，並且將電子從頂部虛設單元Ctd(p)的源極洩漏到位元線BL(p)中，並且從底部虛設單元Cbd(p)的漏極洩漏到源極線SL中。在第7圖中，將低電壓VI施加到頂部虛設單元Ctd(p)、底部虛設單元Cbd(p)和記憶體單元Cm(P,1)至Cm(P,N)的控制端，並且將預脈衝電壓Vpre施加到位元線BL(p)、源極線SL、以及頂部選擇單元Cts(p)和底部選擇單元Cbs(p)的控制端，從而去除通道61和62而保持通道60和63，拉出從頂部虛設單元Ctd(p)和底部虛設單元Cbd(p)釋出的電子，將電子從頂部選擇單元Cts(p)的源極釋放到位元線BL(p)中，並從底部選擇單元Cbs(p)的漏極釋放到源極線SL中。在第8圖中，將低電壓VI施加到頂部選擇單元Cts(p)、頂部虛設單元Ctd(p)、記憶體單元Cm(P,1)至Cm(P,N)、底部虛設單元Cbd(p)和底部選擇單元Cbs(p)的控制端，並且將預脈衝電壓Vpre施加到位元線BL(p)和源極線SL，從而去除通道60至63，從頂部選擇單元Cts(p)和底部選擇單元Cbs(p)抽取電子，並將電子釋放到位元線BL(p)和源極線SL中。以第6圖至第8圖中描繪的方式，在編程之前，將過量的電子釋放到位元線BL(p)和源極線SL中，從而增大了自升壓通道中的自升壓電壓並降低了編程操作期間的編程干擾的水準。
第9圖分別顯示第2圖、第3圖和第5圖中的方法的電子分佈90至92，其中，橫軸表示距源極線SL的距離，而縱軸表示電子密度。電子分佈90顯示當採用第2圖的方法時，在頂部選擇單元Cts(p)和頂部虛設單元Ctd(p)中累積了大量電子，電子分佈91顯示當採用第3圖的方法時，在頂部選擇單元Cts(p)和頂部虛設單元Ctd(p)中累積更大量電子，並且電子分佈92顯示當採用第5圖的方法時，在位元線BL(p)上的所有單元中的減少量的電子。
第10圖分別顯示第2圖、第3圖和第5圖中的方法的通道電壓100至102，其中，橫軸表示距源極線SL的距離，而縱軸表示通道電壓。與通道電壓100和101相比，通道電壓102具有最高的通道電壓，並且因此，在第2圖、第3圖和 第5圖的方法中，編程干擾最小。
使用記憶體裝置1和方法400以從記憶體電路14的禁止編程的記憶體單元串中依序提取過量的電子，從而減少禁止編程的記憶體單元串中的電子，增大自升壓電壓，減小編程干擾的水準並傳送增強的資料可靠性。
以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
400:方法
S402至S406:步驟

Claims (18)

  1. 一種操作一記憶體裝置的方法，該記憶體裝置包含一頂部選擇單元、一頂部虛設單元和一記憶體單元串，該頂部選擇單元具有耦接於一位元線的一第一端及耦接於一頂部選擇線的一控制端，該頂部虛設單元具有耦接於該頂部選擇單元的一第二端的一第一端及耦接於一頂部虛設字線的一控制端，該記憶體單元串具有耦接於該頂部虛設單元的一第二端的一第一端以及耦接於多條相應字線的多個控制端，該方法包含：在一編程操作之前，在向該多條字線施加一低電壓的同時，向該頂部虛設字線、該頂部選擇線和該位元線施加一預脈衝電壓，並且然後在向該多條字線施加該低電壓的同時，向該頂部虛設字線、該頂部選擇線和該位元線依序施加該低電壓。
  2. 如請求項1所述之方法，還包含：在該編程操作中，在向該多條字線中的一選定字線施加一編程脈衝的同時，向該頂部虛設字線施加一頂部虛設單元電壓。
  3. 如請求項2所述之方法，其中，該預脈衝電壓小於該頂部虛設單元電壓。
  4. 如請求項2所述之方法，還包含：在該編程操作中，向該多條字線中的多條未選定字線施加一通過電壓。
  5. 如請求項4所述之方法，其中，該通過電壓小於一編程電壓。
  6. 如請求項2所述之方法，還包含：在該編程操作中，向該位元線和該頂部選擇線施加該低電壓以不選擇該記憶體單元串。
  7. 如請求項1所述之方法，其中，該低電壓是一接地電壓。
  8. 如請求項1所述之方法，其中，該記憶體裝置是一3維NAND快閃記憶體裝置。
  9. 如請求項1所述之方法，其中：該記憶體裝置還包含一底部虛設字線、一底部選擇線、用以接收一接地電壓的一源極線、一底部虛設單元和一底部選擇單元，該底部虛設單元具有耦接於該記憶體單元串的一第二端的一第一端、耦接於該底部虛設字線的一控制端、以及一第二端，並且該底部選擇單元具有耦接於該底部虛設單元的該第二端的一第一端、耦接於該底部選擇線的一控制端、以及耦接於該源極線的一第二端；並且該方法還包含：在向該多條字線施加該低電壓的同時，向該底部虛設字線、該底部選擇線和該源極線施加該預脈衝電壓；以及在向該多條字線施加該低電壓的同時，向該底部虛設字線、該底部選擇線和該源極線依序施加該低電壓。
  10. 一種記憶體裝置，包含：一位元線； 一頂部選擇線；一頂部虛設字線；多條字線；一頂部選擇單元，包含：一第一端，耦接於該位元線；一控制端，耦接於該頂部選擇線；以及一第二端；一頂部虛設單元，包含：一第一端，耦接於該頂部選擇單元的該第二端；一控制端，耦接於該頂部虛設字線；以及一第二端；一記憶體單元串，包含：一第一端，耦接於該頂部虛設單元的該第二端；一第二端；以及多個控制端，耦接於該多條字線；以及一控制器，耦接於該位元線、該頂部選擇線、該頂部虛設字線和該多條字線，並且在一編程操作之前，用以在向該多條字線施加一低電壓的同時，向該頂部虛設字線、該頂部選擇線和該位元線施加一預脈衝電壓，並且然後在向該多條字線施加該低電壓的同時，向該頂部虛設字線、該頂部選擇線和該位元線依序施加該低電壓。
  11. 如請求項10所述之記憶體裝置，其中，在該編程操作中，該控制器還用以在向該多條字線中的一選定字線施加一編程脈衝的同時，向該頂部虛設字線施加一頂部虛設單元電壓。
  12. 如請求項11所述之記憶體裝置，其中，該預脈衝電壓小於該頂部虛設單元電壓。
  13. 如請求項11所述之記憶體裝置，其中，在該編程操作中，該控制器還用以向該多條字線中的多條未選定字線施加一通過電壓。
  14. 如請求項13所述之記憶體裝置，其中，該通過電壓小於一編程電壓。
  15. 如請求項11所述之記憶體裝置，其中，在該編程操作中，該控制器還用以向該位元線和該頂部選擇線施加該低電壓以不選擇該記憶體單元串。
  16. 如請求項10所述之記憶體裝置，其中，該低電壓是一接地電壓。
  17. 如請求項10所述之記憶體裝置，其中，該記憶體裝置是一3維NAND快閃記憶體裝置。
  18. 如請求項10所述之記憶體裝置，還包含：一底部虛設字線；一底部選擇線；一源極線，用以接收一接地電壓；一底部虛設單元，包含：一第一端，耦接於該記憶體單元串的該第二端；一控制端，耦接於該底部虛設字線；以及一第二端；以及一底部選擇單元，包含：一第一端，耦接於該底部虛設單元的該第二端；一控制端，耦接於該底部選擇線；以及一第二端，耦接於該源極線；其中，該控制器還耦接於該底部虛設字線、該底部選擇線和該源極線，並且在該編程操作之前，用以在向該多條字線施加該低電壓的同時，向該底部虛設字線、該底部選擇線和該源極線施加該預脈衝電壓，並且 在向該多條字線施加該低電壓的同時，向該底部虛設字線、該底部選擇線和該源極線依序施加該低電壓。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210391016A1 (en) * 2020-06-12 2021-12-16 Micron Technology, Inc. Modified seeding scheme during a program operation in a memory sub-system
CN114220471B (zh) * 2021-01-06 2025-01-14 长江存储科技有限责任公司 3d存储器件及其读取方法
CN112614533B (zh) 2021-01-06 2021-11-02 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件
US12217801B2 (en) * 2021-12-21 2025-02-04 Micron Technology, Inc. Bias voltage schemes during pre-programming and programming phases
CN115083493B (zh) * 2022-06-30 2025-04-15 无锡中微亿芯有限公司 可抑制编程干扰的flash型FPGA的配置控制电路
US12406733B2 (en) 2022-06-30 2025-09-02 Wuxi Esiontech Co., Ltd. Configuration control circuit of flash-typed field programmable gate array (FPGA) capable of suppressing programming interference
CN118575222A (zh) * 2022-12-30 2024-08-30 长江存储科技有限责任公司 存储装置及其读取操作
CN119541590A (zh) * 2023-08-28 2025-02-28 长江存储科技有限责任公司 对存储器装置中的编程干扰的管理

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
US20190108883A1 (en) * 2017-10-06 2019-04-11 Sandisk Technologies Llc Reducing Disturbs With Delayed Ramp Up Of Dummy Word Line After Pre-charge During Programming
US20190156901A1 (en) * 2017-11-20 2019-05-23 Macronix International Co., Ltd. Programming nand flash with improved robustness against dummy wl disturbance
US20190279726A1 (en) * 2018-03-09 2019-09-12 Macronix International Co., Ltd. Memory device

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
KR100739946B1 (ko) * 2004-12-27 2007-07-16 주식회사 하이닉스반도체 더미 워드라인을 구비한 낸드 플래시 메모리 장치
KR100784862B1 (ko) * 2006-01-09 2007-12-14 삼성전자주식회사 더미 셀을 포함하는 플래시 메모리 장치
JP4195715B2 (ja) * 2006-07-31 2008-12-10 シャープ株式会社 半導体記憶装置
US7701769B2 (en) * 2007-08-13 2010-04-20 Macronix International Co., Ltd. Method and apparatus for programming nonvolatile memory
US7733705B2 (en) * 2008-03-13 2010-06-08 Micron Technology, Inc. Reduction of punch-through disturb during programming of a memory device
KR101076879B1 (ko) * 2008-04-11 2011-10-25 주식회사 하이닉스반도체 셀프 부스팅을 이용한 플래시 메모리소자의 프로그램 방법
KR101478149B1 (ko) * 2008-10-20 2015-01-05 삼성전자주식회사 더미 트랜지스터를 갖는 플래시 메모리 장치
JP4881401B2 (ja) * 2009-03-23 2012-02-22 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
US7916533B2 (en) * 2009-06-24 2011-03-29 Sandisk Corporation Forecasting program disturb in memory by detecting natural threshold voltage distribution
KR101519130B1 (ko) * 2010-10-05 2015-05-12 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR20120134941A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
US9449690B2 (en) * 2013-04-03 2016-09-20 Cypress Semiconductor Corporation Modified local segmented self-boosting of memory cell channels
KR102083506B1 (ko) * 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
WO2014210424A2 (en) * 2013-06-27 2014-12-31 Aplus Flash Technology, Inc. Novel nand array architecture for multiple simultaneous program and read
US20150193592A1 (en) * 2014-01-06 2015-07-09 Mckesson Financial Holdings Method and apparatus for grouping prescriptions
US9373409B2 (en) * 2014-07-08 2016-06-21 Macronix International Co., Ltd. Systems and methods for reduced program disturb for 3D NAND flash
KR20160107549A (ko) * 2015-03-04 2016-09-19 에스케이하이닉스 주식회사 반도체 장치
KR102345597B1 (ko) * 2015-06-30 2022-01-03 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치
KR102296741B1 (ko) * 2015-07-07 2021-09-01 삼성전자 주식회사 메모리 장치 및 메모리 시스템
KR102633029B1 (ko) * 2016-08-22 2024-02-06 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 읽기 방법
US9640273B1 (en) * 2016-08-25 2017-05-02 Sandisk Technologies Llc Mitigating hot electron program disturb
JP2018125052A (ja) * 2017-01-31 2018-08-09 東芝メモリ株式会社 半導体記憶装置
US9887002B1 (en) * 2017-05-02 2018-02-06 Sandisk Technologies Llc Dummy word line bias ramp rate during programming
JP2019109952A (ja) * 2017-12-19 2019-07-04 東芝メモリ株式会社 半導体記憶装置
US10636487B2 (en) * 2018-06-05 2020-04-28 Sandisk Technologies Llc Memory device with bit lines disconnected from NAND strings for fast programming
US10438671B1 (en) * 2018-06-22 2019-10-08 Sandisk Technologies Llc Reducing program disturb by modifying word line voltages at interface in two-tier stack during programming
JP2020004470A (ja) * 2018-06-29 2020-01-09 キオクシア株式会社 半導体記憶装置
US10559368B1 (en) * 2018-08-07 2020-02-11 Sandisk Technologies Llc Non-volatile memory with countermeasures for select gate disturb during program pre-charge
CN109378028B (zh) * 2018-08-22 2020-11-17 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
US10726920B2 (en) * 2018-11-26 2020-07-28 Sandisk Technologies Llc Pre-charge voltage for inhibiting unselected NAND memory cell programming
EP4273866B1 (en) * 2019-10-22 2025-04-23 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
WO2021114014A1 (en) * 2019-12-09 2021-06-17 Yangtze Memory Technologies Co., Ltd. Method and memory used for reducing program disturbance by adjusting voltage of dummy word line
WO2022141618A1 (en) * 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
US20190108883A1 (en) * 2017-10-06 2019-04-11 Sandisk Technologies Llc Reducing Disturbs With Delayed Ramp Up Of Dummy Word Line After Pre-charge During Programming
US20190156901A1 (en) * 2017-11-20 2019-05-23 Macronix International Co., Ltd. Programming nand flash with improved robustness against dummy wl disturbance
US20190279726A1 (en) * 2018-03-09 2019-09-12 Macronix International Co., Ltd. Memory device

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