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TW201911425A - 具有氣隙閘極側壁間隔件之場效電晶體及方法 - Google Patents

具有氣隙閘極側壁間隔件之場效電晶體及方法 Download PDF

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TW201911425A
TW201911425A TW107106805A TW107106805A TW201911425A TW 201911425 A TW201911425 A TW 201911425A TW 107106805 A TW107106805 A TW 107106805A TW 107106805 A TW107106805 A TW 107106805A TW 201911425 A TW201911425 A TW 201911425A
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艾米莉 柏爾羅特
謝瑞龍
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美商格芯（美國）集成電路科技有限公司
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Abstract

本案涉及具有一氣隙閘極側壁間隔件的場效應電晶體及方法，其揭露一種方法，其中，具有閘極帽及犧牲閘極側壁間隔件的閘極係形成鄰接電晶體的溝道區域，而具有柱塞帽的金屬柱塞係形成於源極/漏極區域上。該犧牲閘極側壁間隔件被選擇性蝕刻，生成暴露該閘極以及閘極帽的側壁的空腔。可選的，該閘極帽的側壁被回蝕刻以加寬該空腔的上部。沉積介電間隔層以於該空腔內形成氣隙閘極側壁間隔件。由於該柱塞帽、閘極帽以及介電間隔層使用不同的材料，因此隨後形成的閘極接觸開口將自對準該閘極。因此，閘極接觸件可形成於有源區域上方(或接近該有源區域)，而無閘極接觸件至金屬柱塞短路的風險。本案也揭露根據該方法所形成的一種結構。

Description

具有氣隙閘極側壁間隔件之場效電晶體及方法
本發明涉及積體電路(IC)結構，尤指形成包括一個或多個具有一氣隙閘極側壁間隔件的場效應電晶體的IC結構的方法，可選的，一閘極接觸件(CB)位於一有源區域(CBoA)上方或接近該有源區域。
最近，積體電路(IC)結構的形成方法已發展為能形成具有一氣隙閘極側壁間隔件的一場效應電晶體(FET)。通過將一氣隙閘極側壁間隔件引入該FET，相比於具有一傳統閘極側壁間隔件的一FET，寄生電容，特別是該FET的該閘極與該FET的源極/漏極區域上的相鄰金屬柱塞之間的電容被減小。
積體電路(IC)結構的形成方法已發展到能夠形成一具有位於該有源區域(CBoA)上方的一閘極接觸件的FET。通過在該有源區域上方形成該閘極接觸件，相對於在一絕緣區域上方該有源區域的外側，可以減少IC結構所需的面積(即，可以縮放尺寸)。更具體而言，中段工藝(MOL)接觸件為連接場效應電晶體(FET)至後段工藝 (BEOL)金屬水準(metal level)的接觸件。這些MOL接觸件包括至少一閘極接觸件(CB)及源極/漏極接觸件(CA)。該閘極接觸件從一金屬線垂直延伸通過該層間介電質(ILD)材料或通過該第一BEOL金屬水準(下稱M0水準)至該FET的該閘極。各源極/漏極(S/D)接觸件從一金屬線垂直延伸通過該ILD材料或通過該第一BEOL金屬水準至一金屬柱塞(TS)，該金屬柱塞位於該FET的一源極/漏極區域上方並緊鄰該源極/漏極區域。從歷史上看，各閘極接觸件都是形成在該有源區域的外側(即，其坐落於該有源區域外側的該閘極)，以避免該閘極接觸件與該S/D區域上的該金屬柱塞的任一者之間發生短路。然而，新的技術已發展到可形成MOL接觸件，其包括位於該有源區域(CBoA)上方的一閘極接觸件，並同樣可避免短路的發生，包括閘極接觸件至金屬柱塞短路以及S/D接觸件至閘極短路。不幸的是，這些新的技術與上述用於形成包括具有氣隙閘極側壁間隔件的FET的IC結構的方法不相容。
綜上所述，本文揭露了形成具有一個或多個電晶體的一積體電路(IC)結構的一方法的各種實施例，各電晶體具有一氣隙閘極側壁間隔件，以及，可選的，位於一有源區域(即，一CBoA)上方或與其接近的一閘極接觸件。
一般而言，所揭露的方法實施例包括形成至少一電晶體。該電晶體可包括源極/漏極區域以及橫向位 於該源極/漏極區域之間的一個或多個溝道區域。該電晶體也可包括鄰接該溝道區域的一閘極。一閘極帽可位於該閘極的頂表面上，且該閘極以及該閘極帽可具有基本上垂直對齊的側壁。一犧牲閘極側壁間隔件可橫向鄰接該閘極及該閘極帽的該側壁設置。該電晶體也可包括位於該源極/漏極區域上的金屬柱塞，且該金屬柱塞可具有柱塞帽。因此，該犧牲閘極側壁間隔件為橫向位於該金屬柱塞以及該閘極之間，同樣也位於該柱塞帽以及該閘極帽之間。隨後，該犧牲閘極側壁間隔件可被選擇性的蝕刻以生成暴露該閘極以及該閘極帽的側壁的一空腔。在形成該空腔之後，氣隙閘極側壁間隔件可形成於該空腔中。具體而言，可沉積一介電間隔層以使其在完全填充該空腔之前夾斷。因此，由此產生的側壁間隔件包括位於該空腔鄰接該閘極(包括該閘極以及該金屬柱塞之間)的一第一部分(即，一下部)內的一第一段(即，一下段)以及位於該空腔鄰接該閘極帽(包括該柱塞帽以及該閘極帽之間)的一第二部分(即，一上部)內的一第二段(即，一上段)。該第一段可包括一氣隙，以及，可選的，在夾斷之前進入該空腔的該第一部分的任何該介電間隔材料。該第二段可包括該介電間隔層，其完全填充該空腔的該第二部分。
一典型的方法實施例包括在形成該氣隙閘極側壁間隔件之前縮小該閘極帽，以確保在所產生的氣隙閘極側壁間隔件中的該氣隙是包含在該空腔鄰接該閘極的該第一部分(即，該下部)內。具體而言，該方法實施例包 括形成至少一電晶體。該電晶體可包括源極/漏極區域以及橫向位於該源極/漏極區域之間的一個或多個溝道區域。該電晶體也可包括鄰接該溝道區域的一閘極。一閘極帽可位於該閘極的該頂表面上，且該閘極以及該閘極帽可具有基本垂直對齊的側壁。一犧牲閘極側壁間隔件可橫向鄰接該閘極及該閘極帽的該側壁設置。該電晶體也可包括位於該源極/漏極區域上的金屬柱塞，且該金屬柱塞可具有柱塞帽。因此，該犧牲閘極側壁間隔件將橫向位於該金屬柱塞以及該閘極之間，同樣也位於該柱塞帽以及該閘極帽之間。隨後，該犧牲閘極側壁間隔件可被選擇性蝕刻以生成暴露該閘極以及該閘極帽的的側壁的一空腔。接著，該閘極帽的暴露的側壁可被選擇性的回蝕刻(例如，使用一選擇性各向同性蝕刻工藝)，以使該空腔鄰接該閘極的一第一部分(即，一下部)具有第一寬度，以及該空腔鄰接該閘極帽的一第二部分(即，一上部)具有大於該第一寬度的一第二寬度。而後，一氣隙閘極側壁間隔件可形成於該空腔內。具體而言，可沉積一介電間隔層以使其在填充該空腔的相對較窄的第一部分(即，該下部)之前夾斷。因此，由此產生的側壁間隔件包括位於該空腔鄰接該閘極(包括該閘極以及該金屬柱塞之間)的該第一部分內的一第一段(即，一下段)以及位於該空腔鄰接該閘極帽(包括該柱塞帽以及該閘極帽之間)的該第二部分內的一第二段(即，一上段)。該第一段將具有該第一寬度，並包括一氣隙，以及，可選的，在夾斷之前進入該空腔的該第一部分的任何介電間隔材料。該第二 段將具有該第二寬度以及將包括該介電間隔層，其將完全填充該空腔的該第二部分。
本文復公開了根據上述方法所形成的一積體電路(IC)結構的各種實施例。該IC結構可具有一個或多個電晶體，各該電晶體具有一氣隙閘極側壁間隔件，以及，可選擇，位於一有源區域上方(即，一CBoA)或與其靠近的一閘極接觸件。各該電晶體可包括源極/漏極區域以及橫向位於該源極/漏極區域之間的一個或多個溝道區域。各該電晶體也可包括鄰接該溝道區域的一閘極，位於該閘極的該頂表面上的一閘極帽以及延伸通過該閘極帽至該閘極的該頂表面的一閘極接觸件。各該電晶體也可包括一氣隙閘極側壁間隔件。該氣隙閘極側壁間隔件可包括一第一段(即，一下端)以及一第二段(即，一上段)。該第一段可橫向緊鄰該閘極(包括該閘極以及該金屬柱塞之間)設置。該第一段可具有一第一寬度並可包括一氣隙，可選的，一些介電間隔材料。該第二段可位於該第一段上方，並可進一步橫向延伸至該閘極的該頂表面上以覆蓋該閘極的上角。因此，該第二段可具有大於該第一寬度的一第二寬度。該第二段可橫向緊鄰該閘極帽設置，且可選的，該閘極接觸件延伸通過該閘極帽至該閘極的該頂表面。該第二段可包括一介電間隔層，其在沉積期間夾斷以將該氣隙陷入下方的該第一段中。
101、102、104、106、108、110、112、121、122、123、124、125、126、127、128、129‧‧‧步驟
200A、200B、200C‧‧‧積體電路結構
201、202‧‧‧FET
204‧‧‧半導體襯底
205‧‧‧絕緣層
210‧‧‧半導體鰭片
211‧‧‧溝道區域
213‧‧‧源極/漏極區域
240‧‧‧犧牲閘極側壁間隔件
248‧‧‧金屬柱塞
249‧‧‧柱塞帽
251，252‧‧‧層
260‧‧‧閘極
263‧‧‧閘極帽
265‧‧‧空腔
265a‧‧‧第一部分
265b‧‧‧第二部分
266a‧‧‧第一寬度
266b‧‧‧第二寬度
270‧‧‧氣隙閘極側壁間隔件
270a‧‧‧第一段
270b‧‧‧第二段
271‧‧‧氣隙
281‧‧‧第一掩膜層
282‧‧‧第二掩膜層
290‧‧‧ILD材料層
291‧‧‧源極/漏極接觸開口
293‧‧‧閘極接觸開口
294‧‧‧源極/漏極接觸件
295‧‧‧閘極接觸件
從下述關於附圖的詳細描述中可以更好地 理解本發明，這些附圖不一定是按比例繪製的，其中：第1圖為顯示形成一積體電路(IC)結構的一方法的實施例的一流程圖；第2A圖為顯示根據第1圖的流程圖所形成的一部分完成結構的一俯視圖；第2B圖為顯示第2A圖的該部分完成結構的一實施例的一橫截面圖；第2C圖為顯示該部分完成結構的一替換實施例的一橫截面圖；第3A圖為顯示根據第1圖的該流程圖所形成的一部分完成結構的一實施例的一橫截面圖；第3B圖為顯示該部分完成結構的一替換實施例的一橫截面圖；第4圖為顯示根據第1圖的該流程圖所形成的一部分完成結構的一橫截面；第5A圖為顯示根據第1圖的該流程圖所形成的一部分完成結構的一俯視圖；第5B圖為顯示根據第5A圖的該部分完成結構的一實施例的一橫截面圖；第5C圖為顯示該部分完成結構的一替換實施例的一橫截面圖；第6圖為顯示根據第1圖的該流程圖所形成的一部分完成結構的一橫截面圖；第7圖為顯示根據第1圖的該流程圖所形 成的一部分完成結構的一橫截面圖；第8圖為顯示根據第1圖的該流程圖所形成的一部分完成結構的一橫截面圖；第9A圖及第9B圖為顯示根據第1圖的該流程圖所形成的一部分完成結構的一俯視圖以及一橫截面圖；第10A圖及第10B圖為顯示根據第1圖的該流程圖所形成的一部分完成結構的一俯視圖以及一橫截面圖；第11圖為顯示根據第1圖的該流程圖所形成的一部分完成結構的一橫截面圖；第12圖為顯示根據第1圖的該流程圖所形成的一部分完成結構的一橫截面圖；以及第13圖為顯示根據第1圖的該流程圖所形成的一積體電路(IC)結構的一橫截面圖。
如上所述，最近，形成積體電路(IC)結構的方法已發展為能形成具有一氣隙閘極側壁間隔件的一場效應電晶體(FET)。通過將一氣隙閘極側壁間隔件引入該FET，相比於具有一傳統閘極側壁間隔件的FET，寄生電容，尤其是該FET的該閘極與該FET的源極/漏極區域上的相鄰金屬柱塞之間的電容被減小。
形成積體電路(IC)結構的方法已發展為能形成具有位於該有源區域(CBoA)上方的一閘極接觸件的 一FET。通過形成位於該有源區域上方的該閘極接觸件，相對於位於一絕緣區域上方的該有源區域的外側，可以減少IC結構所需的面積(即，可以縮放尺寸)。更具體而言，中段工藝(MOL)接觸件為連接場效應電晶體(FET)至後段工藝(BEOL)金屬水準(metal level)的接觸件。這些MOL接觸件包括至少一閘極接觸件(CB)及源極/漏極接觸件(CA)。該閘極接觸件從一金屬線垂直延伸通過該層間介電質(ILD)材料或通過該第一BEOL金屬水準(下稱M0水準)至該FET的該閘極。各源極/漏極(S/D)接觸件從一金屬線垂直延伸通過該ILD材料或通過該第一BEOL金屬水準至一金屬柱塞(TS)，該金屬柱塞位於該FET的一源極/漏極區域上方並緊鄰該源極/漏極區域。從歷史上看，各閘極接觸件都是形成在該有源區域的外側(即，其坐落於該有源區域外側的該閘極上)，以避免該閘極接觸件與該S/D區域上的該金屬柱塞的任一者之間發生短路。然而，新的技術已發展到可形成MOL接觸件，其包括位於該有源區域(CBoA)上方的一閘極接觸件，並同樣可避免短路的發生，包括閘極接觸件至金屬柱塞短路以及S/D接觸件至閘極短路。不幸的是，這些新的技術與上述用於形成包括具有氣隙閘極側壁間隔件的FET的IC結構的方法不相容。
綜上所述，本發明公開了一種形成具有一個或多個電晶體的一積體電路(IC)結構的方法的實施例，每一個電晶體具有一氣隙閘極側壁間隔件，且可選地，位於一有源區域(CBoA)上方或接近該有源區域的一閘極接 觸件。於該方法實施例中，可以在一電晶體的該溝道區域附近形成具有一閘極帽及一犧牲閘極側壁間隔件的一閘極，以及可以在源極/漏極區域上形成具有柱塞帽的金屬柱塞。可以選擇性地蝕刻該犧牲閘極側壁間隔件，從而形成暴露該閘極以及閘極帽的側壁的一空腔。可選的，可執行一選擇性各向同性蝕刻工藝以便回蝕該閘極帽的側壁，使得該空腔鄰近該閘極帽的該上部比該空腔鄰近該閘極的該下部更寬。而後可沉積一介電間隔層，於該空腔中形成一氣隙閘極側壁間隔件。在中段(MOL)工藝期間，當通過層間介電質(ILD)材料以及該閘極帽直至該閘極形成一閘極接觸開口，由於該柱塞帽、閘極帽以及介電間隔層使用不同材料，故該閘極接觸開口將自對準該閘極，因此，該閘極接觸件可形成於一有源區域上方(或接近該有源區域)，而不會發生至鄰接金屬柱塞的短路的風險。本發明復揭露了根據該方法實施例所形成的IC結構。
更具體而言，參考第1圖的流程圖，本文所揭露的方法通常會提供一半導體晶片(101)。於步驟101所提供的該半導體晶片可例如為一絕緣體上半導體晶片(例如，一絕緣體上矽(SOI))晶片，其包括一半導體襯底(substrate)204(例如一矽襯底)、一絕緣層205(例如一掩埋氧化物(BOX)層或位於該半導體襯底上的其他適合的絕緣層)以及位於該絕緣層205上的一半導體層(例如一矽層或其他適合的半導體層)。可選擇的，可以使用一塊體半導體晶片(例如，一塊體矽晶片或其他適合的塊體半導體晶 片)。
一初始結構可在前段工藝(FEOL)期間(參見步驟102)形成於該半導體晶片上，其包括由層間介電質(ILD)材料的一層或多層(例如，參見層251-252)所橫向包圍的一個或多個場效應電晶體(FET)。第2A圖為步驟102所形成的一示例性初始結構的一俯視圖，其包括共用一源極/漏極區域的兩個非平面FET 201-202。第2B圖為顯示一實施例的橫截面圖，其中，在步驟102所形成的該兩個非平面FET 201-202為鰭式FET(FINFET)。第2C圖為顯示另一實施例的一橫截面圖，其中，在步驟102所形成的兩個非平面FET 201-202為奈米(NW)型FET(NWFET)。可選擇的，在步驟102所形成的該初始結構中的FET可以是平面FET。
本領域的技術人員可知，一FINFET(例如，第2B圖中所示的FINFET中的任意一個)為包含一半導體鰭片210(即，一相對又高又瘦，細長的，長方形的半導體本體)的一非平面FET，且於該半導體鰭片210中，一溝道區域211橫向位於源極/漏極區域213之間。一閘極260包括位於該閘極介電層上的一共形閘極介電層以及一閘極導電層，且位於該溝道區域211的鄰接該半導體鰭片210的該頂表面及相對側壁上。相比於由一平面FET所表現出的該一維場效應，這樣的一個FINFET展現出二維場效應，因此，可展現出該溝道區域上方的改善的閘極控制。需要注意的是，由於該半導體鰭片非常薄，因此在頂表面所展 現出的任何場效應都是微不足道的(即可以忽略不計)。
本領域的技術人員可知，一NWFET(例如，如第2C圖所示的NWFET中的任意一個)，如同一FINFET，也是使用一半導體鰭片所形成的一非平面FET。然而，在這種情況下，該半導體鰭片具有多個包括至少一犧牲層的堆疊層。處理橫向位於該源極/漏極區域之間的該多層半導體鰭片的一部分以移除該犧牲層，從而形成在該源極/漏極區域213之間橫向延伸的一個或多個奈米線(NW)。在多個奈米線的情況下，各奈米線在物理上彼此分開，並相互平行，且一個堆疊於另一個之上。具有一共形閘極介電層以及一閘極導電層的一閘極260(例如，一環閘閘極結構)環繞每一奈米線，以將該奈米線作為溝道區域211。與由FENFET所展現的該二維場效應相比較，此一NWFET可展現出多維場效應，因此可提高該溝道區域上方的閘極控制。
形成包括這種FET的結構的技術是習知的，因此，這些技術的細節在說明書中都被省略了，以使讀者能關注於所揭露的方法實施例的突出方面。
因此，在步驟102所形成的各FET 201-202可包括源極/漏極區域213以及橫向位於該源極/漏極區域213之間的一個或多個溝道區域211。在第2B圖及第2C圖所示的示例性初始結構中，兩個FET 201-202相互橫向鄰接設置，並在二者之間具有一共用源極/漏極區域。FET 201-202可例如為P型FET(PFET)，其中，源極/漏極區域 213為摻雜，以具有一相對較高的導電性水準(例如P+導電性)的P型導電性，以及該溝道區域211可為非摻雜或摻雜，以具有一相對較低的導電性水準(例如N-導電性)的N型導電性。可選擇的，FET 201-202可以是N型FET(NFET)，其中，源極/漏極區域213為摻雜，以具有一相對較高的導電性水準(例如N+導電性)的N型導電性，而溝道區域211可為非摻雜或摻雜，以具有一相對較低的導電性水準(例如P-導電性)的P型導電性。
本領域的技術人員可知，可以使用不同的摻雜劑來實現不同的導電類型，且摻雜劑可根據所使用的不同半導體材料而變化。例如，具有N型導電性的一矽基半導體材料通常摻雜一V族摻雜劑，例如砷(As)、磷(P)或銻(Sb)，而具有P型導電性的一矽基半導體材料通常摻雜一III族摻雜劑，例如如硼(B)或銦(In)。可選的，具有P性導電性的一氮化鎵(GaN)基半導體材料通常摻雜鎂(Mg)，而具有一N型導電性的一氮化鎵(GaN)基半導體材料通常摻雜矽(Si)。本領域技術人員也將認識到不同的導電水準將取決於摻雜劑的相對濃度水準。
各FET 201-202可復包括鄰接溝道區域211的一閘極260。閘極260可具有一頂表面、位於該頂表面上的一閘極帽263、側壁以及鄰接該側壁的一閘極側壁間隔件240。如上所述，在FINFET的情況下，FET 201或202的閘極260可在溝道區域211處與該頂表面及一半導體鰭片的相對側壁相鄰設置(如第2B圖所示)。然而，在 NWFET的情況下，FET 201或202的閘極260將是圍繞各NW溝道區域211的一環閘閘極結構。
閘極260可以是包含一共形閘極介電層(例如一二氧化矽層)以及位於該閘極介電層上的一閘極導電層(例如，一多晶矽閘極導電層)的一前閘極閘極結構。本領域的技術人員會認識到，對於一PFET而言，該多晶矽閘極導電層通常會摻雜為具有P型導電性；而對於一NFET而言，該多晶矽閘極導電層通常會摻雜為具有N型導電性。
可選的，閘極260可以是一替換金屬閘極(RMG)。一RMG可以包括一共形閘極介電層以及位於該閘極介電層上的一金屬閘極導電層。這些層的材料以及厚度可以預選，以達到所期望的該FET功函數給定導電類型。該共形閘極介電層可以是一高K介電層材料或，更具體而言，具有大於二氧化矽的介電常數(即，大於3.9)的一介電常數的一介電材料。示例性的高K介電材料包括，但不限於，鉿(Hf)基介電質(例如，氧化鉿、氧化鉿矽、氮氧化鉿矽、鉿鋁氧化物等)或其他適當的高K介電質(例如氧化鋁、氧化鉭、氧化鋯等)。該金屬閘極導電層可以包括，例如，一功函數金屬層以及該功函數金屬層上的導電填充材料。該功函數金屬層可以是預先選定的一金屬材料或一金屬合金材料的層，以獲得最佳的該FET的閘極導電功函數給定導電類型。例如，一NFET的最佳閘極導電功函數可例如介於3.9eV以及大約4.2eV之間。具有這範圍內的一功函 數的示例性金屬(以及金屬合金)包括，但不限於，鉿、鋯、鈦、鉭、鋁及其合金，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。一PFET的最佳閘極導電功函數將例如介於大約4.9eV以及大約5.2eV之間。具有這範圍內的一功函數的示例性金屬(以及金屬合金)包括，但不限於，釕、鈀、鉑、鈷、鎳，以及金屬氧化物(鋁碳氧化物、鋁鈦碳氧化物等)和金屬氮化物(如氮化鈦、氮化矽鈦、氮化矽鉭、氮化鈦鋁、氮化鉭鋁等)。該導電填充材料可以為一金屬或一金屬合金的一附加層，例如鎢、一鎢合金(例如矽化鎢或鈦鎢)、鈷、鋁或任何其他合適的金屬或金屬合金。
閘極帽263可以位於閘極260的頂表面上，且在此初始結構中，閘極260以及閘極帽263可具有本質上垂直對齊的側壁。閘極帽263的材料(即，閘極帽材料)可以是一介電質，例如氮化矽(SiN)、矽氧碳氮(SiOCN)、矽硼碳氮(SiBCN)，或其他合適的介電材料。可選的，此閘極帽可以是一犧牲閘極帽，且該閘極帽材料可為，例如，非晶矽(a-Si)、非晶碳(a-C)或任何合適的可移除犧牲材料。
閘極側壁間隔件240可緊鄰於且可橫向圍繞閘極260以及閘極帽263的垂直對齊的側壁設置。如下文所更詳細討論的，在隨後的工藝中，此閘極側壁間隔件240的全部或大部分將被蝕刻，使得在所揭露的方法實施例中，此閘極側壁間隔件240被稱為一犧牲閘極側壁間隔件240。犧牲閘極側壁間隔件240的材料(即，犧牲閘極側 壁間隔件)可以與閘極帽263的材料不同。例如，如果該閘極帽材料為矽氧碳氮(SiOCN)、矽硼碳氮(SiBCN)，或非晶矽(a-Si)，則該犧牲閘極側壁間隔件材料可以是氮化矽(SiN)。如果閘極帽材料是氮化矽(SiN)，則該犧牲閘極側壁間隔件材料可以是矽硼碳氮(SiBCN)等。
各FET 201-202可以復包括位於源極/漏極區域213上的金屬柱塞248以及位於金屬柱塞248上的柱塞帽249，如圖所示，以使閘極260的相對兩側上的犧牲閘極側壁間隔件240的下部橫向位於金屬柱塞248以及閘極260之間，且閘極帽263的相對兩側上的犧牲閘極側壁間隔件240的上部(即，下部的上方)橫向位於柱塞帽249以及閘極帽263之間。更具體而言，金屬柱塞248可位於源極/漏極區域213的該頂表面的上方並與其接觸(例如，在金屬柱塞開口的下部中，其延伸基本垂直通過源極/漏極區域213上方的ILD材料的層251並橫向相鄰犧牲閘極側壁間隔件240設置)。金屬柱塞248可由一金屬或金屬合金(例如鎢、鈷、鋁或任何其他合適的金屬柱塞材料)製成。柱塞帽249可位於金屬柱塞248的頂表面上方並接觸頂表面(例如，在金屬柱塞開口的上部中)。柱塞帽249的材料(即，柱塞帽材料)可以與閘極帽263的材料和犧牲閘極側壁間隔件240的材料均不同。例如，柱塞帽材料可以是一氧化物材料，例如，氧化鉿或二氧化矽、或任何其它合適的介電材料。
應瞭解的是，ILD材料(例如，層251和252 的材料)可以是另一種材料，尤其是也不同於該閘極帽材料、該犧牲閘極側壁間隔件材料，以及該柱塞帽材料的一介電材料。該ILD材料可例如為二氧化矽、硼磷矽玻璃(BPSG)、正矽酸乙酯(TEOS)、氟矽酸乙酯(FTEOS)，或任何其他合適的ILD材料。因此，例如如果該ILD材料為二氧化矽，則該柱塞帽材料可以為氧化鉿。
此外，應指出的是，在步驟102所形成的該初始結構將具有一基本平坦的頂表面，於該頂表面上暴露出ILD材料的層252，以及各FET 201-202的柱塞帽249、犧牲閘極側壁間隔件240及閘極帽263的頂表面。
為了說明的目的，方法中的剩餘的工藝步驟如下所述，並針對如第2B圖所示的包含FINFET的初始結構在附圖中予以說明。然而，應瞭解的是，這些附圖並非用於限制，另外，剩餘的工藝步驟可相對於第2C圖所示的初始結構(例如，包括NWFET)或如上所述的形成有元件的一個或多個FET(例如，平面場效應電晶體)形成的任何其他初始結構予以執行。
在步驟102形成初始結構之後，可以選擇性地蝕刻各FET 201-202的犧牲閘極側壁間隔件240以建立暴露閘極260和閘極帽263的垂直對齊的側壁的一相應的空腔265(參見步驟104以及第3A圖或第3B圖)。這種選擇性蝕刻工藝可以是，例如，選擇性蝕刻閘極帽263材料上方的犧牲閘極側壁間隔件240的材料、柱塞帽249的材料以及層252的材料(即，ILD材料)的上方的一選擇性 反應離子蝕刻工藝。可選擇，這種選擇蝕刻工藝可以為可用於選擇性蝕刻閘極帽263的材料上方的犧牲閘極側壁間隔件240的材料、柱塞帽249的材料以及層252的材料(即，ILD材料)的上方的任何其他適合的蝕刻工藝。例如，如果該閘極帽材料是矽硼碳氮(SiBCN)，犧牲閘極側壁間隔材料是氮化矽(SiN)，柱塞帽材料是氧化鉿以及ILD材料是二氧化矽，則氮化矽犧牲閘極側壁間隔件材料可以是使用例如一熱磷酸濕化學蝕刻工藝進行選擇地蝕刻。
應注意的是，可以執行此選擇性蝕刻工藝以移除全部的犧牲閘極側壁間隔件240，如第3A圖所示。可選擇的，此選擇性蝕刻工藝可以定時以在完全移除犧牲閘極側壁間隔件240之前予以停止，如第3B圖所示。例如，這種選擇性蝕刻工藝可以定時以在形成至少暴露了閘極260的側壁的至少1/2的上部、2/3的上部、3/4的上部等，而不暴露下方的溝道區域211的任何半導體材料的一空腔265後予以停止，因此，犧牲閘極側壁間隔件240的一段維持在橫向緊鄰閘極260的位置上。
為了此揭露的目的，一選擇性蝕刻工藝是指一種材料被選擇性蝕刻的一蝕刻工藝，更具體而言，比一種或多種其他材料快得多的速率進行蝕刻以移除一種材料的全部或部分而不會顯著影響其他材料。
可選的，較佳的，各FET 201-202的閘極帽263的暴露的側壁可進行選擇性回蝕刻(例如，使用一選擇性各向同性蝕刻工藝)，以使各FET 201-202中，空腔265 緊鄰閘極260的一第一部分265a(即，一下部)具有一第一寬度266a，而空腔265緊鄰閘極帽263的一第二部分265b(即，一上部)具有大於第一寬度266a的一第二寬度266b(參見步驟106及第4圖)。例如，如果閘極帽的材料是氮化矽，則氮化矽閘極帽263可使用例如一高溫磷酸濕化學蝕刻工藝進行選擇性地、各向同性蝕刻，該蝕刻工藝可定時以於移除整體閘極帽263之前予以停止。然而，應瞭解的是，選擇性各向同性蝕刻工藝的規範將視閘極帽263的材料而有所不同。也就是，如果閘極帽260的材料是一些其他材料(例如，矽氧碳氮(SiOCN)、矽硼碳氮(SiBCN)、非晶矽(a-Si)等)，一些其他適合的選擇性各向同性蝕刻工藝將用於回蝕刻閘極帽263的側壁。在任何情況下，在步驟106執行一選擇性各向同性蝕刻之後，閘極帽263將窄於下方的閘極260，且閘極帽263的頂表面將低於柱塞帽249以及ILD材料層252的頂表面的水準，如第4圖所示。空腔265的拓寬的第二部分265b(即，上部)將有助於確保隨後形成於空腔265內的一氣隙閘極側壁間隔件270內的一氣隙將被包含於空腔265的第一部分265a內(即，橫向鄰接閘極260而不是閘極帽263設置)，將在以下進行討論。
一氣隙閘極側壁間隔件270而後形成於橫向包圍各FET 201-202的一閘極260及其上的閘極帽263的各空腔265中(參見步驟108以及第5A圖的頂視圖，以及第5B圖或第5C圖的橫截面圖)。具體而言，一介電間 隔層可以以這樣一種方式進行沉積，其在各空腔265內夾斷，從而生成具有被介電間隔材料覆蓋的一氣隙271(又被稱為一空隙)的一氣隙閘極側壁間隔件270。例如，一共形介電間隔層可根據空腔265以及該介電間隔層的一預選厚度的比例予以沉積，該介電間隔層的夾斷的位置可以控制，以使氣隙271被包含於空腔265鄰接閘極260的一第一部分265a(即，一下部)中，以使空腔265鄰接閘極帽263的一第二部分265b(即，一上部)填充該介電間隔層。為了更好地確保氣隙271是被包含在空腔265的第一部分265a(即，下部)中，空腔265的第二部分265b(即，上部)可在步驟106時首先被加寬，如上所述。具體而言，在這種情況下，一相對較厚的共形介電間隔層被沉積，且雖然一些介電間隔材料可能進入該空腔的狹窄的第一部分265a，空腔265的不同寬度的第一以及第二部分，以及該共形介電間隔層的厚度確保了該介電間隔層將在空腔265靠近閘極260的頂表面的水準的第一部分265a的開口處被夾斷，從而在完全填充空腔265鄰接閘極260的第一部分265a之前堵塞該開口。因此，一氣隙271(又稱為空隙)將被困於空腔265的第一部分265a內。
在任何情況下，所產生的氣隙閘極側壁間隔件270將包括位於空腔265鄰接閘極260(包括閘極260和金屬柱塞248之間)的第一部分265a(即下部)內的一第一段270a(即，一下段)以及空腔265鄰接閘極帽263(包括柱塞帽249和閘極帽263之間)的一第二部分265b(即上部) 內的一第二段270b(即，一上段)。第一段270a可以包括一氣隙271，可選的，任何的介電間隔材料在夾斷之前進入空腔265的第一部分265a。第二段270b可以包括介電間隔層，其完全填充空腔265的第二部分265b。如果，正如上面所討論的在步驟106，閘極帽263的側壁被回蝕刻使得空腔265的第一部分265a具有第一寬度266a，而空腔265的第二部分265b具有寬於第一部分265a的第二寬度266b，則第一段270a將同樣具有第一寬度266a，而第二段270b將具有第二寬度266b。因此，第二段270b將橫向延伸到閘極260的頂表面上以覆蓋閘極260的上角。
如第5B圖及第5C圖所示，氣隙閘極側壁間隔件270的第一段270a可位於下方的半導體材料上方並緊鄰半導體材料。然而，可替換的，如果犧牲閘極側壁間隔件240在步驟104沒有被完全移除，如上所述並如第3B圖所示，則氣隙閘極側壁間隔件270將具有一附加段，特別是，犧牲閘極側壁間隔件249的剩餘部分將橫向緊鄰閘極260設置，並低於且緊鄰氣隙閘極側壁間隔件270的第一段270a(未予圖示)。
在任何情況下，介電間隔層在步驟108被沉積以形成可以由不同於閘極帽263的材料、柱塞帽249的材料以及ILD層252的材料的一介電材料所製成的氣隙閘極側壁間隔件270。可選的，介電間隔層的介電材料可以與犧牲閘極側壁間隔件的材料相同。因此，例如，如果閘極帽的材料是矽氧碳氮(SiOCN)，犧牲閘極側壁間隔件 的材料是氮化矽(SiN)，柱塞帽的材料是氧化鉿以及ILD材料層252是二氧化矽，則氣隙閘極側壁間隔件270的介電間隔層材料可以是矽硼碳氮(SiBCN)或氮化矽(SiN)。可選的，如果閘極帽材料是氮化矽(SiN)，犧牲閘極側壁間隔件材料是矽硼碳氮(SiBCN)，柱塞帽材料是氧化鉿以及ILD材料層252是二氧化矽，則氣隙閘極側壁間隔件270的介電間隔層材料可以是碳氧化矽(SiCO)。可選的，如果閘極帽材料是矽硼碳氮(SiBCN)，犧牲閘極側壁間隔件材料是氮化矽(SiN)，柱塞帽材料是氧化鉿以及ILD材料層252是二氧化矽，則氣隙閘極側壁間隔件270的介電間隔層材料可以是碳氧化矽(SiCO)。可選的，如果閘極帽材料是非晶矽(a-Si)，犧牲閘極側壁間隔件材料是氮化矽(SiN)，柱塞帽材料是氧化鉿以及ILD材料層252是二氧化矽，則氣隙閘極側壁間隔件270的介電間隔層材料可以是碳氧化矽(SiCO)或矽氧碳氮(SiOCN)。
接著，位於各FET 201-202的ILD材料層252、柱塞帽249以及閘極帽263的頂表面上方的任何介電間隔層材料可以被移除。其可通過例如使用一拋光工藝(例如，一化學機械拋光(CMP)工藝)來完成。在這種情況下，如第5B圖所示，至少ILD材料層252以及柱塞帽249的頂表面的高度將被減少，使得所產生的部分完全結構的頂表面基本上是平面的(即，使得ILD材料層252、各柱塞帽249、各氣隙閘極側壁間隔件270以及各閘極帽263的頂表面為基本上是共面的)。可選的，此可通過選擇性凹陷介電 間隔層來完成。在這種情況下，如第5C圖所示，各氣隙閘極側壁間隔件270的頂表面將位於或低於各閘極帽263的頂表面的水準，以及各閘極帽263的頂表面可位於或低於柱塞帽249以及ILD材料層252的頂表面的水準(例如，在步驟106執行選擇性各向同性蝕刻閘極帽的情況下，如上所述)。
需要注意的是，如果閘極帽263是一犧牲閘極帽(即，如果它是由一犧牲材料，例如非晶矽(a-Si)或非晶碳(a-C)所製成)，則在任何額外工藝之前，犧牲閘極帽將需要選擇性地被移除，並替換為一替換閘極帽。該替換閘極帽(未予圖示)可由，例如，不同於氣隙閘極側壁間隔件270的介電間隔層材料、ILD材料層252以及柱塞帽249所使用的一介電材料所製成。
為了說明的目的，方法中的剩餘工藝步驟如下所述，並在相對於第5B圖所示的部分完成結構的圖示中予以顯示。然而，應該理解的是，這些圖示並非予以限制，且替代地，剩餘的工藝步驟可相對於第5C圖所示的部分完成結構予以執行。
接著，一ILD材料的一覆蓋層290可被沉積於ILD材料層252的上方以及各FET 201-202的上方，特別是，各FET 201-202的柱塞帽249、氣隙閘極側壁間隔件270以及閘極帽263的上方(參見步驟110以及第6圖)。此覆蓋層290的ILD材料可例如為與層252所使用的相同的ILD材料(例如，如上所述)。
隨後，可形成中段工藝接觸件，其垂直向下延伸通過ILD材料層290直至各FET的金屬柱塞248以及閘極260(參見步驟112)。各種不同的工藝技術是現有技術且可在步驟112予以執行。在本方法的一示例性實施例中，隨後的步驟可充分利用ILD材料層290、252以及各FET 201-202的柱塞帽249、氣隙閘極側壁間隔件270以及閘極帽263所使用的不同材料，以形成各FET 201-202的自對準MOL接觸件(即各FET 201-202的自對準源極/漏極接觸件以及一自對準閘極接觸件)，從而增加魯棒性(robustness)。
應該指出的是，由於空間限制和關鍵尺寸，通常情況下，一閘極接觸件到一給定FET的一閘極以及源極/漏極接觸件到相同FET的金屬柱塞不可能完全沿著FET的長度完美對齊(即，沿著附圖中所示的截面Z-Z’)。因此，這些圖示僅顯示兩個接觸開口的形成，以及沿著FET的長度的一區域中的那些接觸開口的相應接觸件的形成。具體而言，如後面所詳述的，第7圖至第13圖分別顯示了一源極/漏極接觸開口293至第二FET 202的金屬柱塞中的一者的形成，一閘極接觸開口293至第一FET 201的閘極260的形成，以及這些接觸開口291及293中的對應的接觸件294及295的形成。然而，應瞭解的是，其他MOL接觸件至各FET 201-202(包括源極/漏極接觸件至第一FET 201以及另一源極/漏極接觸件以及一閘極接觸件至第二FET 202)將在步驟112於所示截面Z-Z’的外側同時形成。
具體而言，在步驟112，一第一掩膜層281(例如，一第一光聚合層(OPL))可形成於ILD材料層290上方(參見步驟121及第7圖)。第一掩膜層281可通過垂直延伸通過第一掩膜層281至層290並對齊於各FET 201-202的柱塞帽249的上方的源極/漏極接觸開口291被光刻圖案化(參見步驟122及第7圖)。接著，源極/漏極接觸開口291可使用對ILD材料層290具有選擇性的一各向異性蝕刻工藝延伸通過層290至柱塞帽249(參見第7圖)，並使用不同的選擇性各向異性蝕刻工藝進一步延伸通過柱塞帽249至下方的金屬柱塞248(參見步驟123及第8圖)。由於柱塞帽249的材料不同於閘極帽263的材料、ILD材料層251的材料、以及氣隙閘極側壁間隔件270的材料，因此進一步延伸源極/漏極接觸開口291至金屬柱塞248的工藝可以是對於閘極帽上方的柱塞帽249的材料、ILD以及介電間隔層材料具有特別選擇性的選擇性各向異性蝕刻工藝。第一掩膜層281而後可以選擇性地被移除(參見步驟124)。
一第二掩膜層282(例如，一第二OPL)可形成於ILD材料層290上(參見步驟125及第9A圖至第9B圖)。此第二掩膜層282可通過至少一閘極接觸開口293被光刻圖案化至根據方法所形成的各FET 201-202的各閘極(參見步驟126及第9A圖至第9B圖)。具體而言，閘極接觸開口293可垂直延伸通過第二掩膜層282至ILD材料層290，並對齊於閘極260的上方。而後可執行多重選擇性蝕 刻工藝以延伸閘極接觸開口293通過ILD材料層290並通過閘極帽263至下方的閘極260。具體而言，可執行一選擇性各向異性蝕刻工藝以延伸閘極接觸開口293通過ILD材料層290，並停止在閘極帽263、氣隙閘極側壁間隔件270(以及可選的，根據尺寸和閘極接觸開口的位置)、一個或多個相鄰柱塞帽249以及ILD材料層252的不同材料上(參見步驟127及第9A圖至第9B圖)。可執行另一選擇性各向異性蝕刻工藝以進一步延伸閘極接觸開口293通過閘極帽263至下方的閘極260(參見第10A圖至第10B圖)。由於閘極帽263的材料不同於柱塞帽249的材料、ILD材料層251、以及鄰接閘極260的氣隙閘極側壁間隔件270的介電間隔層材料，因此進一步延伸閘極接觸開口293至閘極260的工藝可以是對柱塞帽上方的閘極帽材料、ILD以及介電間隔層材料具有特別選擇性的一選擇性各向異性蝕刻工藝。第二掩膜層282而後可被選擇性地移除(參見步驟128)。
為了說明起見，上述揭露的閘極接觸開口293是在形成源極/漏極接觸開口291之後形成的。然而，應瞭解的是，上述描述的工藝步驟本質上是示例性的，並非用於限制。因此，也應該明白，替代地，類似的工藝步驟可以不同的順序予以執行以在形成源極/漏極接觸開口291之前形成閘極接觸開口293。
在任何情況下，源極/漏極接觸件294和閘極接觸件295可隨後在各自的源極/漏極接觸開口291以及 閘極接觸開口293中形成(參見步驟129及第11圖至第13圖)。在接觸開口中形成MOL接觸件的各種不同技術是眾所周知的，因此，本說明書中省略了形成這些接觸件的細節，以便讀者能夠集中於所揭露的方法的突出方面。一般而言，這些技術包括使用包含一個或多個粘附及/或阻障層(如鈦，氮化鈦等)的襯墊可選的內襯於接觸開口，使用金屬(如銅、鎢、鋁、鈷、或任何其他適用於MOL接觸件形成的金屬材料)填充接觸開口，以及執行一拋光工藝(例如，一CMP工藝)以從ILD材料層290的頂表面上方移除金屬。
通過提供柱塞帽249可在相鄰介電材料的上方選擇性地被蝕刻的技術，由此產生的源極/漏極接觸開口291及其所包含的源極/漏極接觸件294被認為是自對準於金屬柱塞248。因此，本揭露的方法可確保在形成源極/漏極接觸開口的過程中，相鄰閘極260將保持由氣隙閘極側壁間隔件270以及閘極帽263(即，將保持未暴露)所保護，從而最大限度的減少或避免源極/漏極接觸件至閘極短路的所有風險。同樣地，通過提供閘極帽263可在相鄰介電材料的上方被選擇性的蝕刻的技術，由此產生的閘極接觸開口293及包含於其中的閘極接觸件295被認為是自對準閘極260。因此，本揭露的方法同樣可確保在形成閘極接觸件期間，任何相鄰的金屬柱塞248將保持由氣隙閘極側壁間隔件270以及柱塞帽249所保護(即，保持未暴露)，從而最大限度的減少或避免閘極接觸件至金屬柱塞短路的 所有風險。因此，一閘極接觸開口293可被圖案化以使其著陸在一有源區域(即，一CBoA)上方的一閘極上，例如，在第10B圖所示的溝道區域211上方或與其接近，避免當閘極接觸件後續形成在閘極接觸開口293中時，與一相鄰金屬柱塞248的短路的風險。再者，由於氣隙閘極側壁間隔件270中的氣隙271被包含在第一段270a(即，下段)中，由於第二段270b(即，上段)是由一介電間隔層所製成的一固體段，且由於此介電間隔層的材料在形成閘極接觸開口293或源極/漏極接觸開口291期間未被蝕刻，故氣隙271不被破壞。因此，在形成閘極接觸件以及源極/漏極接觸件期間所沉積的金屬將進入氣隙271造成一閘極至金屬柱塞短路的風險也將一併減少或避免。因此，氣隙閘極側壁間隔件270將減少寄生閘極至金屬柱塞電容，如預期一般。
參照第11圖、第12圖和第13圖，本文復分別公開了根據上述方法實施例所形成的一積體電路(IC)結構的各種實施例200A、200B、200C。
如上所述，各實施例200A-200C可形成在一半導體晶片上。該半導體晶片可以是一絕緣體上半導體晶片(例如，絕緣體上矽(SOI)晶片)，其包括一半導體襯底204(即，一矽襯底)、一絕緣層205(例如，該半導體襯底上的一掩埋氧化物(BOX)層或其他適合的絕緣層)以及該絕緣層205上的一半導體層(例如，一矽層或其他適合的半導體層)。或者，該半導體晶片可以是一塊體半導體晶片(例如，一塊體矽晶片或其他適合的塊體半導體晶片)。
各實施例200A-200C可以包括一襯底(例如，一SOI晶片的絕緣層205上方)上的一個或多個場效應電晶體(FET)(例如，參見FET 201-202)，其由一層或多層(參見層251-252)層間介電(ILD)材料所橫向包圍，並由另一ILD材料層290所覆蓋。IC結構可包括，例如，共用一源極/漏極區域(例如，參見第11圖至第13圖中的實施例200A-200C)的至少二非平面FET 201-202。該IC結構可包括，例如，共用一源極/漏極區域(例如，參見第11圖至第12圖中的實施例200A-200B)的兩個鰭式FET(FINFET)。該IC結構可以包括，例如，共用一源極/漏極區域(例如，參見第11圖的實施例200C)的兩個奈米線(NW)型FET(NWFET)。應瞭解的是，本文描述的實施例及圖示並非用於限制，可選的，該IC結構可包括任何數量的一個或多個FET，其為非平面或平面FET，並可共用或不共用一源極/漏極區域。
如上所述，一FINFET(例如，如第11圖及第12圖所示的各FINFET)是一非平面FET，其包含一半導體鰭片210(即，一相對又高又瘦、細長的、長方形的半導體本體)以及，在半導體鰭片內部，一溝道區域橫向位於源極/漏極區域之間。一閘極260包括一共形閘極介電層及在該閘極介電層上閘一閘極導電層，並在溝道區域處鄰接半導體鰭片210的頂表面以及相對側壁。同時，正如上面所述，一NWFET(例如，如第13圖所示的各NWFET)同樣是一非平面FET。在一NWFET，一個或多個NW溝道區域在 源極/漏極區域之間橫向延伸。在這種情況下，一閘極260(例如，一環閘閘極結構)包括一共形閘極介電層以及一閘極導電層，並環繞各NW溝道區域。
在任何情況下，各FET 201-202可以包括源極/漏極區域213以及橫向位於源極/漏極區域213之間的一個或多個溝道區域211。FET 201-202可例如為P型FET(PFET)，其中，源極/漏極區域213重新摻雜以便具有相對較高的導電水準(例如，P+導電性)的P型導電性，且溝道區域211可為非摻雜或摻雜，以具有一相對較低的導電水準(例如，N-導電性)的N型導電性。或者，FET 201-202可以為N型FET(NFET)，其中，源極/漏極區域213為摻雜以具有一相對較高的導電水準(例如，N+導電性)的N型導電性，而溝道區域211可為非摻雜或摻雜以具有一相對較低的導電水準(例如，P-導電性)的P型導電性。
本領域的技術人員將認識到，不同的摻雜劑可用於實現不同的導電類型，並且摻雜劑可根據所使用的不同的半導體材料而變化。例如，具有N型導電性的一矽基半導體材料通常摻雜一V族摻雜劑，如砷(as)、磷(p)或銻(Sb)，而具有P型導電性的一矽基半導體材料通常摻雜一III族摻雜劑，例如硼(B)或銦(In)。可選的，具有P型導電性的一氮化鎵(GaN)基半導體材料通常摻雜鎂(Mg)，而具有一N型導電性的一氮化鎵(GaN)基半導體材料通常摻雜矽(Si)。本領域的技術人員也將認識到不同的導電率水準將取決於摻雜劑的相對濃度水準。
各FET 201-202可復包括鄰接至溝道區域211的一閘極260，並具有一閘極帽263以及一氣隙閘極側壁間隔件270。在第11圖至第12圖所示的FINFET的情況中，各閘極260可設置在一溝道區域211處鄰接至一半導體鰭片的頂表面及相對側壁。在第13圖所示的NWFET的情況中，各閘極260可以是環繞各溝道區域211的一環閘閘極結構。
在任何情況下，閘極260可以是一先閘極閘極結構，該先閘極閘極結構包括一共形閘極介電層(例如，一二氧化矽層)以及位於該閘極介電層上的一閘極導電層(例如，一多晶矽閘極導電層)閘閘。本領域的技術人員將認識到，對於一PFET而言，多晶矽閘極導電層通常會摻雜為具有P型導電性，而對於一NFET而言，多晶矽閘極導電層通常會摻雜為具有N型導電性。可選的，閘極260可為一替換金屬閘極(RMG)。一RMG可以包括一共形閘極介電層以及該閘極介電層上的一金屬閘極導電層。這些層的材料以及厚度可以預先選擇以達到預期的功函數給定的FET的導電類型。該共形閘極介電層可以是高K介電材料，或者更具體而言，具有大於二氧化矽的介電常數(即，大於3.9)的一介電常數的一介電材料。示例的高K介電材料包括但不限於鉿(Hf)基介電質(例如，氧化鉿、氧化鉿矽、氮氧化鉿矽、鉿鋁氧化物等)或其他適合的高K介電質(例如，氧化鋁、氧化鉭、氧化鋯等)。金屬閘極導電層可以包括，例如，一功函數金屬層以及功函數金屬層上的導電填充材 料。該功函數金屬層可以為預設的一金屬材料或一金屬合金材料的層，以獲得最佳的閘極導電功函數給定的FET的導電類型。例如，一NFET的最佳的閘極導電功函數將例如介於3.9eV以及大約4.2eV之間。具有該範圍內的一功函數的示例性金屬(及金屬合金)包括但不限於鉿、鋯、鈦、鉭、鋁及其合金，例如：碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。對於一PFET的最佳閘極導電功函數將例如介於大約4.9eV以及大約5.2eV之間。具有該範圍內的一功函數的示例性金屬(及金屬合金)包括但不限於釕、鈀、鉑、鈷、鎳以及金屬氧化物(鋁碳氧化物、鋁鈦碳氧化物等)和金屬氮化物(如氮化鈦、鈦氮化矽、鉭氮化矽、氮化鈦鋁、鉭鋁氮化物等)。導電填充材料可以是金屬或金屬合金的一附加層，例如鎢、鎢合金(例如矽化鎢或鈦鎢)、鈷、鋁或任何其他合適的金屬或金屬合金。
閘極帽263可位於閘極260的頂表面上。可選的，如針對方法實施例以及第11圖至第13圖中所示的實施例200A-200C所詳述的，閘極帽260可在寬度上窄於下方的閘極260。
氣隙閘極側壁間隔件270可以緊鄰並橫向圍繞閘極260和閘極帽263的側壁而設置。氣隙閘極側壁間隔件270可以包括橫向緊鄰閘極260而設置的一第一段270a(即，一下段)以及位於第一段270a上方的一第二段270b(即，一上段)。第一段270a可以包括一氣隙271，以及，可選的，一些介電間隔材料。第二段270b可以包括一 介電間隔層，其將氣隙271陷入第一段270a中。可選的，氣隙閘極側壁間隔件270可以包括位於第一段270a下方並橫向鄰接閘極260的一附加段(例如，參見第12圖至第13圖的實施例200B和200C)。此附加段可以是一犧牲閘極側壁間隔件240的一剩餘部分，其在工藝期間形成而後被蝕刻。如上所述，可選的，閘極帽263可較下方的閘極260更窄。在這種情況下，氣隙閘極側壁間隔件270的第一段270a將具有一第一寬度266a，而第二段270b將具有寬於第一寬度的第二寬度266b，以使第二段270b橫向延伸至閘極260的頂表面上，並覆蓋閘極260的上角。
各FET 201-202可以復包括源極/漏極區域213上的金屬柱塞248、以及金屬柱塞248上的柱塞帽249。具體而言，金屬柱塞248可位於源極/漏極區域213的頂表面上方並與其接觸。金屬柱塞248可以由一金屬或金屬合金(例如鎢、鈷、鋁或任何其他合適的金屬柱塞材料)製成。柱塞帽249可位於金屬柱塞248的頂表面上方並與其接觸。如圖所示，氣隙閘極側壁間隔件270的第一段270a橫向位於金屬柱塞248以及閘極260之間，且氣隙閘極側壁間隔件270的第二段270b橫向位於柱塞帽249以及閘極帽263(或一閘極接觸件，如下所述)之間。
需注意的是，根據用於形成氣隙閘極側壁間隔件270的技術(參見上述步驟108所詳述的)，ILD材料層252、各柱塞帽249、各氣隙閘極側壁間隔件270以及各閘極帽263的頂表面基本上可以共平面(參見第11圖至 第13圖所示的各對應的實施例200A-200C)。可選的，各氣隙閘極側壁間隔件270的頂表面將位於或低於各閘極帽263的頂表面的水準，且各閘極帽263的頂表面可位於或低於柱塞帽249及ILD材料層252的頂表面的水準(例如，參見第12圖的實施例200B)。
各FET 201-202可以復包括具有延伸通過ILD材料層290以及柱塞帽249至金屬柱塞248的源極/漏極接觸件294，以及延伸通過ILD材料層290和閘極帽263至閘極260的至少一閘極接觸件295的中段工藝(MOL)接觸件。如上針對方法實施例所討論的，由於空間限制以及關鍵尺寸，通常情況下，一閘極接觸件至一給定FET的一閘極以及源極/漏極接觸件至相同FET的金屬柱塞將不會完全沿著FET的長度(即，沿著圖中所示的截面Z-Z’)對齊。因此，這些附圖只顯示了沿著FET 201及202的長度的一區域中的兩個接觸件。具體而言，這些附圖顯示了一閘極接觸件295坐落於溝道區域211以及第二FET 202的一源極/漏極接觸件294的上方的第一FET 201的閘極260上。然而，應瞭解的是，FET將包括所示截面Z-Z’外側的其他MOL接觸件(例如，第一FET 201的源極/漏極接觸件、以及第二FET 202的另一源極/漏極接觸件及一閘極接觸件)。
在實施例200A-200C的各FET 201-202中，閘極帽263、犧牲閘極側壁間隔件240的剩餘部分(如果存在)、柱塞帽249、氣隙閘極側壁間隔件270的ILD材料以 及介電間隔層可由不同的介電材料所製成。也就是說，閘極帽263可以由一第一介電材料所製成。犧牲閘極側壁間隔件240的剩餘部分可以由不同於第一介電材料的一第二介電材料所製成。柱塞帽249可以由不同於第一介電材料及第二介電材料的一第三介電材料所製成。ILD材料可以是不同於第一介電材料、第二介電材料以及第三介電材料的一第四介電材料。氣隙閘極側壁間隔件的介電間隔層可以由一第五介電材料所製成。該第五介電材料可不同於第一介電材料、第三介電材料以及第四介電材料而與第二介電材料相同或不同。參見在上述方法實施例中所討論的不同材料的可能組合的一更詳細的討論。
在任何情況下，這些各種不同材料在IC結構中的組合將確保閘極接觸件295以及源極/漏極接觸件294自對準於各自的閘極260以及金屬柱塞248，從而減少或避免閘極接觸件至金屬柱塞短路以及源極/漏極接觸件至閘極短路的風險的發生。因此，IC結構可以包括實際上坐落於一有源區域(即，一CBoA)上方，例如，溝道區域211上方的閘極260的一閘極接觸件295，如第11圖至第13圖所示，或與其靠近。此外，通過具有位於包含氣隙271的第一段270a(即下段)上方的氣隙閘極側壁間隔件270的一第二段270b(即，該上段)，並通過確保此第二段270b是由一介電材料以及特別是在閘極接觸開口293或源極/漏極接觸開口的形成期間未被蝕刻的第五介電材料所製成的一基本固體段，氣隙271將被破壞的風險將被最小化或 被避免。因此，被用於閘極接觸件295以及源極/漏極接觸件294的金屬將進入氣隙271並導致閘極至金屬柱塞短路的風險同樣被最小化或被避免。因此，氣隙閘極側壁間隔件270將減少寄生閘極至金屬柱塞電容，如預期一般。
應當理解的是，本文所使用的術語僅用於描述所公開的結構和方法，而非用於限制。例如，如本文所使用的單數形式的“一”，“一個”以及“該”也旨在包括複數形式，除非上下文另有明確說明。此外，本文所使用的術語“包括”、“包含”、“具有”指定所述特徵、整體、步驟、操作、元件和/或元件的存在，但不排除存在或添加一個或多個其他特徵、整體、步驟、操作、元件、元件和/或其他組合。此外，本文所使用的術語，諸如“右”、“左”、“縱”、“橫”、“頂”、“上”、“低”、“下”、“下方”、“下層”、“上方”、“上層”、“平行”、“垂直”等旨在描述相對位置，因為它們是定向的，並在附圖中示出(除非另有說明)，術語諸如“接觸”、“直接接觸”、“對接”、“直接相鄰”、“緊鄰”等意在表明至少有一個元件物理接觸另一個元件(無其他元件分離所描述的元件)。本文使用的術語“橫向”一詞用於描述元件的相對位置，更具體而言，表示一個元件對於另一個元件的上方或下方定位在另一個元件的一側，因為這些元件是在附圖中定向和圖示的。例如，橫向鄰接另一元件的一元件將位於另一元件的旁邊，一橫向緊鄰另一元件設置的一元件將直接位於另一元件的旁邊，且橫向圍繞另一元件的一元件將毗鄰另一元件的外側壁。申請專利範圍中的所有 裝置或步驟加功能元件的對應結構、材料、動作和等同物，旨在用於結合具體要求保護的其他要求保護的元件執行功能的任何結構、材料或動作。
為了說明目的，介紹了本發明的各種實施例的描述，但不打算窮盡或局限於所公開的實施例。許多修改和變化對本領域的普通技術人員來說是顯而易見的，而不背離所描述的實施例的範圍和精神。本文選擇的術語被用來最好地解釋實施例的原則、在市場上發現的技術的實際應用或技術改進，或者使本領域的普通技術人員能夠理解本文公開的實施例。

Claims (20)

  1. 一種方法，包括：形成一電晶體，包括：源極/漏極區域；至少一溝道區域，位於該源極/漏極區域之間；一閘極，鄰接該溝道區域並具有一閘極帽以及一犧牲閘極側壁間隔件；以及金屬柱塞，位於該源極/漏極區域上，該犧牲閘極側壁間隔件位於該金屬柱塞以及該閘極之間，且該金屬柱塞具有柱塞帽；選擇性蝕刻該犧牲閘極側壁間隔件以生成暴露該閘極以及該閘極帽的側壁的一空腔；以及通過沉積一介電間隔層以使一氣隙形成在該空腔鄰接該閘極的一第一部分中且使得該介電間隔層填充該空腔鄰接該閘極帽的一第二部分，以形成一氣隙閘極側壁間隔件於該空腔中。
  2. 如申請專利範圍第1項所述的方法，該閘極包括一替換金屬閘極。
  3. 如申請專利範圍第1項所述的方法，該犧牲閘極側壁間隔件、該閘極帽以及該柱塞帽包括不同材料。
  4. 如申請專利範圍第1項所述的方法，該閘極帽、該柱塞帽以及該介電間隔層包括不同材料。
  5. 如申請專利範圍第1項所述的方法，復包括： 從該柱塞帽以及該閘極帽上方移除該介電間隔層；沉積層間介電材料於該柱塞帽、該氣隙閘極側壁間隔件以及該閘極帽上方；以及形成一閘極接觸件，包括：形成對齊於該閘極上方並延伸通過該層間介電材料至該閘極帽及該氣隙閘極側壁間隔件的頂表面的一閘極接觸開口；延伸該閘極接觸開口通過該閘極帽至該閘極；以及填充一導電體於該閘極接觸開口以形成該閘極接觸件。
  6. 如申請專利範圍第5項所述的方法，形成該閘極接觸開口以坐落於該閘極鄰接該電晶體的一有源區域閘的一部分上。
  7. 如申請專利範圍第1項所述的方法，該氣隙閘極側壁間隔件形成於該犧牲閘極側壁間隔件的一剩餘部分上。
  8. 一種方法，包括：形成一電晶體，包括：源極/漏極區域；至少一溝道區域，位於該源極/漏極區域之間；一閘極，鄰接該溝道區域並具有一閘極帽以 及一犧牲閘極側壁間隔件；以及金屬柱塞，位於該源極/漏極區域上，該犧牲閘極側壁間隔件位於該金屬柱塞以及該閘極之間，且該金屬柱塞具有柱塞帽；選擇性蝕刻該犧牲閘極側壁間隔件以生成暴露該閘極以及該閘極帽的側壁的一空腔；以及回蝕刻該閘極帽的暴露的側壁，以使該空腔鄰接該閘極的一第一部分具有一第一寬度，且使該空腔鄰接該閘極帽的一第二部分具有大於該第一寬度的一第二寬度；以及通過沉積一介電間隔層以使一氣隙形成於該空腔的該第一部分中及使該介電間隔層填充該第二部分，以形成一氣隙閘極側壁間隔件於該空腔中。
  9. 如申請專利範圍第8項所述的方法，該閘極包括一替換金屬閘極。
  10. 如申請專利範圍第8項所述的方法，該犧牲閘極側壁間隔件、該閘極帽以及該柱塞帽包括不同材料。
  11. 如申請專利範圍第8項所述的方法，該閘極帽、該柱塞帽以及該介電間隔層包括不同材料。
  12. 如申請專利範圍第8項所述的方法，復包括：從該柱塞帽以及該閘極帽上方移除該介電間隔層；沉積層間介電材料於該柱塞帽、該氣隙閘極側壁間隔件及該閘極帽上方；以及 形成一閘極接觸件，包括：形成一閘極接觸開口，該閘極接觸開口對齊於該閘極上方，並延伸通過該層間介電材料至該閘極帽及該氣隙閘極側壁間隔件的頂表面閘；延伸該閘極接觸開口通過該閘極帽至該閘極；以及使用一導電體填充該閘極接觸開口以形成該閘極接觸件。
  13. 如申請專利範圍第12項所述的方法，形成該閘極接觸開口以坐落於鄰接該電晶體的一有源區域的該閘極上。
  14. 如申請專利範圍第8項所述的方法，該氣隙閘極側壁間隔件形成於該犧牲閘極側壁間隔件的一剩餘部分上。
  15. 一種積體電路結構，包括：一襯底；以及至少一電晶體，位於該襯底上，該電晶體包括：源極/漏極區域；至少一溝道區域，位於該源極/漏極區域之間；一閘極，鄰接該溝道區域；一閘極接觸件，位於該閘極的一頂表面上；以及一氣隙閘極側壁間隔件，包括： 一第一段，橫向緊鄰該閘極設置並包括一氣隙；以及一第二段，位於該第一段上，橫向延伸至該閘極的該頂表面上並橫向緊鄰該閘極接觸件設置，且包括一介電間隔層，該第一段具有一第一寬度且該第二段具有大於該第一寬度的一第二寬度。
  16. 如申請專利範圍第15項所述的積體電路結構，該閘極接觸件窄於該閘極。
  17. 如申請專利範圍第15項所述的積體電路結構，該閘極包括一替換金屬閘極。
  18. 如申請專利範圍第15項所述的積體電路結構，該電晶體復包括：金屬柱塞，位於該源極/漏極區域上；柱塞帽，位於該金屬柱塞上；以及一閘極帽，位於該閘極的該頂表面上，該閘極接觸件垂直延伸通過該閘極帽至該閘極，以及該閘極帽、該柱塞帽以及該介電間隔層包括不同材料。
  19. 如申請專利範圍第15項所述的積體電路結構，該閘極接觸件坐落於該閘極鄰接該電晶體的一有源區域的閘一部分上。
  20. 如申請專利範圍第15項所述的積體電路結構，該氣隙 閘極側壁間隔件復包括位於該第一段下方的一附加段以及包括不同於該介電間隔層的一介電間隔材料。
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