TW201919186A

TW201919186A - 無銲墊外扇晶粒堆疊結構及其製作方法

Info

Publication number: TW201919186A
Application number: TW106139198A
Authority: TW
Inventors: 陳士弘
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-11-13
Filing date: 2017-11-13
Publication date: 2019-05-16
Also published as: TWI647808B

Abstract

一種無銲墊外扇晶粒堆疊結構，包括位於基材上的第一晶粒；第一介電層，共形地覆蓋於第一晶粒上；第一線路重佈層，位於第一介電層上；第一插塞，電性連接第一晶粒和第一線路重佈層；第一覆蓋層，共形地覆蓋於第一線路重佈層上；第二晶粒，貼附於第一覆蓋層上；第二介電層，共形地覆蓋於第二晶粒上；第二線路重佈層，位於第二介電層上；第二插塞，電性連接第二晶粒和第二線路重佈層；第二覆蓋層，共形地覆蓋於第二線路重佈層上；圖案化導電層，位於第二覆蓋層上；層間連接結構分別將第一線路重佈層和第二線路重佈層連接至圖案化導電層。

Description

無銲墊外扇晶粒堆疊結構及其製作方法

本揭露書是有關於一種立體封裝結構及其製作方法。特別是有關於一種無銲墊的外扇晶粒堆疊結構(bumpless fan-out chip stacking structure)及其製作方法。

隨著電子產品追求攜帶方便、更多高數位訊號處理功能、更高儲存容量和靈活性的需求，有需要將不同功能的電路(例如，具有數位邏輯、記憶體、類比/射頻或其他等不同功能的電路)和被動元件(例如，電容、電阻、連接器和天線)整合形成一個多晶片模組(Multi-Chip Module，MCM)。特別是在移動式通訊電子系統上的應用上，由於需要低功率和小體積的單位元件，不允許將電路整合在印刷電路板上(PCB)。故而發展出系統單晶片(System-on-a-chip，SoC)和系統級封裝(System in Package，SIP)等立體封裝技術。

系統單晶片技術是將一個完整的電腦系統(例如，包括中央處理器 (CPU)、記憶體、圖形處理器以及週邊電路等)整合入單一個晶片中。隨著半導體製程技術從微米(micrometer)邁進奈米(nanometer)的快速演進，雖然單一晶片內所能容納的元件數目將愈來愈多，但是有鑑於製程微縮技術的瓶頸以及異質(heterogeneous integration)整合困難度快速提高，使得系統單晶片的開發成本與時間快速攀升。

系統級封裝技術，是將多個由不同的製程、材料所製作的封裝晶片統合形成一個系統。雖然具有可微型化、異質整合(Heterogeneous)、降低系統成本、縮短產品上市時間，以及提升產品效能等優點。但由於個別封裝晶片的基材(substrate)之間是採用導線接合(wire bonding)或覆晶技術(flip chip)來作為互連結構(interconnection)。因此，當系統中堆疊的晶片數增加時，所需保留打線或銲墊空間將越多，不僅會造成封裝厚度和體積快速增加，不利於系統的微縮。此外，由於覆晶技術係使用熔融的銲錫凸塊來將堆疊層中的封裝晶片接合，當系統中堆疊的晶片數增加時，不僅需要較高的熱預算(thermal budget)，且位於堆疊底層的封裝晶片銲錫凸塊，會因為受到過多的熱應力，而造成溢流與毀損，進而導致系統失效。

因此，有需要提供一種先進的無銲墊外扇晶粒堆疊結構及其製作方法，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種無銲墊外扇晶粒堆疊結構，包括：基材、第一晶粒(die)、第一介電層、第一線路重佈層(Redistribution Layer， RDL)、第一插塞、第一覆蓋層、第二晶粒、第二介電層、第二線路重佈層、第二插塞、第二覆蓋層、圖案化導電層以及層間連接結構。第一晶粒位於基材上。第一介電層共形地(conformally)覆蓋於第一晶粒上，並與基材接觸。第一線路重佈層位於第一介電層上。第一插塞穿過第一介電層，以電性連接第一晶粒和第一線路重佈層。第一覆蓋層共形地覆蓋於第一線路重佈層上，並與第一介電層接觸。第二晶粒貼附於第一覆蓋層上。第二介電層共形地覆蓋於第二晶粒上，並與第一覆蓋層接觸。第二線路重佈層位於第二介電層上。第二插塞穿過第二介電層，以電性連接第二晶粒和第二線路重佈層。第二覆蓋層共形地覆蓋於第二線路重佈層上，並與第二介電層接觸。圖案化導電層位於第二覆蓋層上。層間連接結構分別將第一線路重佈層和第二線路重佈層連接至圖案化導電層。

本說明書的另一實施例揭露一種無銲墊外扇晶粒堆疊結構的製作方法，包括下述步驟：首先，提供一基材，並將至少一個第一晶粒固定於基材上。形成第一介電層，共形地覆蓋第一晶粒，並與基材接觸；於第一介電層上形成第一線路重佈層；形成至少一個第一插塞，穿過第一介電層，以電性連接第一晶粒和第一線路重佈層。形成第一覆蓋層，共形地覆蓋第一線路重佈層，並與第一介電層接觸。接著，將至少一個第二晶粒貼附於第一覆蓋層上。形成第二介電層，共形地覆蓋第二晶粒，並與第一覆蓋層接觸；於第二介電層上形成第二線路重佈層；形成至少一個第二插塞，穿過第二介電層，以電性連接第二晶粒和第二線路重佈層；形成第二覆蓋層，共形地覆蓋第二線路重佈層，並與第二介電層接觸。後續，於第二覆蓋層上形成圖案化導電層，並藉由層間連接結構，分別將第一線路重佈層和第二線路重佈層連接至圖案化導電層。

根據上述實施例，本說明書是在提供一種無銲墊外扇晶粒堆疊結構及其製作方法。其係先將至少一顆良好裸晶(Know Good Die，KGD) 貼合固定於基材之上；並以介電層共形覆蓋良好裸晶；再於介電層上形成線路重佈層，藉由插塞將良好裸晶的信號輸入/輸出端與電路重佈層電性連接，且經由電路重佈層的連接線，將信號輸入/輸出的接腳位置外扇至到遠離良好裸晶的落著區(landing area)上；再以介電覆蓋層共形地覆蓋電路重佈層，形成一個由至少一個良好裸晶與一個電路重佈層所構成的互聯結構。接著，以介電覆蓋層為基材，並重複上述步驟，將複數個包括至少一個良好裸晶和一個電路重佈層互的聯結構，垂直堆疊於介電覆蓋層上。後續，再於晶粒堆疊的結構上形成圖案化導電層，並藉由穿過晶粒堆疊結構的層間連接結構，分別將各個線路重佈層的落著區連接至圖案化導電層，進而與外部電路連接。

由於，晶粒堆疊結構是以共形堆疊於基材上的介電層和覆蓋層，對良好裸晶進行直接封裝，不需要額外的基材來對良好裸晶進行預先封裝，可簡化封裝步驟，並且減少晶粒堆疊結構的封裝厚度和體積。另外，由於各個良好裸晶之間可藉由穿過晶粒堆疊結構的層間連接結構來彼此互聯，不需要預留打線或銲墊空間，可使晶粒堆疊結構容納數目更多的良好裸晶，大幅增加封裝密度。

本說明書是提供一種無銲墊外扇晶粒堆疊結構及其製作方法，可簡化封裝步驟，並減少晶粒堆疊結構的封裝厚度和體積，大幅增加封裝密度。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1J圖，第1A圖至第1J圖係根據本說明書的一實施例所繪示製作無銲墊外扇晶粒堆疊結構100的製程結構剖面示意圖。製作無銲墊外扇晶粒堆疊結構100的方法包括下述步驟：首先，提供一個基材101。在本說明書的一些實施例中，基材101可以是一種由介電材質，例如矽氧化物、氮化矽、塑化材料或其他合適的材料，所構成的基板或薄膜。例如在本實施例中，基材101可以是一種藉由旋塗(spin coating) 、沉積或直接貼覆的方式，在一承載基材(carrier substrate)10上形成的塑化薄膜，例如聚醯亞胺(polyimide，PI)薄膜。

另外，在本說明書的一些實施例中，在形成基材101之前，可以選擇性的在承載基材10上先形成一離形膜(release film) 103。在本實施例中，離形膜103可以是位於承載基材10與基材101之間的一種塑化薄膜(如第1A圖所繪示)。在本說明書的另一些實施例中，基材101之前，還可以選擇性的在離形膜103上形成一個介電薄膜123。在本實施例中，介電薄膜123可以是位於離形膜103與基材101之間的一種矽氧化物層。

接著，將至少一顆第一晶粒102固定於基材101上，並與基材101接觸。在本說明書的一些實施例中，第一晶粒102是一種經過驗證測試的良好裸晶；且第一晶粒102由正面(front side)起算至晶背(back side)102a的厚度，實質小於50微米(µm)。在本實施例中，第一晶粒102的厚度實質介於25微米至30微米之間。固定第一晶粒102的方式，可以包括將第一晶粒102的晶背102a朝下黏貼於基材101的表面101a，並將位於第一晶粒102前端的輸入/輸出(Input/Output，I/O )埠102b暴露於外(如第1B圖所繪示)。

之後，形成第一介電層104，共形地覆蓋第一晶粒102，並且與基材101的表面101a接觸(如第1C圖所繪示)。在本說明書的一些實施例中，構成第一介電層104的材料可以是任何一種介電材質。例如在本實施例中，第一介電層104可以是藉由沉積製程所形成的二氧化矽層；且第一介電層104的厚度實質上小於50 微米。但第一介電層104的材料、尺寸和製作方法並不以此為限。在其他實施例中，第一介電層104也可以是氮化矽、塑化材料或類似材料。形成第一介電層104的方式，可以包括在第一晶粒102和基材101的表面101a上的旋塗製程；或直接將介電材料貼布(tape)黏貼在第一晶粒102和基材101的表面101a。

然後，於第一介電層104上形成第一線路重佈層105；並且形成第一插塞106，穿過第一介電層104，以電性連接第一晶粒102和第一線路重佈層105(如第1D圖所繪示)。在本說明書的一些實施例中，第一線路重佈層105的形成，可以包括下述步驟：首先，藉由沉積製程在第一介電層104上形成一金屬層，例如銅或鋁金屬層。再以蝕刻製程圖案化金屬層，將一部分的第一介電層104暴露於外。其中，第一線路重佈層105包括至少一個連接部105a、至少一個落著區105b以及至少一條連接線(未繪示)，用來將落著區105b連接至連接部105a。

第一插塞106的形成方法包括下述步驟：在尚未形成第一線路重佈層105之前，先在第一介電層104中形成至少一個通孔107，對準第一晶粒102的信號輸入/輸出埠102b，並將第一晶粒102的信號輸入/輸出埠102b暴露於外。並在形成第一線路重佈層105的同時，以金屬材料填充通孔107，形成與第一線路重佈層105電性接觸的第一插塞106。在本實施例中，連接部105a和第一晶粒102的輸入/輸出埠102b，皆與第一插塞106縱向(沿著Z軸方向)重疊，並且彼此電性接觸。落著區105b橫向(沿著X軸方向)遠離第一晶粒102。換言之，第一晶粒102的輸入/輸出埠102b，可以藉由第一插塞106、連接部105a、連接線(未繪示)電性連接至落著區105b；且藉由第一線路重佈層105和第一插塞106所形成的互連結構，可以將第一晶粒102的信號輸入/輸出埠102b外扇至遠離第一晶粒102範圍的落著區105b上。在一實施例中，第一插塞106具有垂直Z軸，且實質為2微米的截面寬度。

後續，形成第一覆蓋層108，共形地覆蓋第一線路重佈層105，並與被暴露於外的第一介電層104接觸(如第1E圖所繪示)。在本說明書的一些實施例中，構成第一覆蓋層108的材質與其製作方式，可以與製作第一介電層104的材質與方法相同或不同。

接著，將至少一個第二晶粒109貼附於第一覆蓋層108上。在本說明書的一些實施例中，第二晶粒109也是一種經過驗證測試的良好裸晶；且第二晶粒109的厚度實質小於50微米。在本實施例中，第二晶粒109的厚度實質介於25微米至30微米之間。第二晶粒109的貼附方式，可以與固定第一晶粒102的方式相同，將第二晶粒109的晶背109a朝下黏貼於第一覆蓋層108，並將位於第二晶粒109前端的輸入/輸出埠109b暴露於外(如第1F圖所繪示)。

再形成第二介電層110，共形地覆蓋第二晶粒109，並與第一覆蓋層108接觸；且於第二介電層110上形成第二線路重佈層111，同時形成穿過第二介電層110的第二插塞112，以電性連接第二晶粒109的輸入/輸出埠109b和第二線路重佈層111；再形成第二覆蓋層113，共形地覆蓋第二線路重佈層111，並與第二介電層110接觸。藉由第二線路重佈層111的連接部111a和連接線(未繪示)以及第二插塞112所形成的互連結構，可以將第二晶粒109的信號輸入/輸出埠109b垂直X-Z平面外扇至遠離第二晶粒109範圍的落著區111b上(未繪示於第1G圖中)。由於製作第二介電層110、第二線路重佈層111、第二插塞112和第二覆蓋層113的材料及方法，分別與前述製作第一介電層104、第一線路重佈層105、第一插塞106和第一覆蓋層108的材料及方法相同，故不再此贅述。

後續，再重複前述步驟，於第二覆蓋層113上貼附第三晶粒114，並且於第二覆蓋層113上形成第三介電層115、第三線路重佈層116(至少包括連接部116a和落著區116b)、第三插塞117和第三覆蓋層118。在本說明書的一些實施例中，第一線路重佈層105的落著區105b並未與第一晶粒102、第二晶粒109、第三晶粒114、第二線路重佈層111以及第三線路重佈層116重疊；且第二線路重佈層111的落著區111b並未與第三晶粒114以及第三線路重佈層116重疊。

但值得注意的是，第一線路重佈層105、第二線路重佈層111和第三線路重佈層116之落著區的安排並不以此為限。在本說明書的一些實施例中，第一線路重佈層105、第二線路重佈層111和第三線路重佈層116還可以包括其他的落著區；且一部份的落著區可以與位於其上方的線路重佈層重疊。例如，在本實施例中，第一線路重佈層105還可以包括落著區105c、105d和105e；第二線路重佈層111還可以包括落著區111c和111d；第三線路重佈層116還可以包括落著區116c和116d。其中，第一線路重佈層105的落著區105e，可以與第三線路重佈層116的落著區116c重疊(如第1H圖所繪示)。

後續，於第三覆蓋層118上形成圖案化導電層119，並藉由層間連接結構120，分別將第一線路重佈層105、第二線路重佈層111和第三線路重佈層116連接至圖案化導電層119。在本說明書的一些實施例中，圖案化導電層119和層間連接結構120的形成，包括下述步驟：

首先，以蝕刻製程圖案化第三覆蓋層118，以於第三覆蓋層118中形成複數個開口121a-121f，由第三覆蓋層118的上表面延伸進入第三覆蓋層118中。再以至少一次蝕刻製程，分別於每一個開口121a-121f中形成至少一個貫穿孔122a-122j，穿過對應的第三覆蓋層118、第三線路重佈層116、第三介電層115、第二覆蓋層113、第二線路重佈層111、第二介電層110和第一覆蓋層108，藉以分別將第一線路重佈層105的落著區105b、105c和105d、第二線路重佈層111的落著區111b、111c和111b以及第三線路重佈層116的落著區116b、116c和116d暴露於外。

在本實施例中，貫穿孔122a係形成於開口121a之中，用來將第一線路重佈層105的落著區105b暴露於外；貫穿孔122b係形成於開口121b之中，用來將第二線路重佈層111的落著區111b暴露於；貫穿孔122c係形成於開口121c之中，用來將第三線路重佈層116的落著區116b暴露於外；貫穿孔122d和122e係形成於開口121d之中，分別用來將第一線路重佈層105的落著區105c和105f暴露於外；貫穿孔122f和122g係形成於開口121e之中，分別用來將第三線路重佈層116的落著區116c和第二線路重佈層111的落著區111c暴露於外；以及貫穿孔122h、122i和122j係形成於開口121f之中，分別用來將第一線路重佈層105的落著區105d、第二線路重佈層111的落著區111d和第三線路重佈層116的落著區116d暴露於外(如第1I圖所繪示)。

在本說明書的一些實施例中，具有相同深度的貫穿孔，例如貫穿孔122a、122d和122e，可以藉由同一個蝕刻製程形成。例如在一實施例之中，具有相同深度的貫穿孔122d和122e，可以藉由單一個蝕刻製程形成於開口121d之中；貫穿孔122a則藉由相同的蝕刻製程，同時形成於開口121a之中。但在另一實施例中，貫穿孔122d和122e可以藉由不同的蝕刻製程先後形成於同一開口121d中。另外，具有不同深度的貫穿孔，例如貫穿孔122h、122i和122j，可以藉由同一個蝕刻製程形成於同一個開口121f之中。但在另一實施例中，這些貫穿孔122h、122i和122j，可以藉由不同的蝕刻製程，先後形成於同一開口121f中。

然後，以導電材料，例如銅、鋁、鎢或上述之組合，覆蓋第三覆蓋層118，並填充開口121a-121f和貫穿孔122a-122g。後續，以第三覆蓋層118為停止層，進行平坦化製程，例如化學機械研磨(Chemical-Mechanical Polishing，CMP)，移除一部份導電材料，形成圖案化導電層119和層間連接結構120；並且在一系列後段製程(未繪示)後，以紫外線照射或熱處理，使離形膜103變性以移除承載基材10，完成如第1J圖所繪示的無銲墊外扇晶粒堆疊結構100的製備。

在本實施例之中，圖案化導電層119可以包括，分別形成於開口121a-121f中的複數個導電部119a-119f。層間連接結構120可以包括，分別形成於貫穿孔122a-122j中的複數個層間接觸120a-120j。其中，層間接觸120a電性連接第一線路重佈層105的落著區105b和圖案化導電層119的導電部119a；層間接觸120b電性連接第二線路重佈層111的落著區111b和圖案化導電層119的導電部119b；層間接觸120c電性連接第三線路重佈層116的落著區116b和圖案化導電層119的導電部119c；層間接觸120d電性連接第一線路重佈層105的落著區105f和圖案化導電層119的導電部119d；層間接觸120e電性連接第一線路重佈層105的落著區105c和圖案化導電層119的導電部119d；層間接觸120f電性連接第三線路重佈層116的落著區116c和圖案化導電層119的導電部119e；層間接觸120g電性連接第二線路重佈層111的落著區111c和圖案化導電層119的導電部119e；層間接觸120h電性連接第三線路重佈層116的落著區116d和圖案化導電層119的導電部119f；層間接觸120i電性連接第二線路重佈層111的落著區111d和圖案化導電層119的導電部119f；以及層間接觸120j電性連接第一線路重佈層105的落著區105d和圖案化導電層119的導電部119f。

然而，圖案化導電層119和層間連接結構120的連接設計並不以此為限。在本說明書的其他實施例中，還可以藉由第一線路重佈層105、第二線路重佈層111和第三線路重佈層116不同的落著區，搭配不同的導電部119a-119f和層間接觸120a-120j的組合，來產生多種不同的互連結構，以提供第一晶粒102、第二晶粒109和第三晶粒114不同的佈線方式。

由於，無銲墊外扇晶粒堆疊結構100的製備，並不需要使用額外的基材來對良好裸晶進行預先封裝，即可將第一晶粒102、第二晶粒109和第三晶粒114縱向堆疊形成一個立體晶粒堆疊結構。且藉由圖案化導電層119和層間連接結構120來取代習知的導線接合或覆晶技術，以形成第一晶粒102、第二晶粒109和第三晶粒114之間的內連結構，可節省習知技術預留給代打線或銲墊的空間，用來容納更多的晶粒，大幅增加封裝密度。又因為，無銲墊外扇晶粒堆疊結構100並不採用銲錫凸塊來形成第一晶粒102、第二晶粒109和第三晶粒114的的內連結構，可降低製程的熱預算，並且可防止熱應力造成銲錫凸塊溢流而導致系統失效的問題。

根據上述實施例，本說明書是在提供一種無銲墊外扇晶粒堆疊結構及其製作方法。其係先將至少一顆良好裸晶貼合固定於基材之上；並以介電層共形覆蓋良好裸晶；再於介電層上形成線路重佈層，藉由插塞將良好裸晶的信號輸入/輸出端與電路重佈層電性連接，且經由電路重佈層的連接線，將信號輸入/輸出的接腳位置外扇至到遠離良好裸晶的落著區上；再以介電覆蓋層共形地覆蓋電路重佈層，形成一個由至少一個良好裸晶與一個電路重佈層所構成的互聯結構。接著，以介電覆蓋層為基材，並重複上述步驟，將複數個包括至少一個良好裸晶和一個電路重佈層互的聯結構，垂直堆疊於介電覆蓋層上。後續，再於晶粒堆疊的結構上形成圖案化導電層，並藉由穿過晶粒堆疊結構的層間連接結構，分別將各個線路重佈層的落著區連接至圖案化導電層，進而與外部電路連接。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧承載基材

100‧‧‧無銲墊外扇晶粒堆疊結構

101‧‧‧基材

101a‧‧‧基材的表面

102‧‧‧第一晶粒

102a‧‧‧第一晶粒的晶背

102b‧‧‧第一晶粒的輸入/輸出埠

103‧‧‧離形膜

104‧‧‧第一介電層

105‧‧‧第一線路重佈層

105a、111a、116a‧‧‧連接部

105b-105f、111b-111d、116b-116d‧‧‧落著區

106‧‧‧第一插塞

107‧‧‧通孔

108‧‧‧第一覆蓋層

109‧‧‧第二晶粒

109a‧‧‧第一晶粒的晶背

109b‧‧‧第一晶粒的輸入/輸出埠

110‧‧‧第二介電層

111‧‧‧第二線路重佈層

112‧‧‧第二插塞

113‧‧‧第二覆蓋層

114‧‧‧第三晶粒

115‧‧‧第三介電層

116‧‧‧第三線路重佈層

117‧‧‧第三插塞

118‧‧‧第三覆蓋層

119‧‧‧圖案化導電層

119a-119f‧‧‧導電部

120‧‧‧層間連接結構

120a-120j‧‧‧層間接觸

121a-121f‧‧‧開口

122a-122j‧‧‧貫穿孔

123‧‧‧介電薄膜

為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：第1A圖至第1J圖係根據本說明書的一實施例所繪示製作無銲墊外扇晶粒堆疊結構的製程結構剖面示意圖。

無。

Claims

一種無銲墊外扇晶粒堆疊結構，包括：一基材；一第一晶粒(die)，位於該基材上；一第一介電層，共形地(conformally)覆蓋於該第一晶粒上，並與該基材接觸；一第一線路重佈層(Redistribution Layer， RDL)位於該第一介電層上；一第一插塞，穿過該第一介電層，以電性連接該第一晶粒和該第一線路重佈層；一第一覆蓋層，共形地覆蓋於該第一線路重佈層上，並與該第一介電層接觸；一第二晶粒，貼附於該第一覆蓋層上；一第二介電層，共形地覆蓋於該第二晶粒上，並與該第一覆蓋層接觸；一第二線路重佈層，位於該第二介電層上；一第二插塞，穿過該第二介電層，以電性連接該第二晶粒和該第二線路重佈層；一第二覆蓋層，共形地覆蓋於該第二線路重佈層上，並與該第二介電層接觸；一圖案化導電層，位於該第二覆蓋層上；以及一層間連接結構，分別將該第一線路重佈層和該第二線路重佈層連接至該圖案化導電層。
如申請專利範圍第1項所述之無銲墊外扇晶粒堆疊結構，其中該層間連接結構包括：一第一層間接觸，穿過該第二覆蓋層、該第二介電層和該第一覆蓋層，將該圖案化導電層的一第一導電部與該第一線路重佈層的一第一落著區(landing area)電性連接；以及一第二層間接觸，穿過該第二覆蓋層，將該圖案化導電層的一第二導電部與該第二線路重佈層的一第二落著區電性連接；其中，該第一落著區未與該第二晶粒和該第二落著區重疊。
如申請專利範圍第2項所述之無銲墊外扇晶粒堆疊結構，其中該層間連接結構更包括: 一第三層間接觸，穿過該第二覆蓋層、該第二介電層和該第一覆蓋層，將該圖案化導電層的一第三導電部與該第一線路重佈層的一第三落著區電性連接；以及一第四層間接觸，穿過該第二覆蓋層、該第二介電層和該第一覆蓋層，將該第三導電部與該第一線路重佈層的一第四落著區電性連接；且該第一落著區、該第三落著區和該第四落著區彼此隔離。
如申請專利範圍第2項所述之無銲墊外扇晶粒堆疊結構，其中該層間連接結構更包括: 一第三層間接觸，穿過該第二覆蓋層、該第二介電層和該第一覆蓋層，將該圖案化導電層的一第三導電部與該第一線路重佈層的一第三落著區電性連接；以及一第四層間接觸，穿過該第二覆蓋層，將該第三導電部與該第二線路重佈層的一第四落著區電性連接。
一種無銲墊外扇晶粒堆疊結構的製作方法，包括: 提供一基材；將至少一第一晶粒固定於該基材上；形成一第一介電層，共形地覆蓋該第一晶粒，並與該基材接觸；於該第一介電層上形成一第一線路重佈層；形成至少一第一插塞，穿過該第一介電層，以電性連接該第一晶粒和該第一線路重佈層；形成一第一覆蓋層，共形地覆蓋該第一線路重佈層，並與該第一介電層接觸；將至少一第二晶粒貼附於該第一覆蓋層上；形成一第二介電層，共形地覆蓋該第二晶粒，並與該第一覆蓋層接觸；於該第二介電層上形成一第二線路重佈層；形成至少一第二插塞，穿過該第二介電層，以電性連接該第二晶粒和該第二線路重佈層；形成一第二覆蓋層，共形地覆蓋該第二線路重佈層，並與該第二介電層接觸；於該第二覆蓋層上形成一圖案化導電層；以及形成一層間連接結構，分別將該第一線路重佈層和該第二線路重佈層連接至該圖案化導電層。
如申請專利範圍第5項所述之無銲墊外扇晶粒堆疊結構的製作方法，其中提供該基材的步驟包括：在一承載基材(carrier substrate)上形成一離形膜；以及於該離形膜上形成一介電薄膜。
如申請專利範圍第5項所述之無銲墊外扇晶粒堆疊結構的製作方法，其中形成該圖案化導電層和該層間連接結構的步驟，包括：圖案化該第二覆蓋層，以於該第二覆蓋層中至少形成一第一開口和一第二開口；於該第一開口中形成一第一貫穿孔，穿過該第二覆蓋層、該第二介電層和該第一覆蓋層，將該第一線路重佈層的一第一落著區暴露於外；於該第二開口中形成一第二貫穿孔，穿過該第二覆蓋層，將該第二線路重佈層的一第二落著區暴露於外；以及以一導電材料填充該第一開口、該第二開口、該第一貫穿孔和該第二貫穿孔。
如申請專利範圍第7項所述之無銲墊外扇晶粒堆疊結構的製作方法，其中圖案化的該第二覆蓋層更包括一第三開口，形成該圖案化導電層和該層間連接結構的步驟，更包括：於該第三開口中形成一第三貫穿孔及一第四貫穿孔，該第三貫穿孔穿過該第二覆蓋層、該第二介電層和該第一覆蓋層，將該第一線路重佈層的一第三落著區暴露於外，該第四貫穿孔穿過該第二覆蓋層、該第二介電層和該第一覆蓋層，將該第一線路重佈層的一第四落著區暴露於外；以及以該導電材料填充該第三開口、該第三貫穿孔和該第四貫穿孔。
如申請專利範圍第7項所述之無銲墊外扇晶粒堆疊結構的製作方法，其中圖案化的該第二覆蓋層更包括一第三開口，形成該圖案化導電層和該層間連接結構的步驟，更包括：於該第三開口中形成一第三貫穿孔及一第四貫穿孔，該第三貫穿孔穿過該第二覆蓋層、該第二介電層和該第一覆蓋層，將該第一線路重佈層的一第三落著區暴露於外，該第四貫穿孔穿過該第二覆蓋層，將該第二線路重佈層的一第四落著區暴露於外；以及以該導電材料填充該第三開口、該第三貫穿孔和該第四貫穿孔。
如申請專利範圍第7項所述之無銲墊外扇晶粒堆疊結構的製作方法，其中圖案化的該第二覆蓋層更包括一第三開口，形成該圖案化導電層和該層間連接結構的步驟，更包括：於該第三開口中形成一第三貫穿孔，穿過該第二覆蓋層、該第二介電層和該第一覆蓋層，將該第一線路重佈層的一第三落著區暴露於外；以及於該第三開口中形成一第四貫穿孔，穿過該第二覆蓋層，將該第二線路重佈層的一第四落著區暴露於外；以及以該導電材料填充該第三開口、該第三貫穿孔和該第四貫穿孔。