CN111566799B

CN111566799B - 用于形成半导体装置的后柱方法

Info

Publication number: CN111566799B
Application number: CN201880084554.0A
Authority: CN
Inventors: A·查杜鲁; W·H·黄; S·S·瓦德哈维卡
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2017-12-29
Filing date: 2018-10-17
Publication date: 2023-12-12
Anticipated expiration: 2038-10-17
Also published as: US11631630B2; CN111566799A; US20210166996A1; US20190206766A1; WO2019133096A1; TW201937658A; TWI767082B; US10957625B2; KR20200092423A

Abstract

本文中公开具有用导电材料填充的一或多个通孔的半导体装置。在一个实施例中，半导体装置包含半导体衬底，所述半导体衬底具有第一侧、接近所述第一侧的多个电路元件，及与所述第一侧相对的第二侧。通孔可在所述第一侧与所述第二侧之间延伸，且所述通孔中的导电材料可延伸超过所述衬底的所述第二侧以界定所述导电材料的突出部分。所述半导体装置可具有形成在所述第二侧上方且围绕所述导电材料的所述突出部分的高导电柱及形成在所述第一侧上方且电耦合到所述通孔中的所述导电材料的短导电垫。

Description

用于形成半导体装置的后柱方法

技术领域

本发明大体上涉及具有硅穿孔(TSV)的半导体装置，且更特定来说，涉及用于制造具有电耦合到TSV的导电柱的半导体装置的系统及方法。

背景技术

在半导体处理中，硅穿孔(TSV)往往用于提供相邻半导体裸片之间的电连接。TSV的制造涉及将深孔蚀刻到半导体衬底的前侧中，且用例如铜的导电填充物来填充所得孔。通常接着将导电柱形成为电耦合到衬底的前侧处的TSV的导电填充物，且衬底从其后侧薄化直到暴露导电填充物。接着，在衬底的后侧处的TSV的暴露导电材料上方形成凸块下金属化(UBM)特征。

更特定来说，图1A到1G是说明根据现有技术的制造半导体装置100的方法中的各个阶段的横截面视图。如图1A中展示，半导体装置100包含衬底102，衬底102具有前侧107、与前侧相对的后侧109、及前侧107中及/或上的多个电路元件104(例如，电线、迹线、互连件、晶体管等)。举例来说，金属迹线可形成在衬底102的前侧107上，而集成电路元件可定位于衬底102中金属迹线下方。图1A进一步展示在TSV 106已形成于衬底102中之后的半导体装置100。特定来说，TSV从前侧107延伸到衬底102中但无法在后侧109处接达。可使用所属领域中的众所周知的工艺来形成TSV 106。举例来说，可通过在衬底102中形成孔且用导电材料105填充孔而制造TSV。

图1A进一步展示在导电柱108已形成在衬底102的前侧107上以电耦合到TSV106中的对应者的导电材料105之后的半导体装置100。导电柱108是具有在衬底102的前侧107上方约10到100μm之间(例如，约35到60μm之间)的高度的相对较高结构。如所属领域中所众所周知，可通过适合电镀或无电镀工艺制造导电柱108。在其它实施例中，可使用其它沉积技术(例如，溅镀沉积)来代替电镀或无电镀。

图1B展示在衬底102已经由粘合层112附接到载体110(例如，硅载体)之后的半导体装置100。载体110可用于贯穿衬底102的后侧109上的中间处理步骤而提供额外稳定性，且随后可连同粘合层112一起被移除。如图1B中展示，粘合层112具有大于导电柱108的高度的厚度且因此可形成为完全包围导电柱108。因此，粘合层112可具有约10到100μm之间(例如，约35到60μm之间)的厚度。如图1B中展示，通过相对较厚粘合层112对载体110施加的力可导致载体110翘曲。特定来说，由粘合层112赋予的粘合力可导致载体110翘曲使得载体110的后侧119基本上非共面。在可对衬底102的后侧109实行进一步处理步骤之前，载体110必须经平坦化以(举例来说)允许在随后处理阶段期间精确处置及对准载体110(及附接到其的半导体装置100)。因此，图1C说明在载体110的后侧119已经平坦化为大致共面之后的载体110及半导体装置100。

图1D展示在衬底102的后侧109已经薄化以暴露穿过衬底102的后侧109的TSV106的导电材料105之后的半导体装置100。可使用(举例来说)所属领域中已知的适合背面研磨工艺来薄化衬底102。如图1D中展示，在薄化衬底102之后，TSV 106的导电材料105的一部分可突出超过衬底102的后侧109。

图1E展示在电介质层114已沉积在衬底102的后侧109上方及TSV 106的导电材料105的暴露部分上方之后的半导体装置100。电介质层114可包括SiOx材料(例如，二氧化硅)、原硅酸四乙酯(TEOS)、其它氧化物材料等。如图1F中展示，电介质层114及/或TSV 106的导电材料105的暴露部分随后经薄化以共平坦化导电材料105的暴露部分及电介质层114。因此，在薄化之后，TSV 106的导电材料105及电介质层114一起界定半导体装置100的平坦后侧115。通常使用化学机械平坦化(CMP)工艺来实现薄化。

图1G展示在UBM特征116已形成在半导体装置100的后侧115上以电耦合到TSV 106中的对应者的导电材料105之后的半导体装置100。相较于导电柱108，UBM特征116是相对较短特征，其具有在半导体装置100的后侧115上方约1到10μm之间(例如，约1到5μm之间)的高度。如所属领域中所众所周知，可通过适合电镀或无电镀工艺制造导电柱108。在其它实施例中，可使用其它沉积技术(例如，溅镀沉积)来代替电镀或无电镀。图1G进一步说明(i)在已移除载体110及粘合层112(图1F)之后且(ii)在将焊球或焊锡凸块118沉积到导电柱108上之后的半导体装置100。举例来说，模板印刷机器可将离散焊锡膏块沉积到导电柱108上且接着可使焊锡膏回熔以在导电柱108上形成焊球118。

应注意，参考图1A到1G说明的现有技术工艺的一个缺点是在移除载体110之后，无法在随后处理阶段中(例如，在制造另一半导体装置100期间)重用载体110。特定来说，由于载体110必须经平坦化(图1C)以解决由粘合层112导致的翘曲(图1B)，所以载体110不适合用于许多额外半导体制造工艺中。

附图说明

参考以下图式可更好地理解本发明技术的许多方面。图式中的组件不一定按比例绘制。代替地，强调清楚地说明本发明技术的原理。

图1A到1G是说明根据现有技术的制造半导体装置的方法中的各个阶段的横截面视图。

图2A到2F是说明根据本发明技术的实施例的制造半导体装置的方法中的各个阶段的横截面视图。

图3是根据本发明技术的实施例的半导体装置组合件的横截面视图。

图4是根据本发明技术的实施例的包含半导体装置的系统的示意图。

具体实施方式

下文中描述用于制造半导体装置的方法及相关系统及方法的数个实施例的具体细节。相关领域的技术人员将认识到，可在晶片级或裸片级执行本文中描述的方法的适合阶段。因此，取决于使用术语“衬底”的上下文，术语“衬底”可指代晶片级衬底或指代单粒化裸片级衬底。此外，除非上下文另有指示，否则可使用常规半导体制造技术来形成本文中公开的结构。可(举例来说)使用化学气相沉积、物理气相沉积、原子层沉积、旋涂及/或其它适合技术来沉积材料。类似地，可(举例来说)使用等离子蚀刻、湿式蚀刻、化学机械平坦化或其它适合技术来移除材料。相关领域的技术人员还将了解，本发明可具有额外实施例，且可在无下文中参考图2A到4描述的实施例的数个细节的情况下实践本发明。

在下文中描述的数个实施例中，制造具有TSV的半导体装置的方法包含在半导体装置的衬底的前侧上形成凸块下金属化(UBM)特征且将UBM特征电耦合到TSV中的对应者。衬底可具有接近前侧的有源电路元件。方法可进一步包含使用薄粘合层来将载体晶片附接到衬底的前侧及随后薄化衬底的后侧以显露TSV。方法也可包含在TSV的暴露部分上及/或周围直接形成比UBM特征高的导电柱。接着，可使载体与衬底解耦合且在额外半导体制造工艺中重用载体。

相对于在衬底的前侧上形成较高导电柱(例如，如在参考图1A到1G说明的常规方法中)，在衬底的前侧上形成UBM结构使较薄粘合层能够用于将半导体装置耦合到载体。预期较薄粘合层将不导致载体的明显翘曲且因此在对衬底的后侧实行的处理阶段之前无需平坦化载体。因此，可在后续半导体制造工艺中重用载体，从而降低利用载体的半导体制造工艺的成本。另外，在一些实施例中，导电柱可具有明显大于TSV的暴露部分的体积的体积。因此，在形成导电柱之前无需平坦化或其它薄化步骤，从而进一步降低制造成本。

如本文中使用，术语“垂直”、“横向”、“上”及“下”可指代半导体装置中的特征鉴于图中展示的定向的相对方向或位置。举例来说，“上”或“最上”可指代与另一特征相比，定位为更接近页面的顶部的特征。然而，这些术语应广泛解释为包含具有其它定向(例如颠倒或倾斜定向)的半导体装置，其中顶部/底部、上方/下方、之上/之下、上/下及左/右可取决于定向而互换。

图2A到2F是说明根据本发明技术的实施例的制造半导体装置200的方法中的各个阶段的横截面视图。通常，半导体装置可制造(举例来说)为离散装置或制造为较大晶片或面板的部分。在晶片级或面板级制造中，较大半导体装置是在经单粒化以形成多个个别装置之前形成。为方便解释及理解，图2A到2F说明可单粒化为两个个别半导体装置(例如，半导体裸片)201(图2F)的半导体装置200的制造。然而，所属领域的技术人员将容易理解，半导体装置200的制造可经按比例调整为晶片及/或面板级，即，包含更多组件以便能够单粒化为多于两个半导体装置201，同时包含与本文中描述类似的特征且使用类似工艺。

如图2A中展示，半导体装置200可包含衬底(例如，硅衬底)202，其具有前侧207、与前侧207相对的后侧209及前侧207中及/或上的多个电路元件(例如，有源层)204。举例来说，电路元件204可包含电线、迹线、互连件、晶体管等。在一些实施例中，金属迹线可形成于衬底202的前侧207上，而集成电路元件可定位于衬底202中金属迹线下方。电路元件204可包含(举例来说)存储器电路(例如，动态随机存储器(DRAM))、控制器电路(例如，DRAM控制器)、逻辑电路及/或其它电路。

图2A进一步展示在一或多个硅穿孔(TSV)206已形成于衬底202中之后的半导体装置200。特定来说，TSV 206从前侧207延伸到衬底202中但无法在后侧209处接达(例如，TSV206不在后侧209处从衬底202暴露或显露)。TSV 206可包含电耦合到电路元件204的导电材料205，且可使用所属领域中众所周知的工艺来形成。举例来说，可通过形成(例如，蚀刻)穿过衬底202的前侧207的孔且用导电材料205填充孔而制造TSV 206。用于形成孔的工艺可包含光刻工艺，接着是一或多个湿式及/或干式化学蚀刻工艺。导电材料205可包括铜、镍、焊锡(例如，基于SnAg的焊锡)、导体填充环氧树脂及/或其它导电材料。在一些实施例中，TSV206可包含安置于导电材料205与周围衬底202之间的势垒材料及/或其它材料。

图2A进一步展示在导电垫(例如，UBM特征)已形成在衬底202的前侧207上方以电耦合到TSV 206中的对应者的导电材料205之后的半导体装置200。在一些实施例中，导电垫216具有在衬底202的前侧207上方约1到10μm之间(例如，约1到5μm之间、小于约5μm等)的高度H₁(例如，延伸超过衬底202的前侧207距离H₁)。可通过适合电镀或无电镀工艺或使用其它适合沉积技术(例如，溅镀沉积)来制造导电垫216。导电垫216可包括铜、镍、铝焊锡(例如，基于SnAg的焊锡)、导体填充环氧树脂及/或其它导电材料，且可包括相同或不同导电材料的一或多个层。举例来说，在某些实施例中，导电垫包括(i)具有约2μm的厚度(例如，在前侧207上方的高度)的镍的第一层及(ii)在第一层上且具有约0.1μm的厚度的铝的第二层。在其它实施例中，导电垫216可为形成(例如，沉积)于衬底202的前侧207上的晶种层的一部分。举例来说，晶种层可为焊锡可润湿使得无需单独镀覆工艺来形成导电垫216。在此类实施例中，导电垫216可具有约0.1到1μm之间的厚度。

图2B展示在衬底202已经由粘合层212附接到载体210之后的半导体装置200。在载体210随后从衬底202解耦合(例如，释放、移除等)之前，载体210可为衬底202的后侧209上的后续处理阶段提供机械支撑。载体210可为由(例如)硅、绝缘体上覆硅、化合物半导体(例如，氮化镓)、玻璃或其它适合材料形成的临时载体。粘合层212可为将载体210固定到衬底202的前侧207及/或导电垫216的一次性膜(例如，环氧基材料的层压膜)或其它适合材料。

如图2B中展示，粘合层212可具有大于导电垫216的高度H₁的厚度且因此可形成为完全或部分包围导电垫216。因此，在某些实施例中，粘合层212可具有约1到30μm之间(例如，约5到10μm之间、约10到20μm之间等)的厚度。相较于参考图1A到1G说明的常规方法，粘合层212的总体积可减小，这是因为粘合层212可具有等于或仅略微大于形成于衬底202的前侧207上的相对较短导电垫216的厚度。在一些实施例中，粘合层212足够薄(例如，具有足够小的体积)使得由粘合层212赋予的任何粘合力未导致载体210、衬底202及/或半导体装置200的其它组件的明显翘曲。举例来说，在一些实施例中，载体210可包含后侧219，其在经由粘合层212将载体210耦合到衬底202之后保持大致共面。因此，在对衬底202的后侧209实行的后续处理步骤之前无需平坦化载体210的后侧219。另外，降低在载体210耦合到半导体装置200或随后从半导体装置200解耦合时粘合层212损坏衬底202或导电垫216的风险。

图2C展示在衬底202的后侧209已经薄化以暴露穿过衬底的后侧209的TSV 206的导电材料205之后的半导体装置200。可使用(举例来说)所属领域中已知的适合背面研磨工艺来薄化衬底202。如图2C中展示，在薄化衬底202之后，TSV 206中的每一者中的导电材料205的突出部分211可突出超过衬底202的后侧209。在一些实施例中，TSV 206中的每一者中的导电材料205的突出部分211可具有在衬底202的后侧209上方约1到10μm之间(例如，小于约2μm，小于约5μm等)的高度H₂(例如，可延伸超过衬底202的后侧209距离H₂)。在某些实施例中，高度H₂是约4μm。在一些实施例中，高度H₂对于突出部分211中的每一者来说大致相同，而在其它实施例中，突出部分211的高度H₂可改变。举例来说，用于显露TSV 206的导电材料205的背面研磨工艺可在某些区域中对衬底202的后侧209过度抛光及/或抛光不足使得导电材料205不均匀地显露。此外，在一些实施例中，导电材料205在背面研磨之后未突出超过衬底202的后侧209。举例来说，在此类实施例中，衬底202的后侧209可与TSV 206的导电材料205的上表面共面。

图2D展示在导电柱208已形成在衬底202的后侧209上以电耦合到TSV 206中的对应者的导电材料205之后的半导体装置200。在图2D中说明的实施例中，导电柱208形成为包围(例如，覆盖)TSV中的导电材料205的突出部分211。在一些实施例中，导电柱208可仅部分包围突出部分211(例如，安置成邻近少于突出部分211的全部侧及/或邻近少于突出部分211的总表面积)。在其中导电材料205未突出超过衬底202的后侧209的某些实施例中，导电柱208可形成在衬底202的后侧209处暴露的导电材料205的全部或一部分上方。

在一些实施例中，导电柱208具有在衬底202的后侧209上方约10到100μm之间(例如，约35到100μm之间，约35到60μm之间等)的高度H₃(例如，延伸超过衬底202的后侧209距离H₃)。应注意，导电柱208可基本上高于导电垫216。举例来说，在一些实施例中，高度H₃可比高度H₁大至少约四倍。在其它实施例中，高度H₃可比高度H₁大约一倍、九倍等。可通过适合电镀或无电镀工艺或使用其它适合沉积技术(例如，溅镀沉积)来制造导电柱208。导电柱208可包括铜、镍、铝焊锡(例如，基于SnAg的焊锡)、导体填充环氧树脂及/或其它导电材料，且可包括相同或不同导电材料的一或多个层。在一些实施例中，导电柱208包含适于促成镀覆工艺的一或多个晶种层。

应注意，导电柱208的体积可基本上比导电材料205的突出部分211的体积大(例如，约一倍、四倍、九倍等)，这是因为导电柱208的高度H₃(例如，基本上)比突出部分211的高度H₂大，且在一些实施例中，导电柱208包围突出部分211使得其具有更大(例如，基本上更大)横向厚度。因此，在一些实施例中，可在突出部分211正上方及/或周围制造导电柱208而无需任何中间步骤来平坦化突出部分211。即，降低TSV在薄化工艺(图2C)期间“显露”的程度的重要性，这是因为突出部分211的任何非平坦性、不规则性、可变性等由导电柱208的更大体积所包含(例如，补偿)。举例来说，相较于参考图1A到1G说明的常规方法，可制造半导体装置200而不在衬底202的后侧209上形成电介质或其它层，且因此未随后薄化(例如，经由化学机械平坦化(CMP)工艺)电介质材料及/或导电材料205以形成半导体装置200的平坦后侧表面。因此，在一些实施例中，半导体装置200不包含导电柱208与衬底202之间的电介质层，且导电柱208直接接触突出部分211及衬底202。同样地，在一些实施例中，突出部分211并不共面。相较于(举例来说)常规工艺，预期此类平坦化及/或电介质沉积阶段的省略降低制造成本。

图2E说明在已移除载体210及粘合层212(图2D)之后的半导体装置200。在一些实施例中，粘合层212允许载体210经由真空、烙制针(poker pin)、激光器或其它光源或其它适合方法从半导体装置200容易地移除使得可再次重用载体210。移除载体210及粘合层212暴露衬底202的前侧207及导电垫216。

图2E进一步说明在导电特征(例如，焊球或焊锡凸块)218已沉积到(例如，形成于)导电柱208上之后的半导体装置200。举例来说，模板印刷机器可将离散焊锡膏块沉积到导电柱208上且接着可使焊锡膏回熔以在导电柱208上形成焊球或焊锡凸块。如图2E中进一步展示，可沿着半导体装置200提供单粒化道220以(举例来说)促成半导体装置200单粒化为多个较小半导体装置(例如，半导体裸片)。因此，图2F展示在经单粒化以形成两个半导体裸片201之后的半导体装置200。明确来说，衬底202可在单粒化道220(图2E)处切割以将半导体裸片201彼此分离。一旦单粒化，个别半导体裸片201便可经由导电特征218及/或经由导电垫216附接到外部电路(例如，相同半导体裸片)，且因此并入到大量系统及/或装置中。

举例来说，图3是根据本发明技术的实施例的半导体装置组合件330(“组合件330”)的横截面视图。组合件330包含以堆叠303布置于封装衬底340上的多个半导体裸片201(图2F)。在图3中说明的实施例中，组合件330包含布置成“前到后”配置的四个半导体裸片201(例如，半导体裸片201的前有源侧207面向半导体裸片201中的邻近者的后侧209)。应注意，在图3中说明的实施例中，半导体裸片201经布置使得每一半导体裸片201的前侧207背对封装衬底340，而导电柱208从每一半导体裸片201的后侧209延伸朝向封装衬底340。实际上，组合件330可包含不同数目个半导体裸片201，例如一个裸片、两个裸片、三个裸片、五个裸片、八个裸片、十六个裸片或更多。同样地，半导体裸片201可具有其它适合定向，例如“前到前”。在一些实施例中，半导体裸片201可为相同的(例如，制造为具有相同设计及规范的存储器裸片)，而在其它实施例中，半导体裸片201可彼此不同(例如，不同类型的存储器裸片或控制器、逻辑、存储器及/或其它裸片的组合)。举例来说，在一些实施例中，最上半导体裸片201不包含TSV。在其它实施例中，最上半导体裸片201可包含在后侧209处未显露的TSV，且可经定向使得前侧207面向堆叠303中的下部半导体裸片201。

举例来说，在一个实施例中，顶部裸片可为无TSV的裸片，或可为其中TSV未通过定向其使得有源表面向下而显露的裸片，不同于图3中所展示。

封装衬底340可包含重布层、插入物、印刷电路板、电介质间隔件、另一半导体裸片(例如，逻辑裸片)或另一适合衬底。封装衬底340可进一步包含电耦合到封装衬底340且经配置以将半导体裸片201电耦合到外部装置或电路(未展示)的电连接体342(例如，焊球、导电凸块、导电柱、导电环氧树脂及/或其它适合导电元件)。如图3中进一步展示，模制材料350可形成在封装衬底340上方且至少部分围绕(例如，囊封)半导体裸片201以保护半导体裸片201及/或组合件330的其它组件免受可损坏半导体裸片201的外部污染物或力的影响。

具有上文中参考图2A到3描述的特征的半导体装置中的任一者可并入到大量更大及/或更复杂系统中的任一者中，系统的代表性实例是图4中示意性地展示的系统400。系统400可包含处理器402、存储器404(例如，SRAM、DRAM、快闪及/或其它存储器装置)、输入/输出装置405及/或其它子系统或组件408。上文中参考图2A到3描述的半导体裸片可包含于图4中展示的元件中的任一者中。所得系统400可经配置以执行广泛多种适合计算、处理、存储、感测、成像及/或其它功能中的任一者。因此，系统400的代表性实例包含(而不限于)计算机及/或其它数据处理器，例如桌面计算机、膝上型计算机、因特网设备、手持式装置(例如，掌上计算机、穿戴式计算机、蜂窝或移动电话、个人数字助理、音乐播放器等)、平板计算机、多处理器系统、基于处理器或可编程消费型电子器件、网络计算机及微型计算机。系统400的额外代表性实例包含灯、相机、运载工具等。关于这些及其它实例，系统400可容置于单个单元中或分布于多个互连单元(例如，通过通信网络)上。系统400的组件可因此包含本地及/或远程存储器存储装置及广泛多种适合计算机可读媒体中的任一者。

从前述内容，将了解，本文中已出于说明的目的描述本发明的特定实施例，但可作出各种修改而不偏离本发明。因此，本发明除如通过所附权利要求书限制外并不受限。此外，在其它实施例中也可组合或消除在特定实施例的上下文中描述的新技术的特定方面。此外，尽管已在新技术的某些实施例的上下文中描述与那些实施例相关的优点，然而其它实施例也可展现此类优点且并非全部实施例需要展现此类优点以落在本发明的范围内。因此，本发明及相关技术可涵盖本文中未明确展示或描述的其它实施例。

Claims

1.一种半导体装置，其包括：

衬底，其具有第一侧、接近所述第一侧的多个电路元件及与所述第一侧相对的第二侧；

通孔，其从所述第一侧延伸穿过所述衬底到所述第二侧；

导电材料，其在所述通孔中且具有延伸超过所述衬底的所述第二侧的突出部分；

导电垫，其在所述第一侧上且电耦合到所述导电材料，其中所述导电垫具有在所述衬底的所述第一侧上方小于10μm的高度；以及

导电柱，其在所述第二侧上、至少部分包围所述导电材料的所述突出部分且电耦合到所述导电材料，其中所述导电柱具有在所述衬底的所述第二侧上方介于30到100μm之间的高度，其中所述导电柱的体积比所述导电材料的所述突出部分的体积大至少九倍，并且其中所述衬底在所述第二侧上不包含绝缘层。

2.根据权利要求1所述的半导体装置，其中所述导电垫的高度介于0.1到5μm之间。

3.根据权利要求1所述的半导体装置，其中所述导电柱的高度介于35到60μm之间。

4.根据权利要求1所述的半导体装置，其中所述导电柱完全包围所述导电材料的所述突出部分。

5.根据权利要求1所述的半导体装置，其中所述衬底直接接触所述导电柱。

6.根据权利要求1所述的半导体装置，其中所述通孔是第一通孔，其中所述导电材料是第一导电材料，其中所述导电柱是第一导电柱，且所述半导体装置进一步包括：

第二通孔，其从所述第一侧延伸穿过所述衬底到所述第二侧；

第二导电材料，其在所述第二通孔中且具有延伸超过所述衬底的所述第二侧的突出部分；以及

第二导电柱，其在所述第二侧上、至少部分包围所述第二导电材料的所述突出部分且电耦合到所述第二导电材料，

其中所述第一导电材料的所述突出部分具有在所述衬底的所述第二侧上方的第一高度，其中所述第二导电材料的所述突出部分具有在所述衬底的所述第二侧上方的第二高度，且其中所述第一高度不同于所述第二高度。

7.根据权利要求1所述的半导体装置，其中所述导电材料的表面基本上与所述衬底的所述第一侧共面。

8.根据权利要求1所述的半导体装置，其中所述导电柱具有直径，并且其中所述导电柱在所述衬底的所述第二侧上方的高度大于所述直径。

9.一种制造半导体装置的方法，其包括：

在衬底的第一侧上形成导电垫且将所述导电垫电耦合到部分延伸穿过所述衬底的通孔的导电材料，其中每一导电垫具有在所述衬底的所述第一侧上方小于10μm的高度；

从所述衬底的第二侧移除材料使得所述通孔的所述导电材料突出超过所述衬底的所述第二侧以界定所述导电材料的突出部分；以及

在所述衬底的所述第二侧上且至少部分围绕所述导电材料的所述突出部分形成导电柱，其中每一导电柱具有在所述衬底的所述第二侧上方介于30到100μm之间的高度，其中所述导电柱的体积比所述导电材料的所述突出部分的体积大至少九倍，并且其中所述衬底在所述第二侧上不包含绝缘层。

10.根据权利要求9所述的方法，其进一步包括：

在形成所述导电垫之后，经由具有小于30μm的厚度的粘合剂将载体耦合到所述衬底的所述第一侧。

11.根据权利要求9所述的方法，其进一步包括：

在形成所述导电垫之后，经由具有小于10μm的厚度的粘合剂将载体耦合到所述衬底的所述第一侧。

12.根据权利要求9所述的方法，其进一步包括：

在形成所述导电垫之后，将载体耦合到所述衬底的所述第一侧；及

在形成所述导电柱之后，将所述载体从所述衬底解耦合，其中在将所述载体耦合到所述衬底之前及在从所述衬底移除所述载体之后所述载体具有相同厚度。

13.根据权利要求9所述的方法，其中形成所述导电垫包含将导电垫材料至少部分镀覆到(a)所述衬底的所述第一侧及(b)所述通孔的所述导电材料上。

14.根据权利要求9所述的方法，其中形成所述导电柱包含将导电柱材料至少部分镀覆到(a)所述衬底的所述第二侧上及(b)所述导电材料的所述突出部分周围。

15.根据权利要求9所述的方法，其中-

形成所述导电垫包含将导电垫材料至少部分镀覆到(a)所述衬底的所述第一侧及(b)所述通孔的所述导电材料上，使得所述导电垫材料延伸超过所述衬底的所述第一侧达第一距离；且

形成所述导电柱包含将导电柱材料至少部分镀覆到(a)所述衬底的所述第二侧上及(b)所述导电材料的所述突出部分周围，使得所述导电柱材料延伸超过所述衬底的所述第二侧达第二距离，

其中所述第二距离比所述第一距离大至少四倍。

16.根据权利要求9所述的方法，其中在所述衬底的所述第一侧上形成所述导电垫包含接近所述衬底的有源区域形成所述导电垫。

17.根据权利要求9所述的方法，其中-

在从所述衬底移除所述材料之后，所述导电材料的所述突出部分中的第一者具有在所述衬底的所述第二侧上方的第一高度，且所述突出部分中的第二者具有在所述衬底的所述第二侧上方不同于所述第一高度的第二高度；且

形成所述导电柱包含形成(a)围绕所述突出部分中的所述第一者的所述导电柱中的第一者及(b)围绕所述突出部分中的所述第二者的所述导电柱中的第二者。

18.根据权利要求17所述的方法，其中所述导电柱中的所述第一者及所述第二者在所述衬底的所述第二侧上方延伸基本上相同距离。

19.根据权利要求9所述的方法，其中所述衬底是半导体晶片或面板，且其中所述方法进一步包括切割所述衬底以形成个别半导体裸片。

20.根据权利要求9所述的方法，其中所述方法不包含平坦化所述导电材料的所述突出部分。

21.根据权利要求9所述的方法，其进一步包括在形成所述导电垫之后将载体耦合到所述衬底的所述第一侧，且其中所述方法不包含平坦化所述载体。

22.一种半导体装置，其包括：

衬底，其具有前侧、所述前侧处的多个电路元件及与所述前侧相对的后侧；

硅穿孔TSV，其在所述衬底中，其中所述TSV包含延伸穿过所述衬底的导电材料，并且其中所述TSV的所述导电材料突出超过所述衬底的所述后侧以界定所述TSV的突出部分；

第一导电结构，其在所述衬底的所述前侧上且电耦合到所述TSV，其中所述第一导电结构具有在所述衬底的所述前侧上方小于10μm的高度；以及

第二导电结构，其在所述衬底的所述后侧上且电耦合到所述TSV，其中所述第二导电结构具有在所述衬底的所述后侧上方30到100μm之间的高度，其中所述第二导电结构覆盖对应TSV的所述突出部分，并且其中所述第二导电结构各自具有的体积比所述突出部分中的对应者的体积大至少九倍。

23.根据权利要求22所述的半导体装置，其中所述TSV的所述突出部分各自具有在所述衬底的所述后侧上方小于5μm的高度。

24.根据权利要求22所述的半导体装置，其中所述TSV的所述突出部分并不共面。

25.根据权利要求22所述的半导体装置，其中所述第一导电结构是凸块下金属化UBM结构。

26.根据权利要求22所述的半导体装置，其中所述第一导电结构包括晶种层。

27.根据权利要求22所述的半导体装置，其中所述衬底在所述后侧上方不包含绝缘层。