[go: up one dir, main page]

TW201916103A - 用以形成多層式光罩的方法 - Google Patents

用以形成多層式光罩的方法 Download PDF

Info

Publication number
TW201916103A
TW201916103A TW107134502A TW107134502A TW201916103A TW 201916103 A TW201916103 A TW 201916103A TW 107134502 A TW107134502 A TW 107134502A TW 107134502 A TW107134502 A TW 107134502A TW 201916103 A TW201916103 A TW 201916103A
Authority
TW
Taiwan
Prior art keywords
layer
carbon coating
carbon
etching
chemical mechanical
Prior art date
Application number
TW107134502A
Other languages
English (en)
Inventor
徐崇威
蘇煜中
吳振豪
李勝男
蔡宗霖
蔡騰群
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201916103A publication Critical patent/TW201916103A/zh

Links

Classifications

    • H10P76/00
    • H10P50/695
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/62Fin field-effect transistors [FinFET]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/01Manufacture or treatment
    • H10D64/017Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/0123Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/02Manufacture or treatment characterised by using material-based technologies
    • H10D84/03Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P50/287
    • H10P50/644
    • H10P50/692
    • H10P95/08
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種方法包含在目標結構上形成碳塗(spin-on carbon;SOC)層;化學處理該碳塗層的上部分;在碳塗層上形成犧牲層;在犧牲層上進行化學機械研磨程序,直到抵達碳塗層,其中該碳塗層經化學處理的上部分對該化學機械研磨程序的阻抗高於犧牲層對該化學機械研磨程序的阻抗;在化學機械研磨程序後,於碳塗層上形成圖案化光阻層;以及使用圖案化光阻層作為光罩,蝕刻目標結構。

Description

用以形成多層式光罩的方法
本揭露是關於用以形成多層式光罩的方法。
積體電路的製造包含多個光刻微影製程。當積體電路的尺寸遍地愈來愈小時,用於控制積體電路的關鍵尺寸(critical dimension)的規定也逐漸收緊。關鍵尺寸是晶圓中電晶體的閘極電極的最小寬度。關鍵尺寸可在形成金屬層的過程中做為參考。
在控制關鍵尺寸的製程中,在晶圓上形成多層式光罩。多層式光罩包含底層、位於底層上的中間層以及位於中間層上的光阻。光阻使用光刻微影光罩曝光,光刻微影光罩具有不透明圖案以及透明圖案。接著,經由顯影而圖案化光阻。經圖案化的光阻用以作為中間層的蝕刻遮罩。經圖案化的中間層接著用以作為蝕刻底層時的蝕刻遮罩。經圖案化的底層用以作為蝕刻下方層體時的蝕刻遮罩。
本揭露之部份實施方式提供一種方法。該方法包 含在目標結構上,形成碳塗層;化學處理碳塗層的上部分;在碳塗層上,形成犧牲層;在犧牲層上進行化學機械研磨製程,直到抵達碳塗層,其中碳塗層的化學處理的上部分對化學機械研磨製程的阻抗高於犧牲層對化學機械研磨製程的阻抗;在化學機械研磨製程後,在碳塗層上形成圖案化光阻層;以及以圖案化光阻層作為遮罩,蝕刻該目標結構。
100‧‧‧方法
102~134‧‧‧方格
210‧‧‧基板
212a‧‧‧鰭狀結構
212b‧‧‧鰭狀結構
212R1‧‧‧凹槽
212R2‧‧‧凹槽
220‧‧‧隔離介電質
230‧‧‧閘極介電層
232‧‧‧閘極介電層
240‧‧‧虛設閘極電極層
242a‧‧‧虛設閘極電極
242b‧‧‧虛設閘極電極
242c‧‧‧虛設閘極電極
250‧‧‧閘極間隔物
252‧‧‧內間隔層
254‧‧‧外間隔層
320‧‧‧底層
320a‧‧‧經處理的碳塗部分
320b‧‧‧未經處理的碳塗部分
322‧‧‧升部
324‧‧‧升部
326‧‧‧凹部
330‧‧‧犧牲層
340‧‧‧第一中間層
350‧‧‧第二中間層
360‧‧‧頂層
390‧‧‧多層式光罩
400‧‧‧催化劑
S1‧‧‧上表面
S2‧‧‧上表面
S3‧‧‧上表面
260a‧‧‧磊晶源極/汲極結構
260b‧‧‧磊晶源極/汲極結構
270‧‧‧接觸蝕刻停止層
280‧‧‧層間介電層
290‧‧‧取代閘極電極
292‧‧‧功函數金屬層
294‧‧‧填充金屬
S4‧‧‧上表面
S5‧‧‧上表面
S6‧‧‧上表面
O1‧‧‧開口
O2‧‧‧開口
SP1‧‧‧第一間距
SP2‧‧‧第二間距
SP3‧‧‧第三間距
PM‧‧‧圖案化遮罩
從以下詳細敘述並搭配圖式檢閱,可理解本揭露的態樣。應注意到,多種特徵並未以產業上實務標準的比例繪製。事實上,為了清楚討論,多種特徵的尺寸可以任意地增加或減少。
第1A圖以及第1B圖為根據本揭露之部分實施方式用於形成半導體裝置的方法的流程圖。
第2A圖至第2U圖描述部分實施方式中形成半導體裝置的各個步驟。
第3圖表示根據本揭露之部分實施方式用於製作多層式光罩的方法中的化學處理的製程。
第4圖展示根據本揭露之部分實施方式用於製作多層式光罩的方法中的研磨製程中的經處理與未經處理的碳塗材料的移除速率。
第5圖展示根據本揭露之部分實施方式用於製作多層式光罩的方法中的蝕刻製程中的經處理與未經處理的碳塗材料的蝕刻速率。
第6A圖至第6E圖描述部分實施方式中形成半導體裝置的各個步驟的剖面圖。
以下本揭露將提供許多個不同的實施方式或實施例以實現所提供之專利標的之不同特徵。許多元件與設置將以特定實施例在以下說明,以簡化本揭露。當然這些實施例僅用以示例而不應用以限制本揭露。舉例而言,敘述「第一特徵形成於第二特徵上」包含多種實施方式,其中涵蓋第一特徵與第二特徵直接接觸,以及額外的特徵形成於第一特徵與第二特徵之間而使兩者不直接接觸。此外,於各式各樣的實施例中,本揭露可能會重複標號以及/或標註字母。此重複是為了簡化並清楚說明,而非意圖表明這些討論的各種實施方式以及/或配置之間的關係。
更甚者,空間相對的詞彙,例如「下層的」、「低於」、「下方」、「之下」、「上層的」、「上方」等相關詞彙,於此用以簡單描述元件或特徵與另一元件或特徵的關係,如圖所示。在使用或操作時,除了圖中所繪示的轉向之外,這些空間相對的詞彙涵蓋裝置的不同的轉向。或者,這些裝置可旋轉(旋轉90度或其他角度),且在此使用的空間相對的描述語可作對應的解讀。
以下多個實施方式將以關於一具體情況的方式進行描述,該具體情況即為用於半導體結構的多層式光罩以及其形成方法。尤其,在此會描述多層式光罩的底層的平坦化方 法。在此描述的實施方式並不限於平坦化多層式光罩的底層,也可用於平坦化半導體結構的其他層體。
第1A圖以及第1B圖為根據本揭露之部分實施方式用於形成半導體裝置的方法100的流程圖,其中包含多層式光罩的製作。第2A圖至第2U圖描述部分實施方式中形成半導體裝置的各個步驟。應了解到,在該方法之前、之中以及之後,可以實施其他步驟,且在該方法的其他實施方式中,所提到的步驟可以被取代或取消。半導體結構以及其形成方法100參照各個圖式一同說明。
參照第1A圖,方法100開始於方格102,其中在基板上形成鰭狀結構。參照第2A圖,於方格102的部分實施方式中,半導體鰭狀結構212a以及212b形成於基板210上。於部分實施方式中,基板210可以是半導體基板,例如塊狀半導體、絕緣上半導體(semiconductor-on-insulator;SOI)基板或其相似物。基板210可包含晶圓,例如矽晶圓。絕緣上半導體基板包含一層半導體材料形成於絕緣層上。絕緣層可例如為埋氧化物層、矽氧化物層或其相似物。絕緣層可提供於基板上,例如為矽或玻璃基板上。也可以採用其他基板,例如多層或漸變基板。於部分實施方式中,基板210的半導體材料可包含矽;鍺;化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或銻化銦;合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及/或GaInAsP;或其組合。
於部分實施方式中,半導體鰭狀結構212a以及212b包含矽且可經由例如使用光刻微影以及蝕刻技術而圖案 化與蝕刻基板210而形成,而使半導體鰭狀結構212a以及212b突出於基板210。舉例而言,在基板210上沉積一層光阻材料(未繪示)。該層光阻材料被以特定圖案(第2A圖所示的半導體鰭狀結構212a以及212b)照射(曝光),並經顯影而移除部分的光阻材料。剩餘的光阻材料保護其下的材料免於後續的製程步驟,例如蝕刻步驟。應注意到,其他遮罩(例如氧化物遮罩或氮化矽遮罩)也可用於此蝕刻步驟。
隔離介電質220填滿半導體鰭狀結構212a以及212b之間的溝槽而作為淺溝槽隔離區(shallow trench isolation;STI)。隔離介電質220可包含任何適當的介電材料,例如氧化矽、氮化矽、類似的材料或其組合。形成隔離介電質220的方法可包含在基板210上沉積介電材料以覆蓋半導體鰭狀結構212a以及212b、選擇性地進行化學機械研磨(chemical mechanical polish;CMP)以移除溝槽外面的額外的介電材料、且接著針對介電材料進行回蝕製程直到露出半導體鰭狀結構212a以及212b的上部分。隔離介電質220的沉積可可使用高密度電漿化學氣象沉積(high density plasma chemical vapor deposition;HDP-CVD)、流動式化學氣相沉積(flowable CVD;FCVD)(例如在遠距電漿系統中以化學氣相沉積為基底的材料沉積,且後固化以使其轉為另一材料,例如氧化物)、其相似物或其組合。可使用由任何適當製程形成的其他絕緣材料。
應了解到,以上描述的製程是半導體鰭狀結構212a以及212b以及淺溝槽隔離區結構的形成的部分範例。在 其他實施方式中,可以在基板210的上表面上形成介電層;可在介電層中蝕刻溝槽;可在溝槽中磊晶成長同質磊晶結構;可凹陷介電層,而使同質磊晶結構突出於介電層,而形成鰭狀結構。在其他實施方式中,可以用異質磊晶結構作為鰭狀結構。舉例而言,可凹陷半導體鰭狀結構212a以及212b,並在凹陷的半導體鰭狀結構212a以及212b的位置磊晶成長一材料,該材料不同於凹陷的半導體鰭狀結構212a以及212b。在更詳細的實施方式中,可以在基板210的上表面上形成介電層;可在介電層中蝕刻溝槽;可使用不同於基板210的材料,在溝槽中磊晶成長異質磊晶結構;可凹陷介電層,而使異質磊晶結構突出於介電層,而形成鰭狀結構。在部份實施方式中,在磊晶成長同質磊晶結構或異質磊晶結構時,成長的材料可以在成長過程中被原位摻雜(in situ doped),而不事先植入鰭狀結構,但原位摻雜以及植入摻雜可一起使用。在部分實施方式中,半導體鰭狀結構212a以及/或212b可包含矽鍺、碳化矽、純或實質純鍺、三五族化合物半導體、二六族化合物半導體或其他相似材料。舉例而言,可用於形成三五族化合物半導體的適當材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP以及其他相似材料。
再回到第1A圖,方法100來到方格104,其中在基板上形成閘極介電層以及虛設閘極電極層。參照第2B圖,於方格104的部分實施方式中,閘極介電層230以及虛設閘極電極層240先後形成於半導體鰭狀結構212a、212b以及隔離介電質220上。於部分實施方式中,閘極介電層230是由高介電 (high-k)的介電材料形成,例如金屬氧化物、過度金屬氧化物或其他相似材料。高介電(high-k)的介電材料的例子包含但不限於氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金或其他適當介電材料。於部分實施方式中,閘極介電層230包含氧化層。閘極介電層230可由沉積製程而形成,例如化學氣相沉積(chemical vapor deposition;CVD)、物理氣相沉積(physical vapor deposition;PVD)、原子層沉積(atomic layer deposition;ALD)、電漿增強化學氣相沉積(plasma enhanced CVD;PECVD)或其他適當技術。
在形成閘極介電層230後,在閘極介電層230上形成虛設閘極電極層240。於部分實施方式中,虛設閘極電極層240可包含多晶矽(poly-Si)、多晶矽鍺((poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物或金屬。於部分實施方式中,虛設閘極電極層240包含含金屬材料,例如TiN、TaN、TaC、Co、Ru、Al、其組合或其多個層體。虛設閘極電極層240可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍或用於沉積導電材料的其他適當技術。
參照第1A圖,方法來到方格106,其中虛設閘極電極層被圖案化。參考第2C圖,在方格106的實施方式中,第2B圖所示的虛設閘極電極層240經圖案化而形成環繞半導體鰭狀結構212a的虛設閘極電極242a、以及環繞半導體鰭狀結構212b的虛設閘極電極242b。此圖案化製程可包含在虛設閘 極電極層240的部份上形成圖案化遮罩,以該圖案化遮罩作為蝕刻遮罩,蝕刻虛設閘極電極層240的其他部份。在蝕刻製程之後,閘極電極層240的受到圖案化遮罩覆蓋的部分留下而形成虛設閘極電極242a與242b。圖案化光罩可藉由一系列的步驟而形成,包含沉積、光刻微影圖案化以及蝕刻製程。圖案化遮罩可以是硬式光罩,用於保護其下的虛設閘極電極層240,以免後續蝕刻製程。在蝕刻之後,移除圖案化光罩。虛設閘極電極242a與242b具有實質平行的長軸,其實質垂直於半導體鰭狀結構212a與212b的長軸。於部分實施方式中,相鄰的兩個虛設閘極電極242a由第一間距SP1分隔開來,相鄰的兩個虛設閘極電極242b由第二間距SP2分隔開來,且虛設閘極電極242a以第三間距SP3與虛設閘極電極242b分隔開來。第三間距SP3大於第一與第二間距SP1以及SP2,而負面地影響後續形成的碳塗(spin-on carbon;SOC)層的表面的平整度,其將於後續詳細地討論。
再回到第1A圖,方法100接著來到方格108,在虛設閘極電極的相對側壁上,形成閘極間隔物。參照第2D圖,在方格108的實施方式中,在虛設閘極電極242a與242b的每個側壁上,形成閘極間隔物250。在部分實施方式中,閘極間隔物250是多層式間隔物且包含內間隔層252以及外間隔層254。內間隔層252與外間隔層254可包含不同材料。於部分實施方式中,內間隔層252與外間隔層254可包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、多孔介電材料、氫摻雜的碳氧化矽(SiOC:H)、低介電(low-k) 的介電材料或其他適當材料。形成閘極間隔物250的方法包含利用例如化學氣相沉積、物理氣相沉積或原子層沉積,在第2C圖的結構上毯覆地形成內間隔層252與外間隔層254,接著,進行蝕刻製程(例如非等向性蝕刻)以移除內間隔層252與外間隔層254的水平部分。內間隔層252與外間隔層254位於虛設閘極電極242a與242b的側壁上的剩餘部分可作為閘極間隔物250。於部分實施方式中,此蝕刻製程也移除了在內間隔層252與外間隔層254的水平部分下方的閘極介電層230的部分(請見第2C圖),在蝕刻製程後,閘極介電層230的部分剩餘於各個虛設閘極電極242a與242b下方。於本文中,此閘極介電層230的剩餘部分可作為閘極介電層232。於部分實施方式中,如果閘極介電層232並未在間隔物層蝕刻製程後分隔開來,可在間隔物層蝕刻製程後,對閘極介電層230進行一或多個蝕刻製程,而形成分隔的閘極介電層232。
參照第1A圖,方法接著來到方格110,在基板210上形成磊晶結構。參照第2E圖,在方格110的部分實施方式中,磊晶源極/汲極結構260a與260b形成於各個鰭狀結構212a與212b上。詳細而言,局部移除(或局部凹陷)半導體鰭狀結構212a與212b未受到虛設閘極電極242a、242b以及閘極間隔物250覆蓋的部分,以在各個半導體鰭狀結構212a與212b中形成凹槽212R1與212R2,且在半導體鰭狀結構212a與212b的凹槽212R1與212R2中分別磊晶成長磊晶源極/汲極結構260a與260b。凹槽212R1與212R2的形成可包含乾蝕刻製程、濕蝕刻製程或乾蝕刻製程與濕蝕刻製程的組合。此蝕刻製程可包含反 應式離子蝕刻(reactive ion etch;RIE),其使用虛設閘極電極242a、242b以及閘極間隔物250作為光罩。於部分實施方式中,在蝕刻製程後,可使用氫氟酸(HF)或其他適當溶液進行預清潔製程,以清潔凹槽212R1與212R2。
磊晶源極/汲極結構260a與260b可使用一或多個磊晶製程而形成,例如矽特徵、矽鍺特徵、磷酸矽(SiP)特徵、碳化矽(SiC)特徵以及/或其他能以結晶狀態形成的適當特徵。於部分實施方式中,磊晶源極/汲極結構260a與260b的晶格常數不同於半導體鰭狀結構212a與212b的晶格常數,而使半導體鰭狀結構212a與212b內的通道區經由磊晶源極/汲極結構260a與260b而被拉伸或壓縮,以改善半導體裝置的載子遷移率並增進裝置效能。
詳細而言,當拉伸應力施加於通道區時,電子遷移率增加且電洞遷移率減少,且當壓縮應力施加於通道區時,電子遷移率減少且電洞遷移率增加。因此,能提供通道區拉伸應力的應力源(stressor),有益於n型電晶體,且能提供通道區壓縮應力的應力源,也有益於p型電晶體。舉例而言,於部分實施方式中,當源極/汲極結構260a與/或260b用於形成n型電晶體時,源極/汲極結構260a與/或260b可作為應力源,包含例如SiP、SiC或SiCP,其能用對通道產生拉伸應力;於部分實施方式中,當源極/汲極結構260a與/或260b用於形成p型電晶體時,源極/汲極結構260a與/或260b可作為應力源,包含例如SiGe,其能用對通道產生壓縮應力。
磊晶製程包含化學氣相沉積技術(例如氣相磊晶 法(vapor-phase epitaxy;VPE)法以及/或超高真空氣相沉積法(ultra-high vacuum CVD;UHV-CVD))、分子束磊晶法以及/或其他適當製程。此磊晶製程可使用氣體以及/或液體前驅物,其與半導體鰭狀結構212a與212b的成分(例如矽、矽鍺、磷酸矽或相似材料)互相作用。磊晶源極/汲極結構260a與260b可以是原位摻雜的。此摻雜物質包含p型摻雜物,例如硼或氟化硼(BF2);n型摻雜物,例如磷或砷;以及/或其他適當摻雜物包含其組合。如果磊晶源極/汲極結構260a與/或260b並非原位摻雜的,則可通過第二植入製程(例如接面植入製程(junction implant process))來摻雜磊晶源極/汲極結構260a與/或260b。可進以一或多個退火製程以激化磊晶源極/汲極結構260a與/或260b。退火製程可包含快速熱退火(rapid thermal annealing;RTA)製程及/或鐳射退火製程(laser annealing processes)。
參照第1A圖,方法接著來到方格112,在基板上形成多層式光罩的底層。參照第2F圖,在方格112的部分實施方式中,多層式光罩390(參照第2K圖)的底層320可包含使用旋轉式塗佈(spin-on coating)法形成的富含碳的材料。在此實施方式中,底層320也可被稱為碳塗(spin-on carbon;SOC)層320。在部分實施方式中,底層320的富含碳的材料具有羥基(-OH)且具有不低於50%的碳原子濃度,這有利於在後續化學處理中在底層320中產生交聯(crosslinks),進而改善後續的化學機械研磨製程中的化學機械研磨阻抗,其將會於後續詳細介紹。舉例而言,碳原子濃度的範圍在大約50%至大約70%之 間。如果底層320的碳原子濃度小於大約50%,在後續化學處理中底層320中產生的交聯可能不足以達到理想的化學機械研磨阻抗。如果碳原子濃度大於大約70%,底層320中的氧原子濃度可能太低而無法產生足夠的交聯。底層320可由具有羥基(-OH)的有機材料形成,其中有機材料例如為有機聚合物(例如丙烯酸酯(acrylate)、甲基丙烯酸甲酯(methacrylate)、聚酯(polyester)、酚醛(novolac)、聚醯亞胺(polyimide)或其他適當材料)。
於部分實施方式中,在旋轉式塗佈法後,可在大約攝氏150度至大約攝氏600度的溫度範圍內,大約30分鐘至大約1小時的期間內,在退火氣體環境中,對底層320進行退火。如果退火溫度低於大約攝氏150度以及/或如果退火期間小於大約30分鐘,所造成的底層320可能會太具流動性而難以支撐多層式光罩(例如第2K圖的多層式光罩390)的光阻。如果退火溫度高於大約攝氏600度以及/或如果退火期間大於大約1小時,底層320中可能會發生不必要的熱解(例如裂解),而使底層320脫氣,且裂解的底層320可能會剝落而造成多層式光罩中的缺陷。退火氣體可包含空氣、氮氣、氧氣、氫氣、氮/氫氣、氮/氧氣、氫/氧氣、其組合或其他相似物。於部分實施方式中,底層320可使用單一退火製程進行退火。於其他實施方式中,底層320可使用多個退火製程進行退火。
由於第三間距SP3以及第一與第二間距SP1、SP2(請見第2C圖)的差異,底層320具有非平整上表面S1。詳細而言,底層320包含位於虛設閘極電極242a上的升部322、 位於虛設閘極電極242b上的升部324以及位於升部322以及324之間的凹部326。升部324的頂部與凹部326的頂部以距離D1分隔開來。於部分實施方式中,由於虛設閘極電極242b的數量大於虛設閘極電極242a的數量,升部324的頂部高於升部322的頂部。
在部分實施方式中,底層320的厚度(例如凹部326的厚度)可在大約0.5千埃(KÅ)至大約5千埃(KÅ)的範圍內。如果底層320的厚度低於大約0.5千埃,底層320可能太薄而無法提供閘極電極242a與242b足夠的保護,進而在後續化學機械研磨製程中,對虛設閘極電極242a與242b造成不必要的損害。如果底層320的厚度大於5千埃,後續步驟中,蝕刻底層320的時間會不必要地冗長。
參照第1A圖,方法接著來到方格114,對底層320進行化學處理。參照第2G圖,在方格114的部分實施方式中,化學處理可以包含施加催化劑400至底層320的上表面S1上,進而在底層320中引發交聯,而硬化底層320的至少表層。催化劑400的pH值小於大約7,以提供底層320質子(H+),其有益於交聯的產生。如果催化劑400的pH值高於大約7,底層320中可能不會發生交聯。在化學處理後,底層320的表層轉變為經處理的碳塗部分320a,且位於經處理的碳塗部分320a下的底層320的下部分(也被稱為下層)可保留未經處理的而被稱為未經處理的碳塗部分320b。化學處理可能不會影響底層320的表面型態。舉例而言,在化學處理後,上表面S1的表面型態維持實質未變的。
第3圖表示根據本揭露之部分實施方式化學處理的轉化機制。在化學處理的初始,底層320(參考第2G圖)提供分子R1-OH,R1-OH是底層320的多個分子的其中一個。於部分實施方式中,R1可以是有機聚合物,例如丙烯酸酯(acrylate)、甲基丙烯酸甲酯(methacrylate)、聚酯(polyester)、酚醛(novolac)、聚醯亞胺(polyimide)或其他適當材料。
其後,藉由將催化劑400塗於底層320上,質子(H+)被加至底層320(參照第2F圖)的R1-OH,進而引發質子化過程(protonation process)。舉例而言,R1-OH的羥基之一被催化而質子化成為OH2 +。經由此質子化過程,R1-OH轉變為R1-OH2 +。於部分實施方式中,催化劑400可以是氣態的或液態的。催化劑400可以是布忍斯特酸(Brønsted acid)。在部分實施方式中,催化劑400可以是酸、蛰合劑(chelating agent)或酸與蛰合劑的混和。詳細而言,酸可以是H2SO4、HClO4、HI、HBr、HNO3、HCl、CH3COOH、C6H8O7、KIO4、C4H6O6、C6H5COOH、HBF4、H2CO3、HCN、HNO2、HF、H3PO4或其相似材料。蛰合劑可以是乙二胺(1,2-diaminoethane;C2H4(NH2)2)、2,2'-聯吡啶(2,2'-Bipyridine;C10H8N2)、鄰二氮菲(1,10-phenanthroline;C12H8N2)、草酸(ethanedioic acid;H2C2O4)、乙二胺四乙酸(ethylenediaminetetraacetic acid;EDTA;C10H16N2O8)或其相似材料。
其次,在R1-OH2 +以及底層320(參照第2F圖)的另一分子R2-OH之間,發生分子間親核取代(intermolecular nucleophilic substitution)。應注意到,R1’-C即為第3圖的R1。舉例而言,底層320的另一分子R2-OH的羥基攻擊底層320的R1’-C-OH2 +的碳原子,而使R1’-C-OH2 +的OH2 +作為良好的離去基團而可離開碳原子。經由此機制,兩個分子產生交聯,而失去水(H2O)且形成具有質子(H+)的複合物R1’-C-O-R2
於部分實施方式中,R2可以是任何有機聚合物,例如丙烯酸酯(acrylate)、甲基丙烯酸甲酯(methacrylate)、聚酯(polyester)、酚醛(novolac)、聚醯亞胺(polyimide)或其他適當材料。於部分實施方式中,R1可以與R2相同。於部分實施方式中,R1可以不同於R2。換句話說,底層320可由單一種分子或至少兩種分子所組成。於部分實施方式中,底層320的分子(例如R1-OH與R2-OH)可以是具有羥基(-OH)的適當份子,例如醇(例如一級醇、二級醇或三級醇)、羧酸或其他適當分子。
其後,質子(H+)會離開複合物R1’-C-O-R2,且作為催化劑400,以加至底層320的R1-OH。交聯的複合物R1-O-R2具有C-O-C連結,其以一個氧原子連接兩個碳原子。詳細而言,經處理的碳塗部分320a(如第2G圖所示)包含具有C-O-C連結的交聯複合物R1-O-R2,而未經處理的碳塗部分320b包含具有羥基(-OH)的聚合物,例如R1-OH與R2-OH。在經處理的碳塗部分320a中的交聯可增加後續化學機械研磨製程中的阻抗。換句話說,經處理的碳塗部分320a對後續化學機械研磨製程的阻抗高於未經處理的碳塗部分 320b對後續化學機械研磨製程的阻抗。於部分實施方式中,可以在酸性環境中,選擇性地使用二氧化錳,以加速質子(H+)與水(H2O)的離開。
化學處理的時間長度在大約10分鐘至大約2小時的範圍之間。如果該時間長度小於大約10分鐘,經處理的碳塗部分320a可能會太薄而無法在後續化學機械研磨製程中做為化學機械研磨停止層。如果該時間長度大於大約2小時,可能會不必要地延長生產時間。化學處理可在溫度範圍大約攝氏20度至大約攝氏150度的範圍內進行。如果化學處理在高於攝氏150度的溫度下進行,催化劑400可能會被蒸發。如果化學處理在低於20度的溫度下進行,為了使經處理的碳塗部分320a具有適當厚度以作為化學機械研磨停止層,化學處理的時間長度可能會被延長,而導致生產時間不必要地延長。於部分實施方式中,可以對底層320進行二個或更多的化學處理。於部分實施方式中,在化學處理後,可使用去離子水清除殘留的催化劑400。在清洗製程後,可進行旋轉乾燥製程(spin dry process),以移除去離子水。
於此,第2G圖中的虛線表示經處理的碳塗部分320a與未經處理的碳塗部分320b的交界。在部分實施方式中,經處理的碳塗部分320a與未經處理的碳塗部分320b可能不會有明顯的介面於其中,因為催化劑400所施加的質子可能會在底層320中緩慢擴散。作為擴散的結果,底層320中的交聯(例如交聯複合物R1-O-R2對所有分子的比例)可能會隨位置變化。舉例而言,經處理的碳塗部分320a鄰近上表面S1的 上部分比經處理的碳塗部分320a的下部分具有較高程度的交聯。換句話說,經處理的碳塗部分320a中的交聯複合物R1-O-R2的百分比比例可隨其與上表面S1距離的增加而降低。也可以說,經處理的碳塗部分320a中的交聯程度可隨其與未經處理的碳塗部分320b的距離的增加而增加。由於化學機械研磨阻抗與碳塗材料中的交聯正相關,經處理的碳塗部分320a的上部分相較於經處理的碳塗部分320a的下部分可具有較高的化學機械研磨阻抗。
在部分實施方式中,催化劑400施加於底層320的整個上表面S1。於部分其他實施方式中,催化劑400施加於底層320的上表面S1的部分區域,期將於後續參照第6A圖至第6E圖詳細介紹。
參照第1A圖,方法100來到方格116,在底層上形成犧牲層。參照第2H圖,在方格116的部分實施方式中,犧牲層330形成於底層320的不平整上表面S1上,且犧牲層330的上表面S2可以具有與底層320的不平整上表面S1實質相同的表面形貌。犧牲層330可包含富含碳的材料、其他介電材料半導體材料或其組合。在犧牲層330包含富含碳的材料的部分實施方式中,犧牲層330可以使用旋轉式塗佈法形成,且被稱為碳塗層330。犧牲層330可由有機聚合物組成,例如丙烯酸酯(acrylate)、甲基丙烯酸甲酯(methacrylate)、聚酯(polyester)、酚醛(novolac)、聚醯亞胺(polyimide)或其他適當材料。在部分實施方式中,犧牲層330的碳原子濃度的範圍在大約50%至大約99.9%之間。如果碳塗層330的碳原子濃 度小於大約50%,碳塗層330與經處理的碳塗部分320a的化學機械研磨的阻抗差異可能會太小,而難以經處理的碳塗部分320a阻擋後續的化學機械研磨。
在部分實施方式中,碳塗層330的厚度(例如上表面S1至上表面S2的垂直距離)在大約0.5千埃(KÅ)至大約5千埃(KÅ)的範圍內。如果碳塗層330的厚度低於大約0.5千埃,碳塗層330可能太薄而無法覆蓋升部322以及/或324。如果碳塗層330的厚度大於5千埃,後續步驟中,化學機械研磨的時間會不必要地冗長。
在部分實施方式中,於旋轉式塗佈法後,對碳塗層330進行退火。可在大約攝氏150度至大約攝氏600度的溫度範圍內,大約30分鐘至大約1小時的期間內,在退火氣體環境下,進行此退火製程。如果退火溫度低於大約攝氏150度以及/或如果退火期間小於大約30分鐘,碳塗層330可能會太具流動性而難以進行後續的化學機械研磨,其會降低研磨的均勻度。如果退火溫度高於大約攝氏600度以及/或如果退火期間大於大約1小時,碳塗層330可能會脫氣,碳塗層330中可能會發生不必要的熱解(例如裂解)。退火氣體可包含空氣、氮氣、氧氣、氫氣、氮/氫氣、氮/氧氣、氫/氧氣、其組合或其他相似物。於部分實施方式中,碳塗層330可使用單一退火製程進行退火。於其他實施方式中,碳塗層330可使用多個退火製程進行退火。
在其他部分實施方式中,犧牲層330可由不同於碳塗材料的材料所形成。舉例而言,犧牲層330包含SiO2、HfO2、ZrO2、La2O3、Al2O3、TiO2、Ta2O5、SiN、SiC、SiON、 AlON、SiOC、SiCN、SiONC、Si、SiGe、Ge、SiP、GaAs、InP、相似物或其組合,且可使用化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、相似方法或其組合而形成。
再回到第1A圖,方法100來到方格118,平坦化犧牲層330。參照第2I圖,在方格118的部分實施方式中,平坦化犧牲層330直到抵達經處理的碳塗部分320a。在部分實施方式中,可以使用化學機械研磨製程來平坦化犧牲層330。詳細而言,化學機械研磨使用研磨液(slurry)中的反應物與犧牲層330的不平整上表面S2(參照第2H圖)進行化學反應,而產生容易研磨的層體。此研磨液可包含部分主動研磨成分,例如研磨顆粒。舉例而言,研磨顆粒由氧化鈦、氧化矽或氧化鈰組成。在研磨片下,研磨液中的研磨顆粒提供磨損作用,犧牲層330隨磨損作用逐漸被移除。
於此,藉由前述的化學處理,使研磨終點更加分明。詳細而言,因為經處理的碳塗部分320a比未經處理的碳塗層330具有較高的交聯程度,而使經處理的碳塗部分320a與未經處理的碳塗層330之間有化學機械研磨選擇性。如此一來,經處理的碳塗部分320a可做為化學機械研磨製程中的化學機械研磨停止層。詳細而言,經處理的碳塗部分320a對化學機械研磨製程的阻抗高於未經處理的碳塗層330對化學機械研磨製程的阻抗。換句話說,經處理的碳塗材料對研磨液的阻抗高於未經處理的碳塗材料對研磨液的阻抗。舉例而言,第4圖展示化學機械研磨製程的經處理的碳塗材料(例如經處理的碳塗部 分320a)與未經處理的碳塗材料(例如未經處理的碳塗層330或未經處理的碳塗部分320b)的移除速率。經處理的碳塗材料的移除速率可低於大約500Å/min,而未經處理的碳塗材料的移除速率可大於大約1500Å/min。因此,未經處理的碳塗材料的移除速率至少為經處理的碳塗材料的移除速率的三倍以上。如此一來,因為經處理的碳塗材料可明顯減速化學機械研磨製程,使用經處理的碳塗材料作為化學機械研磨停止層,可讓研磨終點可更加分明。因此,只要經處理的碳塗部分320a露出,即可停止化學機械研磨製程,進而造成經處理的碳塗部分320a的上表面S3實質齊平於犧牲層330的上表面S4。相反地,如果經處理的碳塗材料的移除速率高於500Å/min以及/或未經處理的碳塗材料的移除速率低於1500Å/min,此研磨終點可能是不明確的,而造成化學機械研磨的碟型凹陷效應(dishing effect)。經處理的碳塗部分320a與未經處理的碳塗層330可以一起形成上表面,其相較於底層320的不平整上表面S1(參照第2H圖)具有更好的平整度。更甚者,因為只要經處理的碳塗部分320a露出,即可停止化學機械研磨製程,可以預防底層320的過度研磨,進而保護虛設閘極電極242a、242b以及/或閘極間隔物250免於因過度研磨而損毀。
在化學機械研磨製程之後,可以使用去離子水清除化學機械研磨製程的殘餘物,例如基板210上的研磨液以及研磨顆粒。在清洗之後,可選擇性地對基板210進行一或多個退火製程,進而硬化碳塗層320以及330。可在大約攝氏150度至大約攝氏600度的溫度範圍,大約30分鐘至大約1小時的 期間內,在環境氣體例如為空氣、氮氣、氧氣、氫氣、氮/氫氣、氮/氧氣或氫/氧氣之下,進行此退火製程。如果退火溫度低於大約攝氏150度以及/或如果退火期間小於大約30分鐘,所造成的碳塗層320與330可能會太具流動性而難以進行後續的蝕刻製程。如果退火溫度高於大約攝氏600度以及/或如果退火期間大於大約1小時,碳塗層320以及/或330中可能會發生不必要的熱解(例如裂解),碳塗層320與330可能會脫氣,且裂解的碳塗層320與330可能會剝落而造成多層式光罩(參照第2K圖所述的多層式光罩390)中的缺陷。
參照第1A圖,方法100接著來到方格120,對底層與犧牲層進行非選擇性回蝕(etch back)製程。參照第2J圖,在方格120的部分實施方式中,犧牲層330與底層320被非選擇性地回蝕。此非選擇性回蝕製程使未經處理的碳塗層330與經處理的碳塗部分320a被移除,而在基板210上留下未經處理的碳塗部分320b。在本文中,「選擇性蝕刻」表示兩個層體的蝕刻速率的差異小於其中一個蝕刻速率的百分之十。於部分實施方式中,兩個層體(例如經處理的碳塗材料與未經處理的碳塗材料)的蝕刻速率的比值可在大約0.25至大約4的範圍內。如此一來,保留的未經處理的碳塗部分320b的上表面S5相較於底層320的不平整上表面S1(參照第2E圖)具有更好的平整度,進而改善後續形成於保留的未經處理的碳塗部分320b上的光阻層的平整度,其將於後續詳細介紹。
於部分實施方式中,非選擇性回蝕製程包含電漿蝕刻製程,其使用具有含硫氣體與含氧氣體的蝕刻劑。舉例而 言,含硫氣體可為SO2,含氧氣體可為O2。詳細而言,含氧氣體與含硫氣體的氣體體積比可在大約2至大約5的範圍內。如果此含氧氣體與含硫氣體的氣體體積比大於大約5,經處理的碳塗材料與未經處理的碳塗材料的蝕刻速率可能會太高而難以掌控,也會增加無益的側向蝕刻。如果含氧氣體與含硫氣體的氣體體積比小於大約2,經處理的碳塗材料與未經處理的碳塗材料的蝕刻速率可能會太低,進而導致蝕刻時間不必要地延長。
第5圖展示根據本揭露之部分實施方式中的非選擇性的蝕刻製程中經處理與未經處理的碳塗材料的蝕刻速率。如第5圖所示,經處理的碳塗材料(例如經處理的碳塗部分320a)的蝕刻速率可與未經處理的碳塗材料(例如未經處理的碳塗部分320b以及未經處理的碳塗層330)的蝕刻速率實質相同。舉例而言,經處理的碳塗材料與未經處理的碳塗材料的蝕刻速率比在大約0.9至大約1.1的範圍之間。如果該經處理的碳塗材料與未經處理的碳塗材料的蝕刻速率大於大約1.1或小於大約0.9,保留的未經處理的碳塗部分320b的上表面S5可能會有不令人滿意的平整度,而使後續形成於上表面S5上的光阻層不均勻,進而導致後續微影製程中的微影問題(例如曝光可能會因為光阻層不均勻而失焦)。
參照第1B圖,方法100接著來到方格122,在未經處理的碳塗部分上形成一或多個中間層以及頂層,以形成多層式光罩。參照第2K圖,在方格122的部分實施方式中,在未經處理的碳塗部分320b上,依序形成第一中間層340、選擇性 的第二中間層350以及頂層360,以形成多層式光罩390。在部分實施方式中,第一中間層340可包含無機含矽材料,例如碳氧化系(SiOC)或相似物。於部分實施方式中,第一中間層340可使用旋轉塗佈法、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、相似方法或其組合而形成。於部分實施方式中,第一中間層340可作為無機硬式光罩層。於其他實施方式中,第一中間層340可作為無機底部抗反射鍍膜(bottom anti-reflective coating;BARC)層。
於第一中間層340上,選擇性地形成第二中間層350。於部分實施方式中,第二中間層350可作為有機底部抗反射鍍膜(BARC)層。於部分實施方式中,第二中間層350可具有適當有機材料且可經由旋轉塗佈方法或相似方法形成。第二中間層350基於其材料以及波長而形成至適當厚度,該適當厚度足以提供足夠的抗反射品質。於其他實施方式中,可以省略第二中間層350。
在第二中間層350上,形成頂層360。於部分實施方式中,頂層360包含光阻材料,且可經由旋轉塗佈方法或相似方法形成。因此,頂層360在本文中可以被稱為光阻層。於部分實施方式中,未經處理的碳塗部分320b、第一中間層340、第二中間層350以及頂層360合稱為多層式光罩390。如第2K圖所示,由於第一中間層340、第二中間層350以及頂光阻層360堆疊於未經處理的碳塗部分320b的平坦上表面S5上,頂光阻層360的上表面S6可具有良好的平整度,因而可解決光刻微影的問題(例如因光阻層不均勻而造成曝光光線的失 焦)。
參照第1B圖,方法100接著來到方格124,圖案化頂層。參照第2L圖,在方格124的部分實施方式中,照射(曝光)並顯影頂層360,進而在頂層360造成開口O1。頂層360的開口O1位於一或多個虛設閘極電極(例如虛設閘極電極242b)之上,而使多層式光罩390可作為以下閘極切斷製程(gate cut process)的蝕刻遮罩。
光阻層(例如頂層360)的平整度對於光刻微影的結果有許多影響。舉例而言,用於照射光阻層的曝光機具有聚焦預算(focus budget),聚焦預算是在光刻微影製程中涵蓋曝光機聚焦變異(focus variation)的景深(depth of focus;DOF)的最小值。光阻層的平整度不好會導致聚焦變異惡化,進而對聚焦預算造成負面影響。更甚者,使用光刻微影技術形成的各種圖案的關鍵尺寸(CD)在晶圓各處是期望為均勻的,關鍵尺存的均勻度至少有賴於光阻層的平整度。而且,關鍵尺存的均勻度與光阻層的平整度是正相關的。換句話說,光阻層的平整度不良會導致關鍵尺寸的均勻度降低。舉例而言,如果光阻層是不均勻的,顯影後檢測(after development inspection;ADI)的結果會顯示圖案化光阻層中關鍵尺寸均勻度不良。然而,第1A圖與第1B圖的方格112-122會使光阻層360有良好的平整度,因而可以改善聚焦預算以及/或關鍵尺寸均勻度。
參照第1B圖,方法100接著來到方格126,圖案化中間層以及未經處理的碳塗部分。參照第2M圖與第2N圖,在方格126的部分實施方式中,進行一圖案化製程,而將頂光 阻層360中的開口O1轉移至下方的中間層350、340以及未經處理的碳塗部分320b,而在未經處理的碳塗部分320b中形成開口O2,露出將被蝕刻的一或多個虛設閘極電極242b。於部分實施方式中,此圖案化製程包含一或多個蝕刻製程,其使用頂光阻層360作為蝕刻遮罩。此一或多個蝕刻製程可包含非等向性濕蝕刻製程、非等向性乾蝕刻製程或其組合。於部分實施方式中,未經處理的碳塗部分320b經由蝕刻劑而被蝕刻,該蝕刻劑實質上相同於第2J圖所示的非選擇性回蝕中所使用的蝕刻劑。舉例而言,該蝕刻製程包含電漿蝕刻製程,其使用具有含硫氣體與含氧氣體的蝕刻劑。舉例而言,含硫氣體可為SO2,含氧氣體可為O2。詳細而言,含氧氣體與含硫氣體的氣體體積比可在大約2至大約5的範圍內。如果此含氧氣體與含硫氣體的氣體體積比大於大約5,未經處理的碳塗材料的蝕刻速率可能會太高而難以掌控,也會增加無益的側向蝕刻。如果含氧氣體與含硫氣體的氣體體積比小於大約2,未經處理的碳塗材料的蝕刻速率可能會太低,進而導致蝕刻時間不必要地延長。
參照第1B圖,方法100接著來到方格128,對未經處理的碳塗部分所露出的虛設閘極電極,進行閘極切斷製程(gate cut process)。參照第2O圖與第2P圖,在方格128的部分實施方式中,使用未經處理的碳塗部分320b作為蝕刻遮罩,蝕刻開口O2所露出的虛設閘極電極242b。如此一來,未經處理的碳塗部分320b所露出的各虛設閘極電極242b被分開(切開)成多個虛設閘極電極242c(請見第2P圖的上視圖),因此 此蝕刻製程可被稱為閘極切斷製程。於部分實施方式中,開口O2下的閘極間隙物250、半導體鰭狀結構212b以及磊晶源極/汲極結構260b也被蝕刻。此蝕刻包含一或多個非等向性濕蝕刻製程、非等向性乾蝕刻製程或其組合。中間層340與350可能在蝕刻製程中耗損。
再回到第1B圖,方法100接著來到方格130,移除未經處理的碳塗部分。在方格130的部分實施方式中,經由一蝕刻製程,移除保留的未經處理的碳塗部分320b。所造成的結構如第2Q圖所示。舉例而言,該蝕刻製程包含電漿蝕刻製程,其使用具有含硫氣體(例如SO2)與含氧氣體(例如O2)的蝕刻劑。
再回到第1B圖,方法100接著來到方格132,在基板上形成接觸蝕刻停止層(contact etch stop layer;CESL)以及層間介電層。參照第2R圖與第2S圖,在方格132的部分實施方式中,在基板210上形成接觸蝕刻停止層270以及層間介電層280。接觸蝕刻停止層270以及層間介電層280的形成包含在基板210上依序沉積接觸蝕刻停止層270以及層間介電層280,接著對層間介電層280進行化學機械研磨製程直到抵達虛設閘極電極242a與242b。接觸蝕刻停止層270包含氮化矽、氮氧化矽或其他適當材料,且可藉由例如電漿化學氣相沉積法、低壓化學氣相沉積法、原子層沉積法或其他適當技術而沉積。層間介電層280的材料不同於接觸蝕刻停止層270的材料。於部分實施方式中,層間介電層280可包含氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane;TEOS)、 磷矽酸鹽玻璃(phosphosilicate glass;PSG)、硼磷矽玻璃(borophosphosilicate glass;BPSG)、低介電(low-k)的介電材料以及/或其他適當介電材料。低介電(low-k)的介電材料的例子包含但不限於氟矽玻璃(fluorinated silica glass;FSG)、摻碳氧化矽、氟化非晶碳(amorphous fluorinated carbon)、帕里綸(parylene)、苯並環丁烯(bis-benzocyclobutenes;BCB)或聚醯亞胺(polyimide)。層間介電層280可採用例如化學氣相沉積法、原子層沉積法、旋塗式玻璃(spin-on-glass;SOG)或其他適當技術而沉積。
再回到第1B圖,方法100接著來到方格134,以取代閘極電極分別取代虛設閘極電極。參照第2T圖與第2U圖,在方格134的部分實施方式中,使用「後閘極(gate-last)」或取代閘極製程,以取代閘極電極290(也稱為金屬閘極電極)取代虛設閘極電極242a、242b以及242c(如第2R圖與第2S圖所示)。舉例而言,移除虛設閘極電極242a、242b以及242c而在間隔物250之間形成閘極溝槽,在閘極溝槽中形成取代閘極電極290。取代閘極電極290的形成可包含在閘極溝槽中毯覆地沉積一或多個功函數金屬層292,在功函數金屬層292上沉積填充金屬294,以及以化學機械研磨製程移除在閘極溝槽之外的一或多個功函數金屬層以及填充金屬的額外部分,而使一或多個功函數金屬層292以及填充金屬294剩餘的部分可作為取代閘極電極290。
功函數金屬層292可包含一或多個n型功函數金屬(N型金屬),以形成n型電晶體。此n型功函數金屬可範例性 地包含但不限於鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物以及/或其他適當材料。在其他實施方式中,功函數金屬層292可包含一或多個p型功函數金屬(P型金屬),以形成p型電晶體。此p型功函數金屬可範例性地包含但不限於氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電氧化物以及/或其他適當材料。於部分實施方式中,由原子層沉積製程,形成功函數金屬層。填充金屬294可範例性地包含但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN,TaCN、TiAl、TiAlN或其他適當材料。於部分實施方式中,由原子層沉積製程,形成填充金屬。
第6A圖至第6E圖描述部分實施方式中形成半導體裝置的各個步驟的剖面圖。第第6A圖至第6E圖的步驟可在前述第2F圖的步驟後進行。參照第6A圖,在底層320的升部322與凹部326上形成圖案化遮罩PM,且露出底層320的升部324。於部分實施方式中,圖案化遮罩PM可由適當的光阻材料經由適當微影製程而圖案化。光阻材料可藉由旋轉塗佈法或類似方法而形成。
接著,參照第6B圖,施加催化劑400至升部324上,而使底層320的升部324的表層被化學處理,而於此後稱為經處理的碳塗部分320a。底層320被圖案化遮罩PM覆蓋的另一部分保持未經處理的,而於此後稱為未經處理的碳塗部分 320b。化學處理的詳細敘述如前述第1A圖的方法100的方格114所討論,在此為簡明起見省略。
參照第6C圖,在底層320上形成犧牲層330。於本實施方式中,犧牲層330可接觸未經處理的碳塗部分320b以及經處理的碳塗部分320a。形成犧牲層330的詳細敘述如前述第1A圖的方法100的方格116所討論,在此為簡明起見省略。
參照第6D圖,使用例如化學機械研磨製程,平坦化犧牲層330直到抵達經處理的碳塗部分320a。因為經處理的碳塗部分320a比未經處理的碳塗層330具有較高的交聯程度,經處理的碳塗部分320a與未經處理的碳塗層330之間有化學機械研磨選擇性。如此一來,經處理的碳塗部分320a可做為平坦化製程中的化學機械研磨停止層。平坦化製程的詳細敘述如前述第1A圖的方法100的方格118所討論,在此為簡明起見省略。
參照第6E圖,犧牲層330與底層320(參照第6D圖)被非選擇性地回蝕。此非選擇性回蝕製程使未經處理的碳塗層330與經處理的碳塗部分320a被移除,而在基板210上留下未經處理的碳塗部分320b。此非選擇性回蝕製程使保留的未經處理的碳塗部分320b的上表面相較於底層320的不平整上表面(參照第6D圖)具有更好的平整度,進而改善後續形成於保留的未經處理的碳塗部分320b上的多層式光罩的光阻層的平整度。此非選擇性回蝕製程的詳細敘述如前述第1A圖的方法100的方格120所討論,在此為簡明起見省略。在選擇性回蝕製程後,進行第1B圖中的方法100的方格122至134。
從以上討論,可以看到本案有多個優點。應了解到,其他實施方式可提供額外的功效、並非所有的優點皆被揭露於此、且所有實施方式並不限於一特定的優點。本案優點之一是:改善光阻的平整度,進而改善聚焦預算以及/或圖案化光阻層中的關鍵尺寸均勻度。另一優點是因為對碳塗層進行的化學機械研磨可在露出碳塗層的經處理表層時停止,進而可以防止化學機械研磨對於碳塗層下方的結構(例如閘極電極、間隔物以及/或鰭狀結構)造成損害。
根據本揭露之部分實施方式,提供一種方法。該方法包含在一目標結構上,形成一碳塗層;化學處理該碳塗層的一上部分;在該碳塗層上,形成犧牲層;在該犧牲層上進行一化學機械研磨製程,直到抵達該碳塗層,其中該碳塗層的經化學處理的該上部分對該化學機械研磨製程的阻抗高於該犧牲層對該化學機械研磨製程的阻抗;在該化學機械研磨製程後,在該碳塗層上形成一圖案化光阻層;以及以該圖案化光阻層作為一遮罩,蝕刻該目標結構。
於部分實施方式中,化學處理該碳塗層的上部分包含將催化劑塗於碳塗層的上部分上。
於部分實施方式中,催化劑的pH值小於大約7。
於部分實施方式中,犧牲層包含碳塗材料。
於部分實施方式中,化學處理碳塗層的上部分使碳塗層的下部分對化學機械研磨製程的阻抗低於碳塗層的經化學處理的上部分對該化學機械研磨製程的阻抗。
於部分實施方式中,化學處理碳塗層的上部分使碳塗層的經化學處理的上部分包含具有C-O-C連結的複合 物。
於部分實施方式中,形成犧牲層包含在碳塗層上沉積介電材料。
於部分實施方式中,形成犧牲層包含在碳塗層上沉積半導體材料。
於部分實施方式中,該方法更包含在化學機械研磨製程後進行蝕刻步驟,以蝕刻碳塗層的經化學處理的上部分以及犧牲層。
於部分實施方式中,碳塗層的經化學處理的上部分在該蝕刻製程中具有第一蝕刻速率,碳塗層的下部分在該蝕刻製程中具有第二蝕刻速率,第一蝕刻速率比第二蝕刻速率的比值在範圍大約0.9至大約1.1之間。
於部分實施方式中,碳塗層的經化學處理的上部分在該蝕刻製程中具有第一蝕刻速率,犧牲層在該蝕刻製程中具有第二蝕刻速率,第一蝕刻速率比第二蝕刻速率的比值在範圍大約0.9至大約1.1之間。
於部分實施方式中,目標結構具有第一虛設閘極結構,且蝕刻目標結構使得有第一虛設閘極結構分成複數個第二虛設閘極結構。
於部分實施方式中,該方法更包含以複數個金屬閘極結構取代第二虛設閘極結構。
根據本揭露之部分實施方式,提供一種方法。該方法包含在一目標結構上,形成一碳塗層;化學處理該碳塗層的一上部分;在該碳塗層的經化學處理的該上部分上,形成犧牲層;研磨該犧牲層直到露出該碳塗層的經化學處理的該上部 分;以及非選擇性蝕刻碳塗層與犧牲層。
於部分實施方式中,非選擇性蝕刻碳塗層以及犧牲層包含蝕刻碳塗層的下部分。
於部分實施方式中,在非選擇性蝕刻碳塗層以及犧牲層後的碳塗層的上表面相較於在形成犧牲層之前的碳塗層的上表面更為平整。
於部分實施方式中,化學處理碳塗層的上部分使得碳塗層的經化學處理的上部分相較於碳塗層的下部分具有較高程度的交聯。
根據本揭露之部分實施方式,提供一種方法。該方法包含在一目標結構上,形成一碳塗層;化學處理該碳塗層的一上部分,而使該碳塗層的上部分相較於該碳塗層的下部分具有更高的交聯程度;在該碳塗層上,形成犧牲層;研磨該犧牲層直到抵達該碳塗層;在研磨該犧牲層後,在碳塗層上形成圖案化光阻層;以及以該圖案化光阻層作為一遮罩,蝕刻該目標結構。
於部分實施方式中,在碳塗層的經化學處理的上部分中,從碳塗層的經化學處理的上部分的底部至碳塗層的經化學處理的上部分的上表面,交聯程度逐漸增加。
於部分實施方式中,犧牲層包含碳塗材料,其交聯程度低於碳塗層的交聯程度。
以上概述多個實施方式之特徵,該技術領域具有通常知識者可較佳地了解本揭露之多個態樣。該技術領域具有通常知識者應了解,可將本揭露作為設計或修飾其他製程或結構的基礎,以實行實施方式中提到的相同的目的以及/或達到 相同的好處。該技術領域具有通常知識者也應了解,這些相等的結構並未超出本揭露之精神與範圍,且可以進行各種改變、替換、轉化,在此,本揭露精神與範圍涵蓋這些改變、替換、轉化。

Claims (1)

  1. 一種用以形成一多層式光罩的方法,其特徵在於,包含:在一目標結構上,形成一碳塗層;化學處理該碳塗層的一上部分;在該碳塗層上,形成一犧牲層;在該犧牲層上進行一化學機械研磨製程,直到抵達該碳塗層,其中該碳塗層的經化學處理的該上部分對該化學機械研磨製程的阻抗高於該犧牲層對該化學機械研磨製程的阻抗;在該化學機械研磨製程後,在該碳塗層上形成一圖案化光阻層;以及以該圖案化光阻層作為一遮罩,蝕刻該目標結構。
TW107134502A 2017-09-28 2018-09-28 用以形成多層式光罩的方法 TW201916103A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762564917P 2017-09-28 2017-09-28
US62/564,917 2017-09-28
US16/138,632 2018-09-21
US16/138,632 US10497574B2 (en) 2017-09-28 2018-09-21 Method for forming multi-layer mask

Publications (1)

Publication Number Publication Date
TW201916103A true TW201916103A (zh) 2019-04-16

Family

ID=65806783

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107134502A TW201916103A (zh) 2017-09-28 2018-09-28 用以形成多層式光罩的方法

Country Status (3)

Country Link
US (2) US10497574B2 (zh)
CN (1) CN109585278A (zh)
TW (1) TW201916103A (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11295961B2 (en) 2019-11-27 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
CN114334824A (zh) * 2020-09-30 2022-04-12 上海华力集成电路制造有限公司 后栅工艺中多晶硅伪栅顶部的硬质掩膜层的回刻方法
TWI756003B (zh) 2021-01-04 2022-02-21 力晶積成電子製造股份有限公司 平坦化方法
US12266541B2 (en) * 2021-02-18 2025-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN116130338A (zh) * 2021-11-12 2023-05-16 成都高真科技有限公司 用于半导体制备的刻蚀方法、设备、应用、半导体结构
US11972940B2 (en) 2022-04-18 2024-04-30 Applied Materials, Inc. Area selective carbon-based film deposition
CN115394636B (zh) * 2022-10-26 2023-01-03 广州粤芯半导体技术有限公司 半导体光刻方法、系统、设备和计算机可读存储介质

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496379B2 (en) * 2014-10-20 2016-11-15 International Business Machines Corporation Method and structure for III-V FinFET
US10510621B2 (en) * 2018-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for threshold voltage tuning and structures formed thereby
CN110517989A (zh) * 2018-05-21 2019-11-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US11120995B2 (en) 2021-09-14
US20190096686A1 (en) 2019-03-28
US20200105538A1 (en) 2020-04-02
CN109585278A (zh) 2019-04-05
US10497574B2 (en) 2019-12-03

Similar Documents

Publication Publication Date Title
US11830742B2 (en) Selective capping processes and structures formed thereby
US11120995B2 (en) Method for forming multi-layer mask
CN111834297B (zh) 集成电路器件及用于制作集成电路器件的方法
CN109841619B (zh) 半导体结构切割工艺和由此形成的结构
CN110648919B (zh) 带有凹口的栅极结构制造
US11581222B2 (en) Via in semiconductor device structure
US12009410B2 (en) Semiconductor device and method fabricating the same
CN110957259A (zh) 半导体装置的形成方法
TWI740459B (zh) 半導體裝置的製造方法
US12237231B2 (en) FINFET device with wrapped-around epitaxial structure and manufacturing method thereof
TW201735178A (zh) 半導體裝置的形成方法
CN106952816B (zh) 鳍式晶体管的形成方法
US20240395898A1 (en) Densified gate spacers and formation thereof
CN108807377B (zh) 半导体器件及其形成方法
TW202011487A (zh) 半導體裝置的形成方法
US10837115B2 (en) Pre-treatment composition before etching SiGe and method of fabricating semiconductor device using the same
TWI857223B (zh) 半導體元件之製造方法
CN109103102B (zh) 半导体结构及其形成方法
CN107170685B (zh) 鳍式晶体管的形成方法
TWI909756B (zh) 形成電晶體的方法
TWI870099B (zh) 半導體結構及其製造方法
CN103839812A (zh) 一种半导体器件及其制备方法
US20230369063A1 (en) Method for partially removing tungsten in semiconductor manufacturing process
TW202602251A (zh) 半導體結構及其製造方法
CN113113309A (zh) 半导体结构的形成方法