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CN111834297B - 集成电路器件及用于制作集成电路器件的方法 - Google Patents

集成电路器件及用于制作集成电路器件的方法 Download PDF

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CN111834297B CN201910785179.9A CN201910785179A CN111834297B CN 111834297 B CN111834297 B CN 111834297B CN 201910785179 A CN201910785179 A CN 201910785179A CN 111834297 B CN111834297 B CN 111834297B
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Abstract

本公开涉及集成电路器件及用于制作集成电路器件的方法。一种方法包括形成第一金属特征，在第一金属特征上方形成电介质层，蚀刻电介质层以形成开口，其中，第一金属特征的顶表面通过开口暴露，以及对第一金属特征的顶表面执行第一处理。第一处理是通过开口执行的，并且第一处理是使用第一工艺气体执行的。在第一处理之后，通过开口执行第二处理，并且第二处理是使用不同于第一工艺气体的第二工艺气体执行的。在开口中沉积第二金属特征。

Description

集成电路器件及用于制作集成电路器件的方法
技术领域
本公开涉及集成电路器件，以及用于制作集成电路器件的方法。
背景技术
半导体集成电路(IC)工业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC演进的过程中，功能密度(例如，每单位芯片面积的互连器件的数目)通常增加，而几何大小(例如，可以使用制造工艺产生的最小组件(或线))减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。
随着器件的缩小，制造商使用新的和不同的材料和/或材料的组合来促进器件的缩小。缩小(单独地以及与新的和不同的材料相组合地)还带来了此前的几代在较大几何形状下可能不会呈现的挑战。
发明内容
根据本公开的一个实施例，提供了一种用于制作集成电路器件的方法，包括：形成第一金属特征；在所述第一金属特征上方形成电介质层；蚀刻所述电介质层以形成开口，其中，所述第一金属特征的顶表面通过所述开口暴露；对所述第一金属特征的所述顶表面执行第一处理，其中，所述第一处理是通过所述开口执行的，并且所述第一处理是使用第一工艺气体执行的；在所述第一处理之后，执行第二处理，其中，所述第二处理是通过所述开口执行的，并且所述第二处理是使用不同于所述第一工艺气体的第二工艺气体执行的；以及在所述开口中沉积第二金属特征。
根据本公开的另一实施例，提供了一种用于制作集成电路器件的方法，包括：形成第一金属特征，其中，所述第一金属特征包括晶体管的栅极电极或源极/漏极接触插塞；在所述第一金属特征上方形成蚀刻停止层；在所述蚀刻停止层上方形成电介质层；蚀刻所述电介质层和所述蚀刻停止层以形成开口，其中所述第一金属特征暴露于所述开口；对所述第一金属特征的表面层进行氧化，以在所述第一金属特征的表面形成金属氧化物层；执行还原反应，以将所述金属氧化物层还原回元素金属；以及执行自底向上沉积工艺，以在所述开口中沉积钨插塞。
根据本公开的又一实施例，提供了一种集成电路器件，包括：第一金属特征，所述第一金属特征包括第一部分和在所述第一部分上方的第二部分，其中，所述第二部分包括选自基本上由硅、硼、磷、砷、以及其组合组成的群组的元素，并且所述第一部分不包括所述元素；电介质层，在所述第一金属特征上方；以及第二金属特征，所述第二金属特征在所述第一金属特征上方并且具有所述电介质层中的一部分，其中，所述第二金属特征包括第三部分和在所述第三部分上方的第四部分，其中所述第三部分在所述第二部分上方并与所述第二部分接触以形成其间的界面，并且其中，所述第三部分包括所述元素，并且所述第四部分不包括所述元素。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-7、8A、8B、9、10、11A、11B和12-16示出了根据一些实施例的鳍式场效应晶体管(FinFET)和接触插塞的形成中的中间阶段的透视图和横截面图。
图17示出了根据一些实施例的FinFET和接触插塞的横截面图。
图18至图20示出了根据一些实施例的FinFET和接触插塞的形成中的中间阶段的透视图和横截面图。
图21示出了根据一些实施例的FinFET和接触插塞的横截面图。
图22示出了根据一些实施例的示出接触电阻值的累积百分比作为归一化接触电阻值的函数的结果。
图23示出了根据一些实施例的用于形成FinFET和接触插塞的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括其中以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据各个实施例提供了晶体管和接触插塞以及对应的形成工艺。根据一些实施例示出了形成晶体管和接触插塞的中间阶段。讨论了一些实施例的一些变型。在各个视图和说明性实施例中，相同的附图标记用于表示相同的元件。根据一些实施例，鳍式场效应晶体管(FinFET)的形成被用作解释本公开的概念的示例。诸如平面晶体管和环绕栅极(GAA)晶体管之类的其他类型的晶体管和对应的接触插塞也可以采用本公开的概念。
此外，每当上部金属特征被形成以接触下面的金属特征(例如，金属线、通孔、接触插塞等)时，本公开的概念可以应用于其他连接的形成。根据本公开的一些实施例，下面的金属特征的表面被处理或植入某些元素，例如，氧、硅、硼、磷、砷等，使得在随后形成的上部金属特征中可以得到更均匀的相位形成，并且因此整个相应晶圆(wafer)或管芯中的上部金属特征的电阻率更均匀。
图1-7、8A、8B、9、10、11A、11B和12-16示出了根据本公开的一些实施例的鳍式场效应晶体管(FinFET)和接触插塞的形成中的中间阶段的横截面图和透视图。这些图中所示的工艺还示意性地反映在图23所示的工艺流程200中。
在图1中，提供了衬底20。衬底20可以是半导体衬底(例如，体半导体衬底、绝缘体上的半导体(SOI)衬底等)，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10(例如，硅晶圆)的一部分。通常，SOI衬底是形成在绝缘体层上的半导体材料的层。例如，绝缘体层可以是埋置氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底上，通常是硅衬底或玻璃衬底。还可以使用诸如多层或梯度衬底之类的其他衬底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。
进一步参考图1，在衬底20中形成阱区域22。相应的工艺在图23所示的工艺流程200中被示出为工艺202。根据本公开的一些实施例，阱区域22是通过将n型杂质(可以是磷、砷、锑等)植入衬底20而形成的n型阱区域。根据本公开的其他实施例，阱区域22是通过将p型杂质(其可以是硼、铟等)植入衬底20而形成的p型阱区域。所产生的阱区域22可以延伸至衬底20的顶表面。n型或p型杂质浓度可以等于或小于1018cm-3，例如，在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20中。隔离区域24在下文中还被替代地称为浅沟槽隔离(STI)区域。相应的工艺在图23所示的工艺流程200中被示出为工艺204。衬底20的在相邻的STI区域24之间的部分被称为半导体条带26。为了形成STI区域24，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，并且然后将其图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中半导体衬底20的顶表面层被氧化。衬垫氧化物层28用作半导体衬底20和硬掩模层30之间的粘合层。衬垫氧化物层28还可以用作用于蚀刻硬掩模层30的蚀刻停止层。根据本公开的一些实施例，硬掩模层30由氮化硅形成，例如，使用低压化学气相沉积(LPCVD)。根据本公开的其他实施例，硬掩模层30是通过硅的热氮化，或等离子体增强化学气相沉积(PECVD)来形成的。在硬掩模层30上形成光致抗蚀剂(未示出)，并且然后将其图案化。然后使用图案化光致抗蚀剂作为蚀刻掩模对硬掩模层30进行图案化，以形成如图2所示的硬掩模30。
接下来，将经图案化的硬掩模层30被用作蚀刻掩模来蚀刻衬垫氧化物层28和衬底20，然后用(一种或多种)电介质材料填充衬底20中所产生的沟槽。执行平坦化工艺(例如，化学机械抛光(CMP)工艺或机械研磨工艺)以去除电介质材料的多余部分，并且该(一种或多种)电介质材料的剩余部分是STI区域24。STI区域24可以包括内衬(liner)电介质(未示出)，其可以是通过对衬底20的表面层的热氧化而形成的热氧化物。该内衬电介质还可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)形成的沉积氧化硅层、氮化硅层等。STI区域24还可以包括在内衬氧化物上方的电介质材料，其中，该电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂等来形成。根据一些实施例，内衬电介质上方的电介质材料可以包括氧化硅。
硬掩模30的顶表面和STI区域24的顶表面可以基本上彼此齐平。半导体条带26位于相邻的STI区域24之间。根据本公开的一些实施例，半导体条带26是原始衬底20的部分，并且因此半导体条带26的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带26是通过如下操作而形成的替换条带：蚀刻衬底20在STI区域24之间的部分以形成凹陷并执行外延以在凹陷中再生长另一种半导体材料。因此，半导体条带26由不同于衬底20的半导体材料形成。根据一些实施例，半导体条带26由硅锗、硅碳、或III-V化合物半导体材料形成。
参考图3，STI区域24是凹陷的，使得半导体条带26的顶部部分突出高于STI区域24的剩余部分的顶表面24A，以形成突出鳍部36。相应的工艺在图23所示的工艺流程200中被示出为工艺206。蚀刻可以使用干法蚀刻工艺来执行，其中，例如HF3和NH3用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。还可以包括氩。根据本公开的替代实施例，对STI区域24的凹陷使用湿法蚀刻工艺来执行。例如，蚀刻化学品可以包括HF。
在以上所示的实施例中，可以通过任何适合的方法对鳍部进行图案化。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)对鳍部进行图案化。通常，双图案化或多图案化工艺结合光刻和自对准工艺，这允许如下图案被创建：该图案具有例如比使用单个直接光刻工艺所能获得的节距(pitch)更小的节距。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺对其图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔体。然后去除牺牲层，并且剩余的间隔体或芯轴可以用于图案化鳍部。
参考图4，虚设栅极堆叠38被形成为在(突出)鳍部36的顶表面和侧壁上延伸。相应的工艺在图23所示的工艺流程200中被示出为工艺208。虚设栅极堆叠38可以包括虚设栅极电介质40和位于虚设栅极电介质40上方的虚设栅极电极42。例如，可以使用多晶硅形成虚设栅极电极42，并且还可以使用其他材料。虚设栅极堆叠38中的每一个还可以包括位于虚设栅极电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅、或其多个层形成。虚设栅极堆叠38可以跨单个或多个突出鳍部36和/或STI区域24。虚设栅极堆叠38的纵向方向还与突出鳍部36的纵向方向垂直。
接下来，在虚设栅极堆叠38的侧壁上形成栅极间隔体46。相应的工艺在图23所示的工艺流程200中被示出为工艺208。根据本公开的一些实施例，栅极间隔体46由(一种或多种)电介质材料(例如，氮化硅、碳氮化硅等)形成，并且可以具有单层结构、或包括多个电介质层的多层结构。
然后执行蚀刻工艺，以蚀刻突出鳍部36的未被虚设栅极堆叠38和栅极间隔体46覆盖的部分，得到图5所示的结构。相应的工艺在图23所示的工艺流程200中被示出为工艺210。凹陷可以是各向异性的，并且因此鳍部36的直接位于虚设栅极堆叠38和栅极间隔体46下面的部分受到保护，并且没有被蚀刻。根据一些实施例，经凹陷的半导体条带26的顶表面可以低于STI区域24的顶表面24A。由经蚀刻的突出鳍部36留下的空间被称为凹陷50。凹陷50包括位于相邻的栅极堆叠38之间的部分。凹陷50的一些较下部分位于相邻的STI区域24之间。
接下来，通过在凹陷50中选择性地生长(通过外延)半导体材料来形成外延区域(源极/漏极区域)54，得到图6中的结构。相应的工艺在图23所示的工艺流程200中被示出为工艺212。根据所得到的FinFET是p型FinFET还是n型FinFET，可以在进行外延的情况下原位掺杂p型或n型杂质。例如，当得到的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，当得到的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域54包括III-V化合物半导体，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、或其多个层。在用外延区域54填充凹陷50之后，外延区域54的进一步外延生长使外延区域54水平扩展，并且可以形成小平面(facet)。外延区域54的进一步生长还可以使相邻的外延区域54彼此合并。可以生成空隙(气隙)56。
在外延步骤之后，外延区域54可以进一步被植入p型或n型杂质以形成源极和漏极区域，该源极和漏极区域也使用附图标记54来表示。根据本公开的替代实施例，当外延区域54在外延期间原位掺杂p型或n型杂质时，跳过植入工艺。
图7示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。相应的工艺在图23所示的工艺流程200中被示出为工艺214。CESL 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD、或另一沉积方法形成的电介质材料。ILD 60可以由电介质材料形成，其可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)等。可以执行平坦化工艺(例如，CMP工艺或机械研磨工艺)，以使ILD 60、虚设栅极堆叠38、和栅极间隔体46的顶表面彼此齐平。
在形成图7中所示的结构之后，用替换栅极堆叠替换虚设栅极堆叠38，如图8A、8B和9中的工艺所示。在图8B中，示出了STI区域24的顶表面24A，并且半导体鳍部36突出高于顶表面24A。
为了形成替换栅极，去除如图7所示的硬掩模层44、虚设栅极电极42和虚设栅极电介质40，形成如图8A所示的开口62。相应的工艺在图23所示的工艺流程200中被示出为工艺216。突出鳍部36的顶表面和侧壁分别暴露于开口62。
图8B示出了如图8A所示的参考横截面8B-8B。接下来，如图9所示，形成替换栅极堆叠64。相应的工艺在图23所示的工艺流程200中被示出为工艺218。栅极堆叠64包括栅极电介质70和栅极电极72。栅极电介质70可以包括界面层(IL)66和高k电介质层68。IL 66形成在突出鳍部36的暴露表面上，并且可以包括氧化物层(例如，氧化硅层)，其通过对突出鳍部36的热氧化、化学氧化工艺、或沉积工艺来形成。高k电介质层68包括高k电介质材料，例如，氧化铪、氧化镧、氧化铝、氧化锆等。高k电介质材料的介电常数(k值)高于3.9，并且可高于约7.0。根据本公开的一些实施例，使用ALD或CVD形成高k电介质层68。
进一步参考图9，在栅极电介质70上形成栅极电极72。栅极电极72可以包括扩散阻挡层(帽盖层)74，以及在扩散阻挡层74上方的一个或多个功函数层76。扩散阻挡层74可以由氮化钛形成，其可以(或可以不)掺杂硅。当掺杂硅时，氮化钛有时也被称为钛硅氮化物(Ti-Si-N或TSN)。功函数层76确定栅极电极的功函数，并且包括至少一个层或由不同材料形成的多个层。可以根据相应的FinFET是n型FinFET还是p型FinFET来选择功函数层的具体材料。例如，当FinFET是n型FinFET时，功函数层76可以包括TaN层，以及TaN层上方的钛铝(TiAl)层。当FinFET是p型FinFET时，功函数层76可以包括TaN层、TaN层上方的TiN层、以及TiN层上方的TiAl层。在沉积帽盖层74和功函数层76之后，形成阻碍层(blocking layer)78，其可以是另一TiN层。可以使用CVD来形成阻碍层78。
接下来，沉积金属填充区域80，其具有与阻碍层的顶表面物理接触的底表面。金属填充区域80的形成可以通过CVD、ALD、物理气相沉积(PVD)等来实现，并且金属填充区域80可以由钴、钨、其合金、或其他金属或金属合金形成，或者可以包括钴、钨、其合金、或其他金属或金属合金。
接下来，执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化，使得栅极堆叠64的顶表面与ILD 60的顶表面共面。在随后的工艺中，栅极堆叠64被回蚀，使得在相对的栅极间隔体46之间形成凹陷。接下来，如图10所示，在替换栅极堆叠64上方形成硬掩模82，如图10所示。根据本公开的一些实施例，硬掩模82的形成包括用于形成覆盖电介质材料的沉积工艺，以及用于去除栅极间隔体46和ILD 60上方的多余电介质材料的平坦化工艺。硬掩模82可以由例如氮化硅，或其他类似的电介质材料形成。
图11A和11B示出了较下源极/漏极接触插塞84和硅化物区域86的形成。相应的工艺在图23所示的工艺流程200中被示出为工艺220。根据本公开的一些实施例，形成工艺包括蚀刻ILD 60和CESL 58以形成接触开口、沉积延伸到接触开口中的金属层(例如，钛层或钽层)、沉积阻挡层88(例如，氮化钛层)、以及执行退火工艺，使得金属层的底部与源极/漏极区域54反应以形成硅化物区域86。金属层的剩余侧壁部分可以被去除或保持不被去除。然后形成源极/漏极接触插塞84。源极/漏极接触插塞84可以由钴、钨、其他可应用金属、或其合金形成，或者可以包括钴、钨、其他可应用金属、或其合金。执行诸如CMP工艺或机械研磨工艺之类的平坦化以使接触插塞84的顶表面与ILD 60的顶表面齐平。
图12示出了在蚀刻停止层(ESL)90上方形成ESL 90和电介质层92(其也可以是ILD)。相应的工艺在图23所示的工艺流程200中被示出为工艺222。ESL 90可以由下列项形成或可以包括下列项：氮化硅、碳氮化硅、碳氧化硅、氮化碳等、或其组合。电介质层92可以包括下列项或者可以是下列项：二氧化硅、低k电介质材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOC、旋涂玻璃、旋涂聚合物等。可以通过使用旋涂、CVD、ALD、LPCVD、等离子体增强化学气相沉积(PECVD)等来沉积ESL 90和电介质层92。
图13示出了通过蚀刻来形成开口94和96以分别露出接触插塞84和栅极电极72。相应的工艺在图23所示的工艺流程200中被示出为工艺224。可以例如使用光刻和一个或多个蚀刻工艺来蚀刻电介质层92和ESL 90。蚀刻工艺可以包括使用反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻、电容耦合等离子体(ICP)蚀刻、离子束蚀刻(IBE)等、或其组合的干法蚀刻工艺。蚀刻工艺可以是各向异性的。在一些示例中，蚀刻工艺包括使用第一气体的等离子体，该第一气体包括碳氟化物中的一种或多种，例如，CF4、CHF3、CH2F2、CH3F等、或其组合。可以添加其他气体，例如，N2、H2、氩等。相应的蚀刻室中的压力可以在约0.1毫托和约100毫托之间的范围内。用于蚀刻的等离子体生成器的功率可以在约30瓦特和约5,000瓦特之间的范围内。蚀刻的衬底偏置电压可以在约10kV和约100kV之间的范围内，并且占空比在约5％和约95％之间的范围内。
根据一些实施例，如图13所示，蚀刻工艺包括主蚀刻工艺，该主蚀刻工艺蚀刻穿过电介质层92和ESL 90，使得暴露出接触插塞84和栅极电极70。根据一些实施例，执行过蚀刻工艺，其中过蚀刻工艺具有比主蚀刻工艺更多的各向同性效应(例如，通过施加比主蚀刻更小的偏置电压)。开口94和96在接触插塞84和栅极电极70中的部分的宽度W2分别大于开口94和96在电介质层92和ESL 90中的相应上覆部分的宽度W1。例如，比率W2/W1可以大于约1.2，或者可以在约1.2和约2.0之间的范围内。根据替代实施例，当蚀刻穿过ESL 90时停止形成开口94和96，并且不执行过蚀刻。因此，相应的开口94和96的底表面用虚线94A和96A示出。根据过蚀刻工艺的工艺条件和过蚀刻工艺持续多长时间，开口96可以扩展到栅极电极72中的区域80、78、76和74中的任一者中，并停止在其中。
参考图14，执行第一处理98。相应的工艺在图23所示的工艺流程200中被示出为工艺226。可以添加诸如氩之类的载气。根据一些实施例，第一处理98是使用氧气(O2)执行的等离子体处理。氧气的流速可以在约1,000sccm和约9,000sccm之间的范围内。晶圆10的温度可以在约室温(例如，约21℃)和约200℃之间的范围内。等离子体处理的持续时间可以在约10秒和约300秒的范围内。用于生成等离子体的功率可以在约1,000瓦特和约4,000瓦特之间的范围内，这可以使用ICP或CCP生成。相应的室中的压力可以在约20毫托和约1,000毫托之间的范围内。
根据替代实施例，第一处理98是使用氧气(O2)执行的热处理，其中等离子体被关闭，并且晶圆10的温度升高。氧气的流速可以在约1SLM和约20SLM之间的范围内。晶圆10的温度可以在约100℃和约400℃之间的范围内。热处理的持续时间可以在约10秒至约300秒之间的范围内。相应的室中的压力可以在约10托和约100托之间的范围内。
在第一处理期间，暴露的接触插塞84和栅极电极70中的每一个的表面层被氧化，产生金属氧化物层102(由氧化钨、氧化钴等形成或包括氧化钨、氧化钴等)。开口96中的金属氧化物层102可以包括层74、76、78和80等的氧化物，这取决于开口96的大小。在用于形成开口94和96的蚀刻工艺(图13)期间，一些不期望的元素可能被引入并附着到接触插塞84和栅极电极70的暴露表面。不期望的元素可能通过蚀刻气体引入，并且可能包括碳、氟、氮等，或其组合。这些元素导致暴露的接触插塞84和栅极电极70的表面不均匀。第一处理可以破坏这些元素与下面的接触插塞84和栅极电极70的键合，从而可以在后续工艺中去除这些不期望的元素。
此外，在蚀刻工艺(图13)中，电介质层92的表面层可能失去氧原子。例如，当电介质层92由氧化硅形成或包括氧化硅时，在蚀刻工艺之前，电介质层92可具有接近约1：2的Si：O比率。蚀刻工艺可以使Si：
O比率降低至例如约1：1.5(或更高或更低)，其中Si：O比率是原子比率。第一处理可以使电介质层92和ESL 90的表面层104(图14)中的Si：O比率增加。在整个说明书中，层104被称为电介质层92和ESL 90的钝化层。例如，Si：O比率可以增加到约1：2.0。可以理解，靠近(和接触)钝化层104的电介质层92的内部部分的Si：O比率高于钝化层104中的Si：O比率。例如，电介质层92的内部部分的Si：O比率可以在约1：1.4和约1：1.8之间的范围内。
参考图15，执行第二处理106。第二处理106可以包括对氧化物层102执行的还原反应。相应的工艺在图23所示的工艺流程200中被示出为工艺228。根据一些实施例，第二处理106包括使用氢气(H2)执行的等离子体处理，并且等离子体被开启。可以添加诸如氩之类的载气。根据一些实施例，氢气的流速在约1,000sccm和约6,000sccm之间的范围内。晶圆10的温度可以在100℃和约400℃之间的范围内。第二处理的持续时间可以在约10秒和约360秒之间的范围内。用于生成等离子体的功率可以在约1,00瓦特和约4,00瓦特之间的范围内，其可以使用例如CCP来生成。相应的室中的压力可以在约3托和约45托之间的范围内。
第二处理使得金属氧化物层102失去氧，并且因此通过还原反应生成元素金属(例如，钨或钴)。另外，还去除了由蚀刻工艺引入的诸如碳、氟和氮之类的不期望的元素。结果，通过第一和第二处理，接触插塞84和栅极电极70的表面状况更均匀。
图16示出了用于形成(较上)源极/漏极接触插塞108和栅极接触插塞110的自底向上沉积工艺。相应的工艺在图23所示的工艺流程200中被示出为工艺230。根据一些实施例，使用热CVD工艺执行自底向上沉积工艺。认为热CVD工艺可以提供热能以帮助形成用于形成接触插塞108和栅极接触插塞110的成核位点。根据一些实施例，在自底向上沉积工艺中不产生等离子体。自底向上沉积工艺可以通过将WF6和H2用作工艺气体来执行(当要生长钨时)。根据一些实施例，自底向上沉积工艺在氢气的流速在约1,000sccm和约7,000sccm之间的范围内并且WF6的流速在约50sccm和约450sccm之间的范围内的情况下执行。晶圆10的温度可以在200℃和约400℃之间的范围内。相应的室中的压力可以在约10托和约300托之间的范围内。
由热CVD工艺提供的热能可以在相对长的时间段促进成核位点的孵育(incubation)。由于沉积速率被控制在相对低的沉积速率，例如，小于每秒因此缓慢的生长过程允许成核位点缓慢生长。低沉积速率可以通过在氢稀释气体混合物中以相对低的金属前体比率供应沉积气体混合物来控制，这将在下面详细描述。成核位点易于在衬底的具有与成核位点相似的材料特性的某些位置处形成。例如，由于成核位点包括金属材料，因此成核位点易于在接触插塞84和栅极电极70上粘附和成核。一旦在选定位置形成成核位点，则元素/原子可以继续粘附并且锚定在成核位点上，在选定位置处堆积元素/原子，从而实现选择性沉积工艺以及自底向上沉积工艺。在接触插塞84和栅极电极70的暴露表面上选择性地孵育成核位点，使得源极/漏极接触插塞108和栅极接触插塞110可以从底部向上垂直生长，以填充开口94和96。虚线111示意性地示出了当自底向上沉积工艺进行时接触插塞108和110的顶表面。
所沉积的材料可以包括钨或钨合金。替代地，还可以使用可形成所选相位的其他金属(在后续段落中讨论)来形成接触插塞108和110。
如图16所示，接触插塞108和110可以具有底部部分，该底部部分具有基本上圆形和/或凸起的结构108A和110A，分别填充接触插塞84和栅极电极70中的凹形空间。凸起结构108A和110A在ESL 90下方并且在ILD 60的顶(例如，水平)表面下方横向和向外延伸。凸起结构108A和110A可以具有大于的深度D1，例如，在约和约之间的范围内，并且更具体地，例如在约和约之间的范围内，但可以实现其他深度。凸起结构108A包括直接位于电介质层92下方的尖端部分108A1和108A2。尖端部分108A1和108A2与ESL 90的底表面直接接触，并且可以具有在约1nm和约5nm之间的范围内的宽度W3。凸起结构使得接触插塞108/110与相应的下面的接触插塞84和栅极电极70之间的界面增加，因此接触电阻减小。此外，由凸起结构和尖端部分提供的更好的界面管理还可以防止接触插塞108和110在随后的CMP工艺中不期望地拉回。
通过自底向上沉积工艺，所沉积的金属材料生长到高于电介质层92的顶表面的水平。可以在平坦化工艺(例如，CMP工艺或机械研磨工艺)中去除多余的材料。结果，接触插塞108和110的顶表面与电介质层92的顶表面共面。钝化层104的顶部水平部分可以通过平坦化工艺去除，或者可以不通过平坦化工艺去除。
接触插塞108和110没有阻挡层(由氮化钛、氮化钽等形成)。而是，整个接触插塞108和整个接触插塞110可以由均质材料形成，并且接触插塞108和110的不同部分具有相同的元素和相同原子百分比的元素。传统的阻挡层导致接触插塞的电阻显著增加。此外，随着要形成的接触插塞越来越窄，接触插塞的电阻呈指数增加。因此，通过不形成阻挡层，可以显著降低接触塞的电阻。
图17示出了根据替代实施例形成的结构。用于形成该结构的形成工艺基本上与用于形成图16所示结构的形成工艺相同，除了开口94和96的底部由于缺少过蚀刻而处于如图13所示的标记为94A和96A的位置。其余工艺基本上与前面的实施例中的相同。在所得到的结构中，如图17所示，接触插塞108和110的底部部分不横向延伸以直接处于ESL 90下面。
钨接触插塞可以具有两个相位，α相位和β相位。对应的钨被分别称为α相位钨(α-W)和β相位钨(β-W)。β-W的电阻率比α-W的电阻率高得多(有时高6倍)。如果不执行第一和第二处理，则所形成的钨接触插塞的相位是随机的，并且不能被控制。这使得所得的钨接触插塞的电阻从接触插塞到接触插塞显著变化，并且不能控制所得的器件和电路的性能。根据本公开的一些实施例，通过在沉积接触插塞之前执行处理，形成富硅的钝化层104。这使得形成的接触插塞108和110更可能是α-W。此外，通过处理来去除不期望的元素(例如，F、C和N)使得钨生长的环境在整个晶圆10上更均匀，并且因此大多数(例如，超过99％)接触插塞被形成为包括α-W。因此，整个晶圆10和其中的管芯的器件性能更均匀，如图22所示，这在随后的段落中讨论。此外，在形成α-W的情况下，接触插塞的电阻值较低。
图22示出了实验结果，其中，接触电阻值的累积百分比被示出为归一化接触电阻值的函数。实心圆是根据本公开的实施例的样品的结果。交叉是钨插塞(没有阻挡层)的样品的结果，除了在钨的沉积之前不进行处理。图22表明，通过执行处理，整个晶圆上的多个接触插塞的接触电阻值比不执行处理时均匀得多。
图18至图20示出了根据本公开的替代实施例的FinFET和接触插塞的形成中的中间阶段的横截面图。除非另有说明，否则这些实施例中的组件的材料和形成工艺基本上与图1-7、8A、8B、9、10、11A、11B和12-16中所示的前述实施例中由相同的附图标记表示的相同组件的相同。因此，可以在对前述实施例中所示的实施例的讨论中找到关于图18至20中所示的组件的形成工艺和材料的细节。
这些实施例的初始步骤基本上与图1-7、8A、8B、9、10、11A、11B和12-13中所示的相同。接下来，如图18所示，执行第一处理128以选择性地将含掺杂元素的层130沉积在开口94和96中，以及接触插塞84和栅极电极72上。沉积可以在CVD室中执行，并且等离子体被开启，相应的前体包括掺杂元素，其可以包括硅、硼、以及磷，或者它们的组合。例如，当要沉积硅以用于处理时，可以引入SiH4、Si2H6等。当要沉积硼时，可以使用BH3、B2H6等。当要沉积磷时，可以使用PH3等。根据一些实施例，沉积可以在前述前体的流速在约10sccm和约500sccm之间的范围内，晶圆温度在约100度和约400度之间的范围内，并且室压力在约100毫托和约3托之间的范围内的情况下执行。所得到的层130的厚度可以在约和约之间的范围内。含掺杂元素的层130可以或可以不形成在电介质层92和ESL 90的表面上。
图19示出了第二处理106。该工艺的细节可以在对如图15所示的处理106的讨论中找到，因此这里不再重复这些细节。作为第二处理106的结果，可以去除由蚀刻工艺(图13)引入的不期望的元素。所沉积的含掺杂元素的层130变为层134，其类似于含掺杂元素的层130，但包括更纯的硅、硼或磷。根据一些实施例，层134中的硅、硼或磷的原子百分比可以高于约2％，并且可以在约2％和约20％之间的范围内。
根据替代实施例，代替沉积层130，可以执行植入工艺，其中植入硅、硼、磷、砷或其组合。因此，图18中的含掺杂元素的层130表示接触插塞84和栅极电极72的植入表面层，以及电介质层92和90的植入表面层。使用低能量(例如，低于约10keV)执行植入，使得接触插塞84和栅极电极70中的每一个的浅表面层被植入。例如，所植入的物质可以分布在接触插塞84和栅极电极70的表面层内，其厚度小于约植入还可以包括垂直植入和倾斜植入，使得含掺杂元素的层130可以形成在电介质层92和90的侧壁上。可以在晶圆10被旋转的情况下执行倾斜植入，并且倾斜角度可以是例如在约10度和约20度之间。应当理解，由于电介质层92的遮蔽，所植入的物质更集中于与相应的开口94和96垂直对齐的区域。在植入(第一处理)之后，可以执行如图19所示的第二处理106。第二处理106可以与图15中的基本相同，并且在此不再重复细节。
图20示出了根据一些实施例的用于形成接触插塞108和110的选择性自底向上沉积工艺。沉积工艺可以与参考图16所讨论的基本相同，并且因此这里不再重复细节。当含掺杂元素的层130是所沉积的层时，由于层130较薄，因此钨可以从含掺杂元素的层130的材料的分子/原子之间的间隙生长。含掺杂元素的层130中的元素(沉积或植入的)的影响使所形成的接触插塞108和110更可能是β-W。此外，电介质层92和ESL 90的表面上或内部的元素也使所形成的接触插塞108和110更可能是β-W。实验结果表明，在这些实施例中，大多数(例如，超过99％)的接触插塞由β-W形成。因此，整个晶圆10和其中的管芯的器件性能更均匀。尽管β-W具有比α-W更高的电阻率，但是晶圆内均匀性得到改善，这更多地抵消了由于更高电阻率而引起的劣化。
由于诸如接触插塞108和110的沉积之类的热工艺以及随后的热工艺，在最终结构中，含掺杂元素的层130的原子可扩散到上覆的接触插塞108和110，以及下面的接触插塞84和栅极电极70中，使得生成富含掺杂元素的区域136。另一方面，基本上纯的含掺杂元素的层130可能不再存在。富含掺杂元素的区域136包括接触插塞108和110的底部部分，以及接触插塞84和栅极电极70的顶部部分。掺杂元素(例如，硅、硼、磷、和/或砷)在富含掺杂元素的区域136中的浓度还高于在接触插塞108和110的上覆部分以及接触插塞84和栅极电极70的下面部分(其可以是或可以不是没有掺杂元素的)中的浓度。根据一些实施例，富含掺杂元素的区域136的厚度T1可以在约和约之间的范围内。此外，富含掺杂元素的区域136的形状可以遵循接触插塞108和110与下面的接触插塞84和栅极电极70之间的界面的形状。
此外，在最终结构中，由于掺杂元素扩散到接触插塞108和110，以及电介质层92和ESL 90的表面层中，可以形成富含掺杂元素的区域138。富含掺杂元素的区域138包括电介质层92的掺杂元素被扩散到其中的一些部分，并且因此这些部分具有比电介质层92的内部部分更高浓度的掺杂元素。此外，掺杂元素可以轻微地扩散到接触插塞108和110的侧壁部分中，其可以是可区分的。因此，接触插塞108和110的这些部分具有比接触插塞108和110的内部部分(其可以没有掺杂元素)更高浓度的掺杂元素。根据一些实施例，富含掺杂元素的区域138的厚度T2可以在约和约之间的范围内。
图21示出了根据替代实施例形成的结构，用于形成该结构的形成工艺与用于形成图20所示结构的形成工艺基本相同，除了在形成开口(图13)时，开口94和96的底部处于与ESL 90的底表面基本相同的水平。其余的工艺基本上与前面的实施例中的相同。在所得到的结构中，如图21所示，接触插塞108和110的底部部分不横向延伸以直接处于ESL 90和ILD92下面。此外，可以形成富含掺杂元素的区域136和138。
本公开的实施例具有一些有利特征。通过在较下金属特征上形成较上金属特征之前对较下金属特征的顶表面执行处理，较上金属特征可以具有更均匀的相位形成，大部分的较上金属特征具有相同的相，并且因此具有相似的电阻率。因此，包括较上金属特征的器件的器件性能的晶圆内均匀性更加均匀。
根据本公开的一些实施例，一种方法包括：形成第一金属特征；在第一金属特征上方形成电介质层；蚀刻电介质层以形成开口，其中，第一金属特征的顶表面通过开口暴露；对第一金属特征的顶表面执行第一处理，其中，第一处理是通过开口执行的，并且第一处理是使用第一工艺气体执行的；在第一处理之后，执行第二处理，其中，第二处理是通过开口执行的，并且第二处理是使用不同于第一工艺气体的第二工艺气体执行的；以及在开口中沉积第二金属特征。在实施例中，第一处理是使用包括氧气(O2)的第一工艺气体执行的，并且第二处理是使用包括氢气(H2)的第二工艺气体执行的。在实施例中，第一处理包括等离子体处理。在实施例中，第一处理包括热处理。在实施例中，沉积第二金属特征包括钨的自底向上沉积。在实施例中，第一处理是使用包括含硅工艺气体、含硼工艺气体、含磷工艺气体、或其组合的第一工艺气体执行的。在实施例中，第一处理产生包括要沉积的硅、硼、磷或其组合的层。在实施例中，第一金属特征包括源极/漏极接触插塞。在实施例中，第一金属特征包括栅极电极，并且第二金属特征包括接触插塞。
根据本公开的一些实施例，一种方法包括：形成第一金属特征，其中，第一金属特征包括晶体管的栅极电极或源极/漏极接触插塞；在第一金属特征上方形成蚀刻停止层；在蚀刻停止层上方形成电介质层；蚀刻电介质层和蚀刻停止层以形成开口，其中第一金属特征暴露于该开口；对第一金属特征的表面层进行氧化，以在第一金属特征的表面形成金属氧化物层；执行还原反应，以将金属氧化物层还原回元素金属；以及执行自底向上沉积工艺，以在开口中沉积钨插塞。在实施例中，氧化是通过将氧气(O2)用作工艺气体来执行的。在实施例中，还原反应是通过将氢气(H2)用作工艺气体来执行的。在实施例中，对表面层进行氧化是通过等离子体氧化来执行的。在实施例中，对表面层进行氧化是通过热氧化来执行的。在实施例中，钨插塞具有α相位。
根据本公开的一些实施例，一种集成电路器件包括：第一金属特征，该第一金属特征包括第一部分和在第一部分上方的第二部分，其中，第二部分包括选自基本上由硅、硼、磷、砷及其组合组成的群组的元素，并且第一部分不包括该元素；电介质层，在第一金属特征上方；以及第二金属特征，该第二金属特征在第一金属部特征上方并且具有电介质层中的一部分，其中，第二金属特征包括第三部分和在第三部分上方的第四部分，其中第三部分在第二部分上方并与第二部分接触以形成其间的界面，并且其中，第三部分包括该元素，并且第四部分不包括该元素。在实施例中，集成电路器件还包括富含元素的区域，该富含元素的区域与第二金属特征和电介质层的侧壁之间的界面相邻，其中，富含元素的区域包括该元素，并且富含元素的区域包括第二金属特征的侧壁表面部分和电介质层的侧壁表面部分。在实施例中，该元素包括硅。在实施例中，第一金属特征包括晶体管的较下源极/漏极接触插塞或栅极电极，并且第二金属特征包括晶体管的较上源极/漏极接触插塞或栅极接触插塞。在实施例中，第二金属特征包括钨。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种用于制作集成电路器件的方法，包括：形成第一金属特征；在所述第一金属特征上方形成电介质层；蚀刻所述电介质层以形成开口，其中，所述第一金属特征的顶表面通过所述开口暴露；对所述第一金属特征的所述顶表面执行第一处理，其中，所述第一处理是通过所述开口执行的，并且所述第一处理是使用第一工艺气体执行的；在所述第一处理之后，执行第二处理，其中，所述第二处理是通过所述开口执行的，并且所述第二处理是使用不同于所述第一工艺气体的第二工艺气体执行的；以及在所述开口中沉积第二金属特征。
示例2.根据示例1所述的方法，其中，所述第一处理是使用包括氧气(O2)的所述第一工艺气体执行的，并且所述第二处理是使用包括氢气(H2)的所述第二工艺气体执行的。
示例3.根据示例2所述的方法，其中，所述第一处理包括等离子体处理。
示例4.根据示例2所述的方法，其中，所述第一处理包括热处理。
示例5.根据示例1所述的方法，其中，沉积所述第二金属特征包括钨的自底向上沉积。
示例6.根据示例1所述的方法，其中，所述第一处理是使用包括如下各项的所述第一工艺气体执行的：含硅工艺气体、含硼工艺气体、含磷工艺气体、或其组合。
示例7.根据示例6所述的方法，其中，所述第一处理产生包括如下各项的层：要沉积的硅、硼、磷、或其组合。
示例8.根据示例1所述的方法，其中，所述第一金属特征包括源极/漏极接触插塞。
示例9.根据示例1所述的方法，其中，所述第一金属特征包括栅极电极，并且所述第二金属特征包括接触插塞。
示例10.一种用于制作集成电路器件的方法，包括：形成第一金属特征，其中，所述第一金属特征包括晶体管的栅极电极或源极/漏极接触插塞；在所述第一金属特征上方形成蚀刻停止层；在所述蚀刻停止层上方形成电介质层；蚀刻所述电介质层和所述蚀刻停止层以形成开口，其中所述第一金属特征暴露于所述开口；对所述第一金属特征的表面层进行氧化，以在所述第一金属特征的表面形成金属氧化物层；执行还原反应，以将所述金属氧化物层还原回元素金属；以及执行自底向上沉积工艺，以在所述开口中沉积钨插塞。
示例11.根据示例10所述的方法，其中，所述氧化是通过将氧气(O2)用作工艺气体来执行的。
示例12.根据示例10所述的方法，其中，所述还原反应是通过将氢气(H2)用作工艺气体来执行的。
示例13.根据示例10所述的方法，其中，对所述表面层进行氧化是通过等离子体氧化来执行的。
示例14.根据示例10所述的方法，其中，对所述表面层进行氧化是通过热氧化来执行的。
示例15.根据示例10所述的方法，其中，所述钨插塞具有α相位。
示例16.一种集成电路器件，包括：
第一金属特征，所述第一金属特征包括第一部分和在所述第一部分上方的第二部分，其中，所述第二部分包括选自基本上由硅、硼、磷、砷、以及其组合组成的群组的元素，并且所述第一部分不包括所述元素；电介质层，在所述第一金属特征上方；以及第二金属特征，所述第二金属特征在所述第一金属特征上方并且具有所述电介质层中的一部分，其中，所述第二金属特征包括第三部分和在所述第三部分上方的第四部分，其中所述第三部分在所述第二部分上方并与所述第二部分接触以形成其间的界面，并且其中，所述第三部分包括所述元素，并且所述第四部分不包括所述元素。
示例17.根据示例16所述的集成电路器件，还包括富含元素的区域，所述富含元素的区域与所述第二金属特征和所述电介质层的侧壁之间的界面相邻，其中，所述富含元素的区域包括所述元素，并且所述富含元素的区域包括所述第二金属特征的侧壁表面部分和所述电介质层的侧壁表面部分。
示例18.根据示例16所述的集成电路器件，其中，所述元素包括硅。
示例19.根据示例16所述的集成电路器件，其中，所述第一金属特征包括晶体管的较下源极/漏极接触插塞或栅极电极，并且所述第二金属特征包括所述晶体管的较上源极/漏极接触插塞或栅极接触插塞。
示例20.根据示例16所述的集成电路器件，其中，所述第二金属特征包括钨。

Claims (14)

1.一种用于制作集成电路器件的方法，包括：
形成第一金属特征；
在所述第一金属特征上方形成电介质层；
蚀刻所述电介质层以形成开口，其中，所述第一金属特征的顶表面通过所述开口暴露；
对所述第一金属特征的所述顶表面执行第一处理，其中，所述第一处理是通过所述开口执行的，并且所述第一处理是使用第一工艺气体执行的；
在所述第一处理之后，执行第二处理，其中，所述第二处理是通过所述开口执行的，并且所述第二处理是使用不同于所述第一工艺气体的第二工艺气体执行的；以及
在所述开口中沉积第二金属特征；
其中，所述第一处理是使用包括如下各项的所述第一工艺气体执行的：含硅工艺气体、含硼工艺气体、含磷工艺气体、或其组合。
2.根据权利要求1所述的方法，其中，所述第二处理是使用包括氢气H2的所述第二工艺气体执行的。
3.根据权利要求1所述的方法，其中，沉积所述第二金属特征包括钨的自底向上沉积。
4.根据权利要求1所述的方法，其中，所述第一处理产生包括如下各项的层：要沉积的硅、硼、磷、或其组合。
5.根据权利要求1所述的方法，其中，所述第一金属特征包括源极/漏极接触插塞。
6.根据权利要求1所述的方法，其中，所述第一金属特征包括栅极电极，并且所述第二金属特征包括接触插塞。
7.一种用于制作集成电路器件的方法，包括：
形成第一金属特征，其中，所述第一金属特征包括晶体管的栅极电极或源极/漏极接触插塞；
在所述第一金属特征上方形成蚀刻停止层；
在所述蚀刻停止层上方形成电介质层；
蚀刻所述电介质层和所述蚀刻停止层以形成开口，其中所述第一金属特征暴露于所述开口；
使用包括如下各项的工艺气体在所述第一金属特征的表面上形成含掺杂元素的层：含硅工艺气体、含硼工艺气体、含磷工艺气体、或其组合；
执行还原反应，以去除所述含掺杂元素的层中由所述蚀刻引入的不期望的元素；以及
执行自底向上沉积工艺，以在所述开口中沉积钨插塞。
8.根据权利要求7所述的方法，其中，所述还原反应是通过将氢气H2用作工艺气体来执行的。
9.根据权利要求7所述的方法，其中，所述钨插塞具有α相位。
10.一种集成电路器件，包括：
第一金属特征，所述第一金属特征包括第一部分和在所述第一部分上方的第二部分，其中，所述第二部分包括选自由硅、硼、磷、砷、以及其组合组成的群组的元素，并且所述第一部分不包括所述元素；
电介质层，在所述第一金属特征上方；以及
第二金属特征，所述第二金属特征在所述第一金属特征上方并且具有所述电介质层中的一部分，其中，所述第二金属特征包括第三部分和在所述第三部分上方的第四部分，其中所述第三部分在所述第二部分上方并与所述第二部分接触以形成其间的界面，并且其中，所述第三部分包括所述元素，并且所述第四部分不包括所述元素。
11.根据权利要求10所述的集成电路器件，还包括富含元素的区域，所述富含元素的区域与所述第二金属特征和所述电介质层的侧壁之间的界面相邻，其中，所述富含元素的区域包括所述元素，并且所述富含元素的区域包括所述第二金属特征的侧壁表面部分和所述电介质层的侧壁表面部分。
12.根据权利要求10所述的集成电路器件，其中，所述元素包括硅。
13.根据权利要求10所述的集成电路器件，其中，所述第一金属特征包括晶体管的较下源极/漏极接触插塞或栅极电极，并且所述第二金属特征包括所述晶体管的较上源极/漏极接触插塞或栅极接触插塞。
14.根据权利要求10所述的集成电路器件，其中，所述第二金属特征包括钨。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11710694B2 (en) * 2019-05-24 2023-07-25 Intel Corporation Integrated circuit structures with contoured interconnects
CN112309956B (zh) * 2019-07-31 2024-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11227794B2 (en) 2019-12-19 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making self-aligned barrier for metal vias In-Situ during a metal halide pre-clean and associated interconnect structure
US11380536B2 (en) 2020-05-05 2022-07-05 Applied Materials, Inc. Multi-step pre-clean for selective metal gap fill
US11631615B2 (en) * 2020-05-18 2023-04-18 Micron Technology, Inc. Microelectronic devices including contact structures with enlarged areas, and related electronic systems and methods
US11362142B2 (en) 2020-05-18 2022-06-14 Micron Technology, Inc. Electronic apparatus with tiered stacks having conductive structures isolated by trenches, and related electronic systems and methods
US11646377B2 (en) * 2020-08-21 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US12065731B2 (en) * 2021-01-21 2024-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Tungsten deposition on a cobalt surface
CN114823487A (zh) * 2021-01-22 2022-07-29 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11855153B2 (en) 2021-03-10 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11955430B2 (en) 2021-03-31 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device and semiconductor devices
CN115249743A (zh) * 2021-04-26 2022-10-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US12107007B2 (en) * 2021-05-05 2024-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed contacts at line end and methods forming same
US20220392840A1 (en) * 2021-06-04 2022-12-08 Intel Corporation Conductive via structures for gate contact or trench contact
US20230036693A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Manufacture
US20230268223A1 (en) * 2022-02-24 2023-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954214A (en) 1989-01-05 1990-09-04 Northern Telecom Limited Method for making interconnect structures for VLSI devices
JP2765967B2 (ja) * 1989-07-26 1998-06-18 沖電気工業株式会社 半導体素子
JPH053170A (ja) * 1991-06-24 1993-01-08 Sony Corp ブランケツトタングステンプラグ形成法
JPH10214896A (ja) * 1996-11-29 1998-08-11 Toshiba Corp 半導体装置の製造方法及び製造装置
US6006764A (en) 1997-01-28 1999-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of stripping photoresist from Al bonding pads that prevents corrosion
US6245654B1 (en) * 1999-03-31 2001-06-12 Taiwan Semiconductor Manufacturing Company, Ltd Method for preventing tungsten contact/via plug loss after a backside pressure fault
JP3696750B2 (ja) * 1999-04-01 2005-09-21 富士通株式会社 半導体装置の製造方法
US6323121B1 (en) * 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
US6457477B1 (en) 2000-07-24 2002-10-01 Taiwan Semiconductor Manufacturing Company Method of cleaning a copper/porous low-k dual damascene etch
KR100709580B1 (ko) 2004-12-29 2007-04-20 주식회사 하이닉스반도체 리세스된 스토리지노드콘택플러그를 갖는반도체메모리장치의 제조 방법
TW200707640A (en) 2005-03-18 2007-02-16 Applied Materials Inc Contact metallization scheme using a barrier layer over a silicide layer
KR100894769B1 (ko) * 2006-09-29 2009-04-24 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
US8058170B2 (en) * 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US9159571B2 (en) * 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
US8653663B2 (en) * 2009-10-29 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US8633109B2 (en) * 2010-08-04 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Soft error rate (SER) reduction in advanced silicon processes
JP5959991B2 (ja) * 2011-11-25 2016-08-02 東京エレクトロン株式会社 タングステン膜の成膜方法
CN104081879B (zh) * 2012-01-18 2017-03-01 株式会社日本有机雷特显示器 电子装置及其制造方法
US9064816B2 (en) * 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US8916052B2 (en) 2013-02-01 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Resist technique
TWI633604B (zh) * 2013-09-27 2018-08-21 美商應用材料股份有限公司 實現無縫鈷間隙塡充之方法
US9269585B2 (en) 2014-01-10 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for cleaning metal gate surface
US9385080B2 (en) * 2014-08-15 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9613826B2 (en) 2015-07-29 2017-04-04 United Microelectronics Corp. Semiconductor process for treating metal gate
US9754822B1 (en) 2016-03-02 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
WO2018195408A1 (en) * 2017-04-20 2018-10-25 Micromaterials Llc Self-aligned via process flow
TW201901896A (zh) * 2017-05-12 2019-01-01 聯華電子股份有限公司 半導體元件以及其製造方法
US11101353B2 (en) * 2019-04-17 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture

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