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TW201903971A - 半導體裝置及其製造方法 - Google Patents

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TW201903971A
TW201903971A TW107113276A TW107113276A TW201903971A TW 201903971 A TW201903971 A TW 201903971A TW 107113276 A TW107113276 A TW 107113276A TW 107113276 A TW107113276 A TW 107113276A TW 201903971 A TW201903971 A TW 201903971A
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gate electrode
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semiconductor region
reflective layer
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TW107113276A
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高橋史年
國清辰也
佐藤英則
後藤洋太郎
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日商瑞薩電子股份有限公司
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Abstract

本發明無須擴大半導體晶片的面積，而可提升背面照射型CMOS影像感測器之無光時特性及轉移效率。CMOS影像感測器的一像素具有：轉移電晶體TT及備有pn接合部之光二極體PD，並於俯視下於構成光二極體PD的n型區NR上，隔著分離絕緣膜SO形成反射層RL。此反射層RL更隔著罩蓋絕緣膜GSO而延伸於轉移電晶體TT的閘極電極GE上。又，於閘極電極GE上透過形成於層間絕緣膜IL之接觸孔CN，第1層信號配線ML1與閘極電極GE及反射層RL二者電性連接，而對閘極電極GE及反射層RL施加相同電位。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法，其適合用於具有使用例如背面照射型的CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)的固態攝影元件(以下稱CMOS影像感測器)之半導體裝置。
於日本特表2008－514011號公報(專利文獻1)中，記載一種使用SOI(Silicon on Insulator)晶圓所製造的背面照明式CMOS或CCD(Charge Coupled Device)攝影元件。
又，於日本特開2009－16826號公報(專利文獻2)，記載一種背面照射影像感測器，其具備：光二極體，形成於半導體基板的表面下，從半導體基板的背面照射光而產生光電荷；反射閘極，形成於半導體基板的表面的上部中之光二極體之上；及轉移閘極，從光二極體將光電荷傳遞至感測節點。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特表2008－514011號公報 [專利文獻2]日本特開2009－16826號公報
[發明欲解決之問題]
該專利文獻2所揭示的背面照射構造的影像感測器中，係將反射閘極配置於光二極體的正上方。於如此的構造中，反射閘極的配線配置無限制，可提升配線配置的自由度。然而，因對反射閘極與轉移閘極施加彼此相異的電位，故必須有用以對反射閘極施加電位的專用控制電路，而有導致半導體晶片的面積增加的問題。
其他課題及新特徵，當可由本說明書的記述及附加圖式清楚得知。 [解決問題之方法]
本發明之一實施形態為一種半導體裝置，具有：轉移電晶體；及光二極體，與轉移電晶體相鄰，並具備pn接合部。轉移電晶體具備：閘極絕緣膜，形成於p型半導體基板的主面；閘極電極，具有與閘極絕緣膜相接觸的第1面、及與第1面為相反側的第2面；側壁間隔材，分別形成於閘極電極的兩側面；第1n型區，設於閘極電極的一側之側面側之半導體基板；及第2n型區，設於閘極電極的另一側之側面側之半導體基板。光二極體具備：第3n型區，距離半導體基板的主面具有第1深度，與第1n型區形成為一體；反射層，於第3n型區上及閘極電極的第2面上，於俯視下從第3n型區形成至閘極電極的第2面；及分離絕緣膜，形成於第3n型區與反射層之間。又，於覆蓋閘極電極與反射層之層間絕緣膜，透過於閘極電極的第2面上所形成的接觸孔，配線與閘極電極及反射層二者電性連接，而對閘極電極及反射層施加相同電位。
本發明之一實施形態為一種半導體裝置的製造方法，該半導體裝置具有：轉移電晶體；及光二極體，與轉移電晶體相鄰，且具備pn接合部。首先，於半導體基板形成第1n型區，該第1n型區距離p型半導體基板的主面具有第1深度，且構成光二極體。其次，形成構成轉移電晶體之疊層構造，該疊層構造包含：閘極絕緣膜；閘極電極，具有與閘極絕緣膜相接觸的第1面及與第1面為相反側的第2面，且第1n型區位於一側之側面側之半導體基板；及罩蓋絕緣膜。接著，於半導體基板的主面側沉積絕緣膜，並加工該絕緣膜，而於閘極電極之兩側面分別形成側壁間隔材，並於第1n型區上形成分離絕緣膜。之後，於半導體基板的主面側沉積金屬膜或金屬矽化物膜，並加工該金屬膜或金屬矽化物膜，而於分離絕緣膜上及閘極電極的第2面上，於俯視下從分離絕緣膜直至閘極電極的第2面形成反射層。接著，於半導體基板的主面側沉積層間絕緣膜，並加工該層間絕緣膜，而於閘極電極的第2面上形成到達閘極電極的第2面及反射層二者之接觸孔之後，於該接觸孔的內部，形成與閘極電極及反射層電性連接之插塞。 [發明效果]
依據一實施形態，不用擴大半導體晶片的面積，而可提升背面照射型的CMOS影像感測器的無光時特性及轉移效率。
於以下的實施形態中，依方便於必要時，分成複數個段落或實施形態而進行說明，然而除了特別明示的情形之外，該等段落或實施形態並分彼此無關，其一者與另一者的關係為部分或全部的變形例、詳細內容或補充說明等。
又，於以下的實施形態中，於提及要件之數等(包含個數、數值、量、範圍等)的情形時，除了特別明示的情形及原理上明顯限定於特定之數的情形等之外，不限定於該特定之數，可為特定之數以上或以下。
又，於以下的實施形態中，其構成要件(亦包含要件步驟等)除了特別明示的情形及原理上明顯為必須的情形等之外，當然不一定非為必要不可。
又，於提及「從A所成」、「由A所成」、「具有A」、「包含A」時，除了明示特別僅為該要件的情形等之外，當然並非排除A以外的要件。同樣地，於以下的實施形態中，於提及構成要件等的形狀、位置關係等時，除了特別明示的情形及原理上明顯非如此的情形時等之外，設為包含實質上與該形狀等近似或類似者等。此對於上述數值及範圍亦同樣適用。
又，於用以說明以下的實施形態的所有圖中，具有相同功能者原則上賦予相同符號，而省略其重複說明。又，於剖面圖中，各部位的大小非與實際元件相對應，為了使圖式更易於了解，有時會將特定的部位放大顯示。
以下，根據圖式詳細說明本實施形態。
(實施形態1) ≪CMOS影像感測器≫ 使用圖1，說明依本實施形態1的CMOS影像感測器。圖1係構成依本實施形態1之CMOS影像感測器的像素部之一像素的等效電路圖。
如圖1所示，構成CMOS影像感測器的像素部之各像素PI，例如由進行光電轉換以儲存信號電荷的光二極體PD、於轉移信號電荷用為切換器的轉移電晶體TT、放大電晶體TA、選擇電晶體TS及重置電晶體TR等所構成。當光射入至像素PI則被轉換成光電，對應光的強弱的信號電荷儲存於光二極體PD。又，藉由施加於轉移電晶體TT的閘極的脈衝，而切換成導通／斷開(ON／OFF)，使得儲存於光二極體PD的信號電荷的電壓成分，透過放大電晶體TA而傳遞至外部。
≪CMOS影像感測器的像素部的構成≫ 使用圖2，說明依本實施形態1之背面照射型的CMOS影像感測器的像素部的構成。圖2係構成依本實施形態1之CMOS影像感測器的像素部之一像素之要部剖面圖。
如前述圖1所示，構成CMOS影像感測器的像素部之各像素PI，係由光二極體PD、轉移電晶體TT、放大電依前述實施形態1的晶體TA、選擇電晶體TS及重置電晶體TR等所構成，但於此說明中，僅例示此等構件中之光二極體PD及轉移電晶體TT。
於由p型矽單結晶所成之半導體基板(第1基板)SW1的主面(表面、第1主面)SW1a，形成由元件分離部IS所包圍的活性區域。半導體基板SW1的厚度例如為2.5μm～3μm左右。
於半導體基板SW1，形成n型區NR，該n型區NR係將n型雜質從半導體基板SW1的主面SW1a導入至既定深度而成，藉由半導體基板SW1與n型區NR而構成光二極體PD的pn接合部。n型區NR之距離半導體基板SW1的主面SW1a的深度，例如為2μm左右，其雜質濃度例如為1012 cm-3 左右。又，亦可於半導體基板SW1形成p型井，藉由此p型井與n型區NR而構成光二極體PD的pn接合部。
又，為了防止空乏層往元件分離部IS延伸，於界定光二極體PD形成區的元件分離部IS周圍的半導體基板SW1，形成利用導入p型雜質而成的像素分離區PE。像素分離區PE之距離半導體基板SW1的主面SW1a的深度，例如為2.5μm～3μm左右，其雜質濃度例如為1012 cm-3 ～1013 cm-3 左右。
又，為了改善半導體基板SW1的主面SW1a中的暗電流，於n型區NR形成p型區PR，該p型區PR係將p型雜質從半導體基板SW1的主面SW1a導入至既定深度而成。p型區PR之距離半導體基板SW1的主面SW1a的深度，例如為5nm左右，其雜質濃度例如為1013 cm-3 左右。又，p型區PR亦可省略。
又，以於俯視下與n型區NR重疊的方式，於半導體基板SW1的主面SW1a上，隔著分離絕緣膜SO形成反射層RL。因藉由配置反射層RL使入射光於反射層RL反射而取入至光二極體PD，故可減少光的損失而提高靈敏度。分離絕緣膜SO例如由氧化矽所成。反射層RL由導電性且光反射優異的材料，例如金屬或金屬矽化物所成。金屬例如為鎢。又，金屬矽化物例如為矽化鈷或矽化鎳。
於半導體基板SW1的主面SW1a，形成轉移電晶體TT。轉移電晶體TT由以下所構成：形成於半導體基板SW1的主面SW1a上之閘極絕緣膜GI、形成於閘極絕緣膜GI上之閘極電極GE、分別形成於閘極電極GE的兩側面之側壁間隔材SS、及形成於側壁間隔材SS兩側的半導體基板SW1之一對n型區。此一對n型區中，一側之n型區與光二極體PD的n型區NR形成為一體；另一側之n型區用作為浮動擴散層FD。再者，於閘極電極GE的與閘極絕緣膜GI相接觸的面為相反側的面上，形成罩蓋絕緣膜GSO。
閘極絕緣膜GI例如由氧化矽所成，其厚度例如為7nm～8nm左右。閘極電極例如由多結晶矽所成，其厚度例如為50nm～150nm。浮動擴散層FD之距離半導體基板SW1的主面SW1a的深度，例如為0.5μm～1μm左右，其雜質濃度例如為1014 cm-3 ～1015 cm-3 左右。罩蓋絕緣膜GSO例如由氧化矽所成，其厚度例如為10nm～20nm左右。
閘極電極GE具有：與閘極絕緣膜GI相接觸的面，及與閘極絕緣膜GI相接觸的面為相反側的面(與罩蓋絕緣膜GSO相接觸的面)，於以下說明中，將與閘極絕緣膜GI相接觸的面，稱為第1面，將與閘極絕緣膜GI相接觸的面為相反側的面(與罩蓋絕緣膜GSO相接觸的面)，稱為第2面。
轉移電晶體TT的閘極電極GE用為像素選擇切換器，當對於所選擇的閘極電極GE施加正電位時，則將儲存於光二極體PD的電荷轉移至浮動擴散層FD。
在此，前述反射層RL不僅形成於n型區NR上，亦形成於轉移電晶體TT的閘極電極GE之第2面上的一部分；反射層RL於俯視下從n型區NR形成至閘極電極GE之第2面。亦即，反射層RL由以下所構成：於俯視下與n型區NR重疊的部分；與一側之側壁間隔材SS重疊的部分；及與閘極電極GE之第2面的一部分重疊的部分。於反射層RL與n型區NR之間，隔設著分離絕緣膜SO；於反射層RL與閘極電極GE之間，隔設著罩蓋絕緣膜GSO。
於本實施形態1中，係於轉移電晶體TT的閘極電極GE之第2面上，隔著罩蓋絕緣膜GSO形成反射層RL，但亦可不隔著罩蓋絕緣膜GSO而形成反射層RL。亦即，於轉移電晶體TT的閘極電極GE之第2面與反射層RL之間，可形成罩蓋絕緣膜GSO，亦可不形成罩蓋絕緣膜GSO。然而，構成閘極電極GE的多結晶矽，與構成反射層RL的金屬(例如鎢)若直接接觸，則可能有因多結晶矽與鎢反應而形成矽與鎢的化合物之疑慮。若矽與鎢的化合物形成於閘極電極GE之第2面，則閘極電極GE的阻抗不均，使得讀取時對於每個像素施加於閘極電極GE的電位改變，而導致畫質劣化。因此，於轉移電晶體TT的閘極電極GE之第2面與反射層RL之間，宜設置罩蓋絕緣膜GSO。
於半導體基板SW1的主面SW1a側，形成由與轉移電晶體TT的閘極電極GE或浮動擴散層FD電性連接之金屬所成之第1層信號配線ML1、第2層信號配線ML2及第3層信號配線ML3。第1層信號配線ML1、第2層信號配線ML2及第3層信號配線ML3為有助於各像素的動作之配線。
針對第1層信號配線ML1，進行具體說明。於半導體基板SW1的主面SW1a上，以覆蓋轉移電晶體TT及反射層RL之方式，形成層間絕緣膜IL，第1層信號配線ML1經由貫穿層間絕緣膜IL的插塞PL，與轉移電晶體TT的閘極電極GE或浮動擴散層FD電性連接。插塞PL形成於接觸孔CN的內部，該接觸孔CN形成於層間絕緣膜IL，插塞PL以兼用為阻障金屬的鎢等金屬作為主導電材料。阻障金屬係設置用為例如防止構成插塞PL的主導電材料的金屬擴散等，其例如由鈦或氮化鈦等所成。
形成於閘極電極GE之第2面上的接觸孔CN，以到達閘極電極GE之第2面、與跨覆於閘極電極GE之第2面上的反射層RL二者的方式形成。亦即，形成於閘極電極GE的第2面上的接觸孔CN，以於俯視下橫跨閘極電極GE和反射層RL的方式形成。藉此，與轉移電晶體TT的閘極電極GE電性連接的插塞PL，因亦與跨覆於閘極電極GE之第2面的反射層RL電性連接，故可對轉移電晶體TT的閘極電極GE和反射層RL施加相同電位。
於電荷轉移時，因將轉移電晶體TT設為導通狀態，故若對轉移電晶體TT的閘極電極GE施加正電位，則反射層RL亦被施加正電位。若反射層RL被施加正電位，則光二極體PD的平面方向的廣大區域被施加正電位，使得電荷的意外失敗減少而使轉移效率提升。
又，於電荷儲存時，因將轉移電晶體TT設為阻斷狀態，故若對轉移電晶體TT的閘極電極GE施加負電位，則反射層RL亦被施加負電位。當反射層RL被施加負電位，則可更促進光二極體PD的半導體基板SW1的主面SW1a側的電洞感應，能抑制因結晶缺陷等所產生的電子－電洞對所導致的細微漏電電流，可減少暗電流。
又，因不需配置用以對反射層RL施加電位的專用控制電路，故可抑制搭載CMOS影像感測器的半導體晶片的面積的增加。
再者，形成覆蓋最上層配線亦即第3層信號配線ML3的保護絕緣膜TC。於本實施形態1中，係以由3層配線所成之多層配線構造為例，但不限於此，亦可為由2層或4層以上的配線所成之多層配線構造。
於覆蓋最上層配線亦即第3層信號配線ML3的保護絕緣膜TC的表面(接合面)，貼附著支撐基板(第2基板)SW2，CMOS影像感測器整體由支撐基板SW2所支撐。支撐基板SW2的厚度例如為735μm左右。
於與半導體基板SW1的主面SW1a為相反側之背面(第2主面)SW1b，形成抗反射膜RBF，於此抗反射膜RBF上配置彩色濾光片CF及微透鏡LE。抗反射膜RBF例如由高介電常數膜及氧化膜之疊層膜所成。又，於未配置彩色濾光片CF及微透鏡LE的區域之抗反射膜RBF上，形成遮光膜SF。遮光膜SF例如由鎢等金屬所成。
≪CMOS影像感測器的製造方法≫ 使用圖3～圖14，依製程順序說明依本實施形態1之背面照射型的CMOS影像感測器的製造方法。圖3～圖10及圖12～圖14，係依本實施形態1之CMOS影像感測器的製造製程中之像素部的一像素之要部剖面圖。圖11(a)、(b)及(c)分別為構成CMOS影像感測器的像素部的一像素的第1例、第2例及第3例的要部俯視圖。
如前述圖1所示，構成CMOS影像感測器的像素部的各像素PI，係由光二極體PD、轉移電晶體TT、放大電晶體TA、選擇電晶體TS及重置電晶體TR等所構成，但於此說明中，僅例示此等中之光二極體PD及轉移電晶體TT。
CMOS影像感測器的像素部(一像素)，例如可由如下方式製造。
首先，如圖3所示，準備例如由p型單結晶矽所成之半導體基板(加工成圓形薄板狀的半導體晶圓)SW1。半導體基板SW1的厚度例如為735μm左右。其次，於半導體基板SW1的主面SW1a的元件分離區形成溝渠之後，藉由將絕緣膜填埋至此溝渠而形成元件分離部IS。
其次，如圖4所示，為了防止空乏層往元件分離部IS的延伸，從半導體基板SW1的主面SW1a側，以離子植入法植入p型雜質，而於界定光二極體PD形成區的元件分離部IS的周圍的半導體基板SW1，形成像素分離區PE。對於像素分離區PE，以離子植入法植入p型雜質，例如硼。像素分離區PE之距離半導體基板SW1的主面SW1a的深度，例如為2.5μm～3μm左右，像素分離區PE的雜質濃度，例如為1012 cm-3 ～1013 cm-3 左右。
其次，從半導體基板SW1的主面SW1a側，以離子植入法植入n型雜質，而於二極體PD形成區的半導體基板SW1，形成n型區NR。對於n型區NR，以離子植入法植入n型雜質，例如磷或砷。n型區NR之距離半導體基板SW1的主面SW1a的深度，例如為2μm左右，n型區NR的雜質濃度，例如為1012 cm-3 左右。
其次，如圖5所示，藉由RTA(Rapid Thermal Annealing)法，於半導體基板SW1的主面SW1a，形成絕緣膜(例如氧化矽膜)。接著，於此絕緣膜上，例如藉由CVD(Chemical Vapor Deposition)法，依序沉積導電體膜(例如多結晶矽膜)及絕緣膜(例如氧化矽膜)。下層絕緣膜的厚度，例如為7nm～8nm左右，導電體膜的厚度，例如為150nm左右，上層絕緣膜的厚度，例如為10nm～20nm左右。
其次，藉由以光阻圖案作為光罩的蝕刻，依序加工上層絕緣膜、導電體膜及下層絕緣膜，而形成由上層絕緣膜所成之罩蓋絕緣膜GSO，形成由導電體膜所成之轉移電晶體TT的閘極電極GE，及形成由下層絕緣膜所成之轉移電晶體TT的閘極絕緣膜GI。其後，將光阻圖案予以去除。
因轉移電晶體TT的閘極電極GE，以將儲存於n型區NR的電子予以轉移為目的而形成，故其以於俯視下n型區NR位於轉移電晶體TT的閘極電極GE的一側之側面側之方式形成。
又，閘極電極GE亦可由從下層依序沉積多結晶矽膜及金屬矽化物膜而成的疊層膜、或從下層依序沉積多結晶矽膜及金屬膜而成的疊層膜所構成。
其次，如圖6所示，為了改善半導體基板SW1的主面SW1a中的暗電流，從半導體基板SW1的主面SW1a側，以離子植入法植入p型雜質，而於光二極體PD形成區的n型區NR的表面，形成p型區PR。對於p型區PR，以離子植入法植入p型雜質，例如硼或氟化硼。p型區PR之距離半導體基板SW1的主面SW1a的深度，例如為5nm左右，p型區PR的雜質濃度，例如為1013 cm-3 左右。
其次，如圖7所示，於半導體基板SW1的主面SW1a上，形成絕緣膜SOa。絕緣膜SOa例如由氧化矽所成，其厚度例如為50nm～200nm左右。
其次，於在光二極體PD形成區形成光阻圖案之後，例如藉由RIE(Reactive Ion Etching)法，對絕緣膜SOa進行異向性蝕刻。藉此，於轉移電晶體TT的閘極電極GE的兩側面，分別形成由絕緣膜SOa所成之側壁間隔材SS，於光二極體PD形成區的半導體基板SW1的主面SW1a上，形成由絕緣膜SOa所成之分離絕緣膜SO。其後，將光阻圖案予以去除。
其次，如圖8所示，從半導體基板SW1的主面SW1a側，以離子植入法植入n型雜質，而於轉移電晶體TT的閘極電極GE的另一側之側面側(夾著通道區的n型區NR的相反側)的半導體基板SW1，形成浮動擴散層FD。浮動擴散層FD成為將儲存於光二極體PD的電子轉換成電壓時的電容元件。對於浮動擴散層FD，以離子植入法植入n型雜質，例如磷或砷。浮動擴散層FD之距離半導體基板SW1的主面SW1a的深度，例如為0.5μm～1μm左右，浮動擴散層FD的雜質濃度，例如為1014 cm-3 ～1015 cm-3 左右。
以於俯視下浮動擴散層FD位於轉移電晶體TT的閘極電極GE的另一側之側面側的方式形成。藉此，夾著轉移電晶體TT的閘極電極GE，於一側之半導體基板SW1，形成構成光二極體PD的n型區NR，而於另一側之半導體基板SW1，形成浮動擴散層FD。
其次，如圖9所示，例如藉由濺鍍法等，於半導體基板SW1的主面SW1a上形成金屬膜，例如鎢膜等。接著，藉由以光阻圖案作為光罩的蝕刻，加工此金屬膜，而於分離絕緣膜SO上及轉移電晶體TT的閘極電極GE的第2面上，藉由使金屬膜殘留於俯視下從分離絕緣膜SO直至閘極電極GE的第2面，而形成由金屬所成之反射層RL。此時，以於俯視下覆蓋閘極電極GE的第2面的一部分的方式，形成反射層RL。其後，將光阻圖案予以去除。
又，反射層RL亦可不僅由金屬膜所形成，亦可例如由矽化鈷膜或矽化鎳膜等金屬矽化物膜所形成。
又，於轉移電晶體TT的閘極電極GE的第2面上，隔著罩蓋絕緣膜GSO形成反射層RL，但亦可不隔著罩蓋絕緣膜GSO而形成反射層RL。亦即，於轉移電晶體TT的閘極電極GE的第2面與反射層RL之間，可形成或亦可不形成罩蓋絕緣膜GSO。然而，若構成閘極電極GE的多結晶矽與構成反射層RL的鎢直接接觸，則有多結晶矽與鎢反應而形成矽與鎢的化合物之疑慮。若矽與鎢的化合物形成於閘極電極GE的第2面，則閘極電極GE的阻抗不均，使得讀取時對於每個像素施加於閘極電極GE的電位改變，而導致畫質劣化。因此，轉移電晶體TT的閘極電極GE的第2面與反射層RL之間，宜設置罩蓋絕緣膜GSO。
其次，如圖10所示，於半導體基板SW1的主面SW1a上，沉積例如由氧化矽所成之層間絕緣膜IL之後，以例如CMP(Chemical Mechanical Polishing)法研磨此層間絕緣膜IL，藉此使其表面平坦化。
其次，藉由以光阻圖案作為光罩的蝕刻，於層間絕緣膜IL形成接觸孔CN。此接觸孔CN以到達浮動擴散層FD或閘極電極GE等的方式形成。其後，將光阻圖案予以去除。
形成於轉移電晶體TT的閘極電極GE的第2面上的接觸孔CN，以到達閘極電極GE的第2面、與跨覆於閘極電極GE的第2面上的反射層RL二者的方式形成。亦即，形成於閘極電極GE的第2面上的接觸孔CN，以於俯視下橫跨閘極電極GE和反射層RL的方式形成。
形成於轉移電晶體TT的閘極電極GE的第2面上的接觸孔CN，只要到達閘極電極GE與反射層RL二者即可，可例示為俯視下的各種形狀。如圖11(a)所示，亦可形成閘極寬度方向的尺寸較閘極長度方向的尺寸為短之1個接觸孔CN。或者，如圖11(b)所示，亦可形成閘極寬度方向的尺寸較閘極長度方向的尺寸為短之複數個接觸孔CN。或者，如圖11(c)所示，亦可形成閘極寬度方向的尺寸較閘極長度方向的尺寸為長之1個接觸孔CN。
其次，於接觸孔CN的內部，形成以兼用為阻障金屬的鎢等金屬作為主導電材料的插塞PL。阻障金屬係設置用以如防止構成插塞PL的主導電材料亦即金屬的擴散等，例如由鈦或氮化鈦等所成。
形成於轉移電晶體TT的閘極電極GE的第2面上的接觸孔CN，因亦到達反射層RL，故插塞PL形成為橫跨閘極電極GE和反射層RL。
其次，如圖12所示，使用例如單金屬鑲嵌(Single Damascene)法，形成與插塞PL電性連接的第1層信號配線ML1。第1層信號配線ML1，例如由銅所成。
第1層信號配線ML1，透過插塞PL與浮動擴散層FD電性連接，又，第1層信號配線ML1，透過橫跨轉移電晶體TT的閘極電極GE和反射層RL之插塞PL，與閘極電極GE和反射層RL二者電性連接。
再者，例如雙重金屬鑲嵌(Dual Damascene)法，形成與第1層信號配線ML1電性連接的第2層信號配線ML2。第2層信號配線ML2，例如由銅所成。再者，使用雙重金屬鑲嵌法，形成與第2層信號配線ML2電性連接的第3層信號配線ML3。第3層信號配線ML3，例如由銅所成。
又，於本實施形態1中，利用金屬鑲嵌法形成各層的信號配線ML1、ML2、ML3，但不限於此，例如，亦可藉由使用微影技術及蝕刻技術加工金屬膜(例如鋁合金膜)而形成。
其次，於半導體基板SW1的主面SW1a上，沉積覆蓋第3層信號配線ML3的保護絕緣膜TC之後，以例如CMP法研磨此保護絕緣膜TC，藉此使其表面平坦化。
其次，於進行其後製程之研磨半導體基板SW1的背面SW1b時，為了防止於半導體基板SW1的外周部產生剝落，而將半導體基板SW1的外周部予以修整。此修整可為其後製程亦即貼合製程後所進行之方法，而為了避免因修整裝置所備有的葉片所導致的金屬汙染，宜為貼合製程前所進行之方法。
其次，如圖13所示，準備由例如單結晶矽所成之支撐基板(加工成圓形薄板狀的半導體晶圓)SW2。支撐基板SW2的厚度例如為735μm左右。其次，於氮氣環境中對於支撐基板SW2的表面SW2a施行電漿活化處理，其後，進行水洗。同樣地，於氮氣環境中對於形成於半導體基板SW1的主面SW1a上的保護絕緣膜TC的表面，施行電漿活化處理，其後，進行水洗。
其次，使已施行電漿活化處理的保護絕緣膜TC的表面與已施行電漿活化處理的支撐基板SW2的表面SW2a相對向，而使半導體基板SW1與支撐基板SW2相對準。藉此，使保護絕緣膜TC的表面與支撐基板SW2的表面SW2a自動接合。
其次，於大氣環境中，施行例如200℃～300℃左右的熱處理，而使保護絕緣膜TC的表面與支撐基板SW2的表面SW2a永久接合。藉由此熱處理，使保護絕緣膜TC的表面及支撐基板SW2的表面SW2a中分別為末端的氧(O)分子及氫(H)分子成為H2O而脫離，並產生矽－矽鍵合。
其次，從半導體基板SW1的背面SW1b進行加工，使半導體基板SW1的厚度變薄。首先，將具有第1粗糙度的研磨材(例如鑽石磨輪)抵接於半導體基板SW1的背面SW1b進行粗研磨，藉此使半導體基板SW1的厚度成為例如50μm以下。接著，將具有較上述第1粗糙度為細的第2粗糙度的研磨材，抵接於半導體基板SW1的背面SW1b進行精研磨，藉此可去除於粗研磨時所產生之半導體基板SW1的背面SW1b的歪曲。接著，利用CMP法研磨半導體基板SW1的背面SW1b。
其次，利用濕蝕刻法蝕刻半導體基板SW1的背面SW1b，使半導體基板SW1的厚度成為例如2.5μm～3μm左右。
其次，如圖14所示，於半導體基板SW1的背面SW1b，依序沉積抗反射膜RBF及遮光膜SF之後，將像素部之不需要的遮光膜SF予以去除。抗反射膜RBF例如由高介電常數膜及氧化膜的疊層膜所成，遮光膜SF例如由鎢等金屬所成。
其次，於像素部之未形成遮光膜SF的抗反射膜RBF上，形成彩色濾光片CF，更於彩色濾光片CF上形成微透鏡LE。
藉由以上製程，大致完成CMOS影像感測器的像素部。
其後，將已貼合有支撐基板SW2的半導體基板SW1，沿著切割區域進行縱、橫切割，而對半導體晶片進行分片化。
如此，依據本實施形態1，於俯視下從光二極體PD的n型區NR至轉移電晶體TT的閘極電極GE的第2面的一部分，形成反射層RL，再使橫跨閘極電極GE和反射層RL的插塞PL形成於閘極電極GE之第2面上，藉此可對閘極電極GE和反射層RL施加相同電位。
藉此，如上所述，於電荷的轉移時，若對轉移電晶體TT的閘極電極GE施加正電位，則反射層RL亦被施加正電位，可使電荷的意外失敗減少而使轉移效率提升。又，於電荷的儲存時，若對轉移電晶體TT的閘極電極GE施加負電位，則反射層RL亦被施加負電位，可減少暗電流。又，因不需配置用以對反射層RL施加電位的專用控制電路，故可抑制搭載CMOS影像感測器的半導體晶片的面積的增加。
(實施形態2) ≪CMOS影像感測器的像素部的構成≫ 使用圖15，說明依本實施形態2之背面照射型的CMOS影像感測器的像素部的構成。圖15係構成依本實施形態2之CMOS影像感測器的像素部之一像素之要部剖面圖。
如圖15所示，依本實施形態2之CMOS影像感測器的像素部，與依前述實施形態1之CMOS影像感測器的像素部之相異點為：光二極體PD形成區中，形成於n型區NR與反射層RL間之分離絕緣膜SO的厚度。於前述實施形態1中，將光二極體PD形成區中之分離絕緣膜SO的厚度設為大致固定，但於本實施形態2中，光二極體PD形成區中之分離絕緣膜SO的厚度，係越接近轉移電晶體TT的閘極電極GE而越變薄。
於電荷的轉移時，因將轉移電晶體TT設為導通狀態，故若對轉移電晶體TT的閘極電極GE施加正電位，則反射層RL亦被施加正電位。若反射層RL被施加正電位，則光二極體PD的平面方向的廣大區域被施加正電位，但藉由使分離絕緣膜SO的厚度係越接近轉移電晶體TT的閘極電極GE而越逐漸變薄，使得對n型區NR所施加的電位逐漸變強，而產生電位的梯度。藉此，依本實施形態2之CMOS影像感測器，相較於依前述實施形態1之CMOS影像感測器，可使電荷的意外失敗更為減少而使轉移效率提升。
≪CMOS影像感測器的製造方法≫ 使用圖16～圖20，說明依本實施形態2之背面照射型的CMOS影像感測器的製造方法。圖16～圖20係依本實施形態2之CMOS影像感測器的製造製程中之像素部的一像素之要部剖面圖。
依本實施形態2之CMOS影像感測器的像素部與依前述實施形態1之CMOS影像感測器的像素部之相異點為：光二極體PD形成區中，形成於n型區NR與反射層RL間之分離絕緣膜SO的構造。其他構造因與依前述實施形態1之CMOS影像感測器的像素部的構造為相同或實質相同，故省略其說明。
首先，如前述實施形態1之圖3～圖6所示，形成光二極體PD的pn接合部及轉移電晶體TT的閘極電極GE等。
其次，如圖16所示，於半導體基板SW1的主面SW1a上沉積絕緣膜SOa。絕緣膜SOa例如由氧化矽所成，其厚度例如為200nm左右。
其次，於光二極體PD形成區形成光阻圖案之後，例如藉由RIE法對絕緣膜SOa進行異向性蝕刻。藉此，於轉移電晶體TT的閘極電極GE的兩側面，分別形成由絕緣膜SOa所成之側壁間隔材SS，於光二極體PD形成區的半導體基板SW1的主面SW1a上，形成由絕緣膜SOa所成之分離絕緣膜SO。其後，將光阻圖案予以去除。
其次，如圖17所示，於半導體基板SW1的主面SW1a上，塗布光阻膜RF之後，對光阻膜RF施予曝光及顯影處理。曝光時，例如使用於光罩基底(石英製的板)MB表面藉由鉻等形成圖案CR而成之灰階光罩GM，控制從光源LT所照射的光量的穿透。亦即，於光二極體PD形成區中，於靠近轉移電晶體TT的閘極電極GE的區域，使穿透灰階光罩GM的光量變多，且越遠離閘極電極GE，使穿透灰階光罩GM的光量越逐漸減少。
藉此，如圖18所示，於光二極體PD形成區中，形成越接近轉移電晶體TT的閘極電極GE而其厚度越逐漸變薄之3次元構造的光阻圖案RP。
其次，如圖19所示，藉由以光阻圖案RP作為光罩的異向性蝕刻或濕蝕刻，加工分離絕緣膜SO，於光二極體PD形成區中，使分離絕緣膜SO的厚度越接近轉移電晶體TT的閘極電極GE而越逐漸變薄。其後，將光阻圖案RP予以去除。
其次，如圖20所示，從半導體基板SW1的主面SW1a側，以離子植入法植入n型雜質，而於轉移電晶體TT的閘極電極GE的另一側之側面側(夾著通道區的n型區NR的相反側)的半導體基板SW1，形成浮動擴散層FD。
藉此，夾著轉移電晶體TT的閘極電極GE，於一側之半導體基板SW1，形成構成光二極體PD的n型區NR，而於另一側之半導體基板SW1，形成浮動擴散層FD。
其次，於分離絕緣膜SO上及轉移電晶體TT的閘極電極GE的第2面上，於俯視下從分離絕緣膜SO直至閘極電極GE的第2面，形成反射層RL。此時，以於俯視下覆蓋閘極電極GE的第2面的一部分的方式，形成反射層RL。反射層RL，由例如鎢等金屬或例如矽化鈷、矽化鎳等金屬矽化物所成。
其後，因與前述實施形態1相同，故省略其說明。
如此，依據本實施形態2，若對反射層RL施加正電位，則光二極體PD的平面方向的廣大區域亦被施加正電位，但藉由使分離絕緣膜SO的厚度，越接近轉移電晶體TT的閘極電極GE而越逐漸變薄，可使施加於n型區NR的電位逐漸變強，而產生電位的梯度。藉此，依本實施形態2之CMOS影像感測器，較依前述實施形態1之CMOS影像感測器更使電荷的意外失敗減少而使轉移效率提升。
(實施形態3) ≪CMOS影像感測器的像素部的構成≫ 使用圖21及圖22，說明依本實施形態3之背面照射型的CMOS影像感測器的像素部的構成。圖21係依本實施形態3之CMOS影像感測器的像素部之要部俯視圖。圖22係構成依本實施形態3之CMOS影像感測器的像素部之一像素之要部俯視圖。
如圖21所示，於依本實施形態3之CMOS影像感測器的像素部中，於行方向及列方向配置複數的像素。圖21中，例示CMOS影像感測器的像素部中配置成3行4列之12個像素。
儲存於光二極體PD的信號電荷，藉由用作為像素選擇切換器的轉移電晶體TT的導通／斷開(ON／OFF)的切換，於由第1層信號配線所成之每個行信號線(選擇像素線)SL，而轉移至由第2層以上的信號配線所成之列信號線(圖示省略)。
再者，如圖21及圖22所示，於構成依本實施形態3之CMOS影像感測器的像素部之一像素中，將反射層RL分割成兩部分。具體而言，將反射層RL分割成：第1部分RL1，由形成於光二極體PD的中央部的部分及跨覆於轉移電晶體TT的閘極電極GE之第2面上的部分所構成；及第2部分RL2，形成於光二極體PD的周邊部。
再者，反射層RL的第1部分RL1，於轉移電晶體TT的閘極電極GE的第2面上，透過到達閘極電極GE之第2面與反射層RL的第1部分RL1二者之接觸孔CN1，而與行信號線SL電性連接。反射層RL的第2部分RL2，透過到達反射層RL的第2部分RL2之接觸孔CN2，而與反射層RL的第1部分RL1電性連接的行信號線SL的相鄰的行信號線SL電性連接。圖中，符號CN3為到達浮動擴散層FD的接觸孔。
例如，於圖21所示之位於第2行第2列之像素PI22中，反射層RL的第1部分RL1與第2行的行信號線SL電性連接，反射層RL的第2部分RL2與第3行的行信號線SL電性連接。
因此，於對被選擇的行信號線SL施加正電位的情形時，因對於位於該被選擇的行信號線SL旁之未被選擇的行信號線SL，施加負電位，故成為對於反射層RL的第1部分RL1與反射層RL的第2部分RL2，施加彼此相異的電位。
亦即，於電荷的轉移時(像素的讀取時)，對於與被選擇之行信號線SL相連之轉移電晶體TT的閘極電極GE及反射層RL的第1部分RL1，施加正電位。另一方面，對於與位於被選擇的行信號線SL旁之未被選擇的行信號線SL相連接之反射層RL的第2部分RL2，則施加負電位。藉此，於1個光二極體PD中製造出急遽電位差，故依本實施形態3之CMOS影像感測器，較依前述實施形態1之CMOS影像感測器可使轉移效率更為提升。
依本實施形態3之背面照射型的CMOS影像感測器的製造方法，與依前述實施形態1之背面照射型的CMOS影像感測器的製造方法之主要相異點為：形成反射層RL時所使用之光阻圖案的形狀，而其他製造方法與依前述實施形態1之CMOS影像感測器的製造方法實質相同。
如此，依據本實施形態3，將反射層RL分割成中央部的第1部分RL1及周邊部的第2部分RL2兩部分，並將其分別連接至相鄰之彼此相異的行信號線SL，藉此可對反射層RL的第1部分RL1及反射層RL的第2部分RL2，施加彼此相異的電位。藉此，可於1個光二極體PD中製造出急遽電位差，依本實施形態3之CMOS影像感測器可較前述實施形態1的CMOS影像感測器，更使電荷的意外失敗減少而使轉移效率提升。
以上，根據實施形態具體說明本發明人所進行之發明，但本發明不限於該實施形態，於不脫離其要旨之範圍內當然可有各種變更。
CF‧‧‧彩色濾光片
CN、CN1、CN2、CN3‧‧‧接觸孔
CR‧‧‧圖案
FD‧‧‧浮動擴散層
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
GM‧‧‧灰階光罩
GSO‧‧‧罩蓋絕緣膜
IL‧‧‧層間絕緣膜
IS‧‧‧元件分離部
LE‧‧‧微透鏡
LT‧‧‧光源
MB‧‧‧光罩基底
ML1‧‧‧第1層信號配線
ML2‧‧‧第2層信號配線
ML3‧‧‧第3層信號配線
NR‧‧‧n型區
PD‧‧‧光二極體
PE‧‧‧像素分離區
PI、PI22‧‧‧像素
PL‧‧‧插塞
PR‧‧‧p型區
RBF‧‧‧抗反射膜
RF‧‧‧光阻膜
RL‧‧‧反射層
RL1‧‧‧反射層的第1部分
RL2‧‧‧反射層的第2部分
RP‧‧‧光阻圖案
SF‧‧‧遮光膜
SL‧‧‧行信號線(選擇像素線)
SO‧‧‧分離絕緣膜
SOa‧‧‧絕緣膜
SS‧‧‧側壁間隔材
SW1‧‧‧半導體基板(第1基板)
SW1a‧‧‧主面(表面，第1主面)
SW1b‧‧‧背面(第2主面)
SW2‧‧‧支撐基板(第2基板)
SW2a‧‧‧表面
TA‧‧‧放大電晶體
TC‧‧‧保護絕緣膜
TR‧‧‧重置電晶體
TS‧‧‧選擇電晶體
TT‧‧‧轉移電晶體
【圖1】構成依實施形態1之CMOS影像感測器的像素部的一像素的等效電路圖。 【圖2】構成依實施形態1之CMOS影像感測器的像素部的一像素的要部剖面圖。 【圖3】依實施形態1之CMOS影像感測器的製造製程中之像素部的一像素之要部剖面圖。 【圖4】接續圖3之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖5】接續圖4之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖6】接續圖5之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖7】接續圖6之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖8】接續圖7之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖9】接續圖8之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖10】接續圖9之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖11】(a)、(b)及(c)分別為構成依實施形態1之CMOS影像感測器的像素部的一像素的第1例、第2例及第3例之要部俯視圖。 【圖12】接續圖10之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖13】接續圖12之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖14】接續圖13之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖15】構成依實施形態2之CMOS影像感測器的像素部的一像素的要部剖面圖。 【圖16】依實施形態2之CMOS影像感測器的製造製程中之像素部的一像素之要部剖面圖。 【圖17】接續圖16之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖18】接續圖17之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖19】接續圖18之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖20】接續圖19之CMOS影像感測器的製造製程中的一像素的要部剖面圖。 【圖21】依實施形態3之CMOS影像感測器的像素部之要部俯視圖。 【圖22】構成依實施形態3之CMOS影像感測器的像素部之一像素之要部俯視圖。

Claims (15)

  1. 一種半導體裝置，具有： 第1導電型之第1基板，具有主面及與該主面為相反側的背面； 轉移電晶體，形成於該第1基板的該主面側； 光二極體，在該第1基板的該主面側鄰接於該轉移電晶體而形成； 層間絕緣膜，以覆蓋該轉移電晶體及該光二極體的方式形成； 複數層之配線，形成與該層間絕緣膜上； 保護絕緣膜，以覆蓋該複數層之配線中之最上層之配線的方式形成； 第2基板，接合於該保護絕緣膜；及 透鏡，形成於該第1基板的該背面側； 該轉移電晶體具備： 閘極絕緣膜，形成於該第1基板的該主面； 閘極電極，形成於該閘極絕緣膜上，具有與該閘極絕緣膜相接觸的第1面、及與該第1面為相反側的第2面； 側壁間隔材，分別形成於該閘極電極的兩側面； 第2導電型之第1半導體區，設於該閘極電極的一側之側面側之該第1基板，該第2導電型與該第1導電型相異；及 該第2導電型之第2半導體區，設於該閘極電極的另一側之側面側之該第1基板； 該光二極體具備： 該第2導電型之第3半導體區，距離該第1基板的該主面具有第1深度，與該第1半導體區成一體地形成於該第1基板； 反射層，在該第3半導體區上及該閘極電極的該第2面上，於俯視下從該第3半導體區跨越該閘極電極的該第2面的一部分而形成；及 分離絕緣膜，形成於該第3半導體區與該反射層之間； 於該閘極電極的該第2面上，透過形成於該層間絕緣膜之接觸孔，第1層配線與該閘極電極及該反射層二者電性連接，而對該閘極電極及該反射層施加相同電位。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該分離絕緣膜的厚度為50nm以上且200nm以下。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該分離絕緣膜的厚度，係越接近該閘極電極越變薄。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該反射層於俯視下分割成第1部分與第2部分兩部分， 該第1部分，係形成於為俯視下從該第3半導體區的中央部跨至該閘極電極的該第2面的一部分， 該第2部分，於俯視下，係與該第1部分分隔形成於該第3半導體區的周邊部， 對該第1部分與該第2部分施加彼此相異的電位，而對該閘極電極與該第1部分施加相同電位。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該反射層，由鎢、矽化鈷或矽化鎳所構成。
  6. 如申請專利範圍第1項之半導體裝置，其中， 於該反射層與該閘極電極的該第2面之間，形成厚度為10nm以上且20nm以下之罩蓋絕緣膜。
  7. 如申請專利範圍第1項之半導體裝置，其中， 於該第3半導體區內，形成由該第1導電型所成之第4半導體區，該第4半導體區距離該第1基板的該主面具有較該第1深度為淺的第2深度， 該第4半導體區的雜質濃度較該第3半導體區的雜質濃度為高。
  8. 一種半導體裝置的製造方法，包含： (a)製程，於第1導電型的第1基板，形成與該第1導電型相異之第2導電型的第1半導體區，該第1半導體區距離該第1基板的主面具有第1深度； (b)製程，於該第1基板的該主面上依序形成第1絕緣膜、導電體膜及第2絕緣膜後，加工該第1絕緣膜、該導電體膜及該第2絕緣膜，而於該第1基板的該主面上形成由該第1絕緣膜所構成之閘極絕緣膜，並形成由該導電體膜所構成之閘極電極，該閘極電極具有與該閘極絕緣膜相接觸的第1面、及與該第1面為相反側的第2面，且該第1半導體區位於該閘極電極之一側之側面側，並於該閘極電極的該第2面上形成由該第2絕緣膜所構成之罩蓋絕緣膜； (c)製程，於該第1基板的該主面側沉積第3絕緣膜之後，加工該第3絕緣膜，而於該閘極電極的兩側面分別形成側壁間隔材，並於該第1半導體區上形成分離絕緣膜； (d)製程，於夾著該閘極電極之該第1半導體區的相反側之該第1基板，形成該第2導電型的第2半導體區，該第2半導體區距離該第1基板的該主面具有較該第1深度為淺的第2深度； (e)製程，於該第1基板的該主面側沉積金屬膜或金屬矽化物膜之後，加工該金屬膜或該金屬矽化物膜，而於該分離絕緣膜上及該閘極電極的該第2面上，於俯視下從該分離絕緣膜跨至該閘極電極的該第2面的一部分形成反射層； (f)製程，於該第1基板的該主面側沉積第4絕緣膜之後，加工該第4絕緣膜，而於該閘極電極的該第2面上，形成到達該閘極電極的該第2面及該反射層二者之接觸孔；及 (g)製程，形成第1層配線，該第1層配線透過該接觸孔與該閘極電極及該反射層電性連接。
  9. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 該(c)製程包含： (c1)製程，於該第3絕緣膜上形成光阻膜； (c2)製程，對該光阻膜進行使用光罩的曝光及顯影處理，而形成光阻圖案；及 (c3)以該光阻圖案作為光罩，加工該第3絕緣膜； 於該(c2)製程中，藉由控制穿透該光罩的光量，而於該分離絕緣膜上，形成越接近該閘極電極而其厚度越逐漸變薄的該光阻圖案， 於該(c3)製程中，藉由以該光阻圖案作為光罩的蝕刻，而形成越接近該閘極電極而其厚度越逐漸變薄的該分離絕緣膜。
  10. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 於該(e)製程中， 該反射層於俯視下分割成第1部分及第2部分兩部分， 該第1部分，係形成為於俯視下從該第1半導體區的中央部跨至該閘極電極的該第2面的一部分， 該第2部分，係於俯視下與該第1部分分隔形成於該第1半導體區的周邊部。
  11. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 該分離絕緣膜的厚度為50nm以上且200nm以下。
  12. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 該反射層由鎢、矽化鈷或矽化鎳所構成。
  13. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 該罩蓋絕緣膜的厚度為10nm以上且20nm以下。
  14. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 在該(b)製程與該(c)製程之間，更包含： (h)製程，於該第1半導體區內，形成該第1導電型的第3半導體區，該第3半導體區距離該第1基板的該主面具有較該第1深度為淺的第3深度； 該第3半導體區的雜質濃度較該第1半導體區的雜質濃度為高。
  15. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 於該(g)製程之後，更包含： (i)製程，形成較該第1層配線更為上層的配線； (j)製程，形成覆蓋最上層的配線的保護絕緣膜； (k)製程，於將第2基板貼合於該保護絕緣膜的表面之後，從與該第1基板的該主面為相反側的背面研磨該第1基板，使該第1基板的厚度變薄； (l)製程，於該第1基板的該背面形成抗反射膜；及 (m)製程，於該抗反射膜上形成彩色濾光片，於該彩色濾光片上形成透鏡。
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