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KR102696816B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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KR102696816B1
KR102696816B1 KR1020190091231A KR20190091231A KR102696816B1 KR 102696816 B1 KR102696816 B1 KR 102696816B1 KR 1020190091231 A KR1020190091231 A KR 1020190091231A KR 20190091231 A KR20190091231 A KR 20190091231A KR 102696816 B1 KR102696816 B1 KR 102696816B1
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semiconductor
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memory
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김남국
이남재
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에스케이하이닉스 주식회사
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Abstract

본 기술은 바디부 및 상기 바디부로부터 제1 방향으로 돌출된 제1 돌출부를 포함하는 도프트반도체패턴, 상기 제1 돌출부의 상면 상에 배치되고 상기 제1 방향으로 연장된 제1 채널패턴, 상기 제1 채널패턴의 측벽을 감싸고 상기 제1 돌출부의 측벽 상으로 연장된 제1 메모리패턴, 및 상기 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치의 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
본 발명의 실시 예들은 3차원 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 바디부 및 상기 바디부로부터 제1 방향으로 돌출된 제1 돌출부를 포함하는 도프트반도체패턴, 상기 제1 돌출부의 상면 상에 배치되고 상기 제1 방향으로 연장된 제1 채널패턴, 상기 제1 채널패턴의 측벽을 감싸고 상기 제1 돌출부의 측벽 상으로 연장된 제1 메모리패턴, 및 상기 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함할 수 있다. 상기 층간 절연막들 및 상기 도전패턴들 각각은 상기 제1 메모리패턴을 감쌀 수 있다.
상기 도프트반도체패턴은, 상기 바디부로부터 상기 제1 방향에 상반된 제2 방향으로 돌출된 제2 돌출부를 더 포함할 수 있다.
상기 반도체 메모리 장치는 상기 제2 돌출부의 바닥면 상에 배치된 제2 채널패턴, 상기 제2 돌출부의 측벽을 감싸고, 상기 제2 채널패턴의 표면상으로 연장된 제2 메모리패턴, 및 상기 제2 메모리패턴을 감싸고 상기 바디부에 접촉된 제1 반도체막을 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은, 제1 반도체막 및 상기 제1 반도체막 상에 배치된 희생막을 포함하는 하부 적층체를 형성하는 단계 및 상기 제1 반도체막 내부로부터 상기 희생막을 관통하도록 연장되고 메모리막으로 덮인 측벽 및 바닥면을 갖는 채널막을 형성하는 단계를 포함할 수 있다. 상기 채널막은 상기 하부 적층체보다 돌출될 수 있다. 상기 반도체 메모리 장치의 제조방법은 상기 채널막을 감싸도록 상기 하부 적층체 상에 게이트 적층체를 형성하는 단계, 상기 게이트 적층체와 상기 제1 반도체막 사이에서 상기 메모리막의 일부가 노출되도록 상기 희생막을 제거하는 단계, 상기 메모리막이 상기 게이트 적층체와 상기 채널막 사이의 제1 메모리패턴과 상기 제1 반도체막과 상기 채널막 사이의 제2 메모리패턴으로 분리되도록 상기 메모리막의 상기 일부를 제거하는 단계, 및 상기 제1 메모리패턴과 상기 제2 메모리패턴 사이에서 노출된 상기 채널막의 일부를 도프트반도체패턴으로 교체하는 단계를 포함할 수 있다.
상기 채널막의 상기 일부를 상기 도프트반도체패턴으로 교체하는 단계는, 상기 제1 메모리패턴의 측벽을 개구하는 제1 홈(groove)이 정의되도록 상기 채널막의 상기 일부를 식각하는 단계, 및 상기 제1 홈을 채우고 상기 채널막 및 상기 제1 반도체막에 접촉된 상기 도프트반도체패턴을 형성하는 단계를 포함할 수 있다.
상기 채널막의 상기 일부를 식각하는 동안, 상기 제2 메모리패턴의 측벽을 개구하는 제2 홈이 정의될 수 있다. 상기 도프트반도체패턴은 상기 제2 홈을 채우도록 형성될 수 있다.
상기 제1 홈 및 상기 도프트반도체패턴 각각은 상기 제1 메모리패턴을 사이에 두고 상기 게이트 적층체의 측벽에 마주할 수 있다.
본 기술의 실시 예는 채널패턴을 향하여 연장된 도프트반도체패턴의 돌출부를 통해 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
본 기술의 실시 예는 채널막의 일부를 도프트반도체패턴으로 교체하여 소스 셀렉트 트랜지스터에 대한 정션 오버랩을 용이하게 제어할 수 있고, 공정불량을 줄일 수 있다.
도 1은 일 실시 예에 따른 반도체 메모리 장치를 나타내는 사시도이다.
도 2a 및 도 2b는 도 1에 도시된 반도체 메모리 장치의 일부를 나타내는 단면도들이다.
도 3은 일 실시 예에 따른 도프트반도체패턴을 나타내는 사시도이다.
도 4는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 5a 내지 도 5d는 도 4에 도시된 ST1 단계 및 ST3 단계에 대한 일 실시예를 나타내는 단면도들이다.
도 6a 내지 도 6d는 도 4에 도시된 ST5 단계 및 ST7 단계에 대한 일 실시예를 나타내는 단면도들이다.
도 7은 도 4에 도시된 ST7 단계 이후 진행되는 후속 공정에 대한 일 실시 예를 나타내는 단면도이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 발명의 실시 예에서, "구성 1 또는 구성 2 중 적어도 하나"라는 기재는 "구성 1", "구성 2" 또는 "구성 1과 구성 2"로 이해되어야 할 것이다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 반도체 메모리 장치(10)를 나타내는 사시도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 제1 반도체막(SE1)과 비트라인들(BL) 사이에 배치된 게이트 적층체(GST), 게이트 적층체(GST)에 연결된 메모리 스트링들(A), 및 제1 반도체막(SE1)에 연결된 도프트반도체패턴(DSP)을 포함할 수 있다.
제1 반도체막(SE1)은 도프트 반도체막을 포함하거나, 언도프트 반도체막을 포함할 수 있다. 도프트 반도체막으로서의 제1 반도체막(SE1)는 n형 도펀트 또는 p형 도펀트 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 반도체막(SE1)은 반도체 메모리 장치의 소거 동작 시, 채널영역에 홀들을 공급할 수 있도록 p형 도펀트를 포함할 수 있다. 일 실시 예로서, 제1 반도체막(SE1)은 도프트 실리콘막을 포함할 수 있다.
게이트 적층체(GST)는 제1 반도체막(SE1)으로부터 비트라인들(BLo, BLe)을 향하는 제1 방향으로 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn)은 메모리 스트링(A)의 게이트 전극들로 이용될 수 있다.
메모리 스트링들(A) 각각은 게이트 적층체(GST)로 둘러싸인 제1 메모리패턴(ML1) 및 제1 메모리패턴(ML1)으로 둘러싸인 제1 채널패턴(CH1)을 포함할 수 있다. 제1 메모리패턴(ML1)은 데이터를 저장할 수 있는 물질을 포함할 수 있다. 제1 채널패턴(CH1)은 그에 대응하는 메모리 스트링의 채널영역으로 이용될 수 있다. 제1 채널패턴(CH1)은 반도체막으로 형성될 수 있다. 일 실시 예로서, 제1 채널패턴(CH1)은 실리콘막을 포함할 수 있다. 제1 메모리패턴(ML1)은 제1 채널패턴(CH1)보다 제1 반도체막(SE1)을 향하여 더 길게 연장될 수 있다.
제1 채널패턴(CH1)의 중심영역은 코어절연막(CO) 및 상부도프트반도체패턴(UDP)으로 채워질 수 있다. 상부도프트반도체패턴(UDP)은 제1 채널패턴(CH1)의 상단에 의해 둘러싸이고, 코어절연막(CO) 상에 배치될 수 있다. 상부도프트반도체패턴(UDP)은 도전형 도펀트를 포함할 수 있다. 예를 들어, 상부도프트반도체패턴(UDP)은 n형 도펀트를 포함할 수 있다. 일 실시 예로서, 상부도프트반도체패턴(UDP)은 도프트 실리콘을 포함할 수 있다. 상부도프트반도체패턴(UDP)은 드레인 정션으로 이용될 수 있다.
코어절연막(CO)은 제1 반도체막(SE1) 내부로 연장될 수 있다. 코어절연막(CO)의 하단은 제2 채널패턴(CH2) 및 제2 메모리패턴(ML2)으로 둘러싸일 수 있다.
제2 채널패턴(CH2)은 제1 채널패턴(CH1)과 동일한 물질을 포함할 수 있다. 제2 채널패턴(CH2)은 코어절연막(CO)의 바닥면 상에 배치될 수 있다. 제2 채널패턴(CH2)은 코어절연막(CO)의 하단 측벽상으로 연장될 수 있다.
제2 메모리패턴(ML2)은 제1 메모리패턴(ML1)과 동일한 물질을 포함할 수 있다. 제2 메모리패턴(ML2)은 제2 채널패턴(CH2)의 표면상에 배치되고, 제2 채널패턴(CH2)보다 제1 채널패턴(CH1)을 향해 더 길게 연장될 수 있다.
게이트 적층체(GST)는 상부 절연막(UI)으로 덮일 수 있다. 비트라인들(BLo, BLe)은 상부 절연막(UI) 상에 배치될 수 있다. 비트라인들(BLo, BLe) 각각은 그에 대응하는 메모리 스트링에 전기적인 신호를 공급할 수 있도록 도전물로 형성된다. 비트라인들(BLo, BLe)은 일방향으로 교대로 배치된 오드비트라인(BLo)과 이븐비트라인(BLe)을 포함할 수 있다. 서로 이웃한 한쌍의 오드비트라인(BLo) 및 이븐비트라인(BLe)은 이들의 연장방향으로 서로 이웃한 제1 메모리 스트링 및 제2 메모리 스트링에 각각 연결될 수 있다. 이를 위해, 상부 절연막(UI)을 관통하는 비트라인 콘택플러그(BCT)가 그에 대응하는 메모리 스트링의 상부도프트반도체패턴(UDP)과 그에 대응하는 비트라인 사이에 연결될 수 있다.
게이트 적층체(GST)의 측벽은 측벽 절연막(SWI)으로 덮일 수 있다.
도프트반도체패턴(DSP)은 게이트 적층체(GST)와 제1 반도체막(SE1) 사이에 배치될 수 있다. 도프트반도체패턴(DSP)은 도전형 도펀트를 포함할 수 있다. 예를 들어, 도프트반도체패턴(DSP)은 n형 도펀트를 포함할 수 있다. 일 실시 예로서, 도프트반도체패턴(DSP)은 도프트 실리콘을 포함할 수 있다. 도프트반도체패턴(DSP)은 소스정션으로 이용될 수 있다.
도프트반도체패턴(DSP)은 제1 메모리패턴(ML1)의 바닥면 및 제1 채널패턴(CH1)의 바닥면을 향해 연장될 수 있다. 도프트반도체패턴(DSP)은 제2 메모리패턴(ML2)의 상면 및 제2 채널패턴(CH2)의 상면을 향해 연장될 수 있다. 도프트반도체패턴(DSP)은 측벽 절연막(SWI) 상으로 연장될 수 있다.
일 실시 예로서, 반도체 메모리 장치(10)는 게이트 적층체(GST)와 도프트반도체패턴(DSP) 사이에 배치된 제2 반도체막(SE2)을 더 포함할 수 있다. 다른 실시 예에서 제2 반도체막(SE2)은 생략될 수 있다. 제2 반도체막(SE2)은 제1 메모리패턴(ML1) 및 제2 메모리패턴(ML2) 각각을 구성하는 물질막들과 식각률 차이를 갖는다. 예를 들어, 제2 반도체막(SE2)는 질화막 및 산화막과 다른 식각률을 갖는 물질을 포함할 수 있다. 일 실시 예로서, 제2 반도체막(SE2)은 실리콘을 포함할 수 있다. 제2 반도체막(SE2)은 n형, p형, 또는 탄소 등의 다양한 불순물을 포함하는 도프트막이거나, 언도프트막일 수 있다.
도프트반도체패턴(DSP)에 의해, 제1 반도체막(SE1)과 제2 반도체막(SE2) 사이 또는 제1 반도체막(SE1)과 게이트 적층체(GST) 사이에 갭(GA)이 정의될 수 있다. 갭(GA)은 절연물로 채워지거나, 에어갭을 포함할 수 있다.
도프트반도체패턴(DSP)은 제1 반도체막(SE1)과 제2 반도체막(SE2)에 접촉될 수 있다.
도프트반도체패턴(DSP) 상에 메탈콘택패턴(MCT)이 배치될 수 있다. 메탈콘택패턴(MCT)은 금속실리사이드막, 금속막 등 다양한 도전물로 형성될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 다른 실시 예로서, 도프트반도체패턴(DSP) 상에 절연물이 배치될 수 있다.
도 2a 및 도 2b는 도 1에 도시된 반도체 메모리 장치(10)의 일부를 나타내는 단면도들이다.
도 2a은 도 1에 도시된 메모리 스트링(A)을 나타낸 단면도이다.
도 2a를 참조하면, 도전패턴들(CP1 내지 CPn)은 소스 셀렉트 라인들(SSL1, SSL2), 워드라인들(WL1 내지 WLk) 및 드레인 셀렉트 라인들(DSL1, DSL2)로 이용될 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 중 도프트반도체패턴(DSP)에 인접한 1이상의 도전패턴들(예를 들어, CP1, CP2)이 소스 셀렉트 라인들(SSL1, SSL2)로 이용될 수 있다. 도전패턴들(CP1 내지 CPn) 중 상부도프트반도체패턴(UDP)에 인접한 1이상의 도전패턴들(예를 들어, CPn, CPn-1)이 드레인 셀렉트 라인들(DSL1, DSL2)로 이용될 수 있다. 워드라인들(WL1 내지 WLk)은 소스 셀렉트 라인들(SSL1, SSL2)과 드레인 셀렉트 라인들(DSL1, DSL2) 사이에 배치될 수 있다.
제1 채널패턴(CH1)과 소스 셀렉트 라인들(SSL1, SSL2)의 교차부들에 소스 셀렉트 트랜지스터들(SST1, SST2)이 정의될 수 있다. 제1 채널패턴(CH1)과 드레인 셀렉트 라인들(DSL1, DSL2)의 교차부들에 드레인 셀렉트 트랜지스터들(DST1, DST2)이 정의될 수 있다. 제1 채널패턴(CH1)과 워드 라인들(WL1 내지 WLk)의 교차부들에 메모리 셀들(MC1 내지 MCk)이 정의될 수 있다. 제1 채널패턴(CH1)은 소스 셀렉트 트랜지스터들(SST1, SST2)을 직렬로 연결하고, 드레인 셀렉트 트랜지스터들(DST1, DST2)을 직렬로 연결하고, 메모리 셀들(MC1 내지 MCk)을 직렬로 연결할 수 있다.
도전패턴들(CP1 내지 CPn)은 실리콘, 금속 또는 금속 실리사이드 중 적어도 어느 하나를 포함할 수 있다.
도 2b는 도 1에 도시된 B영역을 확대한 단면도이다.
도 2b를 참조하면, 제1 메모리패턴(ML1) 및 제2 메모리패턴(ML2) 각각은 터널절연막(TI), 터널절연막(TI)을 감싸는 데이터 저장막(DS), 및 데이터 저장막(DS)을 감싸는 제1 블로킹 절연막(BI1)을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 절연물로 형성될 수 있다. 예를 들어, 터널 절연막(TI)은 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(DS)은 도 2a를 참조하여 상술한 워드라인들(WL1 내지 WLk)과 제1 채널패턴(CH1) 사이의 전압 차이에 의해 변경되는 데이터를 저장할 수 있는 다양한 물질로 형성될 수 있다. 예를 들어, 데이터 저장막(DS)은 전하 트랩이 가능한 질화막을 포함할 수 있다. 이외에도, 데이터 저장막(DS)은 나노닷, 저항 가변이 가능한 상변화 물질 등을 포함할 수 있다. 제1 블로킹 절연막(BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다.
도 1 및 도 2a에 도시된 도전패턴들(CP1 내지 CPn) 각각과 제1 메모리패턴(ML1) 사이에 제2 블로킹 절연막(BI2)이 형성될 수 있다. 제2 블로킹 절연막(BI2)은 도 1 및 도 2a에 도시된 도전패턴들(CP1 내지 CPn) 각각과 이에 이웃한 층간 절연막들(ILD) 사이로 연장될 수 있다. 제2 블로킹 절연막(BI2)은 층간 절연막들(ILD)과 측벽 절연막(SWI) 사이로 연장될 수 있다. 제2 블로킹 절연막(BI2)은 알루미늄 산화막, 하프늄 산화막 등의 고유전막을 포함할 수 있다. 일 실시 예로서, 제1 블로킹 절연막(BI1)과 제2 블로킹 절연막(BI2) 중 하나는 생략될 수 있다.
도 3은 일 실시 예에 따른 도프트반도체패턴(DSP)을 나타내는 사시도이다. 도 1을 참조하여 상술한 제1 방향은 도 3에 도면부호 "D1"으로서 도시하였다. 도 3에서, 제1 방향(D1)과 상반된 방향을 제2 방향(D2)으로서 도시하였다.
도 2b 및 도 3을 참조하면, 도프트반도체패턴(DSP)은 바디부(BD), 바디부(BD)로부터 서로 상반된 방향으로 돌출된 제1 돌출부(PP1) 및 제2 돌출부(PP2), 그리고 바디부(BD)로부터 측벽 절연막(SWI) 상으로 연장된 연장부(EP)를 포함할 수 있다.
도프트반도체패턴(DSP)의 바디부(BD)는 서로 나란하게 연장된 제1 수평패턴(HP1) 및 제2 수평패턴(HP2), 제1 수평패턴(HP1)으로부터 제2 수평패턴(HP2)을 향해 연장된 연결패턴(HLP)을 포함할 수 있다. 이에 더해, 바디부(BD)는 제1 돌출부(PP1)로부터 제1 메모리패턴(ML1)의 바닥면을 따라 연장된 상부패턴(UP) 및 제2 돌출부(PP2)로부터 제2 메모리패턴(ML2)의 상면을 따라 연장된 하부패턴(LP)을 포함할 수 있다.
제1 수평패턴(HP1)은 도 1에 도시된 게이트 적층체(GST)의 바닥면 및 제2 반도체막(SE2)의 바닥면에 나란하게 연장될 수 있다. 제1 수평패턴(HP1)은 상부패턴(UP)으로부터 연장되어, 제1 방향(D1) 및 제2 방향(D2)에 직교하는 평면에 배치될 수 있다.
제2 수평패턴(HP2)은 제1 반도체막(SE1)의 상면에 나란하게 연장될 수 있다. 제2 수평패턴(HP2)은 하부패턴(LP)으로부터 연장되고, 제1 방향(D1) 및 제2 방향(D2)에 직교하는 평면에 배치될 수 있다.
연결패턴(HLP)은 제1 수평패턴(HP1)으로부터 제2 수평패턴(HP2)에 연결되도록 제2 방향(D2)으로 연장될 수 있다.
바디부(BD)의 제2 수평패턴(HP2)은 제1 반도체막(SE1)에 접촉될 수 있다. 도 1에 도시된 게이트 적층체(GST)와 바디부(BD) 사이에 배치된 제2 반도체막(SE2)은 제1 수평패턴(HP1)에 접촉될 수 있다.
제1 돌출부(PP1)는 바디부(BD)로부터 제1 방향(D1)으로 돌출될 수 있다. 제1 돌출부(PP1)는 제1 채널패턴(CH1)에 접촉될 수 있다. 제1 채널패턴(CH1)은 제1 돌출부(PP1)의 상면 상에 배치되고, 제1 방향(D1)으로 연장될 수 있다. 제1 채널패턴(CH1)의 측벽을 감싸는 제1 메모리패턴(ML1)은 제1 돌출부(PP1)의 측벽 상으로 연장될 수 있다.
제2 돌출부(PP2)는 바디부(BD)로부터 제2 방향(D2)으로 돌출될 수 있다. 제2 돌출부(PP2)는 제2 채널패턴(CH2)에 접촉될 수 있다. 제2 채널패턴(CH2)은 제2 돌출부(PP2)의 바닥면 상에 배치되고, 코어절연막(CO)의 바닥면 상으로 연장될 수 있다. 제2 돌출부(PP2)의 측벽은 제2 메모리패턴(ML2)으로 둘러싸일 수 있다. 제2 메모리패턴(ML2)은 제2 채널패턴(CH2)의 표면상으로 연장될 수 있다. 제2 메모리패턴(ML2)은 제1 반도체막(SE1)으로 둘러싸일 수 있다.
제1 돌출부(PP1), 제2 돌출부(PP2) 및 바디부(BD)는 이들에 접하는 코어절연막(CO)의 측벽을 에워쌀 수 있다. 상부패턴(UP)은 제1 돌출부(PP1)보다 측부로 돌출되고, 제1 수평패턴(HP1)은 상부패턴(UP)보다 측부로 돌출될 수 있다. 하부패턴(LP)은 제2 돌출부(PP2)보다 측부로 돌출되고, 제2 수평패턴(HP2)은 하부패턴(LP)보다 측부로 돌출될 수 있다. 상술한 구조에 따르면, 도프트반도체패턴(DSP)의 측벽에 계단구조(stepwise structure)가 정의될 수 있다.
본 발명의 실시 예에 따르면, 도프트반도체패턴(DSP)을 통해 계단접합(abrupt junction)을 형성할 수 있다. 이로써, GIDL(gate induced draing leakage) 방식을 이용한 반도체 메모리 장치의 소거 동작 시, GIDL 발생 효율을 증가시킬 수 있다.
도 4는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 4를 참조하면, 반도체 메모리 장치의 제조방법은 하부 적층체를 형성하는 ST1단계, 채널막을 감싸는 게이트 적층체를 형성하는 ST3 단계, 채널막의 측벽을 노출하는 ST5 단계, 및 채널막의 일부를 도프트반도체막으로 교체하는 ST7 단계를 포함할 수 있다.
도 5a 내지 도 5d는 도 4에 도시된 ST1 단계 및 ST3 단계에 대한 일 실시예를 나타내는 단면도들이다.
도 5a를 참조하면, 도 4에 도시된 ST1 단계는 제1 반도체막(101) 상에 희생막(105)을 형성하는 단계를 포함할 수 있다. 하부 적층체(110)는 제1 반도체막(101)과 희생막(105) 사이에 배치된 제1 보호막(103) 또는 희생막(105) 상에 배치된 제2 보호막(107) 중 적어도 어느 하나를 더 포함할 수 있다. 하부 적층체(110)는 희생막(105) 및 제2 보호막(107) 상에 배치된 제2 반도체막(109)을 더 포함할 수 있다.
제1 반도체막(101)은 도프트 반도체막을 포함하거나, 언도프트 반도체막을 포함할 수 있다. 도프트 반도체막으로서의 제1 반도체막(101)는 n형 도펀트 또는 p형 도펀트 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 반도체막(101)은 도프트 실리콘을 포함할 수 있다.
제2 반도체막(109)은 산화막 및 질화막과 다른 식각률을 갖는 물질을 포함할 수 있다. 일 실시 예로서, 제2 반도체막(109)은 실리콘을 포함할 수 있다. 제2 반도체막(109)은 n형, p형, 또는 탄소 등의 다양한 불순물을 포함하는 도프트막이거나, 언도프트막일 수 있다.
제1 보호막(103) 및 제2 보호막(107)은 제1 반도체막(101) 및 제2 반도체막(109)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 보호막(103) 및 제2 보호막(107)은 산화막을 포함할 수 있다.
희생막(105)은 제1 보호막(103) 및 제2 보호막(107)과 식각률이 다른 물질로 형성될 수 있다. 예를 들어, 희생막(105)은 언도프트 실리콘을 포함할 수 있다.
도 4에 도시된 ST3 단계는 하부 적층체(110) 상에 예비 적층체(120)를 형성하는 단계를 포함할 수 있다. 예비 적층체(120)는 제1 물질막들(111) 및 제2 물질막들(113)을 한층씩 교대로 적층함으로써 형성될 수 있다.
제2 물질막들(113)은 제1 물질막들(111)과 다른 물질로 형성된다. 일 실시 예로서, 제1 물질막들(111)은 층간 절연막으로 이용가능한 절연물로 형성되고, 제2 물질막들(113)은 도전패턴으로 이용가능한 도전물로 형성될 수 있다. 다른 실시 예로서, 제1 물질막들(111)은 층간 절연막으로 이용가능한 절연물로 형성되고, 제2 물질막들(113)은 제1 물질막들(111)과 다른 식각률을 갖는 희생물로 형성될 수 있다. 예를 들어, 제1 물질막들(111)은 실리콘 산화막으로 형성되고, 제2 물질막들(113)은 실리콘 질화막으로 형성될 수 있다. 또 다른 실시예로서, 제1 물질막들(111)은 제2 물질막들(113)과 다른 식각률을 갖는 희생물로 형성되고, 제2 물질막들(113)은 도전패턴으로 이용가능한 도전물로 형성될 수 있다. 예를 들어, 제1 물질막들(111)은 언도프트 실리콘막으로 형성되고, 제2 물질막들(113)은 도프트 실리콘막 또는 금속막으로 형성될 수 있다. 도 5a 내지 도 5d는, 제1 물질막들(111)이 층간 절연막으로 이용가능한 절연물로 형성되고, 제2 물질막들(113)이 제1 물질막들(111)과 다른 식각률을 갖는 희생물로 형성된 실시 예에 대해 나타내고 있으나, 본 발명은 이에 제한되지 않는다.
도 4에 도시된 ST3 단계는 예비 적층체(120)를 관통하고 하부 적층체(110)의 내부로 연장된 채널홀(121)을 형성하는 단계를 포함할 수 있다. 채널홀(121)은 하부 적층체(110)의 제2 반도체막(109), 제2 보호막(107), 희생막(105) 및 제1 보호막(103)을 관통하고, 제1 반도체막(101) 내부로 연장될 수 있다.
도 4에 도시된 ST3 단계는 채널홀(121)의 표면 상에 메모리막(123)을 형성하는 단계, 메모리막(123) 상에 채널막(125)을 형성하는 단계, 채널막(125)에 의해 개구된 채널홀(121)의 중심영역을 코어절연막(127) 및 상부도프트반도체패턴(129)으로 채우는 단계를 포함할 수 있다.
메모리막(123)은 도 6a에 도시된 제1 블로킹 절연막(123a), 데이터 저장막(123b), 및 터널 절연막(123c)을 포함할 수 있다. 제1 블로킹 절연막(123a), 데이터 저장막(123b), 및 터널 절연막(123c) 각각은 채널홀(121)의 표면을 따라 연장될 수 있다. 제1 블로킹 절연막(123a), 데이터 저장막(123b), 및 터널 절연막(123c)은 도 2b를 참조하여 설명된 제1 블로킹 절연막(BI1), 데이터 저장막(DS), 및 터널 절연막(TI)의 물질들을 이용하여 형성될 수 있다.
채널막(125)은 메모리막(123)의 표면을 따라 연장될 수 있다. 채널막(125)의 바닥면 및 측벽은 메모리막(123)으로 덮일 수 있다. 채널막(125)은 제1 반도체막(101) 내부로부터 하부 적층체(110)보다 상부를 향해 돌출된다. 채널막(125)은 채널홀(121)의 중심영역을 개구하도록 형성될 수 있다. 채널막(125)은 반도체로 형성될 수 있다. 예를 들어, 채널막(125)은 언도프트 실리콘을 포함할 수 있다.
코어절연막(127)은 채널막(125)에 의해 개구된 채널홀(121)의 중심영역 하부를 채우도록 형성될 수 있다. 다시말해, 코어절연막(127)은 채널막(125)보다 낮게 형성될 수 있다. 상부도프트반도체패턴(129)은 코어절연막(127) 상에 배치되고, 코어절연막(127) 및 채널막(125)에 의해 개구된 채널홀(121)의 중심영역 상단을 채울 수 있다. 상부도프트반도체패턴(129)은 도전형 도펀트를 포함할 수 있다. 예를 들어, 상부도프트반도체패턴(129)은 n형 도펀트를 포함할 수 있다. 예를 들어, 상부도프트반도체패턴(129)은 도프트 실리콘을 포함할 수 있다.
도 5b를 참조하면, 도 4에 도시된 ST3 단계는 슬릿(131)을 형성하는 단계를 포함할 수 있다. 슬릿(131)은 도 5a에 도시된 예비 적층체(120)를 관통하고, 제2 반도체막(109) 및 제2 보호막(107)을 관통할 수 있다.
슬릿(131)을 형성하기 위한 식각공정은 희생막(105) 노출 시 정지될 수 있다. 슬릿(131)은 희생막(105)의 내부로 연장될 수 있다. 이로 인해, 슬릿(131)의 바닥면은 희생막(105)의 식각면과 공면을 이룰 수 있다.
이 후, 제1 물질막들 및 제2 물질막들의 물성에 따라 다양한 방식으로 후속 공정이 진행될 수 있다. 일 실시 예로서, ST3 단계는 슬릿(131)을 통해 도 5a에 도시된 제2 물질막들(113)을 도 5d에 도시된 도전패턴들(143)로 교체하는 단계를 포함할 수 있다.
제2 물질막들을 도전패턴들로 교체하는 단계는 도 5a에 도시된 제2 물질막들(113)을 슬릿(131)을 통해 선택적으로 제거하는 단계를 포함할 수 있다. 이로써, 도 5b에 도시된 바와 같이 제1 물질막들(111) 사이에 제1 개구부들(133)이 정의될 수 있다.
도 5c를 참조하면, 제1 개구부들(133) 각각의 표면 상에 제2 블로킹 절연막(141)을 형성할 수 있다. 제2 블로킹 절연막(141)은 슬릿(131)을 향하는 제1 물질막들(111)의 측벽들 상으로 연장되고, 슬릿(131)의 바닥면 상으로 연장될 수 있다.
도 5d를 참조하면, 제2 물질막들을 도전패턴들로 교체하는 단계는 도 5c에 도시된 제1 개구부들(133) 내부에 도전패턴들(143)을 형성하는 단계를 포함할 수 있다.
일 실시 예로서, 도전패턴들(143)을 형성하는 단계는 도 5c에 도시된 제1 개구부들(133)의 표면들을 따라 연장된 베리어 메탈막을 형성하는 단계, 도 5c에 도시된 제1 개구부들(133)을 도전막으로 채우는 단계, 및 베리어 메탈막 및 도전막을 식각하여 베리어 메탈막 및 도전막을 도전패턴들(143)로 분리하는 단계를 포함할 수 있다. 이로써, 도전패턴들(143) 및 제1 물질막들(111)을 포함하는 게이트 적층체(150)가 하부 적층체(110) 상에 형성될 수 있다.
다른 실시 예로서, 도 5a에 도시된 제1 물질막들(111)이 층간 절연막을 위한 절연물로 형성되고, 도 5a에 도시된 제2 물질막들(113)이 도전패턴들(143)을 위한 도전물로 형성된 경우, 슬릿(131)을 통한 제2 물질막들(113)의 대체 공정이 생략되고, 제1 물질막들(111) 및 제2 물질막들(113)이 게이트 적층체를 구성할 수 있다.
또 다른 실시 예로서, 도 5a에 도시된 제1 물질막들(111)이 희생물로 형성되고, 도 5a에 도시된 제2 물질막들(113)이 도전패턴들(143)을 위한 도전물로 형성된 경우, 슬릿(131)을 통해 제1 물질막들(111)이 층간 절연막들로 대체되고, 층간 절연막들 및 제2 물질막들(113)이 게이트 적층체를 구성할 수 있다.
상술한 바와 같이, 다양한 실시 예들을 통해, 채널막(125)을 감싸는 게이트 적층체(150)를 하부 적층체(110) 상에 형성할 수 있다. 채널막(125)은 하부 적층체(110)의 상부로 돌출되고 메모리막(123)으로 둘러싸인 외벽을 가질 수 있다.
이어서, 슬릿(131)의 측벽 상에 측벽 절연막(145)을 형성할 수 있다. 이로써, 슬릿(131)을 향하는 도전패턴들(143)의 측벽들이 측벽 절연막(145)으로 덮일 수 있다. 이 때, 슬릿(131)의 바닥면 상에 배치된 제2 블로킹 절연막(141)의 일부가 제거되어 하부 적층체(110)의 희생막(105)이 노출될 수 있다.
도 6a 내지 도 6d는 도 4에 도시된 ST5 단계 및 ST7 단계에 대한 일 실시예를 나타내는 단면도들이다. 도 6a 내지 도 6d는 도 5d에 도시된 C영역을 확대하여 나타낸 공정 단계별 단면도들이다.
도 6a를 참조하면, 도 4에 도시된 ST5 단계는 슬릿(131)을 통해 도 5d에 도시된 하부 적층체(110)의 희생막(105)을 제거하는 단계를 포함할 수 있다. 이로써, 제1 보호막(103)과 제2 보호막(107) 사이에 제2 개구부(155)가 정의될 수 있다.
제2 개구부(155)는 도 5d에 도시된 게이트 적층체(150)와 제1 반도체막(101) 사이에서 메모리막(123)의 일부를 노출시킬 수 있다. 제2 개구부(155)를 형성하는 동안, 제2 반도체막(109)은 측벽 절연막(145)에 의해 보호될 수 있다.
도 6b를 참조하면, 도 4에 도시된 ST5 단계는 도 6a에 도시된 제2 개구부(155)를 통해 노출된 제1 블로킹 절연막(123a), 데이터 저장막(123b), 및 터널 절연막(123c)을 순차로 식각하여 채널막(125)의 측벽을 노출하는 제3 개구부(157A)를 형성하는 단계를 포함할 수 있다. 제3 개구부(157A)에 의해 제1 블로킹 절연막(123a), 데이터 저장막(123b), 및 터널 절연막(123c)을 포함하는 메모리막은 제1 메모리패턴(123P1)과 제2 메모리패턴(123P2)으로 분리될 수 있다.
제1 메모리패턴(123P1)은 도 5d에 도시된 게이트 적층체(150)와 채널막(125) 사이에 잔류하는 패턴으로 정의하고, 제2 메모리패턴(123P2)은 제1 반도체막(101)과 채널막(125) 사이에 잔류하는 패턴으로 정의한다.
제3 개구부(157A)를 형성하는 동안, 도 6a에 도시된 제1 보호막(103) 및 제2 보호막(107)이 제거될 수 있다.
도 6c를 참조하면, 도 4에 도시된 ST7 단계는 도 6b에 도시된 제3 개구부(157A)를 통해 노출된 채널막의 일부를 식각하는 단계를 포함할 수 있다. 이 때, 제1 메모리패턴(123P1) 및 제2 메모리패턴(123P2) 각각의 일부가 식각되어 제3 개구부가 확장될 수 있다. 확장된 제3 개구부(157B)는 채널막의 일부가 식각되어 정의된 제1 홈(159A1) 및 제2 홈(159A2)에 연결될 수 있다.
제1 홈(159A1)은 제1 메모리패턴(123P1)의 측벽을 개구하도록 제1 메모리패턴(123P1)과 코어절연막(127) 사이에 배치될 수 있다. 제1 홈(159A1)은 제1 메모리패턴(123P1)을 사이에 두고 도 5d에 도시된 게이트 적층체(150)의 측벽에 마주할 수 있다. 채널막을 식각하는 동안, 제1 메모리패턴(123P1)이 도 5d에 도시된 게이트 적층체(150)의 도전패턴들(143) 중 최하층 도전패턴이 노출되지 않도록 보호막 역할을 할 수 있다.
제2 홈(159A2)은 제2 메모리패턴(123P2)의 측벽을 개구하도록 제2 메모리패턴(123P2)과 코어절연막(127) 사이에 배치될 수 있다.
채널막의 일부를 식각하는 공정은, 제1 홈(159A1) 및 제2 홈(159A2)에 의해 채널막이 제1 메모리패턴(123P1)의 측벽 상에 배치된 제1 채널패턴(125P1)과 제2 메모리패턴(123P2)의 측벽 상에 배치된 제2 채널패턴(125P2)으로 분리되도록 수행될 수 있다.
도 6d를 참조하면, 도 4에 도시된 ST7 단계는 도 6c에 도시된 제1 홈(159A1) 및 제2 홈(159A2)을 채우는 도프트반도체패턴(161)을 형성하는 단계를 포함할 수 있다. 도프트반도체패턴(161)은 제1 채널패턴(125P1), 제2 채널패턴(125P2) 및 제1 반도체막(101) 각각에 접촉될 뿐 아니라, 슬릿(131)에 의해 관통되는 제2 반도체막(109)에 접촉될 수 있다.
도프트반도체패턴(161)은 소스정션을 위한 도전형 도펀트를 포함할 수 있다. 예를 들어, 도프트반도체패턴(161)은 n형 도펀트를 포함할 수 있다. 일 실시 예로서, 도프트반도체패턴(161)은 도프트 실리콘을 포함할 수 있다.
도프트반도체패턴(161)은 도 6c에 도시된 제1 홈(159A1)을 채우므로, 도프트반도체패턴(161)은 제1 메모리패턴(123P1)을 사이에 두고 도 5d에 도시된 게이트 적층체(150)의 측벽에 마주할 수 있다.
본 발명의 실시 예에 따르면, 채널막의 식각량을 제어하여 도 5d에 도시된 게이트 적층체(150)의 도전패턴들(143) 중 최하층 도전패턴에 인접하게 도프트반도체패턴(161)을 배치할 수 있다. 이에 따라, 고온의 열을 가하여 채널막의 내부로 도펀트를 확산시키는 공정을 생략하더라도 최하층 도전패턴에 연결된 소스 셀렉트 트랜지스터에 대한 정션 오버랩 영역을 형성할 수 있다. 본 발명의 실시 예에 따른 정션 오버랩 영역은 채널막의 식각량을 제어함으로써 확보될 수 있다. 이에 따라, 본 발명은 열 공정을 최소화할 수 있고 정션 오버랩 영역을 용이하게 제어할 수 있다.
채널막 식각량 제어를 통해 정션 오버랩 영역을 확보하는 본 발명의 실시 예에 따르면, 고온의 열 공정을 이용하여 채널막 내부로 도펀트를 확산시킴으로써 정션 오버랩 영역을 확보하는 경우보다, 정션 오버랩 영역의 길이를 정밀하게 제어할 수 있다. 이에 따라, 본 발명의 실시 예는 도 2a에 도시된 워드라인들(WL1 내지 WLk)과 제1 반도체막(SE1) 사이에 배치되는 소스 셀렉트 라인들(SSL1, SSL2)의 적층 수를 증가시키지 않더라도, 소스 셀렉트 트랜지스터들(SST1, SST2)의 오프(off) 특성을 확보할 수 있다.
도 5b 내지 도 5d를 참조하여 상술한 제2 물질막들을 도전패턴들로 대체하는 공정은 고온에서 실시될 수 있다. 도프트반도체패턴(161)은 고온이 요구되는 도전패턴들 형성공정 이후 형성될 수 있다. 이에 따라, 도프트반도체패턴(161) 내부의 도펀트가 고온에 의해 확산됨에 따라 야기될 수 있는 반도체 메모리 장치의 특성 열화를 개선할 수 있다.
본 발명의 실시 예에 따르면 도프트반도체패턴(161)은 채널막이 식각된 영역을 채운다. 이 때, 도프트반도체패턴(161)이 도 5d에 도시된 도전패턴들(143) 중 최하층 도전패턴에 인접하게 배치되더라도, 본 발명의 실시 예는 제1 메모리패턴(123P1)을 통해 최하층 도전패턴과 도프트반도체패턴(161)이 서로 연결되는 불량을 방지할 수 있다.
도프트반도체패턴(161)은 식각공정에 의해 잔류높이가 제어될 수 있고, 슬릿(131) 하단에 잔류될 수 있다. 도프트반도체패턴(161)을 형성하는 동안, 도프트반도체패턴(161) 내부에 갭(163)이 정의될 수 있고, 갭(163)은 도프트반도체패턴(161)에 의해 슬릿(131)으로부터 격리될 수 있다.
도 7은 도 4에 도시된 ST7 단계 이후 진행되는 후속 공정에 대한 일 실시 예를 나타내는 단면도이다.
도 7을 참조하면, 도 6d에 도시된 슬릿(131)의 내부를 메탈콘택패턴(165)으로 채울 수 있다. 다른 실시 예로서, 슬릿(131) 내부는 절연물로 채워질 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1, 도 2a, 도 2b, 및 도 3에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 장치(1120)는 게이트 적층체로 둘러싸인 채널패턴, 및 채널패턴을 향하여 연장된 돌출부를 포함하는 도프트반도체패턴을 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), 에러정정 회로(ECC Circuit: Error Correction Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘(mobile DRAM) 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
DSP, 161: 도프트반도체패턴 BD:바디부
PP1: 제1 돌출부 PP2: 제2 돌출부
CH1, 125P1: 제1 채널패턴 CH2, 125P2: 제2 채널패턴
ML1, 123P1: 제1 메모리패턴 ML2, 123P2: 제2 메모리패턴
ILD: 층간 절연막 CP1 내지 CPn, 143: 도전패턴
GST, 150: 게이트 적층체 HP1: 제1 수평패턴
HP2: 제2 수평패턴 HLP: 연결패턴
UP: 상부패턴 LP: 하부패턴
CO, 127: 코어절연막 UDP, 129: 상부도프트반도체패턴
SE1, 101: 제1 반도체막 SE2, 109: 제2 반도체막
110: 하부 적층체 105: 희생막
120: 예비 적층체 111: 제1 물질막
113: 제2 물질막 123: 메모리막
125: 채널막 159A1: 제1 홈
159A2: 제2 홈 121: 채널홀

Claims (20)

  1. 바디부 및 상기 바디부로부터 제1 방향으로 돌출된 제1 돌출부를 포함하는 도프트반도체패턴;
    상기 제1 돌출부의 상면 상에 배치되고, 상기 제1 방향으로 연장된 제1 채널패턴;
    상기 제1 채널패턴의 측벽을 감싸고, 상기 제1 돌출부의 측벽 상으로 연장된 제1 메모리패턴; 및
    상기 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고,
    상기 층간 절연막들 및 상기 도전패턴들 각각은 상기 제1 메모리패턴을 감싸도록 연장되고,
    상기 제1 메모리패턴은 상기 제1 채널패턴보다 상기 도프트반도체패턴 내부로 깊게 연장된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 바디부는,
    상기 제1 돌출부로부터 상기 제1 메모리패턴의 바닥면을 따라 연장된 상부패턴;
    상기 상부패턴으로부터 상기 층간 절연막들 및 상기 도전패턴들을 포함하는 적층체의 바닥면에 나란하게 연장된 제1 수평패턴;
    상기 제1 수평패턴으로부터 상기 제1 방향에 상반된 제2 방향으로 연장된 연결패턴; 및
    상기 연결패턴으로부터 상기 제1 수평패턴에 나란하게 연장된 제2 수평패턴을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 도프트반도체패턴은,
    상기 바디부로부터 상기 제1 방향에 상반된 제2 방향으로 돌출된 제2 돌출부를 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제2 돌출부의 바닥면 상에 배치된 제2 채널패턴;
    상기 제2 돌출부의 측벽을 감싸고, 상기 제2 채널패턴의 표면상으로 연장된 제2 메모리패턴; 및
    상기 제2 메모리패턴을 감싸고 상기 바디부에 접촉된 제1 반도체막을 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 바디부는,
    상기 제1 돌출부로부터 상기 제1 메모리패턴의 바닥면을 따라 연장된 상부패턴;
    상기 제2 돌출부로부터 상기 제2 메모리패턴의 상면을 따라 연장된 하부패턴;
    상기 상부패턴으로부터 상기 층간 절연막들 및 상기 도전패턴들을 포함하는 적층체의 바닥면에 나란하게 연장된 제1 수평패턴;
    상기 하부패턴으로부터 상기 제1 반도체막의 상면에 나란하게 연장된 제2 수평패턴; 및
    상기 제1 수평패턴으로부터 상기 제2 수평패턴을 향해 연장된 연결패턴을 포함하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제1 반도체막은 도프트 반도체막 또는 언도프트 반도체막을 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 층간 절연막들 및 상기 도전패턴들을 포함하는 적층체와 상기 바디부 사이에 배치된 제2 반도체막을 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제2 반도체막은 실리콘을 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 층간 절연막들 및 상기 도전패턴들을 포함하는 적층체의 측벽 상에 형성된 측벽 절연막을 더 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 도프트반도체패턴은 도프트 실리콘을 포함하는 반도체 메모리 장치.
  11. 제1 반도체막 및 상기 제1 반도체막 상에 배치된 희생막을 포함하는 하부 적층체를 형성하는 단계;
    상기 제1 반도체막 내부로부터 상기 희생막을 관통하도록 연장되고, 메모리막으로 덮인 측벽 및 바닥면을 갖는 채널막을 형성하되, 상기 채널막이 상기 하부 적층체보다 돌출되도록 상기 채널막을 형성하는 단계;
    상기 채널막을 감싸도록 상기 하부 적층체 상에 게이트 적층체를 형성하는 단계;
    상기 게이트 적층체와 상기 제1 반도체막 사이에서 상기 메모리막의 일부가 노출되도록 상기 희생막을 제거하는 단계;
    상기 메모리막이 상기 게이트 적층체와 상기 채널막 사이의 제1 메모리패턴과, 상기 제1 반도체막과 상기 채널막 사이의 제2 메모리패턴으로 분리되도록 상기 메모리막의 상기 일부를 제거하는 단계; 및
    상기 제1 메모리패턴과 상기 제2 메모리패턴 사이에서 노출된 상기 채널막의 일부를 도프트반도체패턴으로 교체하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 채널막의 상기 일부를 상기 도프트반도체패턴으로 교체하는 단계는,
    상기 제1 메모리패턴의 측벽을 개구하는 제1 홈(groove)이 정의되도록 상기 채널막의 상기 일부를 식각하는 단계; 및
    상기 제1 홈을 채우고 상기 채널막 및 상기 제1 반도체막에 접촉된 상기 도프트반도체패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 채널막의 상기 일부를 식각하는 동안, 상기 제2 메모리패턴의 측벽을 개구하는 제2 홈이 정의되고,
    상기 도프트반도체패턴은 상기 제2 홈을 채우도록 형성된 반도체 메모리 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 제1 홈 및 상기 도프트반도체패턴 각각은 상기 제1 메모리패턴을 사이에 두고 상기 게이트 적층체의 측벽에 마주하는 반도체 메모리 장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 메모리막으로 덮인 상기 측벽 및 상기 바닥면을 갖는 상기 채널막을 형성하는 단계는,
    상기 하부 적층체 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 예비 적층체를 형성하는 단계;
    상기 예비 적층체 및 상기 희생막을 관통하고, 상기 제1 반도체막 내부로 연장된 채널홀을 형성하는 단계;
    상기 채널홀의 표면 상에 상기 메모리막을 형성하는 단게;
    상기 메모리막 상에 상기 채널막을 형성하는 단계; 및
    상기 채널막에 의해 개구된 상기 채널홀의 중심영역을 코어절연막으로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 게이트 적층체를 형성하는 단계는,
    상기 예비 적층체를 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제2 물질막들을 도전패턴들로 교체하는 단계; 및
    상기 도전패턴들의 측벽들을 덮도록 상기 슬릿의 측벽 상에 측벽 절연막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 채널막의 상기 일부를 상기 도프트반도체패턴으로 교체하는 단계는,
    상기 제1 메모리패턴과 상기 코어절연막 사이에 제1 홈이 정의되도록 상기 채널막의 상기 일부를 식각하는 단계; 및
    상기 제1 홈을 채우고 상기 채널막 및 상기 제1 반도체막에 접촉된 상기 도프트반도체패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 채널막의 상기 일부를 식각하는 동안, 상기 제2 메모리패턴과 상기 코어절연막 사이에 제2 홈이 정의되고,
    상기 도프트반도체패턴은 상기 제2 홈을 채우도록 형성된 반도체 메모리 장치의 제조방법.
  19. 제 11 항에 있어서,
    상기 채널막은 상기 도프트반도체패턴에 의해 상기 제1 메모리패턴의 측벽 상에 배치된 제1 채널패턴과, 상기 제2 메모리패턴의 측벽 상에 배치된 제2 채널패턴으로 분리되는 반도체 메모리 장치의 제조방법.
  20. 바디부 및 상기 바디부로부터 제1 방향으로 돌출된 제1 돌출부를 포함하는 도프트반도체패턴;
    상기 도프트반도체패턴으로 감싸이며, 상기 도프트반도체패턴보다 상기 제1 방향으로 돌출된 코어 절연막;
    상기 제1 돌출부의 상면 상에 배치되고, 상기 코어 절연막의 측벽을 따라 상기 제1 방향으로 연장된 제1 채널패턴;
    상기 제1 채널패턴의 측벽을 감싸고, 상기 제1 돌출부의 측벽 상으로 연장된 제1 메모리패턴; 및
    상기 제1 메모리패턴을 감싸며, 상기 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고,
    상기 코어 절연막의 측벽은 상기 도프트반도체패턴에 접촉된 부분을 포함하는 반도체 메모리 장치.
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