TW201909366A

TW201909366A - 封裝結構、整合扇出型封裝及其製作方法

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Publication number: TW201909366A
Application number: TW106128212A
Authority: TW
Inventors: 鄭禮輝; 林俊成; 蔡柏豪
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2017-07-18
Filing date: 2017-08-21
Publication date: 2019-03-01
Also published as: US20190027446A1; CN109273417A; US10522476B2

Abstract

一種封裝結構，所述封裝結構包括整合扇出型封裝及多個導電端子。所述整合扇出型封裝包括：積體電路元件；多個導電穿孔；絕緣包封體，具有第一表面及與所述第一表面相對的第二表面；以及重佈線路結構。所述絕緣包封體在側向上包封所述導電穿孔及所述積體電路元件。所述導電穿孔中的每一者包括突出部分，所述突出部分被所述絕緣包封體顯露出。所述重佈線路結構電連接到所述積體電路元件且覆蓋所述絕緣包封體的所述第一表面及所述積體電路元件。所述導電端子設置在所述導電穿孔的所述突出部分上並電連接到所述導電穿孔的所述突出部分，且在所述導電端子與所述突出部分之間形成有多個金屬間化合物頂蓋。

Description

封裝結構、整合扇出型封裝及其製作方法

本發明的實施例是有關於一種封裝結構、整合扇出型封裝及其製作方法。

由於各種電子元件（即，電晶體、二極體、電阻器、電容器等）的集成密度的持續提高，半導體行業已經歷快速增長。在很大程度上，集成密度的此種提高來自於最小特徵大小（minimum feature size）的持續減小，此使得更多較小的元件能夠集成到給定區域中。這些較小的電子元件也需要與先前的封裝相比利用較小區域的較小的封裝。半導體元件的某些較小類型的封裝包括方形扁平封裝（quad flat package，QFP）、引腳柵陣列（pin grid array，PGA）封裝、球柵陣列（ball grid array，BGA）封裝等等。

目前，開發出一些包括整合扇出型封裝及堆疊在整合扇出型封裝之上的至少一個存儲裝置的疊層封裝（package-on-package，POP）結構，且這些疊層封裝結構因其緊湊性而變得越來越受歡迎。在當前可獲得的POP結構中，在整合扇出型封裝與存儲裝置之間的接合處可發生脫層（delamination）問題。如何消除在整合扇出型封裝與存儲裝置之間的接合處發生的脫層問題受到高度關注。

根據本發明的一些實施例，提供一種整合扇出型封裝。所述整合扇出型封裝包括：積體電路元件；多個導電穿孔；絕緣包封體，具有第一表面及與所述第一表面相對的第二表面；以及重佈線路結構。所述絕緣包封體在側向上包封所述導電穿孔及所述積體電路元件。所述導電穿孔中的每一者包括突出部分，所述突出部分被所述絕緣包封體顯露出。所述重佈線路結構電連接到所述積體電路元件且覆蓋所述絕緣包封體的所述第一表面及所述積體電路元件。

根據本發明的替代實施例，提供一種封裝結構，所述封裝結構包括整合扇出型封裝、半導體裝置、多個導電端子以及底部填充劑。所述整合扇出型封裝包括：積體電路元件；多個導電穿孔；絕緣包封體，具有第一表面及與所述第一表面相對的第二表面；以及重佈線路結構。所述絕緣包封體在側向上包封所述導電穿孔及所述積體電路元件。所述導電穿孔中的每一者包括突出部分，所述突出部分被所述絕緣包封體顯露出。所述重佈線路結構電連接到所述積體電路元件且覆蓋所述絕緣包封體的所述第一表面及所述積體電路元件。半導體裝置堆疊在所述絕緣包封體的所述第二表面之上。所述導電端子設置在所述半導體裝置與所述突出部分之間。所述半導體裝置經由所述導電端子電連接到所述整合扇出型封裝，且在所述導電端子與所述突出部分之間形成有多個金屬間化合物頂蓋。所述底部填充劑包封所述導電端子。

根據本發明的另一些替代實施例，提供一種製作整合扇出型封裝的方法。所述方法包括以下步驟。在載體上提供積體電路元件及多個導電穿孔；在所述載體上形成絕緣包封體，以在側向上包封所述積體電路元件及所述導電穿孔，其中所述絕緣包封體具有第一表面及與所述第一表面相對的第二表面，且所述第二表面與所述載體結合；在所述積體電路元件及所述絕緣包封體的所述第一表面上形成重佈線路結構，以在所述載體上形成整合扇出型封裝，且所述重佈線路結構電連接到所述積體電路元件；將所述整合扇出型封裝從所述載體剝離；以及從所述第二表面局部地移除所述絕緣包封體，以顯露出所述導電穿孔的多個突出部分。

本發明提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置或設備在使用或操作中的不同定向。裝置或設備可具有其他定向（旋轉90度或處於其他定向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。

還可包括其他特徵及製程。舉例來說，可包括測試結構以説明進行三維（3D）封裝或三維積體電路（3DIC）裝置的驗證測試。測試結構可包括例如形成於重佈線層中或基材上的測試墊，所述測試墊使得能夠測試3D封裝或3DIC、使用探針（probe）及/或探針卡（probe card）等。可對中間結構及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包含對已知良好晶粒的中間驗證的測試方法一起使用，以提高產量（yield）及降低成本。

圖1至圖14說明根據一些實施例的製作封裝結構的製程，且圖15是說明根據一些實施例的疊層封裝（POP）結構的剖視圖。

參照圖1，提供包括排列成陣列的多個晶粒（dies）或積體電路元件200的晶圓（wafer）100。在對晶圓100執行晶圓切割製程（wafer dicing process）之前，晶圓100上的各積體電路元件200是彼此實體連接的。在某些實施例中，晶圓100包括半導體基材110、形成在半導體基材110上的多個導電墊120以及鈍化層130。鈍化層130形成在基材110之上且具有多個接觸開口132，進而使得導電墊120被鈍化層130的接觸開口132局部地暴露出。舉例來說，半導體基材110可以是矽基材，所述矽基材包括形成在所述矽基材中的主動元件（例如，電晶體等）及被動元件（例如，電阻器、電容器、電感器等）；導電墊120可以是鋁墊、銅墊或其他適當的金屬墊；且鈍化層130可以是氧化矽層、氮化矽層、氮氧化矽層或由其他適當的介電材料形成的介電層。

如圖1中所示，在一些實施例中，晶圓100可視情況包括形成在鈍化層130之上的後鈍化（post-passivation）層140。後鈍化層140覆蓋鈍化層130且具有多個接觸開口142。被鈍化層130的接觸開口132所局部地暴露出的導電墊120會被後鈍化層140的接觸開口142局部地暴露出。舉例來說，後鈍化層140可以是聚醯亞胺（PI）層、聚苯並惡唑（PBO）層或由其他適當的介電聚合物製成的介電層。

參照圖2，在晶圓100的導電墊120上形成多個導電柱150。在一些實施例中，藉由導電材料的電鍍製程在導電墊120上形成導電柱150。以下詳細闡述導電柱150的電鍍製程。首先，將晶種層濺鍍到後鈍化層140及被接觸開口142所暴露出的導電墊120上。然後藉由以下方式在晶種層之上形成具有預定圖案的圖案化光阻層（圖中未示出）：旋轉塗佈光阻材料層，烘烤所述光阻材料層，並進行微影製程（即，曝光製程及顯影製程）。晶種層對應於導電墊120的部分被圖案化光阻層所暴露出。接著，將包括有形成在晶圓100上的圖案化光阻層的晶圓100浸入到電鍍槽（plating bath）中的電鍍溶液中，進而使得導電柱150電鍍在與導電墊120對應且被圖案化光阻層所顯露出的晶種層的部分上。在形成導電柱150之後，藉由例如蝕刻製程、灰化製程或其他適當的移除製程來剝除圖案化光阻層。此後，利用導電柱150作為硬罩幕，例如藉由蝕刻來移除晶種層的未被導電柱150覆蓋的另外一些部分直到暴露出後鈍化層140為止。

在一些實施例中，導電柱150是經電鍍的銅柱或其他適當的金屬柱。在一些替代實施例中，導電柱150是被焊料頂蓋（例如，無鉛焊料頂蓋）覆蓋的銅柱或其他適當的金屬柱。

參照圖3，在形成導電柱150之後，在晶圓100的後鈍化層140上形成保護層160，以使得導電柱150被保護層160覆蓋。在一些實施例中，保護層160可以是具有足以包封及保護導電柱150的厚度的聚合物層。在一些實施例中，保護層160可以是聚苯並惡唑（PBO）層、聚醯亞胺（PI）層或其他適當的聚合物層。在一些替代實施例中，保護層160可由無機材料製成。如圖3所示，保護層160具有實質上為平面的頂表面，且保護層160的最大厚度大於導電柱150的高度。

參照圖4，在形成保護層160之後，可視情況對晶圓100的後表面執行背側研磨製程。在所述背側研磨製程期間，局部地研磨半導體基材110，進而形成包括有薄化半導體基材110’的薄化晶圓100’。在一些實施例中，可藉由機械研磨或其他適當的研磨或拋光製程對晶圓100的後表面進行研磨。

參照圖5，在執行背側研磨製程之後，對薄化晶圓100’執行晶圓切割製程，以使得薄化晶圓100’中的積體電路元件200被彼此單體化。經單體化的各個積體電路元件200可包括半導體基材110a、形成在半導體基材110a上的導電墊120、鈍化層130a、後鈍化層140a、導電柱150以及保護層160a。如圖4及圖5中所示，半導體基材110a、鈍化層130a、後鈍化層140a以及保護層160a的材料及特性與前述的半導體基材110、鈍化層130、後鈍化層140以及保護層160的材料及特性相同。因此，省略了對半導體基材110a、鈍化層130a、後鈍化層140a以及保護層160a的詳細說明。

如圖4及圖5中所示，在所述背側研磨製程及所述晶圓切割製程期間，保護層160及160a可妥善地保護積體電路元件200的導電柱150。另外，可保護積體電路元件200的導電柱150不被例如積體電路元件200的拾取及放置（pick-up and placing）製程、模制（molding）製程等依序執行的製程損壞。

參照圖6，在積體電路元件200從薄化晶圓100’（在圖4中示出）被單體化之後，提供上面形成有剝離（de-bonding）層DB及介電層DI的載體C，其中剝離層DB位於載體C與介電層DI之間。在一些實施例中，載體C可以是玻璃基材，剝離層DB可以是形成在所述玻璃基材上的光-熱轉換（light-to-heat conversion，LTHC）釋放層，且介電層DI可以是形成在剝離層DB上的聚苯並惡唑（PBO）層。在一些替代實施例中，可省略介電層DI。可將積體電路元件200放置在剝離層DB上並經由晶粒貼合膜DAF與剝離層DB黏合。

在提供上面形成有剝離層DB及介電層DI的載體C之後，在介電層DI上形成多個導電穿孔TV。在一些實施例中，所述多個導電穿孔TV是藉由以下方式形成：形成晶種層，旋轉塗佈光阻材料層，烘烤所述光阻材料層，進行微影製程（即，曝光製程及顯影製程）、電鍍製程（例如，有電電鍍或無電電鍍）、光阻剝除製程及晶種層圖案化製程。舉例而言，導電穿孔TV包括銅柱（copper post）或其他適合的金屬柱。

在一些實施例中，在形成導電穿孔TV之前，可在由載體C承載的介電層DI上形成背側重佈線路結構（圖中未示出），且導電穿孔TV可形成在所述背側重佈線路結構上並電連接到所述背側重佈線路結構。

如圖6中所示，在一些實施例中，拾取多個積體電路元件200中包括形成於其上的導電墊120、導電柱150及保護層160a的一個積體電路元件200，並將所拾取的積體電路元件200放置在由載體C所承載的介電層DI上。如圖6所示，藉由晶粒貼合膜DAF將積體電路元件200貼合或黏合到介電層DI上。在一些替代實施例中，拾取二個或更多個積體電路元件200並將所拾取的二個或更多積體電路元件200放置且貼合到由載體C所承載的介電層DI上，其中放置在介電層DI上的積體電路元件200可排列成陣列。在一些實施例中，當放置在介電層DI上的積體電路元件200排列成陣列時，可將導電穿孔TV分類成多個群組。積體電路元件200的數目對應於導電穿孔TV的群組的數目。

如圖6所示，保護層160a的頂表面低於導電穿孔TV的頂表面。然而，本發明並不僅限於此。在一些替代實施例中，保護層160a的頂表面可與導電穿孔TV的頂表面實質上對齊。在另一些替代實施例中，保護層160a的頂表面可高於導電穿孔TV的頂表面，且導電柱150的頂表面可低於、高於導電穿孔TV的頂表面或與導電穿孔TV的頂表面實質上對齊。

如圖6中所示，可在形成導電穿孔TV之後拾取積體電路元件200中的至少一個積體電路元件200並將其放置在介電層DI上。然而，本發明並不僅限於此。在一些替代實施例中，可在形成導電穿孔TV之前拾取積體電路元件200中的至少一個積體電路元件200並將其放置在介電層DI上。

參照圖7，在介電層DI上形成絕緣材料210以覆蓋晶粒貼合膜DAF、積體電路元件200以及導電穿孔TV。在一些實施例中，絕緣材料210是由模制製程（molding process）形成的模制化合物。積體電路元件200的導電柱150及保護層160a被絕緣材料210所覆蓋。換句話說，積體電路元件200的導電柱150及保護層160a未被絕緣材料210顯露出且被絕緣材料210妥善地保護。在一些實施例中，絕緣材料210包括環氧樹脂或其他適當的介電材料。

參照圖8，接著研磨絕緣材料210直到暴露出導電柱150的頂表面、導電穿孔TV的頂表面以及保護層160a的頂表面為止。在一些實施例中，藉由機械研磨製程及/或化學機械拋光（chemical mechanical polishing，CMP）製程來研磨絕緣材料210。在研磨絕緣材料210之後，在介電層DI之上形成具有第一表面S1（例如，頂表面）及與第一表面S1相對的第二表面S2（例如，底表面）的絕緣包封體210’。絕緣包封體210’的第二表面S2與介電層DI接觸。在絕緣材料210的研磨製程期間，研磨保護層160a的多個部分以形成保護層160a’。在一些實施例中，在絕緣材料210及保護層160a的研磨製程期間，導電穿孔TV的多個部分以及導電柱150的多個部分也會被輕微研磨。

如圖8中所示，絕緣包封體210’在側向上包封積體電路元件200的側壁及導電穿孔TV的側壁。絕緣包封體210’被導電穿孔TV穿透。應注意，導電穿孔TV的頂表面、絕緣包封體210’的第一表面S1以及導電柱150的頂表面與保護層160a’的頂表面實質上共面。

參照圖9，在形成絕緣包封體210’及保護層160a’之後，在導電穿孔TV的頂表面、絕緣包封體210’的第一表面S1、導電柱150的頂表面以及保護層160a’的頂表面上形成電連接到積體電路元件200的導電柱150及導電穿孔TV的重佈線路結構220。由於重佈線路結構220被製作在積體電路元件200及絕緣包封體210’之上，因此重佈線路結構220即為所謂的前側（front side）重佈線路結構。在一些實施例中，前側重佈線路結構220包括交替堆疊的多個內層介電層（inter-dielectric layer）222及多個重佈線導電層224，且重佈線導電層224電連接到積體電路元件200的導電柱150及嵌於絕緣包封體210’中的導電穿孔TV。導電柱150的頂表面及導電穿孔TV的頂表面被最底部的內層介電層222局部地覆蓋。

參照圖9，在形成重佈線路結構220之後，接著在重佈線路結構220的最頂部重佈線導電層224上形成多個墊230。墊230包括用於安裝球（ball mount）的多個球下金屬（under-ball metallurgy，UBM）圖案230a及用於安裝被動元件的多個連接墊230b。墊230電連接到重佈線路結構220的最頂部重佈線導電層224。換句話說，墊230經由重佈線路結構220電連接到積體電路元件200的導電柱150及導電穿孔TV。應注意，球下金屬圖案230a及連接墊230b的數目在本發明中並無限制。

參照圖10，在形成球下金屬圖案230a及連接墊230b之後，在球下金屬圖案230a上放置多個導電球240，且在連接墊230b上安裝多個被動元件250。在一些實施例中，可藉由植球（ball placement）製程在球下金屬圖案230a上放置導電球240，且可藉由焊接（soldering）或回焊（reflowing）製程在連接墊230b上安裝被動元件250。在一些實施例中，舉例來說，導電球240的高度大於被動元件250的高度。應注意，舉例來說，被動元件250可以藉由微凸塊進行安裝。安裝方法及接合輪廓（joint profile）在本發明中並無限制。此外，被動元件250的數目及連接墊230b的數目在本發明中並無限制。

參照圖10及圖11，在將導電球240及被動元件250安裝在墊230上之後，便初步完成了整合扇出型封裝InFO的製作。在初步完成整合扇出型封裝InFO的製作之後，從剝離層DB剝離整合扇出型封裝InFO。如圖10及圖11所示，從剝離層DB剝離在絕緣包封體210’的第二表面S2上形成的介電層DI，以使得在絕緣包封體210’的第二表面S2上形成的介電層DI從載體C分離。在一些實施例中，可藉由紫外線雷射照射剝離層DB（例如，LTHC釋放層）以使得介電層DI從載體C剝落。

如圖11及圖12所示，然後完全移除介電層DI以暴露出導電穿孔TV的底表面、晶粒貼合膜DAF以及絕緣包封體210’的第二表面S2。在此種實施例中，可藉由蝕刻製程或其他適當的製程來移除介電層DI。在一些替代實施例中，當未使用介電層DI時，不需要移除介電層DI。換句話說，當省略形成介電層DI時，在從載體C剝落介電層DI之後，導電穿孔TV的底表面、晶粒貼合膜DAF以及絕緣包封體210’的第二表面S2被暴露出。

參照圖13，在移除介電層DI之後，在絕緣包封體210’的第二表面S2上執行凹槽形成（recessing）製程，以使絕緣包封體210’的第二表面S2降低並局部地顯露出導電穿孔TV。在一些實施例中，藉由蝕刻製程（例如，乾蝕刻或濕蝕刻）從第二表面S2局部地移除絕緣包封體210’，以顯露出導電穿孔TV的多個突出部分P。在此種實施例中，絕緣包封體210’的厚度藉由上述蝕刻製程而減小，且在局部地移除絕緣包封體210’之後，導電穿孔TV的突出部分P被絕緣包封體210’顯露出。應注意，在執行絕緣包封體210’的凹槽形成製程之後，突出部分P的頂表面及側表面被暴露出。

在一些實施例中，在執行凹槽形成製程之後，貼合到積體電路元件200的後表面上的晶粒貼合膜DAF仍然存在。如圖13中所示，晶粒貼合膜DAF可被局部地移除並具有減小的體積。在一些替代實施例中，在執行凹槽形成製程之後，晶粒貼合膜DAF會被移除且積體電路元件200的後表面會被暴露出。

如圖13中所示，在執行絕緣包封體210’的凹槽形成製程之後，突出部分P會從絕緣包封體210’的第二表面S2突出。在一些實施例中，突出部分P中的每一者具有第一高度（h1）且所述第一高度（h1）可介於約0.5微米至約60微米範圍內；導電穿孔TV中的每一者的第二高度（h2）大於絕緣包封體210’的第三高度或厚度（h3），其中導電穿孔TV中的每一者的第二高度（h2）可介於約50.5微米至約310微米範圍內；且第三高度（h3）可介於約50微米至約250微米範圍內。在一些實施例中，絕緣包封體210’的第二表面S2的粗糙度（h4）小於第一高度（h1）。

參照圖14及圖15，在整合扇出型封裝InFO之上提供包括有形成於其底表面上的多個導電端子310（例如，無鉛焊料球）的半導體裝置300，如圖14所示，且然後將半導體裝置300放置在導電穿孔TV被暴露出的表面上，如圖15所示。例如對導電端子310進行回焊以與導電穿孔TV被暴露出的突出部分P進行結合及電連接，以使得半導體裝置300經由導電端子260電連接到整合扇出型封裝InFO的突出部分P。如圖15所示，在執行上述回焊製程之後，突出部分P被暴露出的頂表面被經過回焊的導電端子310覆蓋，且在經過回焊的導電端子310與突出部分P的頂表面之間形成多個金屬間化合物頂蓋270。由於突出部分P的頂表面被經過回焊的導電端子310覆蓋，因此會產生金屬間化合物頂蓋270，且金屬間化合物頂蓋270會覆蓋突出部分P的頂表面。在一些實施例中，金屬間化合物頂蓋270的厚度可與熱預算（thermal budge）相關，且金屬間化合物頂蓋270的厚度在本發明中並無限制。

在一些實施例中，堆疊在絕緣包封體210’的第二表面S2之上的半導體裝置300是例如存儲裝置或其他適當的半導體裝置。

如圖14及圖15所示，可事先在半導體裝置300上形成導電端子310，且當形成在半導體裝置300上的導電端子310被按壓並回焊以與突出部分P結合時會產生金屬間化合物頂蓋270。換句話說，導電端子310可被視為半導體裝置300的一部分。導電端子310亦可藉由其他方式來提供，且本發明並不限制導電端子310的製作。

在完成半導體裝置300與整合扇出型封裝InFO的電結合後，在半導體裝置300與整合扇出型封裝InFO之間形成底部填充劑400，以包封導電端子310及位於半導體裝置300與整合扇出型封裝InFO之間的突出部分P。在一些實施例中，由於突出部分P的側壁未被經過回焊的導電端子310完全覆蓋，因此底部填充劑400與導電穿孔TV的突出部分P接觸。藉由底部填充劑400與突出部分P之間的異質介面，可減少底部填充劑400與導電端子310（例如，焊料）之間的脫層及/或底部填充劑400與金屬間化合物頂蓋270之間的脫層。

圖16A及圖16B示意性地說明根據各種實施例的圖15所示區域X的放大圖。參照圖16A，在一些實施例中，導電端子310的下部側表面與和絕緣包封體210’的第二表面S2實質上平行的虛擬平面VP之間的夾角θ可介於約10度至約60度範圍內。由於突出部分P的側壁被絕緣包封體210’局部地暴露出，因此導電端子310的下部側表面與和絕緣包封體210’的第二表面S2實質上平行的虛擬平面VP之間的夾角θ增大。因此，導電端子310與突出部分P之間的結合可靠性藉由突出部分P（即，導電穿孔TV的頂表面與絕緣包封體210’的第二表面S2之間的高度差）可得到增強。

在一些替代實施例中，如圖16B中所示，經過回焊的導電端子310可完全覆蓋突出部分P的頂表面並略微覆蓋突出部分P的側表面。換句話說，突出部分P的側壁中位於突出部分P的頂表面附近的部分被經過回焊的導電端子310覆蓋，而突出部分P的側壁的其餘部分不被經過回焊的導電端子310覆蓋。

圖17說明根據一些替代實施例，對絕緣包封體210’的第二表面S2執行的另一凹槽形成製程。圖18是說明根據一些替代實施例的疊層封裝（POP）結構的剖視圖。

參照圖12及圖17，對絕緣包封體210’的第二表面S2執行凹槽形成製程，以形成分佈在絕緣包封體210’的第二表面S2上的多個凹槽R，且突出部分P被凹槽R環繞。在一些實施例中，絕緣包封體210’的位於導電穿孔TV附近的部分藉由雷射鑽孔（laser drilling）製程被從第二表面S2局部地移除，以顯露出導電穿孔TV的多個突出部分P。在此種實施例中，突出部分P中的每一者具有第一高度（h1）且第一高度（h1）可介於約0.5微米至約60微米範圍內，且凹槽R的深度D可介於約0.5微米至約60微米範圍內。突出部分P的第一高度（h1）實質上等於凹槽R的深度D。應注意，在形成凹槽R之後，突出部分P的頂表面及側壁被暴露出。

如圖17所示，在執行絕緣包封體210’的凹槽形成製程之後，突出部分P從凹槽R的底表面突出，而絕緣包封體210’的第二表面S2仍與突出部分P的頂表面實質上共面。在一些實施例中，導電穿孔TV中的每一者的第二高度（h2）大於絕緣包封體210’的第三高度或厚度（h3），其中導電穿孔TV中的每一者的第二高度（h2）可介於約50.5微米至約310微米範圍內，且第三高度（h3）可介於約50微米至約250微米範圍內。在一些實施例中，絕緣包封體210’的第二表面S2的粗糙度（h4）小於第一高度（h1）。

參照圖18，在整合扇出型封裝InFO’之上提供包括形成於其底表面上的多個導電端子310（例如，無鉛焊料球）的半導體裝置300（示出於圖17中），且然後將半導體裝置300放置在導電穿孔TV的被暴露出的表面上。例如對導電端子310進行回焊以與導電穿孔TV的被暴露出的突出部分P進行結合及電連接，以使得半導體裝置300經由導電端子260電連接到整合扇出型封裝InFO’的突出部分P。如圖18中所示，在執行上述回焊製程之後，突出部分P的頂表面被經過回焊的導電端子310覆蓋，且在經過回焊的導電端子310與突出部分P的頂表面之間形成多個金屬間化合物頂蓋270。由於突出部分P的頂表面被經過回焊的導電端子310覆蓋，因此金屬間化合物頂蓋270被產生並覆蓋突出部分P的頂表面。

在一些替代實施例中，當對導電端子310進行回焊時，導電端子310輕微熔融並發生形變以佔據凹槽R的一些空間。換句話說，凹槽R可局部地被經過回焊的導電端子310佔據，且凹槽R的其餘空間可被隨後形成的底部填充劑400佔據。此外，填充在凹槽R中的底部填充劑400與突出部分P的側壁接觸，且突出部分P被填充在凹槽R中的底部填充劑400包封並保護（示出於圖18中）。

如圖17及圖18所示，可事先在半導體裝置300上形成導電端子310，且當形成在半導體裝置300上的導電端子310被按壓並回焊以與突出部分P結合時會產生金屬間化合物頂蓋270。換句話說，導電端子310可被視為半導體裝置300的一部分。導電端子310可藉由其他方式來提供，且本發明並不限制導電端子310的製作。

在完成半導體裝置300與整合扇出型封裝InFO’的電結合後，在半導體裝置300與整合扇出型封裝InFO’之間形成底部填充劑400，以包封導電端子310及位於半導體裝置300與整合扇出型封裝InFO’之間的突出部分P。在一些實施例中，由於突出部分P的側壁未被經過回焊的導電端子310完全覆蓋，因此底部填充劑400與導電穿孔TV的突出部分P接觸。藉由底部填充劑400與突出部分P之間的異質介面，可減少底部填充劑400與導電端子310（例如，焊料）之間的脫層及/或底部填充劑400與金屬間化合物頂蓋270之間的脫層。

圖19A及圖19B示意性地說明根據各種實施例的圖18所示區域Y的放大圖。參照圖19A，在一些實施例中，導電端子310的下部側表面與和絕緣包封體210’的第二表面S2實質上平行的虛擬平面VP之間的夾角θ可介於約10度至約90度範圍內。由於突出部分P的側壁被絕緣包封體210’局部地暴露出，因此導電端子310的下部側表面與和絕緣包封體210’的第二表面S2實質上平行的虛擬平面VP之間的夾角θ增大。因此，導電端子310與突出部分P之間的結合可靠性藉由突出部分P（即，導電穿孔TV的頂表面與絕緣包封體210’的第二表面S2之間的高度差）可得到增強。

在一些替代實施例中，如圖19B中所示，經過回焊的導電端子310可完全覆蓋突出部分P的頂表面並略微覆蓋突出部分P的側表面。換句話說，突出部分P的側壁中位於突出部分P的頂表面附近的部分被經過回焊的導電端子310覆蓋，而突出部分P的側壁的其餘部分不被經過回焊的導電端子310覆蓋。

根據本發明的一些實施例，所述突出部分從所述絕緣包封體的所述第二表面突出，所述突出部分中的每一者具有第一高度（h1）且所述第一高度（h1）介於約0.5微米至約60微米範圍內。

根據本發明的一些實施例，所述導電穿孔中的每一者的第二高度（h2）大於所述絕緣包封體的第三高度（h3），所述導電穿孔中的每一者的所述第二高度（h2）介於約50.5微米至約310微米範圍內，且所述第三高度（h3）介於約50微米至約250微米範圍內。

根據本發明的一些實施例，所述第二表面的粗糙度（h4）小於所述第一高度（h1）。

根據本發明的一些實施例，整合扇出型封裝進一步包括多個導電端子，所述多個導電端子設置在所述導電穿孔的所述突出部分上且電連接到所述導電穿孔的所述突出部分，其中在所述導電端子與所述突出部分之間形成多個金屬間化合物頂蓋，且所述金屬間化合物頂蓋覆蓋所述突出部分的頂表面。

根據本發明的一些實施例，整合扇出型封裝進一步包括多個導電端子，所述多個導電端子設置在所述導電穿孔的所述突出部分上且電連接到所述導電穿孔的所述突出部分，其中在所述導電端子與所述突出部分之間形成多個金屬間化合物頂蓋，且所述金屬間化合物頂蓋覆蓋所述突出部分的頂表面並局部地覆蓋所述突出部分的側壁。

根據本發明的一些實施例，所述絕緣包封體的所述第二表面與所述突出部分的頂表面實質上共面，所述絕緣包封體包括分佈在所述第二表面上的多個凹槽，所述突出部分被所述凹槽環繞，且所述凹槽的深度介於約0.5微米至約60微米範圍內。

根據本發明的一些實施例，所述金屬間化合物頂蓋覆蓋所述突出部分的頂表面。

根據本發明的一些實施例，所述金屬間化合物頂蓋覆蓋所述突出部分的頂表面且局部地覆蓋所述突出部分的側壁。

根據本發明的一些實施例，所述底部填充劑接觸所述突出部分的側壁。

根據本發明的一些實施例，所述導電端子的下部側表面與和所述絕緣包封體的所述第二表面實質上平行的虛擬平面之間的夾角介於約10度至約90度範圍內。

根據本發明的一些實施例，所述的方法進一步包括在所述突出部分上提供多個導電端子，而在所述突出部分上提供所述導電端子的方法包括：在所述整合扇出型封裝之上堆疊半導體裝置，其中所述半導體裝置經由所述半導體裝置與所述整合扇出型封裝之間的所述導電端子電連接到所述整合扇出型封裝；以及形成包封所述導電端子的底部填充劑。

根據本發明的一些實施例，所述絕緣包封體藉由蝕刻製程被局部地移除，且所述絕緣包封體的厚度藉由所述蝕刻製程而減小以顯露出所述導電穿孔的所述突出部分。

根據本發明的一些實施例，所述絕緣包封體藉由雷射鑽孔製程被局部地移除以形成環繞所述突出部分的多個凹槽。

以上概述了若干實施例或實例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例或實例相同的目的及/或達成與本文中所介紹的實施例或實例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。

100、100’‧‧‧晶圓

110、110’、110a‧‧‧半導體基材

120‧‧‧導電墊

130、130a‧‧‧鈍化層

132‧‧‧接觸開口

140、140a‧‧‧後鈍化層

142‧‧‧接觸開口

150‧‧‧導電柱

160、160a、160a’‧‧‧保護層

200‧‧‧積體電路元件

210‧‧‧絕緣材料

210’‧‧‧絕緣包封體

220‧‧‧重佈線路結構

222‧‧‧內層介電層

224‧‧‧重佈線導電層

230‧‧‧墊

230a‧‧‧球下金屬圖案

230b‧‧‧連接墊

240‧‧‧導電球

250‧‧‧被動元件

270‧‧‧金屬間化合物頂蓋

300‧‧‧半導體裝置

310‧‧‧導電端子

400‧‧‧底部填充劑

C‧‧‧載體

D‧‧‧深度

DAF‧‧‧晶粒貼合膜

DB‧‧‧剝離層

DI‧‧‧介電層

h1‧‧‧第一高度

h2‧‧‧第二高度

h3‧‧‧第三高度

h4‧‧‧粗糙度

InFO‧‧‧整合扇出型封裝

InFO’‧‧‧整合扇出型封裝

P‧‧‧突出部分

R‧‧‧凹槽

S1‧‧‧第一表面

S2‧‧‧第二表面

TV‧‧‧導電穿孔

VP‧‧‧虛擬平面

X‧‧‧區域

Y‧‧‧區域

θ‧‧‧夾角

結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。圖1至圖14說明根據一些實施例的製作封裝結構的製程。圖15是說明根據一些實施例的疊層封裝（POP）結構的剖視圖。圖16A及圖16B示意性地說明根據各種實施例的圖15所示區域X的放大圖。圖17說明根據一些替代實施例，對絕緣包封體210’的第二表面S2執行的另一凹槽形成（recessing）製程。圖18是說明根據一些替代實施例的疊層封裝（POP）結構的剖視圖。圖19A及圖19B示意性地說明根據各種實施例的圖18所示區域Y的放大圖。

Claims

一種整合扇出型封裝，包括：積體電路元件；多個導電穿孔；絕緣包封體，具有第一表面及與所述第一表面相對的第二表面；以及重佈線路結構，所述絕緣包封體在側向上包封所述導電穿孔及所述積體電路元件，所述導電穿孔中的每一者包括突出部分，所述突出部分被所述絕緣包封體顯露出，所述重佈線路結構電連接到所述積體電路元件且覆蓋所述絕緣包封體的所述第一表面及所述積體電路元件。