TW201911524A - 積體電路封裝 - Google Patents

Abstract

一種積體電路封裝，所述積體電路封裝包括至少一個積體電路元件、至少一個電磁干擾屏蔽層及絕緣包封體。所述至少一個積體電路元件包括主動表面、連接到所述主動表面的多個側壁、以及從所述主動表面突出的多個導電柱。所述至少一個電磁干擾屏蔽層覆蓋所述至少一個積體電路元件的所述側壁，且所述至少一個電磁干擾屏蔽層為電接地。所述絕緣包封體包封所述至少一個積體電路元件及所述至少一個電磁干擾屏蔽層，且所述至少一個積體電路元件的所述導電柱能夠被所述絕緣包封體暴露出。還提供製作積體電路封裝的方法。

Description

積體電路封裝

本發明實施例有關於一種積體電路封裝。

由於各種電子元件（即，電晶體、二極體、電阻器、電容器等）的集成密度的持續提高，半導體行業已經歷快速增長。在很大程度上，集成密度的此種提高來自於最小特徵大小（minimum feature size）的持續減小，此使得更多較小的元件能夠集成到給定區域中。這些較小的電子元件也需要與先前的封裝相比利用較小區域的較小的封裝。半導體元件的一些較小類型的封裝包括方形扁平封裝（quad flat package，QFP）、引腳柵陣列（pin grid array，PGA）封裝、球柵陣列（ball grid array，BGA）封裝等等。

當前，整合扇出型封裝（integrated fan-out package）因其緊湊性而正變得日漸流行。在當前製作的整合扇出型封裝中，可使用共形地形成在封裝的外表上的電磁干擾（electromagnetic interference，EMI）屏蔽層來屏蔽來自環境的電磁干擾。

根據本發明的一些實施例，提供一種積體電路封裝，所述積體電路封裝包括至少一個積體電路元件、至少一個電磁干擾屏蔽層及絕緣包封體。所述至少一個積體電路元件包括主動表面、連接到所述主動表面的多個側壁、以及從所述主動表面突出的多個導電柱。所述至少一個電磁干擾屏蔽層覆蓋所述至少一個積體電路元件的所述側壁，且所述至少一個電磁干擾屏蔽層為電接地。所述絕緣包封體包封所述至少一個積體電路元件及所述至少一個電磁干擾屏蔽層，且所述至少一個積體電路元件的所述導電柱能夠被所述絕緣包封體暴露出。

根據本發明的替代性實施例，提供一種製作積體電路封裝的方法。所述方法包括：提供晶圓，所述晶圓包括形成在所述晶圓上的多個導電柱；在所述晶圓上形成保護材料層以覆蓋所述導電柱；執行晶圓切割製程，以形成多個半導體晶粒，其中所述半導體晶粒中的每一者包括所述導電柱的部分及覆蓋所述導電柱的所述部分的保護頂蓋；形成電磁干擾屏蔽層以覆蓋所述半導體晶粒中的至少一個半導體晶粒的側壁；以及使用絕緣材料在側向上包封所述半導體晶粒中的所述至少一個半導體晶粒及所述電磁干擾屏蔽層。

根據本發明的又一些替代性實施例，提供一種製作積體電路封裝的方法。所述方法包括：提供晶圓，所述晶圓包括形成在所述晶圓上的多個第一導電柱；在所述晶圓上形成第一保護材料層以覆蓋所述第一導電柱；執行晶圓切割製程，以形成多個第一半導體晶粒，其中所述第一半導體晶粒中的每一者包括所述第一導電柱的部分及覆蓋所述第一導電柱的所述部分的第一保護頂蓋；形成電磁干擾屏蔽層以覆蓋所述第一半導體晶粒中的至少一個第一半導體晶粒的側壁；在載體上提供第二半導體晶粒及所述第一半導體晶粒中的所述至少一個第一半導體晶粒，其中所述第二半導體晶粒包括多個第二導電柱及覆蓋所述第二導電柱的第二保護頂蓋；以及使用絕緣材料在側向上包封所述電磁干擾屏蔽層、所述第一半導體晶粒中的所述至少一個第一半導體晶粒及所述第二半導體晶粒。

以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述元件及配置的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「上方」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不指示所論述的各種實施例及/或配置之間的關係。

另外，為易於說明，本文中可使用例如「在...之下」、「在...下麵」、「下部」、「在…上方」、「上部」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除了圖中所繪示的定向之外，所述空間相對性用語旨在涵蓋裝置在使用或操作中的不同定向。設備可被另外定向（旋轉90度或處於其他定向），且本文所用的空間相對性描述詞可同樣相應地進行解釋。

還可包括其他特徵及製程。舉例來說，可包括測試結構，以説明對三維（3D）封裝或三維積體電路（3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基材上形成的測試墊，所述測試墊使得能夠對三維封裝或三維積體電路進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒進行中間驗證的測試方法而使用，以提高良率（yield）並降低成本。

圖1至圖5示意性地說明製作根據本發明一些實施例的半導體晶粒的製程。

參照圖1，提供晶圓W，晶圓W包括排列成陣列的多個積體電路元件100。如圖1中所示，在對晶圓W執行晶圓切割製程（wafer dicing process）之前，晶圓W中的積體電路元件100是彼此連接的。在一些實施例中，積體電路元件100中的每一者包括半導體基材110及設置在半導體基材110上的內連線結構120。半導體基材110可為矽基材，所述矽基材包括形成在所述矽基材中的主動元件（例如，電晶體等）及被動元件（例如，電阻器、電容器、電感器等）。內連線結構120可包括交替堆疊的多個層間介電層122及多個圖案化導電層124。舉例來說，層間介電層122可為氧化矽層、氮化矽層、氮氧化矽層或由其他適合的介電材料形成的介電層，且圖案化導電層124可為圖案化銅層或其他適合的圖案化金屬層。

如圖1中所示，最頂部圖案化導電層124被層間介電層120中的最頂部層間介電層122覆蓋，且最頂部圖案化導電層124被最頂部層間介電層122的多個開口O1暴露出。此外，晶圓W具有前表面及與所述前表面相對的背表面，其中最頂部圖案化導電層124在晶圓W的前表面處暴露出，且黏著層AF與晶圓W的背表面黏合且整體地覆蓋晶圓W的所述背表面。在一些實施例中，為方便後續製程（例如，導電柱的電鍍製程（plating process）、單體化製程（singulation process）等），可藉由黏著層AF暫時將晶圓W與支撐件（圖中未示出）黏合在一起。

參照圖2，在被開口O1暴露出的最頂部圖案化導電層124上形成多個導電柱130。在一些實施例中，可藉由電鍍製程來形成導電柱130。在此種實施例中，首先，可將晶種層（例如，Ti/Cu晶種層）濺鍍在晶圓W的前表面上，接著，在所述晶種層上形成具有預定圖案的圖案化光阻層（photoresist）。將其上具有所述晶種層及所述圖案化光阻層的晶圓W浸入至電鍍槽（plating bath）中，進而使得導電柱130電鍍至所述晶種層的被所述圖案化光阻層暴露出的部分區域上。導電柱130對應於最頂部層間介電層122的開口O1。在將導電柱130電鍍至所暴露出的晶種層上之後，移除所述圖案化光阻層。此後，利用導電柱130作為硬罩幕將所述晶種層圖案化（例如，蝕刻）。導電柱130可為銅柱或其他適合的金屬柱。

如圖2中所示，為了檢驗導電柱130及/或積體電路元件100的電特性，可在導電柱130的頂表面上形成多個導電頂蓋CAP。在一些實施例中，導電頂蓋CAP可為焊料頂蓋。舉例來說，上述焊料頂蓋可為無鉛焊料頂蓋。接著，在導電頂蓋CAP上執行晶圓探測製程，以檢驗導電柱130及/或積體電路元件100的電特性。

參照圖3，在晶圓W的前表面之上形成保護材料層140，進而使得導電頂蓋CAP及導電柱130被保護材料層140包封及保護。如圖3中所示，保護材料層140例如具有實質上平坦的頂表面。在一些實施例中，保護材料層140可為被形成為整體覆蓋晶圓W的前表面以包封導電頂蓋CAP及導電柱130的聚醯亞胺（polyimide，PI）層、聚苯並惡唑（polybenzoxazole，PBO）層或其他適合的聚合物（或有機）層。

參照圖4，在晶圓W的前表面之上形成保護材料層140之後，執行晶圓切割製程或晶圓單體化製程，以使晶圓W沿切割道SL被切割而使晶圓W單體化成多個半導體晶粒100a。經單體化的半導體晶粒100a中的每一者包括半導體基材110a、設置在半導體基材110a上的內連線結構120a、部份的導電柱130及保護頂蓋140a。保護頂蓋140a包封所述部份的導電柱130且覆蓋內連線結構120a。在晶圓切割製程期間，導電柱130被保護頂蓋140a保護而免受損壞。

在晶圓切割製程期間，還將與晶圓W的背表面黏合的黏著層AF切割成多個晶粒貼合膜DAF且使晶粒貼合膜DAF中的每一者分別與經單體化的半導體晶粒100a的背表面黏合。如圖4中所示，經單體化的半導體晶粒100a被保護頂蓋140a及晶粒貼合膜DAF保護。

參照圖5，在執行晶圓切割製程之後，從上述支撐件拾取經單體化的半導體晶粒100a並放置在托盤TR上。在一些實施例中，可將放置在托盤TR上的半導體晶粒100a排列成陣列且可藉由晶粒貼合膜DAF將半導體晶粒100a與托盤TR黏合在一起。在此種實施例中，托盤TR可包括排列成陣列的多個容置凹槽AR且經單體化的半導體晶粒100a中的每一者被分別放置在容置凹槽AR中的一個容置凹槽AR中。托盤TR的容置凹槽AR使得托盤TR可平穩地承載經單體化的半導體晶粒100a。

在將半導體晶粒100a放置在托盤TR上並且藉由晶粒貼合膜DAF暫時將半導體晶粒100a與托盤TR黏合在一起之後，在每一半導體晶粒100a的頂表面及側壁上共形地形成（例如，沉積）導電層150。在一些實施例中，導電層150可進一步覆蓋晶粒貼合膜DAF的側壁及托盤TR的頂表面。舉例而言，可藉由濺鍍製程或其他適合的沉積製程來沉積導電層150。另外，導電層150的材料可包括銅、鋁或能夠屏蔽電磁干擾的其他適合的導電材料。導電層150的厚度可介於約1微米至約3微米範圍內。應注意，導電層150能夠屏蔽來自環境的電磁干擾（EMI）以確保半導體晶粒100a的性能。

在一些實施例中，托盤TR與晶粒貼合膜DAF之間的黏合小於半導體晶粒100a與晶粒貼合膜DAF之間的黏合，使得半導體晶粒100a及晶粒貼合膜DAF能夠從托盤TR被拾取及從托盤TR剝離。

圖6至圖13示意性地說明製作根據本發明一些實施例的整合扇出型封裝的製程。

參照圖6，提供其上形成有剝離層（de-bonding layer）DB及介電層DI的載體C，其中剝離層DB位於載體C與介電層DI之間。在一些實施例中，舉例來說，載體C是玻璃基材，剝離層DB是形成在所述玻璃基材上的光-熱轉換（light-to-heat conversion，LTHC）釋放層，且介電層DI是形成在剝離層DB上的聚苯並惡唑（PBO）層。在替代性實施例中，剝離層DB可為黏性（stickiness）藉由光固化製程（photo-curing process）而被降低的光固化釋放膜（photo-curable release film）或黏性藉由熱固化製程（thermal-curing process）而被降低的熱固化釋放膜（thermal curable release film），且介電層DI可由其他感光性的或非感光性的介電材料製成。在提供其上形成有剝離層DB及介電層DI的載體C之後，在介電層DI上形成多個導電穿孔TIV。在一些實施例中，所述多個導電穿孔TIV是藉由光阻層塗佈（photoresist coating）、微影、電鍍及光阻層剝除（photoresist stripping）製程形成。舉例來說，導電穿孔TIV包括銅柱（copper post）或其他適合的金屬柱。

參照圖5及圖7，當從托盤TR（示出於圖5中）剝離半導體晶粒100a及晶粒貼合膜DAF時，將自動地形成覆蓋半導體晶粒100a的頂表面及側壁的多個導電層150a（示出於圖7中）。導電層150中的每一者分別包括頂蓋層150a1及連接到頂蓋層150a1的電磁干擾屏蔽層150a2。導電層150a的頂蓋層150a1覆蓋半導體晶粒100a的頂表面，且導電層150a的電磁干擾屏蔽層150a2覆蓋半導體晶粒100a的側壁。如圖7中所示，拾取並且在介電層DI上放置被導電層150a覆蓋的至少一個上述經單體化的半導體晶粒100a。將半導體晶粒100a藉由晶粒貼合膜DAF貼合或黏合在介電層DI上。

在一些替代性實施例中，可從同一晶圓W切割出其上覆蓋有導電層150a的兩個或更多個半導體晶粒100a並且將所述兩個或更多個半導體晶粒100a放置在介電層DI上。可將放置在介電層DI上的半導體晶粒100a排列成陣列。在此種實施例中，將放置在介電層DI上的半導體晶粒100a排列成陣列，且可在半導體晶粒100a周圍排列導電穿孔TIV。

參照圖7，在形成導電穿孔TIV之後，可拾取並且將其上覆蓋有導電層150a的半導體晶粒100a放置在介電層DI上。然而，本發明並不僅限於此。在一些替代性實施例中，在形成導電穿孔TIV之前，可拾取並且將其上覆蓋有導電層150a的半導體晶粒100a放置在介電層DI上。

如圖7中所示，在介電層DI上形成絕緣材料210，以覆蓋半導體晶粒100a、導電層150a及導電穿孔TIV。在一些實施例中，絕緣材料210是藉由包覆模制製程（over-molding process）（例如，壓縮模制製程（compression molding process））形成的模制化合物。半導體晶粒100a的導電柱130及保護頂蓋140a不被絕緣材料210顯露出且被絕緣材料210保護。在一些實施例中，絕緣材料210的材料包括環氧樹脂或其他適合的介電材料。

參照圖7及圖8，局部地研磨絕緣材料210、導電層150a及保護頂蓋140a以移除導電層150a的頂蓋層150a1，直到暴露出導電柱130的頂表面為止，以形成積體電路元件100a’及絕緣包封體210’，其中絕緣包封體210’包封積體電路元件100a’及覆蓋積體電路元件100a’的側壁的電磁干擾屏蔽層150a2。換句話說，在執行上述研磨製程之後，會形成剩餘下來的電磁干擾屏蔽層150a2。在一些實施例中，藉由機械研磨製程及/或化學機械拋光（chemical mechanical polishing，CMP）製程來研磨絕緣材料210。在絕緣材料210的研磨製程期間，研磨部分的保護頂蓋140a、導電頂蓋CAP及部分的導電柱130，直到暴露出導電柱130的頂表面為止。在執行絕緣材料210的研磨製程之後，將形成經研磨的保護頂蓋140a’。在一些實施例中，在絕緣材料210的研磨製程期間，部分的導電穿孔TIV會一併被研磨。

如圖8中所示，積體電路元件100a’包括主動表面A、連接到主動表面A的多個側壁SW及從主動表面A突出的多個導電柱130。電磁干擾屏蔽層150a2為電接地，且電磁干擾屏蔽層150a2覆蓋積體電路元件100a’的側壁SW。絕緣包封體210’包封積體電路元件100a’及電磁干擾屏蔽層150a2。此外，導電柱130能夠被絕緣包封體210’暴露出。在一些實施例中，積體電路元件100a’與絕緣包封體210'被電磁干擾屏蔽層150a2間隔開，且積體電路元件100a’被電磁干擾屏蔽層150a2環繞。

如圖8中所示，絕緣包封體210’被導電穿孔TIV穿透。換句話說，積體電路元件100a’及導電穿孔TIV嵌於絕緣包封體210’中。應注意，導電穿孔TIV的頂表面、絕緣包封體210’的第一表面S1（即，頂表面）及導電柱130的頂表面與保護頂蓋140a’的頂表面實質上共面。

參照圖9，在形成積體電路元件100a’、電磁干擾屏蔽層150a2、絕緣包封體210’及保護頂蓋140a’之後，在導電穿孔TIV的頂表面、絕緣包封體210’的第一表面S1（即，頂表面）、導電柱130的頂表面及保護頂蓋140a’的頂表面上形成電連接到積體電路元件100a’的導電柱130的第一重佈線路結構220。由於第一重佈線路結構220被製作在積體電路元件100a’及絕緣包封體210’之上，因此第一重佈線路結構220（即，第一重佈線路結構）即為所謂的前側重佈線路結構（front side redistribution circuit structure）。

如圖9中所示，第一重佈線路結構220包括交替堆疊的多個介電層222及多個重佈線導電層224。在一些實施例中，導電柱130的頂表面及導電穿孔TIV的頂表面接觸第一重佈線路結構220。導電柱130的頂表面及導電穿孔TIV的頂表面被最底部介電層222局部地覆蓋。

參照圖9，在形成第一重佈線路結構220之後，接著在第一重佈線路結構220的最頂部重佈線導電層224上形成多個墊230。墊230包括用於球安裝（ball mount）的多個球下金屬（under-ball metallurgy，UBM）圖案230a及用於安裝被動元件的多個連接墊230b。將墊230電連接到第一重佈線路結構220的最頂部重佈線導電層224。換句話說，藉由第一重佈線路結構220將墊230電連接到積體電路元件100a’的導電柱130以及導電穿孔TIV。應注意，球下金屬圖案230a及連接墊230b的數目在本發明中並無限制。

參照圖10，在形成球下金屬圖案230a及連接墊230b之後，在球下金屬圖案230a上放置多個導電球240，且在連接墊230b上安裝多個被動元件250。在一些實施例中，可藉由植球製程（ball placement process）在球下金屬圖案230a上放置導電球240，且可藉由焊接製程（soldering process）或回焊製程（reflowing process）在連接墊230b上安裝被動元件250。在一些實施例中，舉例來說，導電球240的高度大於被動元件250的高度。

參照圖10及圖11，在墊230上安裝導電球240及被動元件250之後，從剝離層DB剝離形成在絕緣包封體210’的底表面上的介電層DI，以使介電層DI從載體C分離。在一些實施例中，可藉由紫外（UV）雷射照射剝離層DB（例如，所述光-熱轉換釋放層（LTHC release layer）），使得介電層DI從載體C脫落（peel）。

如圖12中所示，接著將介電層DI圖案化，以在介電層DI中形成多個接觸開口O2進而暴露出導電穿孔TIV的底表面。接觸開口O2的數目及位置對應於導電穿孔TIV的數目。在一些實施例中，藉由雷射鑽孔製程（laser drilling process）或其他適合的圖案化製程形成介電層DI中的接觸開口O2。在一些替代性實施例中，可從絕緣包封體210’的底表面整體地移除介電層DI，以全面性地暴露出導電穿孔TIV的底表面。

參照圖13，在介電層DI中形成接觸開口O2之後，在導電穿孔TIV的被接觸開口O2暴露出的底表面上放置多個導電球260。並且，例如對導電球260進行回焊以使導電球260與導電穿孔TIV的底表面結合。如圖13中所示，在形成導電球240及導電球260之後，具有雙側端子設計（即，導電球240及260）的積體電路元件100a’的整合扇出型封裝便初步製作完成。

圖14是說明根據本發明一些實施例的疊層封裝（POP）結構的剖視圖。參照圖14，接著提供半導體裝置300。半導體裝置300為例如記憶體裝置或其他適合的半導體晶粒。半導體裝置300堆疊在圖13中所示的整合扇出型封裝之上並藉由導電球260電連接到所述整合扇出型封裝，以製作出疊層封裝（POP）結構。

圖15至圖25示意性地說明製作根據本發明一些替代性實施例的整合扇出型封裝的製程；且圖26是說明根據本發明一些替代性實施例的疊層封裝（POP）結構的剖視圖。

參照圖15，提供其上形成有剝離層DB及介電層DI的載體C，其中剝離層DB位於載體C與介電層DI之間。在一些實施例中，舉例來說，載體C是玻璃基材，剝離層DB是形成在所述玻璃基材上的光-熱轉換（LTHC）釋放層，且介電層DI是形成在剝離層DB上的聚苯並惡唑（PBO）層。在替代性實施例中，剝離層DB可為黏性藉由光固化製程而被降低的光固化釋放膜或黏性藉由熱固化製程而被降低的熱固化釋放膜，且介電層DI可由其他感光性的或非感光性的介電材料製成。在提供其上形成有剝離層DB及介電層DI的載體C之後，在載體C上形成第二重佈線路結構270（即，背側重佈線路結構）。第二重佈線路結構270包括至少一個介電層272及至少一個重佈線導電層274。所述至少一個介電層272覆蓋所述至少一個重佈線導電層274，且所述至少一個介電層272包括用於暴露出位於底下的重佈線導電層274的多個開口O3。

參照圖16，在載體C上形成第二重佈線路結構270之後，在第二重佈線路結構270上形成晶種層S。在一些實施例中，晶種層S可為在第二重佈線路結構270上形成的濺鍍Ti/Cu晶種層。如圖16中所示，在晶種層S上形成包括多個開口O4的圖案化光阻層PR。圖案化光阻層PR的開口O4的位置及數目對應於介電層272的開口O3。此外，晶種層S被圖案化光阻層PR中的開口O4局部地暴露出。

參照圖17，將具有第二重佈線路結構270的載體C、晶種層S及位於晶種層S上的圖案化光阻層PR浸入至電鍍槽（plating bath）中，使得在開口O4中形成多個導電穿孔TIV。導電穿孔TIV局部地覆蓋晶種層S。

參照圖18，在藉由電鍍將導電穿孔TIV形成至所暴露出的晶種層S上之後，移除圖案化光阻層PR。此後，利用導電穿孔TIV作為硬罩幕將晶種層S圖案化。在一些實施例中，導電穿孔TIV可為銅柱或其他適合的金屬柱。

參照圖19至圖25，除了在形成絕緣材料210及絕緣包封體210’之前形成第二重佈線路結構270、在與第一表面S1（示出在圖20中）相對的第二表面S2（即，底表面）上設置第二重佈線路結構270以及藉由導電穿孔TIV將第一重佈線路結構220電連接到第二重佈線路結構270外，用於製作整合扇出型封裝的製程與圖7至圖13中所示的製程相似。換句話說，積體電路元件100a’經由第一重佈線路結構220及導電穿孔TIV而電連接到第二重佈線路結構270。因此，此處省略了對圖19至圖25的詳細說明。

參照圖26，除在第二重佈線路結構270上設置半導體裝置300外，用於製作疊層封裝（POP）結構的製程與圖14中所示的製程相似，其中半導體裝置300經由第二重佈線路結構270、導電穿孔TIV及第一重佈線路結構220而電連接到積體電路元件100a’。

圖27至圖33示意性地說明用於製作根據本發明又一些替代性實施例的整合扇出型封裝的製程。

參照圖27，提供其上形成有剝離層DB及介電層DI的載體C，其中剝離層DB位於載體C與介電層DI之間。在一些實施例中，舉例來說，載體C是玻璃基材，剝離層DB是形成在所述玻璃基材上的光-熱轉換（LTHC）釋放層，且介電層DI是形成在剝離層DB上的聚苯並惡唑（PBO）層。在替代性實施例中，剝離層DB可為黏性藉由光固化製程而被降低的光固化釋放膜或黏性藉由熱固化製程而被降低的熱固化釋放膜，且介電層DI可由其他感光性的或非感光性的介電材料製成。在提供其上形成有剝離層DB及介電層DI的載體C之後，在介電層DI上形成多個導電穿孔TIV。在一些實施例中，所述多個導電穿孔TIV是藉由光阻層塗佈、微影、電鍍及光阻層剝除製程形成。舉例來說，導電穿孔TIV包括銅柱或其他適合的金屬柱。

如圖27中所述，在由載體C所承載的介電層DI上提供被導電層150a覆蓋的至少一個第一半導體晶粒100a及至少一個第二半導體晶粒100b。在一些實施例中，從托盤TR（示出在圖5中）上拾取被導電層150a覆蓋的第一半導體晶粒100a。被導電層150a覆蓋的第一半導體晶粒100a可具有與圖7中所示半導體晶粒100a的結構相同的結構。不被導電層150a覆蓋的第二半導體晶粒100b可具有與圖4中所示半導體晶粒100a的結構相同的結構。在一些實施例中，可從同一晶圓W（示出在圖4中）切割出被導電層150a覆蓋的第一半導體晶粒100a及不被導電層150a覆蓋的第二半導體晶粒100b。在一些替代性實施例中，可從不同的晶圓切割出被導電層150a覆蓋的第一半導體晶粒100a及不被導電層150a覆蓋的第二半導體晶粒100b。

第一半導體晶粒100a包括第一半導體基材110a、設置在第一半導體基材110a上的第一內連線結構120a、多個第一導電柱130a及第一保護頂蓋140a。第一保護頂蓋140a包封第一導電柱130a且覆蓋第一內連線結構120a。第二半導體晶粒100b包括第二半導體基材110b、設置在第二半導體基材110b上的第二內連線結構120b、多個第二導電柱130b及第二保護頂蓋140b。第二保護頂蓋140b包封第二導電柱130b且覆蓋第二內連線結構120b。

參照圖27，在形成導電穿孔TIV之後，拾取並且在介電層DI上放置第一半導體晶粒100a及第二半導體晶粒100b。然而，本發明並不僅限於此。在一些替代性實施例中，在形成導電穿孔TIV之前，拾取並且在介電層DI上放置第一半導體晶粒100a及第二半導體晶粒100b。

如圖27中所示，在介電層DI上形成絕緣材料210，以覆蓋第一半導體晶粒100a、第二半導體晶粒100b、導電層150a及導電穿孔TIV。在一些實施例中，絕緣材料210是藉由包覆模制製程（例如，壓縮模制製程）形成的模制化合物。導電柱130、第一半導體晶粒100a的第一保護頂蓋140a及第二半導體晶粒100b的第二保護頂蓋140b不被絕緣材料210顯露出且被絕緣材料210保護。在一些實施例中，絕緣材料210的材料包括環氧樹脂或其他適合的介電材料。

參照圖27及圖28，局部地研磨絕緣材料210、導電層150a、第一保護頂蓋140a、第二保護頂蓋140b以移除導電層150a的頂蓋層150a1，直到暴露出第一導電柱130a的頂表面及第二導電柱130b的頂表面為止，以形成第一積體電路元件100a’、第二積體電路元件100b’及絕緣包封體210’，其中絕緣包封體210’包封第一積體電路元件100a’、第二積體電路元件100b’及覆蓋第一積體電路元件100a’的側壁的電磁干擾屏蔽層150a2。換句話說，在執行上述研磨製程之後，會形成剩餘下來的電磁干擾屏蔽層150a2。在一些實施例中，藉由機械研磨製程及/或化學機械拋光（CMP）製程來研磨絕緣材料210。在絕緣材料210的研磨製程期間，研磨部分的第一保護頂蓋140a、部分的第二保護頂蓋140b、導電頂蓋CAP、部分的第一導電柱130a及部分的第二導電柱130b會一併被研磨，直到暴露出第一導電柱130a的頂表面及第二導電柱130b的頂表面為止。在執行絕緣材料210的研磨製程之後，將形成第一保護頂蓋140a’及第二保護頂蓋140b’。在一些實施例中，在絕緣材料210的研磨製程期間，部分的導電穿孔TIV會一併被研磨。

如圖28中所示，第一積體電路元件100a’包括主動表面A、連接到主動表面A的多個側壁SW及從主動表面A突出的多個導電柱130。電磁干擾屏蔽層150a2為電接地且覆蓋第一積體電路元件100a’的側壁SW。第二積體電路元件100b’具有與第一積體電路元件100a’的結構相似的結構。絕緣包封體210’在側向上包封第一積體電路元件100a’、第二積體電路元件100b’及電磁干擾屏蔽層150a2。此外，第一導電柱130a及第二導電柱130b能夠被絕緣包封體210’暴露出。在一些實施例中，第一積體電路元件100a’與絕緣包封體210’被電磁干擾屏蔽層150a2間隔開，且第一積體電路元件100a’被電磁干擾屏蔽層150a2環繞。此外，第二積體電路元件100b’接觸絕緣包封體210’。第二積體電路元件100b’的側壁不接觸電磁干擾屏蔽層150a2。

如圖28中所示，絕緣包封體210’被導電穿孔TIV穿透。換句話說，第一積體電路元件100a’、第二積體電路元件100b’及導電穿孔TIV嵌於絕緣包封體210’中。

如圖28中所示，由於電磁干擾屏蔽層150a2是在晶圓層級就已形成，因此在封裝體制作完成之前，第一積體電路元件100a’與第二積體電路元件100b’之間的電磁干擾可被電磁干擾屏蔽層150a2屏蔽。

參照圖29，在導電穿孔TIV的頂表面、絕緣包封體210’的第一表面S1（即，頂表面）、第一導電柱130a、第二導電柱130b、第一保護頂蓋140a’及第二保護頂蓋140b’上形成與第一積體電路元件100a’的第一導電柱130a及第二積體電路元件100b’的第二導電柱130b電連接的第一重佈線路結構220。如圖29中所示，第一重佈線路結構220包括交替堆疊的多個介電層222及多個重佈線導電層224。

參照圖29，在形成第一重佈線路結構220之後，接著在第一重佈線路結構220的最頂部重佈線導電層224上形成多個墊230。墊230包括用於球安裝的多個球下金屬（UBM）圖案230a及用於安裝被動元件的多個連接墊230b。將墊230電連接到第一重佈線路結構220的最頂部重佈線導電層224。

參照圖30，在形成球下金屬圖案230a及連接墊230b之後，在球下金屬圖案230a上放置多個導電球240，並且在連接墊230b上安裝多個被動元件250。在一些實施例中，可藉由植球製程在球下金屬圖案230a上放置導電球240，且可藉由焊接製程或回焊製程在連接墊230b上安裝被動元件250。在一些實施例中，舉例來說，導電球240的高度大於被動元件250的高度。

參照圖30及圖31，在墊230上安裝導電球240及被動元件250之後，從剝離層DB剝離形成在絕緣包封體210’的底表面上的介電層DI，以使介電層DI從載體C分離。在一些實施例中，可藉由UV雷射照射剝離層DB（例如，所述光-熱轉換釋放層），使得介電層DI從載體C脫落。

如圖32中所示，接著將介電層DI圖案化，以在介電層DI中形成多個接觸開口O2進而暴露出導電穿孔TIV的底表面。接觸開口O2的數目及位置對應於導電穿孔TIV的數目。在一些實施例中，藉由雷射鑽孔製程或其他適合的圖案化製程形成介電層DI的接觸開口O2。在一些替代性實施例中，可從絕緣包封體210’的底表面整體地移除介電層DI，以全面性地暴露出導電穿孔TIV的底表面。

參照圖33，在介電層DI中形成接觸開口O2之後，在導電穿孔TIV的被接觸開口O2暴露出的底表面上放置多個導電球260。並且，例如對導電球260進行回焊以使導電球260與導電穿孔TIV的底表面結合。如圖33中所示，在形成導電球240及導電球260之後，第一積體電路元件100a’與第二積體電路元件100b’的整合扇出型封裝便初步製作完成。

應注意，可藉由圖15至圖25中所示製程來封裝第一積體電路元件100a’與第二積體電路元件100b’。

根據本發明的一些實施例，提供一種積體電路封裝，所述積體電路封裝包括至少一個積體電路元件、至少一個電磁干擾屏蔽層及絕緣包封體。所述至少一個積體電路元件包括主動表面、連接到所述主動表面的多個側壁、以及從所述主動表面突出的多個導電柱。所述至少一個電磁干擾屏蔽層覆蓋所述至少一個積體電路元件的所述側壁，且所述至少一個電磁干擾屏蔽層為電接地。所述絕緣包封體包封所述至少一個積體電路元件及所述至少一個電磁干擾屏蔽層，且所述至少一個積體電路元件的所述導電柱能夠被所述絕緣包封體暴露出。

根據本發明的一些實施例，所述至少一個積體電路元件進一步包括保護頂蓋，所述保護頂蓋覆蓋所述主動表面且包封所述導電柱，所述導電柱的頂表面能夠被所述保護頂蓋暴露出且與所述保護頂蓋的頂表面實質上共面，且所述至少一個電磁干擾屏蔽層進一步覆蓋所述保護頂蓋的側壁。

根據本發明的一些實施例，所述至少一個積體電路元件與所述至少一個絕緣包封體被所述電磁干擾屏蔽層間隔開且所述至少一個積體電路元件被所述至少一個電磁干擾屏蔽層環繞。

根據本發明的一些實施例，積體電路封裝進一步包括第一重佈線路結構，所述第一重佈線路結構設置在所述導電柱能夠被所述絕緣包封體暴露出的所述頂表面上及所述絕緣包封體的第一表面上，其中所述第一重佈線路結構電連接到所述至少一個積體電路元件的所述導電柱。

根據本發明的一些實施例，積體電路封裝進一步包括：多個導電穿孔，其中所述導電穿孔穿透過所述絕緣包封體且電連接到所述第一重佈線路結構。

根據本發明的一些實施例，積體電路封裝進一步包括：第二重佈線路結構，設置在所述絕緣包封體的第二表面上，其中所述第二表面與所述第一表面相對，且所述第二重佈線路結構經由所述導電穿孔電連接到所述第一重佈線路結構。

根據本發明的一些實施例，積體電路封裝進一步包括：半導體裝置，設置在所述第二重佈線路結構上，其中所述半導體裝置經由所述第二重佈線路結構、所述導電穿孔及所述第一重佈線路結構電連接到所述至少一個積體電路元件。

根據本發明的一些實施例，所述至少一個積體電路元件包括：第一積體電路元件，所述第一積體電路元件的側壁被所述至少一個電磁干擾屏蔽層覆蓋；以及第二積體電路元件，所述第二積體電路元件的側壁不接觸所述至少一個電磁干擾屏蔽層。

根據本發明的一些實施例，所述第一積體電路元件與所述絕緣包封體被所述至少一個電磁干擾屏蔽層間隔開，且所述第一積體電路元件被所述至少一個電磁干擾屏蔽層環繞。

根據本發明的一些實施例，所述第一積體電路元件與所述絕緣包封體被所述至少一個電磁干擾屏蔽層間隔開且所述第二積體電路元件接觸所述絕緣包封體。

根據本發明的替代性實施例，提供一種製作積體電路封裝的方法。所述方法包括：提供晶圓，所述晶圓包括形成在所述晶圓上的多個導電柱；在所述晶圓上形成保護材料層以覆蓋所述導電柱；執行晶圓切割製程，以形成多個半導體晶粒，其中所述半導體晶粒中的每一者包括所述導電柱的部分及覆蓋所述導電柱的所述部分的保護頂蓋；形成電磁干擾屏蔽層以覆蓋所述半導體晶粒中的至少一個半導體晶粒的側壁；以及使用絕緣材料在側向上包封所述半導體晶粒中的所述至少一個半導體晶粒及所述電磁干擾屏蔽層。

根據本發明的一些實施例，形成所述電磁干擾屏蔽層以覆蓋所述半導體晶粒的所述側壁包括：形成導電層，所述導電層包括所述電磁干擾屏蔽層及連接到所述電磁干擾屏蔽層的頂蓋層，其中所述頂蓋層覆蓋所述半導體晶粒中的所述至少一個半導體晶粒的頂表面且所述電磁干擾屏蔽層覆蓋所述至少一個半導體晶粒的所述側壁；以及局部地研磨所述絕緣材料、所述導電層及所述保護頂蓋以移除所述頂蓋層，直到暴露出所述導電柱為止，以形成積體電路元件及絕緣包封體，其中所述絕緣包封體包封所述積體電路元件及覆蓋所述積體電路元件的側壁的所述電磁干擾屏蔽層。

根據本發明的一些實施例，前述的方法進一步包括：在所述絕緣包封體的第一表面及被所述絕緣包封體暴露出的所述導電柱上形成第一重佈線路結構，其中所述第一重佈線路結構電連接到所述積體電路元件的所述導電柱。

根據本發明的一些實施例，前述的方法進一步包括：形成穿透過所述絕緣包封體的多個導電穿孔。

根據本發明的一些實施例，前述的方法進一步包括：在載體上提供所述半導體晶粒中的所述至少一個半導體晶粒之前，在所述載體上形成第二重佈線路結構，其中所述第二重佈線路結構設置在所述絕緣包封體的第二表面上，所述第二表面與所述第一表面相對，且所述第二重佈線路結構經由所述導電穿孔電連接到所述第一重佈線路結構。

根據本發明的又一些替代性實施例，提供一種製作積體電路封裝的方法。所述方法包括：提供晶圓，所述晶圓包括形成在所述晶圓上的多個第一導電柱；在所述晶圓上形成第一保護材料層以覆蓋所述第一導電柱；執行晶圓切割製程，以形成多個第一半導體晶粒，其中所述第一半導體晶粒中的每一者包括所述第一導電柱的部分及覆蓋所述第一導電柱的所述部分的第一保護頂蓋；形成電磁干擾屏蔽層以覆蓋所述第一半導體晶粒中的至少一個第一半導體晶粒的側壁；在載體上提供第二半導體晶粒及所述第一半導體晶粒中的所述至少一個第一半導體晶粒，其中所述第二半導體晶粒包括多個第二導電柱及覆蓋所述第二導電柱的第二保護頂蓋；以及使用絕緣材料在側向上包封所述電磁干擾屏蔽層、所述第一半導體晶粒中的所述至少一個第一半導體晶粒及所述第二半導體晶粒。

根據本發明的一些實施例，形成所述電磁干擾屏蔽層以覆蓋所述第一半導體晶粒的所述側壁包括：形成導電層，所述導電層包括所述電磁干擾屏蔽層及連接到所述電磁干擾屏蔽層的頂蓋層，其中所述頂蓋層覆蓋所述第一半導體晶粒中的所述至少一個第一半導體晶粒的頂表面且所述電磁干擾屏蔽層覆蓋所述第一半導體晶粒中的所述至少一個第一半導體晶粒的所述側壁；以及局部地研磨所述絕緣材料、所述導電層、所述第一保護頂蓋及所述第二保護頂蓋以移除所述導電層的所述頂蓋層，直到暴露出所述第一導電柱及所述第二導電柱為止，以形成至少一個第一積體電路元件、第二積體電路元件及絕緣包封體，其中所述電磁干擾屏蔽層覆蓋所述至少一個第一積體電路元件的側壁，且所述絕緣包封體包封所述至少一個第一積體電路元件、所述第二積體電路元件及所述電磁干擾屏蔽層。

根據本發明的一些實施例，前述的方法進一步包括：在所述絕緣包封體的第一表面及被所述絕緣包封體暴露出的所述第一導電柱及所述第二導電柱上形成第一重佈線路結構，其中所述第一重佈線路結構電連接到所述至少一個第一積體電路元件的所述第一導電柱及所述第二積體電路元件的所述第二導電柱。

根據本發明的一些實施例，前述的方法進一步包括：形成穿透過所述絕緣包封體的多個導電穿孔。

根據本發明的一些實施例，前述的方法進一步包括：在所述載體上提供所述第二半導體晶粒及所述第一半導體晶粒中的所述至少一個第一半導體晶粒之前，在所述載體上形成第二重佈線路結構，其中所述第二表面與所述第一表面相對，且所述第二重佈線路結構經由所述導電穿孔電連接到所述第一重佈線路結構。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧積體電路元件

100a‧‧‧半導體晶粒

100a’‧‧‧積體電路元件

100b‧‧‧第二半導體晶粒

100b’‧‧‧第二積體電路元件

110‧‧‧半導體基材

110a‧‧‧半導體基材

110b‧‧‧第二半導體基材

120‧‧‧內連線結構

120a‧‧‧內連線結構

120b‧‧‧第二內連線結構

122‧‧‧層間介電層

124‧‧‧圖案化導電層

130‧‧‧導電柱

130a‧‧‧第一導電柱

130b‧‧‧第二導電柱

140‧‧‧保護材料層

140a‧‧‧保護頂蓋

140a’‧‧‧保護頂蓋

140b、140b’‧‧‧第二保護頂蓋

150、150a‧‧‧導電層

150a1‧‧‧頂蓋層

150a2‧‧‧電磁干擾屏蔽層

210‧‧‧絕緣材料

210’‧‧‧絕緣包封體

220‧‧‧第一重佈線路結構

222‧‧‧介電層

224‧‧‧重佈線導電層

230‧‧‧墊

230a‧‧‧球下金屬圖案

230b‧‧‧連接墊

240、260‧‧‧導電球

250‧‧‧被動元件

270‧‧‧第二重佈線路結構

272‧‧‧介電層

274‧‧‧重佈線導電層

300‧‧‧半導體裝置

A‧‧‧主動表面

AF‧‧‧黏著層

AR‧‧‧容置凹槽

C‧‧‧載體

CAP‧‧‧導電頂蓋

DAF‧‧‧晶粒貼合膜

DB‧‧‧剝離層

DI‧‧‧介電層

O1、O3、O4‧‧‧開口

O2‧‧‧接觸開口

PR‧‧‧圖案化光阻層

S‧‧‧晶種層

S1‧‧‧第一表面

S2‧‧‧第二表面

SL‧‧‧切割道

SW‧‧‧側壁

TIV‧‧‧導電穿孔

TR‧‧‧托盤

W‧‧‧晶圓

結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，各種特徵並非按比例繪製。事實上，爲論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖5示意性地說明製作根據本發明一些實施例的半導體晶粒的製程。 圖6至圖13示意性地說明製作根據本發明一些實施例的整合扇出型封裝的製程。 圖14是說明根據本發明一些實施例的疊層封裝（package-on-package，POP）結構的剖視圖。 圖15至圖25示意性地說明製作根據本發明一些替代性實施例的整合扇出型封裝的製程。 圖26是說明根據本發明一些替代性實施例的疊層封裝（POP）結構的剖視圖。 圖27至圖33示意性地說明製作根據本發明又一些替代性實施例的整合扇出型封裝的製程。

Claims (1)

1. 一種積體電路封裝，包括： 至少一個積體電路元件，所述至少一個積體電路元件包括主動表面、連接到所述主動表面的多個側壁、以及從所述主動表面突出的多個導電柱； 至少一個電磁干擾屏蔽層，覆蓋所述至少一個積體電路元件的所述側壁，所述至少一個電磁干擾屏蔽層為電接地；以及 絕緣包封體，包封所述至少一個積體電路元件及所述至少一個電磁干擾屏蔽層，且所述至少一個積體電路元件的所述導電柱能夠被所述絕緣包封體暴露出。