TW201909181A - 內容參照記憶體 - Google Patents

Abstract

本發明之課題在於提供可靠性高的內容參照記憶體。該內容參照記憶體具備：多個CAM單元（cell）；結合於前述多個CAM單元的字元線；結合於前述多個CAM單元的多條位元線；結合於前述多個CAM單元的多條搜尋線；結合於前述多個CAM單元的匹配線；結合於前述匹配線的匹配放大器；及配合前述字元線的値而可選擇前述匹配放大器的輸出之選擇電路。

Description

內容參照記憶體

本發明係關於內容參照記憶體，特別是可應用於可內建在半導體裝置的內容參照記憶體及內建內容參照記憶體的半導體裝置。

被稱為CAM（內容參照記憶體：Content Addressable Memory）的記憶裝置從所記憶的資料字元（項目）中檢索與檢索字元（搜尋資料）一致者，當發現一致的資料字元時，即輸出其位址。

CAM包含BCAM（Binary CAM）及TCAM（Ternary CAM）。BCAM的各記憶體單元記憶「0」或「1」任一者的資訊。另外，若為TCAM，則各記憶體單元除了記憶「0」及「1」，還可記憶「隨意項（Don't Care）」的資訊。「隨意項」表示可為「0」及「1」的任一者。

使用TCAM的TCAM裝置被廣泛用於網際網路等的網路用路由器中的位址檢索及存取控制。

專利文獻1揭示CAN巨集的測試技術。 ［先前技術文獻］ ［專利文獻］

［專利文獻1］日本特開2006－236515號

［發明所期望解決的課題］

在開發及提供可內建在半導體裝置並且具有高可靠性的TCAM巨集單元時，期望不大幅增加測試用的電路構成或配線數，即能夠以比較簡單的方式執行TCAM巨集單元的測試。

本發明的課題為提供可靠性高的內容參照記憶體。

其他的課題及新穎特徵藉由本說明書的記述及付加圖式予以闡明。 ［用於解決課題的手段］

以下針對本發明之中具代表性的部分之概要予以簡單説明。

本發明之內容參照記憶體具備：多個CAM單元；連接到前述多個CAM單元的字元線；連接到前述多個CAM單元的多條位元線；連接到前述多個CAM單元的多條搜尋線；連接到前述多個CAM單元的匹配線；連接到前述匹配線的匹配放大器；及配合前述字元線的値，而可輸出前述匹配放大器的輸出之選擇電路。 ［發明效果］

依照上述半導體裝置，可提供可靠性高的內容參照記憶體。

本案發明人探討了在可內建在半導體裝置的CAM中，檢測匹配線ML的位準來測試其搜尋機能是否良好的構成。

CAM具有與項目的數量相同數量的匹配線。當測試CAM的搜尋機能時，必須比較用於測試而輸入的搜尋資料及所有項目，才能判定所有匹配線的輸出値是否為期待値。所有項目的資料値及多個搜尋資料之間的組合為極大的數量，因而所有匹配線的期待値之組合也為龐大的數量。圖1為用於說明CAM的測試之問題點的測試構成之概念圖，由本案發明人予以探討。圖1中描繪內建自我測試電路BIST、CAM、優先序編碼器PREN及彼此之間的連接配線。圖1中，CAM具有m+1個n+1位元的項目，對應m+1個項目而設置匹配線ML0－MLm。內建自我測試電路BIST必須連接到用於朝向CAN輸入測試用搜尋資料的n+1條測試資料供給配線iTST（n+1）、及用於從CAN的匹配線ML0－MLm接收測試結果的m+1條測試結果配線oTST（m+1）。進一步設置n+1個選擇電路Sel（n+1）。選擇電路Sel（n+1）在測試動作時選擇測試資料供給配線iTST（n+1），在通常動作時選擇n+1條通常輸入配線i（n+1）。就這個構成而言，由於將配線數（n+1條測試資料供給配線iTST（n+1）及m+1條測試結果配線oTST（m+1）相加的條數（2+n+m））極多，故配線性不佳。因此，圖1的構成不適合對於半導體裝置的內建。

以下，針對實施形態、實施例、變形例、應用例，使用圖式予以説明。然而，在以下的説明，有時會對於同一構成要素附加同一符號而省略重複的説明。尚且，圖式係為了更清楚的説明，而有相較於實際的態樣針對各部分的寬度、形狀等示意說明模式的情況，但自始至終僅為一例，並未限定本發明的解釋。

［實施形態］ 本實施形態的構成如下。

1）在測試動作中的搜尋時，搜尋結果的輸出係與測試對象的項目之選擇同步，選擇對應的匹配線進行。對應的匹配線之選擇係由匹配線選擇電路進行。匹配線選擇電路配合測試對象的項目之字元線的選擇位準而選擇對應的匹配線。使用TCAM單元來記憶項目時，匹配線選擇電路配合2條字元線中任一條字元線被設為選擇位準，而選擇對應的匹配線。

2）測試用搜尋資料使用掃描輸入電路朝向搜尋線輸入。測試用搜尋資料係相對於測試對象的項目之收納資料偏移1位元的資料。偏移1位元的測試用搜尋資料在針對測試對象的所有項目執行搜尋測試之後，藉由掃描輸入電路而偏移，然後藉由新的測試用搜尋資料，而針對測試對象的所有項目再次執行搜尋測試。

依照實施形態，會配合字元線的位準而選擇匹配線，然後輸出測試結果。因此，用於輸出測試結果的測試用訊號配線之數量可減少，而可提升配線性。又，由於藉由掃描輸入電路輸入測試用搜尋資料，故用於輸入測試資料（測試用搜尋資料）的測試用訊號之配線數可減少，而可提升配線性。 [實施例]

［TCAM單元的構成］ 圖2為表示實施例的TCAM單元之構成的一例之電路圖。參考圖2，TCAM單元（記憶體單元MC或者也稱為位元單元（bitcell））包含：2個SRAM單元（Static Random Access Memory Cell）11、12；及資料比較部13。SRAM單元11也稱為X單元，SRAM單元12也稱為Y單元。X單元11係記憶與內部的記憶節點對ND1、ND1＿n為互補（一方為「1」的時候，另一方為「0」）1位元（bit）的資料。Y單元12係記憶與內部的記憶節點對ND2、ND2＿n為互補的1位元之資料。

TCAM單元係與以下元件連接：位元線對BT、BB；搜尋線對ST、SB；匹配線ML；及字元線WLA、WLB。位元線對BT、BB係朝向圖4的TCAM單元陣列20之列方向（Y方向）延伸，並且由朝向列方向排列的多個TCAM單元共用。搜尋線對ST、SB係朝向TCAM單元陣列20的列方向（Y方向）延伸，並且由朝向列方向排列的多個TCAM單元共用。

匹配線ML係朝向TCAM單元陣列20的行方向（X方向）延伸，並且由朝向行方向排列的多個TCAM單元共用。字元線WLA、WLB係朝向TCAM單元陣列20的行方向（X方向）延伸，並且由朝向行方向排列的多個TCAM單元共用。字元線WLA、WLB也可稱為第1字元線、第2字元線。

X單元11包含：反相器INV1、INV2；及N通道MOS（Metal Oxide Semiconductor）電晶體Q1、Q2。反相器INV1係以從記憶節點ND1＿n朝向記憶節點ND1的方向為順方向的方式，而在記憶節點ND1及記憶節點ND1＿n之間被連接。反相器INV2係與INV1以並聯並且逆方向連接。MOS電晶體Q1係在記憶節點ND1及位元線BT之間被連接。MOS電晶體Q2係在記憶節點ND1＿n及位元線BB之間被連接。MOS電晶體Q1、Q2的閘極係與字元線WLA連接。

Y單元12包含：反相器INV3、INV4；及MOS（Metal Oxide Semiconductor）電晶體Q3、Q4。反相器INV3係以從記憶節點ND2＿n朝向記憶節點ND2的方向為順方向的方式，而在記憶節點ND2及記憶節點ND2＿n之間被連接。反相器INV4係與INV3以並聯並且逆方向連接。MOS電晶體Q3係在記憶節點ND2及位元線BT之間被連接。MOS電晶體Q4係在記憶節點ND2＿n及位元線BB之間被連接。MOS電晶體Q3、Q4的閘極係與字元線WLB連接。

資料比較部13包含：N通道MOS電晶體Q6～Q9。MOS電晶體Q6、Q7係在節點ND3（也就是與匹配線ML的連接點）及接地節點GND之間以串聯被連接。MOS電晶體Q8、Q9係在節點ND3及接地節點GND之間以串聯連接，並且與串聯連接的MOS電晶體Q6、Q7之全體以並聯連接。MOS電晶體Q6、Q8的閘極係與記憶節點ND1、ND2分別連接。MOS電晶體Q7、Q9的閘極係與搜尋線ST、SB分別連接。

尚且，BCAM的記憶體單元可構成為例如圖2所示，刪除字元線WLB、Y單元，將MOS電晶體Q8的閘極電極連接到X單元的記憶節點ND1＿n。

圖3為將圖2的X單元及Y單元的記憶內容及TCAM單元的資料之間的對應關係以表格形式表示的圖。

參考圖2及圖3，TCAM單元可使用2位元的SRAM單元，而儲存「0」、「1」、「x」（隨意項：don't care）的3個値。具體而言，在X單元11的記憶節點ND1儲存「1」，在Y單元12的記憶節點ND2儲存「0」時，設成在TCAM單元儲存「0」。在X單元11的記憶節點ND1儲存「0」，在Y單元12的記憶節點ND2儲存「1」時，設成在TCAM單元儲存「1」。在X單元11的記憶節點ND1儲存「0」，在Y單元12的記憶節點ND2儲存「0」時，設成在TCAM單元儲存「x」（隨意項）。在X單元11的記憶節點ND1儲存「1」，在Y單元12的記憶節點ND2儲存「1」時，不予以使用。

依照上述的TCAM單元的構成，則搜尋資料為「1」（也就是搜尋線ST為「1」，並且搜尋線SB為「0」），在TCAM資料為「0」（記憶節點ND1為「1」，並且記憶節點ND2為「0」）時，由於MOS電晶體Q6、Q7成為開啟狀態，故已預充電的匹配線ML之電位會降低到接地電位。搜尋資料為「0」（也就是說，搜尋線ST為「0」，並且搜尋線SB為「1」），TCAM資料為「1」（記憶節點ND1為「0」，並且記憶節點ND2為「1」）時，由於MOS電晶體Q8、Q9成為開啟狀態，故已預充電的匹配線ML之電位會降低到接地電位。也就是說，在搜尋資料與TCAM資料不一致時，匹配線ML的電位會降低到接地電位。

相反地，已輸入的搜尋資料為「1」，並且TCAM資料為「1」或「x」時，或者搜尋資料為「0」，並且TCAM資料為「0」或「x」時（也就是說，兩者一致時），已預充電的匹配線ML之電位（電源電位VDD位準）會維持一定。

如上文所述，在TCAM，只要連接到對應1個項目（行）的匹配線ML之所有TCAM單元的資料未與輸入搜尋資料一致，則蓄積在匹配線ML的電荷會被釋放。

［陣列的構成］ 圖4為表示實施例的TCAM裝置之構成的方塊圖。參考圖3，TCAM裝置1包含：TCAM巨集單元10；及優先序編碼器（PREN）30。TCAM巨集單元10包含：TCAM單元陣列（CARY）20（僅稱為單元陣列）；寫入驅動器及讀取用感應放大器（WD／SA）21；搜尋線驅動器（SD）22；匹配放大器部（MA）23；控制邏輯電路（CNT）24；及用於驅動圖2的字元線WLA、WLB之字元線驅動器（WLD）25。TCAM巨集單元10進一步包含：用於測試的匹配線選擇電路部（匹配線輸出選擇部）（MLS）26；及用於測試的掃描輸入電路部（SCC）27。

單元陣列20也包含在排列成行列狀（M+1行；n+1列）的TCAM單元。單元陣列20表示行數（項目數）為M+1（M為正整數），列數（項目的位元數）為n+1（n為正整數）的情況。

對應單元陣列20的各列，設置n+1個位元線對（BT［0］、BB［0］－BT［n］、BB［n］）及n+1個搜尋線對（ST［0］、SB［0］－ST［n］、SB［n］）。對應單元陣列20的各行，M+1條匹配線（ML［0］－ML［M］）、M+1條X單元用的字元線（WLA［0］－WLA［M］）、及M+1條Y單元用的字元線（WLB［0］－WLB［M］）。字元線（WLA［0］－WLA［M］）為第1字元線，字元線（WLB［0］－WLB［M］）為第2字元線。

寫入驅動器及讀取用感應放大器21包含：寫入驅動器WD；及讀取用感應放大器SA。寫入驅動器WD在寫入時經由位元線對BT、BB對於各TCAM單元供給寫入資料。讀取用感應放大器SA在讀取時經由位元線對BT、BB將從各TCAM單元讀取的資料放大而輸出。

搜尋線驅動器22在檢索時經由搜尋線對（ST［0］、SB［0］－ST［n］、SB［n］）對於各TCAM單元供給搜尋資料。

控制邏輯電路24控制TACM巨集單元10全體的動作。例如，控制邏輯電路24在檢索時接收搜尋指令，藉由對搜尋線驅動器22及匹配放大器部23輸出控制訊號，而控制搜尋線驅動器22、匹配放大器部23、及預充電電路的動作。控制邏輯電路24在寫入時，藉由對寫入驅動器WD及字元線驅動器（WLD）25輸出控制訊號，而控制寫入驅動器WD及字元線驅動器（WLD）25的動作。又，控制邏輯電路24在讀取時，藉由對字元線驅動器（WLD）25及讀取用感應放大器SA輸出控制訊號，而控制字元線驅動器（WLD）25及讀取用感應放大器SA的動作。

匹配放大器部MA23具有分別對應單元陣列的行之多個匹配放大器MA0－MAm。匹配放大器MA0－MAm的輸入分別連接到對應的匹配線ML（ML［0］－ML［M］），匹配放大器MA0－MAm的輸出分別連接到對應的匹配訊號輸出線MLo（MLo0－MLom）。匹配放大器MA0－MAm在檢索時，基於對應的匹配線ML（ML［0］－ML［M］）之電位，而生成對應的TCAM單元資料及輸入搜尋資料的對應部分是否一致的檢測訊號，再朝向對應的匹配訊號輸出線MLo（MLo0－MLom）輸出。在這個範例中，匹配放大器MA0－MAm包含在檢索時用於將對應的匹配線ML［0］－ML［M］預充電的預充電電路。

匹配線選擇電路部（MLS）26包含多條匹配線選擇電路MLS0－MLSm。各者分別連接到對應各行的字元線（WLA［0］－WLA［M］、WLB［0］－WLB［M］），及對應各行的匹配訊號輸出線（MLo0－MLom）。各匹配線選擇電路MLS0－MLSm的輸出經由匹配讀取線（MRL），輸出為匹配讀取訊號MRO。例如，匹配線選擇電路MLS0連接到2條字元線（WLA［0］、WLB［0］）及1條匹配訊號輸出線MLo0。在測試時，對於連接到2條字元線（WLA［0］、WLB［0］）之項目0相對的測試用搜尋資料以及項目0執行搜尋動作之後，2條字元線（WLA［0］、WLB［0］）的其中一條被設為選擇位準。藉此，選擇匹配訊號輸出線ML0，然後對應匹配訊號輸出線ML0的訊號位準之測試輸出訊號經由匹配讀取線（MRL）而輸出為匹配讀取訊號MRO。

用於測試的掃描輸入電路（SCC）27係在測試時用於輸入測試用搜尋資料而設置。例如，掃描輸入電路（SCC）27係在測試時用於相對於各項目產生1位元的偏移，並且將搜尋資料朝向搜尋線對（ST［0］，SB［0］－ST［n］，SB［n］）輸入。

優先序編碼器（PREN）30被設計成如下：在通常動作中的檢索時，當設成多個匹配訊號輸出線MLo0－MLom之內的多數條表示一致的訊號位準之情況，依照規定的優先順位，而選擇1個匹配訊號輸出線。

圖5為概念性表示實施例的TCAM巨集單元之電路圖。

TCAM巨集單元10具有：配置成行列狀的多個位元單元（bitcell）；多條位元線對（BB［0］、BT［0］－BB［n］、BT［n］）；多條字元線（WLA［0］－WLA［M］、WLB［0］－WLB［M］）；多條搜尋線對（ST［0］、SB［0］－ST［n］，SB［n］）；及匹配線（ML［0］－ML［M］）。

TCAM巨集單元10進一步具有：對位元線對（BB［0］、BT［0］－BB［n］、BT［n］）供給寫入資料的寫入驅動器WD（在本圖中省略）；讀取的感應放大器（SA0－SAn）；多條搜尋線對（ST［0］、SB［0］－ST［n］、SB［n］）；驅動多條搜尋線對（ST［0］、SB［0］－ST［n］、SB［n］）的搜尋線驅動器（SD0－SDn）；及多條匹配線（ML［0］－ML［M］）。讀取的感應放大器（SA0－SAn）藉由感應放大器啟用訊號SAE而控制其動作。搜尋線驅動器（SD0－SDn）藉由搜尋閂鎖啟用訊號SLE而控制其動作。

匹配線（ML［0］－ML［M］）連接到匹配放大器部23內的匹配放大器（MA0－MAm）。各匹配放大器（MA0－MAm）如同在匹配放大器MA0所例示，設置藉由閂鎖觸發CP2而儲存搜尋結果的閂鎖電路LT。尚且，閂鎖電路LT可由正反器來構成。各匹配放大器（MA0－MAm）的輸出被供給到作為各匹配放大器（MA0－MAm）的輸出訊號線之匹配訊號輸出線MLo（MLo0－MLom）。

匹配線選擇電路部（MLS）26包含多條匹配線選擇電路MLS0－MLSm。各匹配線選擇電路MLS0－MLSm的各者如同在匹配線選擇電路MLS0所例示，包含OR電路OR、N通道MOS電晶體（第1MOS電晶體）T1、及N通道MOS電晶體（第2MOS電晶體）T2。OR電路OR的2個輸入連接到2條字元線（WLA［0］、WLB［0］）。N通道MOS電晶體T1的閘極連接到OR電路OR的輸出。N通道MOS電晶體T2的閘極連接到匹配訊號輸出線MLo0。N通道MOS電晶體T1的源極汲極路徑及N通道MOS電晶體T2源極汲極路徑係在接地電位（GND）般的參考電位及匹配讀取線（MRL）之間以串聯連接。在匹配讀取線（MRL），設置藉由感應放大器啟用訊號SAE而控制其動作的緩衝放大器BA，緩衝放大器BA的輸出訊號被輸出為匹配讀取訊號MRO。

尚且，雖然在上文中，N通道MOS電晶體T2的源極被連接到接地電位（GND）般的參考電位，但也可連接到電源電位Vdd般的參考電位。又，N通道MOS電晶體（第1MOS電晶體）T1以及N通道MOS電晶體（第2MOS電晶體）T2可被變更為P通道MOS電晶體。也就是說，匹配線選擇電路（MLS0－MLSm）的電路構成可為匹配線選擇電路（MLS0－MLSm）可將匹配訊號輸出線MLo（MLo0－MLom）的電位位準朝向匹配讀取線（MRL）傳達的構成。

掃描輸入電路（SCC）27選擇依照掃描測試模式訊號STM的訊號位準而從掃描輸入端子SI輸入的測試用的搜尋資料、或者在通常動作模式中從搜尋資料輸入端子SD［0］－SD［n］所供給的搜尋資料。掃描輸入電路（SCC）27所包含的選擇電路SE0－SEn係在掃描測試模式訊號STM表示測試模式時，選擇從掃描輸入端子SI輸入的測試用的搜尋資料，然後從正反器電路FF0－FFn的輸出朝向搜尋線驅動器（SD0－SDn）的輸入供給。另外，選擇電路SE0－SEn係在掃描測試模式訊號STM表示通常動作模式時，於搜尋時，選擇從搜尋資料輸入端子SD［0］－SD［n］所供給的搜尋資料，然後經由作為搜尋資料閂鎖的正反器電路FF0－FFn而朝向搜尋線驅動器（SD0－SDn）供給。正反器電路FF0－FFn藉由搜尋閂鎖啟用訊號SLE而控制其動作。掃描測試模式訊號STM表示測試模式時，從掃描輸入端子SI輸入的測試用的搜尋資料會依照搜尋閂鎖啟用訊號SLE而依次偏移，然後朝向正反器電路FF0－FFn掃描輸入。SO為掃描輸出端子。

在圖5，於通常模式的搜尋中，從搜尋資料輸入端子SD［0］－SD［n］輸入搜尋資料或者搜尋鍵，落實（assert）搜尋閂鎖啟用訊號SLE而對多個搜尋線對（ST［0］、SB［0］－ST［n］、SB［n］）輸入搜尋資料。之後，各項目及搜尋資料之間的一致或者不一致的結果經由多條匹配線（ML［0］－ML［M］）而被輸入到匹配放大器（MA0－MAm）的各閂鎖電路LT。被輸入到匹配放大器（MA0－MAm）的各閂鎖電路LT之檢索結果經由匹配訊號輸出線MLo（MLo0－MLom）而朝向優先序編碼器（PREN）30輸入。

比較搜尋資料及儲存在位元單元的所有項目資料而發現不一致時，對應不一致的匹配線（ML［0］－ML［M］）會從預充電電位降低到如同接地電位般的「0」（低位準）。匹配線（ML［0］－ML［M］）的電位會被輸入到匹配放大器（MA0－MAm）的各閂鎖電路LT，然後被輸出到匹配訊號輸出線MLo（MLo0－MLom）。

在本發明的測試中，於連接到相同匹配線ML的多個位元單元之內，刻意生成僅1位元程度不一致的狀態，並且套用到所有項目來進行測試（以下將這個測試手法稱為1位元偏移（1bit－Miss）測試）。

在本發明，藉由掃描測試模式訊號STM，而從掃描路徑輸入SI執行搜尋鍵的項目，然後可使用該搜尋鍵進行搜尋。為了進行1bit－Miss測試，而設計成如下所示。 1．在所有位元單元記憶「0」（將所有項目的資料設成「00・・0」）。 2．之後，對搜尋資料閂鎖（FF1－FFn）輸入所有「0」（皆「0」）來進行初始化。 3．從掃描輸入端子SI輸入「1」，使搜尋閂鎖啟用訊號SLE僅活性化1次，然後將測試搜尋資料設成「10・・0」而執行搜尋。

藉此，每當使搜尋閂鎖啟用訊號SLE活性化來執行搜尋時，「1」會朝向搜尋資料閂鎖（FF1－FFn）依序偏移，而可執行1bit－Miss測試。

測試時的匹配訊號輸出線MLo0－MLom之輸出的選擇係將匹配訊號輸出線MLo0－MLom的其中1個藉由字元線（WLA［0］－WLA［M］、WLB［0］－WLB［M］）而選擇，然後輸出為匹配讀取訊號MRO。例如，由匹配線選擇電路MLS0選擇匹配訊號輸出線MLo0時，將字元線（WLA［0］或者WLB［0］）設成選擇狀態。藉此，匹配線選擇電路MLS0內的OR電路OR將N通道MOS電晶體T1設成開啟狀態。匹配訊號輸出線MLo0的電位為高位準時（一致），N通道MOS電晶體T2會成為開啟狀態，例如，匹配讀取線（MRL）的高位準之預充電電位朝向低位準放電。匹配訊號輸出線MLo0的電位為低位準時（不一致），N通道MOS電晶體T2成為關閉狀態，例如，匹配讀取線（MRL）的高位準之預充電電位會被維持。

匹配讀取訊號MRO的輸出之時序係藉由輸入到緩衝放大器BA的時序訊號SAE而被控制。時序訊號SAE也兼作為TCAM巨集單元的讀取動作之啟用訊號、也就是被供給到感應放大器SA的感應放大器啟用訊號。

TCAM單元（位元單元）係如圖2所示，由於具有0／1／X的三狀態，一般而言會連接2條字元線（WLA、WLB）。由於任一字元線皆可輸出匹配讀取訊號MRO，故利用字元線WLA及WLB的邏輯OR（OR電路）。也可針對字元線WLA及WLB的任一條反應。此時，OR電路會從匹配線選擇電路MLS被刪除，字元線WLA及WLB的任一條字元線被輸入到N通道MOS電晶體T1的閘極。尚且，圖4的TCAM單元變更成BCAM的記憶體單元時，BCAM的記憶體單元係在圖2中可構成為：例如，刪除字元線WLB、Y單元，將MOS電晶體Q8的閘極電極連接到X單元的記憶節點ND1＿n。此時，OR電路也從匹配線選擇電路MLS被刪除，字元線WLA也被輸入到N通道MOS電晶體T1的閘極。

圖6為表示1bit－miss測試的時序圖之圖。同圖表示從通常動作模式遷移到測試模式（BIST模式）的狀態。

將所有項目的資料設成皆「0」時的1bit－miss測試之時序圖。

在通常動作模式，掃描測試模式訊號STM被設成「0」（STM＝「0」），將主時脈訊號CLK設為觸發，在搜尋時，供給搜尋資料（SD）之後，將搜尋閂鎖啟用訊號SLE設成高位準而進行搜尋動作，然後在匹配線ML出現一致或者不一致資料作為比較結果。依序實行搜尋資料（SD）的輸入、及搜尋閂鎖啟用訊號SLE的高位準而進行搜尋動作。雖然未圖示，但在讀取（Read）時，針對感應放大器啟用訊號SAE依序設為高位準而執行讀取動作。

1bit－Miss測試係依照下述的步驟或順序執行。

尚且，在所有位元單元，預先記憶「0」（所有項目的資料設為「00・・0」）。

（a）一開始，將掃描測試模式訊號STM設為低位準（STM＝「L」），將搜尋資料設為所有位元「0」（皆「0」），將搜尋閂鎖啟用訊號SLE設為高位準而執行搜尋動作。然後執行測試用搜尋資料的初始化。

（b）然後，將掃描測試模式訊號STM設為高位準（STM＝「H」），將掃描輸入端子SI設為高位準（SI＝「H」），將搜尋閂鎖啟用訊號SLE設為高位準而執行搜尋動作。測試用搜尋資料被設為「10・・0」。

（c）讀取所有位址，確認匹配讀取訊號MRO符合期待値。也就是說，輸入對象的位址Addr（檢査對象字元線的位址或者項目的位址），然後使感應放大器啟用訊號SAE變化成高位準「H」，選擇對應檢査對象位址的匹配訊號輸出線MLo（MLo0－MLom），再讀取匹配讀取訊號MRO。將該動作執行等同所有位址、也就是所有項目的數量之次數。藉此，由於對應各項目的匹配訊號輸出線MLo（MLo0－MLom）之訊號位準可作為匹配讀取訊號MRO被讀取，因此能夠與測試用搜尋資料「10・・0」的期待値進行比較。

（d）然後，在掃描測試模式訊號STM為高位準（STM＝「H」）的狀態，作為掃描輸入端子SI（SI＝「L」），將搜尋閂鎖啟用訊號SLE設為高位準，而執行搜尋。測試用搜尋資料被設為「01・・0」。

（e）與上述（c）同樣，讀取所有位址，確認匹配讀取訊號MRO符合期待値。也就是說，輸入對象的位址Addr（檢査對象字元線的位址或者項目的位址），使感應放大器啟用訊號SAE變化為高位準（「H」），選擇對應檢査對象位址的匹配訊號輸出線MLo（MLo0－MLom），然後讀取匹配讀取訊號MRO。將該動作執行等同所有位址、也就是所有項目的數量之次數。藉此，由於對應各項目的匹配訊號輸出線MLo（MLo0－MLom）之訊號位準可作為匹配讀取訊號MRO被讀取，因此能夠與測試用搜尋資料「01・・0」的期待値進行比較。

（f）將上述（d）及（e）重複執行等同搜尋資料寬度的次數。在圖5的範例，搜尋資料寬度為1+n位元，包含上述（b），重複執行1+n次。

尚且，雖然在上述（c）及（d），從讀取資料端子Q（Q［0］－Q［n］）輸出讀取資料，但這個讀取資料可用於、也可不用於測試的驗證。

也就是說，在上述（a），於搜尋資料閂鎖記憶「0」，在上述（b）將第1位元的搜尋資料設為「1」而執行搜尋。藉此，搜尋資料及TCAM單元的項目資料僅在第1位元不一致，其餘一致。之後，在上述（c），使用讀取模式（SAE＝「H」），將匹配放大器（MA0－MAm）的閂鎖電路LT之資料經由匹配讀取線（MRL）作為匹配讀取訊號MRO讀取，再與期待値比較而進行判定。

在上述（d），由於掃描測試模式訊號STM為STM＝「H」，故搜尋資料從掃描路徑（掃描輸入端子SI）被輸入。由於掃描輸入端子SI為SI＝「L」，故原先的搜尋資料SD［0］的SD［0］＝「H」會偏移，而成為SD［0］＝「L」、SD［1］＝「H」。於是，若執行搜尋，在匹配放大器（MA0－MAm）的閂鎖電路LT儲存搜尋結果的話，則在上述（e）作為匹配讀取訊號MRO讀取，再與期待値比較而進行判定。藉由重複上述（d）、（e），可針對所有項目及所有項目的所有位元進行1bit－miss測試。

依照實施例，可減少用於輸出測試結果的測試用訊號之配線數，而可提升配線性。又，可減少用於輸入測試資料（測試用搜尋資料）的測試用訊號之配線數，而提升配線性。又，也可減少用於DFT（Design For Test）的邏輯電路之規模。

［變形例1］ 圖7為概念性表示變形例1的TCAM巨集單元之電路圖。圖7為表示圖5的掃描輸入電路（SCC）27之變形例的圖式。變形例1可應用於實施例。

在圖7，掃描輸入電路（SCC）27a同時作為通常輸入用的搜尋資料輸入端子及寫入資料輸入端子，可進行從資料輸入端子D［0］－D［n］輸入搜尋資料的作業及輸入寫入資料的作業。藉此，將寫入資料的正反器及搜尋資料的正反器合而為一，另外再具有掃描路徑以便執行1bit－miss測試。更且，藉由可對掃描資料的TCAM單元進行寫入，而可對應各種測試資料的模式。

圖7與圖5相異的部分在於：在圖7，掃描輸入電路（SCC）27a內的正反器FF0－FFn之輸出被連接到多條搜尋線驅動器（SD0－SDn）的輸入及多個寫入驅動器WD0－WDn的輸入；及搜尋資料輸入端子SD［0］－SD［n］被變更成資料輸入端子D［0］－D［n］。正反器FF0－FFn係藉由閂鎖觸發CP1而控制其動作。寫入驅動器WD0－WDn係藉由寫入啟用訊號WTE而控制其動作。尚且，寫入驅動器WD0－WDn及搜尋線驅動器SD0－SDn以排他方式動作。圖7的其他構成係與圖5相同，故省略相關説明。

依照變形例1，藉由共用寫入資料的輸入閂鎖及搜尋資料的輸入閂鎖，可減少電路規模或者電路面積。

［變形例2］ 圖8A及圖8B為概念性表示變形例2的TCAM巨集單元之電路圖。圖8A及圖8B為圖7的構成中於匹配放大器部23a內的多個閂鎖電路LT設置掃描路徑的構成。圖8A及圖8B的變形例2可適用於實施例及變形例1。

在圖8A，匹配放大器部23a內的多個閂鎖電路LT之掃描路徑被設置在第2掃描輸入資料端子SI2及第2掃描輸出資料端子SO2之間。第2掃描輸入資料端子SI2被連接到選擇電路SEL0的第2輸入。選擇電路SEL0的輸出被結合於匹配放大器MA0的閂鎖電路LT之輸入，匹配放大器MA0的閂鎖電路LT之輸出被連接到選擇電路SEL1的第2輸入。匹配放大器MA1的閂鎖電路LT之輸出被結合於次級的未圖示之選擇電路SEL2的第2輸入。如上述依序連接，匹配放大器MAm的閂鎖電路LT之輸出被連接到第2掃描輸出資料端子SO2。選擇電路SEL0－SELm的各者之第1輸入分別被連接到匹配線ML［0］－ML［M］。對於選擇電路SEL0－SELm的控制輸入，供給掃描路徑模式訊號SP。掃描路徑模式訊號SP的高位準為掃描路徑模式，其低位準表示通常動作模式。掃描路徑模式訊號SP被設為高位準的話，在選擇電路SEL0－SELm的各者，其第2輸入會被連接到其輸出。另外，掃描路徑模式訊號SP被設為低位準的話，在選擇電路SEL0－SELm的各者，其第1輸入被連接到其輸出。

匹配放大器部23a內的多個閂鎖電路LT之閂鎖觸發由選擇電路SELCP所供給。選擇電路SELCP的第1輸入係被供給掃描輸入電路（SCC）27a內的正反器FF0－FFn之閂鎖觸發CP1。選擇電路SELCP的第2輸入係被供給閂鎖觸發CP2，選擇電路SELCP的控制輸入係被供給掃描路徑模式訊號SP。因此，掃描路徑模式訊號SP表示高位準之掃描路徑模式的時候，選擇電路SELCP選擇閂鎖觸發CP1作為閂鎖觸發，然後朝向匹配放大器部23a內的多個閂鎖電路LT供給。藉此，在第2掃描輸入資料端子SI2及第2掃描輸出資料端子SO2之間，形成有匹配放大器部23a內的多個閂鎖電路LT之掃描路徑，並且使在匹配放大器部23a內的多個閂鎖電路LT所收納的資料經過掃描偏移，然後從第2掃描輸出資料端子SO2輸出。另外，掃描路徑模式訊號SP表示低位準之通常模式的時候，選擇電路SELCP選擇閂鎖觸發CP2作為閂鎖觸發，朝向匹配放大器部23a內的多個閂鎖電路LT供給。在這個情況下，搜尋測試的結果藉由閂鎖觸發CP2而被輸入到匹配放大器部23a內的多個閂鎖電路LT。尚且，被輸入到匹配放大器部23a內的多個閂鎖電路LT之測試結果係如上文所述前述，藉由將掃描路徑模式訊號SP設成高位準，而可從第2掃描輸出資料端子SO2輸出。

圖8B係刪除圖8A的選擇電路SELCP而另外設置觸發FFS。在圖8B，與圖8A同樣，匹配放大器部23a內的多個閂鎖電路LT之掃描路徑被設置在第2掃描輸入資料端子SI2及第2掃描輸出資料端子SO2之間。第2掃描輸入資料端子SI2被連接到初級觸發FFS的輸入，初級觸發FFS的輸出被連接到選擇電路SEL0的第2輸入。選擇電路SEL0的輸出被結合於匹配放大器MA0的閂鎖電路LT之輸入，匹配放大器MA0的閂鎖電路LT之輸出被連接到選擇電路SEL1的第2輸入。匹配放大器MA1的閂鎖電路LT之輸出被結合於次級的未圖示之選擇電路SEL2的第2輸入。如上述依序連接，匹配放大器MAm的閂鎖電路LT之輸出被連接到第2掃描輸出資料端子SO2。選擇電路SEL0－SELm的各者之第1輸入分別被連接到匹配線ML［0］－ML［M］。對於選擇電路SEL0－SELm的控制輸入，供給掃描路徑模式訊號SP。掃描路徑模式訊號SP的高位準為掃描路徑模式，其低位準表示通常動作模式。掃描路徑模式訊號SP被設為高位準的話，在選擇電路SEL0－SELm的各者，其第2輸入被連接到其輸出。另外，掃描路徑模式訊號SP被設為低位準的話，在選擇電路SEL0－SELm的各者，其第1輸入被連接到其輸出。

伴隨設置匹配放大器部23a內的多個閂鎖電路LT之掃描路徑，掃描輸入電路（SCC）27a的掃描輸入資料端子被設為第1掃描輸入資料端子SI1，第1掃描輸出資料端子SO1被設成掃描輸入電路（SCC）27a。

為了測試接收匹配訊號輸出線MLo（MLo0－MLom）的輸出之後級的邏輯電路（例如、優先序編碼器PREN），而使匹配訊號輸出線MLo（MLo0－MLom）也具有掃描觸發（SFF）。一般而言，在TCAM巨集單元的外側，配置掃描觸發（SFF）。此時，必須配置對應位址空間分量（項目數量）之數量的SFF，而有招致面積減少及配線性惡化之虞。

在圖8B，於TCAM巨集單元的匹配放大器部23a之閂鎖電路LT設置掃描路徑。這個構成的特徵在於將被連接到第2掃描輸入資料端子SI2的初級觸發FFS之閂鎖觸發CP1、及匹配放大器部23a的閂鎖電路LT之閂鎖觸發CP2設為相異的閂鎖觸發訊號。

一般而言，匹配線ML（ML0－MLm）會因為負載大，使得從搜尋開始到搜尋結果被輸出為止的時間（延遲時間）變長。因此，為了將匹配線ML（ML0－MLm）的輸出在匹配放大器部23a內的多個閂鎖電路LT正確閂鎖，所以必須使閂鎖觸發CP2的落實或活性化比閂鎖觸發CP1延後。對此，使用閂鎖觸發CP2作為被連接到第2掃描輸入資料端子SI2的初級觸發FFS之閂鎖觸發的話，則必須在閂鎖觸發CP2被落實之前，保存供給到第2掃描輸入資料端子SI2的資料，而有時序設計變得極為困難之虞。因此，被連接到第2掃描輸入資料端子SI2的初級正反器FFS之閂鎖觸發不被設為閂鎖觸發CP2，而是設為閂鎖觸發CP1。

依照圖8B的變形例2，藉由將被連接到第2掃描輸入資料端子SI2的初級正反器FFS之閂鎖觸發兼用為輸入資料閂鎖（FF0－FFn）的閂鎖觸發CP1，而可提升閂鎖觸發的配線性。

圖9為表示變形例2的選擇電路及匹配放大器之閂鎖電路的電路構成之一例的圖。圖9表示圖8A或者圖8B的選擇電路SEL0、SEL1及匹配放大器MA0、MA1的閂鎖電路LT之電路構成的一例。在這個範例中，匹配放大器MA0、MA1的閂鎖電路LT被變更為掃描正反器SFF0、SFF1。

選擇電路SEL0具有：包含P通道MOS電晶體P10、P11以及N通道MOS電晶體N10、N11的第1時脈反相器電路；及包含P通道MOS電晶體P20、P21以及N通道MOS電晶體N20、N21的第2時脈反相器電路。

在第1時脈反相器電路，P通道MOS電晶體P11及N通道MOS電晶體N11的閘極為選擇電路SEL0的第1輸入，並且被連接到匹配線ML［0］。P通道MOS電晶體P11及N通道MOS電晶體N11的共通汲極為選擇電路SEL0的輸出，並且被連接到匹配放大器MA0的輸入。P通道MOS電晶體P11的源極經由P通道MOS電晶體P10的源極汲極路徑而被連接到電源電位Vdd。N通道MOS電晶體N11的源極經由N通道MOS電晶體N10的源極汲極路徑而被連接到接地電位。P通道MOS電晶體P10的閘極被連接成接收掃描路徑模式訊號SP，N通道MOS電晶體N10的閘極經由反相器INV1而被連接到接收掃描路徑模式訊號SP的反轉訊號。

在第2時脈反相器電路，P通道MOS電晶體P21及N通道MOS電晶體N21的閘極為選擇電路SEL0的第2輸入，並且被連接到初級正反器電路FFS的輸出。P通道MOS電晶體P21及N通道MOS電晶體N21的共通汲極為選擇電路SEL0的輸出，並且被連接到匹配放大器MA0的輸入。P通道MOS電晶體P21的源極經由P通道MOS電晶體P20的源極汲極路徑而被連接到電源電位Vdd。N通道MOS電晶體N21的源極經由N通道MOS電晶體N20的源極汲極路徑而被連接到接地電位。P通道MOS電晶體P20的閘極經由反相器INV1而被連接成接收掃描路徑模式訊號SP的反轉訊號，N通道MOS電晶體N20的閘極被連接成接收掃描路徑模式訊號SP。

選擇電路SEL1具有：包含P通道MOS電晶體P30、P31以及N通道MOS電晶體N30、N31的第3時脈反相器電路；及包含P通道MOS電晶體P40、P41以及N通道MOS電晶體N40、N41的第4時脈反相器電路。

在第3時脈反相器電路，P通道MOS電晶體P31及N通道MOS電晶體N31的閘極為選擇電路SEL1的第1輸入，並且被連接到匹配線ML［1］。P通道MOS電晶體P31及N通道MOS電晶體N31的共通汲極為選擇電路SEL1的輸出，並且被連接到匹配放大器MA1的輸入。P通道MOS電晶體P31的源極經由P通道MOS電晶體P30的源極汲極路徑而被連接到電源電位Vdd。N通道MOS電晶體N31的源極經由N通道MOS電晶體N30的源極汲極路徑而被連接到接地電位。P通道MOS電晶體P30的閘極被連接成接收掃描路徑模式訊號SP，N通道MOS電晶體N30的閘極經由反相器INV1而被連接成接收掃描路徑模式訊號SP的反轉訊號。

在第4時脈反相器電路，P通道MOS電晶體P41及N通道MOS電晶體N41的閘極為選擇電路SEL1的第2輸入，並且被連接到匹配放大器MA0的輸出。P通道MOS電晶體P41及N通道MOS電晶體N41的共通汲極為選擇電路SEL1的輸出，並且被連接到匹配放大器MA1的輸入。P通道MOS電晶體P41的源極經由P通道MOS電晶體P40的源極汲極路徑而被連接到電源電位Vdd。N通道MOS電晶體N41的源極經由N通道MOS電晶體N40的源極汲極路徑而被連接到接地電位。P通道MOS電晶體P40的閘極經由反相器INV1而被連接成接收掃描路徑模式訊號SP的反轉訊號，N通道MOS電晶體N11的閘極被連接成接收掃描路徑模式訊號SP。

匹配放大器MA0包含主閂鎖電路MLT0及副閂鎖電路SLT0。

主閂鎖電路MLT0包含輸入及輸出以交叉結合的反相器INV10及反相器電路INV11。反相器INV11的輸入經由藉由P通道MOS電晶體及N通道MOS電晶體所構成的CMOS開關SW10，而被連接到選擇電路SEL0的第2輸入。反相器INV11的輸入也經由反相器INV15而被連接到匹配訊號輸出線MLo0。反相器INV11的輸出經由反相器INV14而被連接到副閂鎖電路SLT0的輸入。

副閂鎖電路SLT0包含輸入及輸出以交叉結合的反相器INV12及反相器電路INV13。反相器INV13的輸入被連接到反相器INV14的輸出，反相器INV13的輸出被連接到選擇電路SEL1的第2輸入。

反相器INV10、反相器INV12及反相器INV14為時脈反相器電路，並且接收將閂鎖觸發CP2及閂鎖觸發CP2藉由反相器INV2反轉的反轉訊號。反相器INV10及反相器INV14的動作被設為與反相器INV12的動作為逆相的動作。閂鎖觸發CP2被設為高位準時，反相器INV10及反相器INV14被設為關閉狀態，反相器INV12被設為開啟狀態。閂鎖觸發CP2被設為低位準時，反相器INV10及反相器INV14被設為開啟狀態，反相器INV12被設為關閉狀態。CMOS開關SW10係當閂鎖觸發CP2被設為高位準的話，會被設為開啟狀態，當閂鎖觸發CP2被設為低位準的話，會被設為關閉狀態。

匹配放大器MA1包含主閂鎖電路MLT1及副閂鎖電路SLT1。

主閂鎖電路MLT1包含輸入及輸出以交叉結合的反相器INV20及反相器電路INV21。反相器INV21的輸入經由藉由P通道MOS電晶體及N通道MOS電晶體所構成的CMOS開關SW20，而被連接到選擇電路SEL1的第2輸入。反相器INV21的輸入也經由反相器INV25而被連接到匹配訊號輸出線MLo1。反相器INV21的輸出經由反相器INV24而被連接到副閂鎖電路SLT1的輸入。

副閂鎖電路SLT1包含輸入及輸出以交叉結合的反相器INV22及反相器電路INV23。反相器INV23的輸入被連接到反相器INV24的輸出，反相器INV23的輸出被連接到次級的選擇電路之第2輸入。在圖9，示意性描繪反相器INV23的輸出被連接到第2掃描輸出資料端子SO2。

反相器INV20、反相器INV22及反相器INV24為時脈反相器電路，並且接收閂鎖觸發CP2及將閂鎖觸發CP2藉由反相器INV2反轉的反轉訊號。反相器INV20及反相器INV24的動作被設為與反相器INV22的動作為逆相的動作。閂鎖觸發CP2被設為高位準時，反相器INV20及反相器INV24被設為關閉狀態，反相器INV22被設為開啟狀態。閂鎖觸發CP2被設為低位準時，反相器INV20及反相器INV24被設為開啟狀態，反相器INV22被設為關閉狀態。CMOS開關SW20係當閂鎖觸發CP2被設為高位準的話，被設為開啟狀態，閂鎖觸發CP2被設為低位準的話，被設為關閉狀態。

在掃描路徑模式訊號SP被設為低位準的通常動作模式，由於P通道MOS電晶體P10、P30及N通道MOS電晶體N10、N30被設為開啟狀態，匹配線ML［0］及ML［1］的訊號位準被供給到匹配放大器MA0及MA1的輸入。P通道MOS電晶體P20、P40及N通道MOS電晶體N20、N40被設為關閉狀態。此時，閂鎖觸發CP2被設為高位準的話，CMOS開關SW10及SW20被設為開啟狀態，依照匹配線ML［0］及ML［1］之訊號位準的訊號經由反相器INV15、INV25而被供給到匹配訊號輸出線MLo0及MLo1。之後，閂鎖觸發CP2被設為低位準的話，CMOS開關SW10及SW20被設為關閉狀態，反相器INV10、INV20被設為開啟狀態，在主閂鎖MLT0及MLT1保持依照匹配線ML［0］及ML［1］之訊號位準的位準。

在掃描路徑模式訊號SP被設為高位準的掃描路徑模式，P通道MOS電晶體P20、P40及N通道MOS電晶體N20、N40被設為開啟狀態。P通道MOS電晶體P10、P30及N通道MOS電晶體N10、N30被設為關閉狀態。藉此，保持被供給到第2掃描輸入資料端子SI2的訊號之初級FFS的輸出被供給到匹配放大器MA0的輸入。又，匹配放大器MA0的副閂鎖之輸出被供給到匹配放大器MA1的輸入。

在這個狀態，閂鎖觸發CP2被設為高位準的話，CMOS開關SW10及SW20被設為開啟狀態，初級FFS的輸出及匹配放大器MA0之副閂鎖SLT0的輸出分別被供給到匹配放大器MA0的主閂鎖MLT0及匹配放大器MA1的主閂鎖MLT1。此時，反相器INV14及INV24被設為關閉狀態。

之後，閂鎖觸發CP2被設為低位準的話，CMOS開關SW10及SW20被設為關閉狀態，匹配放大器MA0的主閂鎖MLT0及匹配放大器MA1的主閂鎖MLT1保持初級FFS的輸出及匹配放大器MA0之副閂鎖SLT0的輸出。此時，由於反相器INV14及INV24被設為開啟狀態，匹配放大器MA0的副閂鎖SLT0及匹配放大器MA1的副閂鎖SLT1供給匹配放大器MA0的主閂鎖MLT0及匹配放大器MA1的主閂鎖MLT1之記憶狀態。

如此一來，在掃描路徑模式訊號SP被設為高位準的掃描路徑模式，初級FFS的輸出依序被傳達到匹配放大器MA0、匹配放大器MA1。

依照這個構成，將初級設為來自掃描路徑的選擇器（第2時脈反相器電路、第4時脈反相器電路），並且從掃描正反器SFF0、SFF1的主閂鎖MLT0、MLT1使訊號輸出到匹配訊號輸出線MLo［0］、MLo［1］，藉此可實現匹配線ML［0］、ML［1］的輸出之高速化。又，掃描路徑側由副閂鎖SLT0、SLT1輸出，藉此可減輕主閂鎖MLT0、MLT1的負載。

［變形例3］ 圖10為用於說明變形例3的輸出閂鎖觸發之生成方法的圖。圖10為用於說明匹配放大器部內的閂鎖電路LT（或者掃描正反器SFF）之輸出閂鎖觸發CP2的生成方法之圖。變形例3可應用於實施例、變形例1及變形例2。

如先前所述，由於匹配線ML的負載大，因此必須使閂鎖電路LT的輸出閂鎖觸發CP2延遲。在已編輯TCAM巨集單元的情況，資料寬度（1項目的位元數）可進行可變動的變更。因此，匹配線LM的長度會對應資料寬度（1項目的位元數）而變更。當然，匹配線ML的長度較短時，由於匹配線ML的負載較輕，故匹配線ML的電位可快速變更。因此，匹配線ML的長度較短時，使輸出閂鎖觸發CP2快速產生為佳。

在變形例3，藉由使用配置成與匹配線ML為並列方向的第1負載配線RPLML及第1負載配線BACKML，而複製資料寬度。藉此，可生成最適當的輸出閂鎖觸發CP2。

圖10的（a）為表示匹配線ML連同第1負載配線RPLML及第1負載配線BACKML之間的佈局之配置關係的圖。圖10的（b）為表示用於生成閂鎖觸發CP2的閂鎖觸發生成電路100之電路構成的一例之圖。圖10的（c）為概念性表示閂鎖觸發生成電路100之時序的圖。

圖10的（a）概念性表示圖4的TCAM巨集單元10之佈局配置。字元線驅動器（WLD）25、TCAM單元陣列（CARY）20、匹配放大器部（MA）23及匹配線選擇電路部（MLS）26沿著Y方向依序配置。在X方向，於字元線驅動器（WLD）25的下側，配置有控制邏輯電路（CNT）24的形成區域。在Y方向，於控制邏輯電路（CNT）24的右邊側，配置有包含寫入驅動器及讀取用感應放大器（WD／SA）21連同搜尋線驅動器（SD）22的輸入輸出電路區域IO。在Y方向的輸入輸出電路區域IO之右邊側，配置有區域TP。

在TCAM單元陣列CARY內，例示性描繪1條匹配線ML，沿著Y方向配置。在TCAM單元陣列CARY內，進一步例示性描繪沿著Y方向配置的字元線（WLA、WLB）、沿著X方向配置的位元線對（BT，BB）、及沿著X方向配置的搜尋線對（ST、SB）。

在輸入輸出電路區域IO內，描繪第1負載配線RPLML及第1負載配線BACKML。第1負載配線RPLML及第1負載配線BACKML係與匹配線ML並列沿著Y方向配置。匹配線ML、第1負載配線RPLML及第1負載配線BACKML被設為大致等長。匹配線ML、第1負載配線RPLML及第2負載配線BACKML的長度構成為對應資料寬度（1項目的位元數）而決定其長度。也就是說，第1負載配線RPLML及第2負載配線BACKML可視為複製匹配線ML的配線（複製配線）。與匹配線ML的寄生電容之値大致同等的値之寄生電容被設在第1負載配線RPLML及第2負載配線BACKML。

圖10的（b）表示用於生成閂鎖觸發CP2的閂鎖觸發生成電路之一例。閂鎖觸發生成電路100包含：在圖10的（a）之控制邏輯電路（CNT）24的配置區域內所形成的第1電路部分A；在圖10的（a）之輸入輸出電路區域IO之配置區域內所形成的第2電路部分B；及於在圖10的（a）之區域TP所表示的配置區域內所形成的第3電路部分C。

閂鎖觸發生成電路100包含從主時脈訊號CLK生成第1內部時脈訊號CKF的第1時脈生成電路110。第1時脈生成電路110包含反相器IV10、OR電路OR10、延遲電路DLY、反相器IV11、及設定－重設閂鎖電路RSLT、以及緩衝放大器BA。

從第1時脈生成電路110所生成的第1內部時脈訊號CKF被輸入到進行第1負載配線RPLML的充電及放電的第1充放電電路CDC1。第1充放電電路CDC1包含P通道MOS電晶體P50、N通道MOS電晶體N50－N55。P通道MOS電晶體P50依照第1內部時脈訊號CKF的高位準，而將第1負載配線RPLML的負載電容C充電。又，N通道MOS電晶體N50、N51依照第1內部時脈訊號CKF的低位準，而將第1負載配線RPLML的負載電容C放電。N通道MOS電晶體N53的閘極經由反相器IN15而被連接到第2測試端子TE2。N通道MOS電晶體N53被設為開啟狀態的話，則藉由N通道MOS電晶體N52及N53，而將第1負載配線RPLML的負載電容C放電。同樣地，N通道MOS電晶體N55的閘極被連接到第1測試端子TE1。N通道MOS電晶體N55被設為開啟狀態的話，則藉由N通道MOS電晶體N54及N55，而將第1負載配線RPLML的負載電容C放電。第1測試端子TE1及第2測試端子TE2在測試時，被供給高位準「H」般的訊號位準，在通常動作時，被供給低位準「L」般的訊號位準。因此，N通道MOS電晶體N53在測試時，被設為關閉狀態，在通常動作時，被設為開啟狀態。因此，將第1負載配線RPLML的負載電容C放電的速度係相較於通常動作時，在測試時會變慢。另外，N通道MOS電晶體N55在測試時，被設為開啟狀態，在通常動作時，被設為關閉狀態。因此，將第1負載配線RPLML的負載電容C放電的速度係相較於通常動作時，在測試時會變快。

反相器IV13依照第1負載配線RPLML的位準而生成第2內部時脈訊號CKR。第2內部時脈訊號CKR被輸入到依照第2內部時脈訊號CKR而進行第2負載配線BACKML的充電及放電作業的第2充放電電路CDC2。

第2充放電電路CDC2包含P通道MOS電晶體P60、N通道MOS電晶體N60－N65。P通道MOS電晶體P60依照第2內部時脈訊號CKR的高位準而將第2負載配線BACKML的負載電容C充電。又，N通道MOS電晶體N60、N61依照第2內部時脈訊號CKR的低位準而將第2負載配線BACKML的負載電容C放電。

N通道MOS電晶體N63的閘極被連接到第1測試端子TE1。N通道MOS電晶體N63被設為開啟狀態的話，則藉由N通道MOS電晶體N62及N63，而將第2負載配線BACKML的負載電容C放電。同樣地，N通道MOS電晶體N65的閘極經由反相器IN15而被連接到第2測試端子TE2。N通道MOS電晶體N65被設為開啟狀態的話，則藉由N通道MOS電晶體N64及N65，而將第2負載配線BACKML的負載電容C放電。尚且，N通道MOS電晶體N65在測試時，被設為關閉狀態，在通常動作時，被設為開啟狀態。因此，將第2負載配線BACKML的負載電容C放電的速度係相較於通常動作時，在測試時會變慢。另外，N通道MOS電晶體N63在測試時，被設為開啟狀態，在通常動作時，被設為關閉狀態。因此，將第2負載配線BACKML的負載電容C放電的速度係相較於通常動作時，在測試時會變快。

OR電路OR14具有：被結合於第2負載配線BACKML的第1輸入；及經由反相器IV14而接收第1內部時脈訊號CKF的第2輸入。OR電路OR14的輸出係作為重設訊號RST而被輸入到設定－重設閂鎖電路RSLT的重設端子。又，OR電路OR14的輸出經由反相器IV12而作為閂鎖觸發CP2被輸出。

如圖10的（c）所示，從主時脈訊號CLK的低位準變化為高位準時，第1內部時脈訊號CKF也會同時從低位準變化為高位準。配合第1內部時脈訊號CKF的高位準，第1負載配線RPLML的負載電容C會開始放電。第1負載配線RPLML的位準超過反相器IV13之邏輯閾値的話，第2內部時脈訊號CKR會從低位準變化為高位準。配合第2內部時脈訊號CKR的高位準，第2負載配線BACKML的負載電容C會開始放電。反相器IV14的輸出為低位準，並且第2負載配線BACKML的位準超過OR電路OR11之邏輯閾値的話，重設訊號RST會從高位準變化為低位準。藉此，閂鎖觸發CP2會從低位準變化為高位準。又，設定－重設閂鎖RSLT的輸出也就是第1內部時脈訊號CKF從高位準變化為低位準。藉此，重設訊號RST會從低位準變化為高位準，閂鎖觸發CP2會從高位準變化為低位準。

圖10的（b）之電路的特徵如下文所述。 （a）由設定－重設閂鎖RSLT接收主時脈訊號CLK。 （b）使設定－重設閂鎖RSLT的輸出依照CKF、RPLML、CKR、BACKML的順序延遲。第1負載配線RPLML／第2負載配線BACKML係與匹配線ML並列配置。 （c）設定－重設閂鎖RSLT的重設訊號RST係不論與第2負載配線BACKML或是設定－重設閂鎖RSLT輸出之後立即出現的第1內部時脈CKF之間皆以OR邏輯（設置OR電路OR11）運作。

上述（c）的要點在於使重設訊號RST不僅與第2負載配線BACKML、也與第1內部時脈CKF為OR邏輯運作。否則，設定－重設閂鎖RSLT的重設期間變得過長，TCAM的動作頻率會延遲。藉由使重設訊號RST相較於BACKML為更短的脈衝，而可提升TCAM動作頻率。

接著，說明第1測試端子TE1及第2測試端子TE2。

第1測試端子TE1及第2測試端子TE2可如以下所述加以利用。在第1測試端子TE1，藉由使匹配線輸出閂鎖觸發CP2快速產生，而可執行驅動力弱的TCAM單元之測試篩選。又，在第2測試端子TE2，將匹配線輸出閂鎖觸發CP2的產生速度降低。TCAM的搜尋動作係一般而言，從將匹配線ML預充電到「H」之處，而藉由匹配放大器部內的閂鎖電路LT鎖定成放電到「L」（不一致）或是以「H」狀態浮動（一致）。因此，產生漏電流的話，則浮動中的匹配線ML無法維持「H」位準而會錯誤動作。實際使用時，漏電流增加為常見的其中一個不良現象，出貨測試時，預先執行篩選為佳。在第2測試端子TE2，使輸出閂鎖觸發CP2延遲，而延長匹配線ML的浮動狀態之時間。藉此，小量的漏電流產生而可檢測不良情況，可執行可靠性高的篩選。

依照這個構成，可作成對應編輯器的最佳匹配線輸出時序。又，由於最佳匹配線輸出時序能夠生成，故也可使TCAM巨集單元高速化。又，藉由篩選測試，可提升TCAM巨集單元的品質及可靠性。

［變形例4］ 圖11為概念性表示變形例4的TCAM巨集單元之電路圖。圖11的TCAM巨集單元為藉由Y選擇訊號（行選擇訊號）Yn，而使位元線對BT［0］、BB［0］或者位元線對BT［1］、BB［1］為可能的構成。Y選擇訊號Yn為Y0時，Y開關YSW0被設為開啟狀態，位元線對BT［0］、BB［0］被連接到感應放大器SA0。另外，Y選擇訊號Yn為Y1時，Y開關YSW1被設為開啟狀態，位元線對BT［1］、BB［1］被連接到感應放大器SA0。

又，伴隨這個變更，匹配讀取線MRL被設為第1匹配讀取線MRL［0］與第2匹配讀取線MRL［1］。Y選擇訊號Yn為Y0時，Y開關YSWR0被設為開啟狀態，第1匹配讀取線MRL［0］被連接到緩衝放大器BA。另外，Y選擇訊號Yn為Y1時，Y開關YSWR1被設為開啟狀態，第2匹配讀取線MRL［1］被連接到緩衝放大器BA。

又，伴隨這項變更，匹配線選擇電路MLS0及MLS1的構成也會變更。匹配線選擇電路MLS0具有：用於將匹配放大器MA0的輸出（匹配訊號輸出線MLo［0］）讀取到第2匹配讀取線MRL［1］的N通道MOS電晶體T1＿0及T2＿0；及用於將匹配放大器MA1的輸出（匹配訊號輸出線MLo［1］）讀取到第1匹配讀取線MRL［0］的N通道MOS電晶體T1＿1及T2＿1。又，同樣地，匹配線選擇電路MLS1具有：用於將匹配放大器MA2的輸出（匹配訊號輸出線MLo［2］）讀取到第2匹配讀取線MRL［1］的N通道MOS電晶體T1＿0及T2＿0；及用於將匹配放大器MA3的輸出（匹配訊號輸出線MLo［3］）讀取到第1匹配讀取線MRL［0］的N通道MOS電晶體T1＿1及T2＿1。其他構成係與實施例相同。變形例4可應用於實施例、變形例1－3。

依照這個構成，即使為藉由Y選擇訊號而選擇位元線對及匹配讀取線MRL的構成，也可得到與實施例相同的效果。

［變形例5］ 圖12為表示變形例5的匹配線選擇電路MLS之構成的一例之圖。圖12的匹配線選擇電路MLS為用於可將匹配讀取訊號MRO藉由差動放大器DFA讀取的構成，而可使匹配讀取訊號MRO的讀取更為穩定或更為快速。這個構成可應用於實施例、變形例1－4。

匹配讀取線（MRL）可變更為第1匹配讀取線MRLT及第2匹配讀取線MRLB，第1匹配讀取線MRLT及第2匹配讀取線MRLB被連接到差動放大器DFA的輸入。

伴隨這項變更，匹配線選擇電路MLS0具有：用於將匹配放大器MA0的輸出讀取到第1匹配讀取線MRLT的N通道MOS電晶體T1及T2；及用於將匹配放大器MA0的輸出讀取到第2匹配讀取線MRLB的反相器INV、N通道MOS電晶體T1＿1及T2＿1。N通道MOS電晶體T1及T1＿1的閘極被連接到OR電路OR的輸出。OR電路OR為圖5所表示的匹配線選擇電路MLS0之OR電路OR。N通道MOS電晶體T2的閘極被連接到匹配訊號輸出線MLo［0］，N通道MOS電晶體T2＿1的閘極經由反相器INV而被連接到匹配訊號輸出線MLo［0］。匹配線選擇電路MLS1、MLSm也被設為與匹配線選擇電路MLS0相同的構成。

依照這個構成，可使匹配讀取訊號MRO的讀取更為穩定並且更為快速。

［應用例］ 圖13為應用例的半導體裝置之概念方塊圖。

半導體裝置300具有：中央處理裝置CPU；揮發性記憶體也就是靜態隨機存取記憶體SRAM；作為不揮發性記憶體的快閃記憶體Flash；網路介面電路NEIF；TCAM裝置1；周邊電路PHCKT；及匯流排BUS。靜態隨機存取記憶體SRAM被利用作為CPU的作業區域。快閃記憶體Flash收納中央處理裝置CPU的程式。匯流排BUS將CPU、SRAM、Flash、NEIF、TCAM裝置1、PHCKT彼此連接。網路介面電路NEIF經由網路回線NEL而與被設在半導體裝置300的外部之網路裝置NEDEV通信。網路介面電路NEIF進一步與TCAM裝置1連接。TCAM裝置1包含TCAM10及優先序編碼器PREN。TCAM10可應用實施例、變形例1－5的構成。TCAM裝置1接收從網路裝置NEDEV經由網路回線NEL而被供給到網路介面電路NEIF的通信封包，執行通信封包的路由等。

以上，將本案發明人所完成的發明基於實施形態及實施例而具體説明，但誠然本發明並不限定於上述實施形態及實施例，而是可進行各種變更。

1‧‧‧TCAM裝置

10‧‧‧TCAM巨集單元

11‧‧‧X單元

12‧‧‧Y單元

13‧‧‧資料比較部

20‧‧‧TCAM單元陣列

21‧‧‧寫入驅動器及讀取用感應放大器（WD／SA）

22‧‧‧搜尋線驅動器（SD）

23、23a‧‧‧匹配放大器部（MA）

24‧‧‧控制邏輯電路（CNT）

25‧‧‧字元線驅動器（WLD）

26‧‧‧匹配線選擇電路部（MLS）

27、27a‧‧‧掃描輸入電路部（SCC）

30‧‧‧優先序編碼器（PREN）

110‧‧‧第1時脈生成電路

300‧‧‧半導體裝置

Addr‧‧‧輸入對象的位址

BA‧‧‧緩衝放大器

BACKML‧‧‧第2負載配線

BIST、CAM‧‧‧自我測試電路

BT、BB‧‧‧位元線對

BT［0］、BB［0］‧‧‧位元線對

BT［1］、BB［1］‧‧‧位元線對

BT［n］、BB［n］‧‧‧位元線對

BUS‧‧‧匯流排

CDC1‧‧‧第1充放電電路

CDC2‧‧‧第2充放電電路

CKF‧‧‧第1內部時脈訊號

CKR‧‧‧第2內部時脈訊號

CLK‧‧‧主時脈訊號

CP1、CP2‧‧‧閂鎖觸發

CPU‧‧‧中央處理裝置

D［0］－D［n］‧‧‧資料輸入端子

DFA‧‧‧差動放大器

DLY‧‧‧延遲電路

FF0－FFn‧‧‧正反器電路

FFS‧‧‧觸發

Flash‧‧‧快閃記憶體

GND‧‧‧接地節點

i‧‧‧通常輸入配線

INV、INV1－INV25‧‧‧反相器

iTST‧‧‧測試資料供給配線

IO‧‧‧輸入輸出電路區域

IV10－IV15‧‧‧反相器

LT‧‧‧閂鎖電路

MA0－MAm‧‧‧匹配放大器

MC、bitcell‧‧‧TCAM單元

ML、ML0－MLm、ML［0］－ML［M］‧‧‧匹配線

MLo0－MLom、MLo［0］－MLo［m］‧‧‧匹配訊號輸出線

MLS0－MLSm‧‧‧匹配線選擇電路

MLT0、MLT1‧‧‧主閂鎖

MRL‧‧‧匹配讀取線

MRL［0］、MRLT‧‧‧第1匹配讀取線

MRL［1］、MRLB‧‧‧第2匹配讀取線

MRO‧‧‧匹配讀取訊號

N10－N65‧‧‧N通道MOS電晶體

ND1、ND2、ND3‧‧‧記憶節點

ND1＿n、ND2＿n‧‧‧記憶節點

NEDEV‧‧‧網路裝置

NEIF‧‧‧網路介面電路

OR10、OR11‧‧‧OR電路

oTST（m+1）‧‧‧m+1條測試結果配線

P10－P60‧‧‧P通道MOS電晶體

PHCKT‧‧‧周邊電路

Q（Q［0］－Q［n］）‧‧‧讀取資料端子

Q1－Q9‧‧‧MOS電晶體

RPLML‧‧‧第1負載配線

RSLT‧‧‧設定－重設閂鎖電路

RST‧‧‧重設訊號

SA0－SAn‧‧‧感應放大器

SAE‧‧‧時序訊號

SD‧‧‧搜尋資料

SD0－SDn‧‧‧搜尋線驅動器

SD［0］－SD［n］‧‧‧搜尋資料輸入端子

SE0－SEn、SEL0－SELm、Sel（n+1）‧‧‧選擇電路

SELCP‧‧‧閂鎖觸發

SFF0、SFF1‧‧‧正反器

SI‧‧‧掃描輸入端子

SI1‧‧‧第1掃描輸入資料端子

SI2‧‧‧第2掃描輸入資料端子

SLE‧‧‧搜尋閂鎖啟用訊號

SLT0、SLT1‧‧‧副閂鎖

SP‧‧‧接收掃描路徑模式訊號

SRAM‧‧‧靜態隨機存取記憶體

STM‧‧‧掃描測試模式訊號

SO‧‧‧掃描輸出端子

SO1‧‧‧第1掃描輸出資料端子

SO2‧‧‧第2掃描輸出資料端子

ST、SB、ST［0］，SB［0］－ST［n］，SB［n］‧‧‧搜尋線對

SW10、SW20‧‧‧CMOS開關

T1、T2‧‧‧N通道MOS電晶體

T1＿0、T1＿1、T2＿0、T2＿1‧‧‧N通道MOS電晶體

TE1‧‧‧第1測試端子

TE2‧‧‧第2測試端子

TP‧‧‧區域

Vdd‧‧‧電源電位

WD0－WDn‧‧‧寫入驅動器

WLA、WLA［0］－WLA［M］、WLB、WLB［0］－WLB［M］‧‧‧字元線

WTE‧‧‧寫入啟用訊號

Y0、Y1、Yn‧‧‧Y選擇訊號

YSW0、YSW1、YSWR0、YSMR1‧‧‧Y開關

【圖1】為用於說明CAM的測試之問題點的圖。 【圖2】為表示實施例的TCAM單元之構成的一例之電路圖。 【圖3】為將圖2的X單元及Y單元的記憶內容、以及TCAM單元的資料之間的對應關係以表格形式表示的圖。 【圖4】為表示實施例的TCAM裝置之構成的方塊圖。 【圖5】為概念性表示實施例的TCAM巨集單元之電路圖。 【圖6】為表示1bit－miss測試的時序圖之圖。 【圖7】為概念性表示變形例1的TCAM巨集單元之電路圖。 【圖8A】為概念性表示變形例2的TCAM巨集單元之電路圖。 【圖8B】為概念性表示變形例2的TCAM巨集單元之電路圖。 【圖9】為表示變形例2的選擇電路及匹配放大器的閂鎖電路之電路構成的一例之圖。 【圖10】為用於說明變形例3的輸出閂鎖觸發之生成方法的圖。 【圖11】為概念性表示變形例4的TCAM巨集單元之電路圖。 【圖12】為表示變形例5的匹配線選擇電路MLS之構成的一例之圖。 【圖13】為應用例的半導體裝置之概念性方塊圖。

Claims (15)

1. 一種內容參照記憶體，其具備： 多個CAM單元； 連接到前述多個CAM單元的字元線； 連接到前述多個CAM單元的多條位元線； 連接到前述多個CAM單元的多條搜尋線； 連接到前述多個CAM單元的匹配線； 連接到前述匹配線的匹配放大器；及 配合前述字元線的値而可選擇前述匹配放大器的輸出之選擇電路。
2. 如申請專利範圍第1項之內容參照記憶體，其中 前述多個CAM單元的各者包含TCAM單元， 前述字元線包含第1字元線及第2字元線， 前述選擇電路配合前述第1字元線或前述第2字元線的値，而選擇前述匹配放大器的輸出。
3. 如申請專利範圍第2項之內容參照記憶體，其進一步包含： 被供給前述匹配放大器的輸出之匹配訊號輸出線；及 讀取線， 前述選擇電路包含： 具有被連接到前述第1字元線及前述第2字元線的輸入之OR電路； 具有連接到前述OR電路的輸出之閘極的第1MOS電晶體； 具有連接到前述匹配訊號輸出線的閘極之第2MOS電晶體， 前述第1MOS電晶體的源極汲極路徑及前述第2MOS電晶體的源極汲極路徑在前述讀取線及參考電位之間以串聯連接。
4. 如申請專利範圍第1項之內容參照記憶體，其進一步包含： 連接到前述多條搜尋線，並且朝向前述多條搜尋線供給測試用的搜尋資料之掃描輸入電路。
5. 如申請專利範圍第1項之內容參照記憶體，其進一步包含： 被供給前述匹配放大器的輸出之匹配訊號輸出線；及 讀取線， 前述選擇電路包含： 具有連接到前述字元線的閘極的第1MOS電晶體；及 具有連接到前述匹配訊號輸出線的閘極之第2MOS電晶體， 前述第1MOS電晶體的源極汲極路徑及前述第2MOS電晶體的源極汲極路徑在前述讀取線及接地電位之間以串聯連接。
6. 一種內容參照記憶體，其具備： 多個CAM單元； 連接到前述多個CAM單元的字元線； 連接到前述多個CAM單元的多條位元線； 連接到前述多個CAM單元的多條搜尋線； 連接到前述多個CAM單元的匹配線； 連接到前述匹配線的匹配放大器；及 朝向前述多條搜尋線供給測試用的搜尋資料之掃描輸入電路。
7. 如申請專利範圍第6項之內容參照記憶體，其中 前述多個CAM單元的各者包含TCAM單元， 前述字元線包含第1字元線及第2字元線。
8. 如申請專利範圍第6項之內容參照記憶體，其進一步具有： 連接到前述多條搜尋線的多條搜尋線驅動器， 前述掃描輸入電路包含將前述測試用的搜尋資料朝向前述多條搜尋線驅動器供給的多個正反器電路。
9. 如申請專利範圍第8項之內容參照記憶體，其進一步具有 連接到前述多條位元線的多個寫入驅動器， 前述多個正反器電路的輸出分別連接到前述多條搜尋線驅動器的輸入及前述多個寫入驅動器的輸入。
10. 一種內容參照記憶體，其包含： 多個CAM單元； 連接到前述多個CAM單元的多條字元線； 連接到前述多個CAM單元的多條位元線； 連接到前述多個CAM單元的多條搜尋線； 連接到前述多個CAM單元的多條匹配線；及 連接到前述多條匹配線的匹配放大器部， 前述匹配放大器部包含：多個閂鎖電路；及多個選擇電路， 前述多個選擇電路的各者包含：連接到對應的匹配線之第1輸入；及連接到對應的閂鎖電路之輸出的第2輸入， 前述多個閂鎖電路及前述多個選擇電路在掃描輸入端子及掃描輸出端子之間構成掃描路徑。
11. 如申請專利範圍第10項之內容參照記憶體，其進一步包含： 連接到前述多條字元線及前述多個閂鎖電路的輸出之匹配線選擇電路部；及 讀取線， 前述匹配線選擇電路部包含分別連接到對應的字元線及對應的閂鎖電路之輸出的多個選擇電路， 前述多個選擇電路的各者配合對應的字元線之選擇位準，而將對應的閂鎖電路之輸出朝向前述讀取線輸出。
12. 如申請專利範圍第11項之內容參照記憶體，其中 前述多個CAM單元的各者包含TCAM單元， 前述字元線包含第1字元線及第2字元線， 前述選擇電路配合前述第1字元線或前述第2字元線的選擇位準，而將對應的閂鎖電路之輸出朝向前述讀取線輸出。
13. 如申請專利範圍第12項之內容參照記憶體，其中 前述多個選擇電路的各者包含： 具有連接到前述第1字元線及前述第2字元線的輸入之OR電路； 具有連接到前述OR電路的輸出之閘極的第1MOS電晶體；及 具有對應的閂鎖電路之輸出被供給的閘極之第2MOS電晶體， 前述第1MOS電晶體的源極汲極路徑及前述第2MOS電晶體的源極汲極路徑在前述讀取線及參考電位之間以串聯連接。
14. 如申請專利範圍第11項之內容參照記憶體，其進一步包含： 連接到前述多條搜尋線，並且朝向前述多條搜尋線供給測試用的搜尋資料之掃描輸入電路。
15. 如申請專利範圍第14項之內容參照記憶體，其進一步具有： 連接到前述多條搜尋線的多條搜尋線驅動器， 前述掃描輸入電路包含將前述測試用的搜尋資料朝向前述多條搜尋線驅動器供給的多個正反器電路。