[go: up one dir, main page]

CN111433848B - 输入缓冲电路 - Google Patents

输入缓冲电路 Download PDF

Info

Publication number
CN111433848B
CN111433848B CN201880078196.2A CN201880078196A CN111433848B CN 111433848 B CN111433848 B CN 111433848B CN 201880078196 A CN201880078196 A CN 201880078196A CN 111433848 B CN111433848 B CN 111433848B
Authority
CN
China
Prior art keywords
transistor
circuit
coupled
node
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880078196.2A
Other languages
English (en)
Other versions
CN111433848A (zh
Inventor
松野广之
塚田修一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN111433848A publication Critical patent/CN111433848A/zh
Application granted granted Critical
Publication of CN111433848B publication Critical patent/CN111433848B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

本文公开一种设备，所述设备包含：第一和第二电压端子；第一、第二和第三电路节点，所述第一电路节点的电位基于输入信号而改变；触发器电路，其包括彼此交叉耦合的第一和第二反相器，所述第一反相器耦合在所述第一电压端子和所述第二电路节点之间；第一晶体管，其耦合在所述第二和第三电路节点之间，所述第一晶体管具有耦合到所述第一电路节点的控制电极；以及第一电流控制电路，其耦合在所述第三电路节点和所述第二电压端子之间，流过所述第一电流控制电路的电流量基于第一代码信号来控制。

Description

输入缓冲电路
背景技术
高数据可靠性、高速存储器存取和减小的芯片尺寸是半导体存储器所需的特征。
近年来，一直致力于在减小半导体装置的功率消耗的同时提高存取速度。作为提高存取速度的努力的一部分，可能需要在输入缓冲器中包含具有较快操作的输入接收器电路，用于接收地址信号、命令信号和时钟信号。同时，可能需要在输入接收器电路处适应多种多样的输入信号以满足最新的半导体装置(例如，低功率双数据速率同步DRAM)。举例来说，低功率双数据速率4(LPDDR4)规范(JESD209-4)指定，数据输入参考电压(VREF)操作点从用于数据输入的电源电压(VDD)的10％到42％变动。遵循这些准则，已经开发包含差分放大器的输入接收器电路。举例来说，已经使用数据锁存器型输入缓冲器作为用于存储器装置(例如，LPDDR4)的输入缓冲器。存储器装置中的数据锁存器型输入(DQ)缓冲器通过在时钟信号CLK处于逻辑高电平时放大数据输入信号和VREF之间的电压差来放大数据信号并锁存数据信号，且通过在时钟信号CLK处于逻辑低电平时对每一节点预充电来初始化DQ缓冲器中的每一节点。DQ输入缓冲器在每一时钟循环期间响应于信号输入执行放大和锁存操作的序列，且继而执行预充电操作。输入晶体管的源节点可接收电源电压VDD，且耦合到输入节点(IN+节点和IN-节点)的输入晶体管的栅极节点可在执行放大和锁存操作的序列的同时分别接收数据输入信号DQ和参考电压VREF。然而，如果数据输入信号DQ的电压和参考电压VREF变得较高(例如，VREF＝42％*VDD)，则输入晶体管可能归因于输入晶体管M1和M2的较小VGS而不能足够快地被驱动。
图1是常规数据输入缓冲电路的电路图。常规数据输入缓冲电路包含第一放大器，其包含晶体管M1、M2、M3、M4、M5和M6。晶体管M0是第一放大器的开关。数据输入信号DQ提供到耦合到晶体管M1的栅极的IN+节点。参考电压VREF提供到耦合到晶体管M2的栅极的IN-节点。当反转时钟信号CLKB处于逻辑低电平时执行放大和锁存操作的序列，这激活晶体管M0且解除激活晶体管M7-M10。电源电压VDD经由晶体管M1和M2提供到节点(节点1和节点2)，且节点(节点1和节点2)的电压响应于反转时钟信号CLKB处于逻辑低电平而从预充电电平VSS增加，这取决于数据输入信号DQ。因此，可基于输入数据输入信号DQ的电压和参考电压VREF之间的差而引起节点(节点1和节点2)之间的电压差Vdiff。因为电源电压VDD提供到节点(节点1和节点2)，所以当电压差Vdiff超出晶体管M3的阈值电压VTh或晶体管M4的阈值电压VTh时，OUT-节点和OUT+节点处的电压可分别经由晶体管M3和M4从预充电电平VSS增加。归因于增加直至接近电源电压VDD的节点1和节点2的电压，第一放大器锁存第一放大器的OUT-节点和OUT+节点之间的电压差，且将逻辑高电平信号(VDD)提供到OUT-节点和OUT+节点中的一个，且将逻辑低电平信号(VSS)提供到OUT-节点和OUT+节点中的另一个。在预充电操作中，当反转时钟信号CLKB处于逻辑高电平时，节点节点1、节点2OUT-和OUT+由预充电晶体管M7、M8、M9和M10预充电到逻辑低电平信号(VSS)。节点1的电压增加到晶体管M3的阈值VTh以上驱动与晶体管M1相关的电容器(未图示)和耦合到OUT-节点的电容器，(例如，晶体管M4和M6的栅极处的电容器、晶体管M3的沟道电容器和晶体管M5的漏极电容器)，且这些电容器的总电容非常大。类似地，与晶体管M2相关的电容器的总电容较大。相应地，当数据输入信号DQ和参考电压VREF较高时，将节点(节点1和节点2)的电压增加到大约电源电压VDD以及完成放大和锁存操作的序列以增加OUT-节点和OUT+节点处的电压的时间较长，且放大和锁存操作的序列不能通过数据输入缓冲电路中的预充电操作完成。
此外，图1的数据输入缓冲电路的问题在于，归因于配对晶体管的阈值电压之间的失配而发生输入偏移。举例来说，当晶体管M1的阈值电压和晶体管M2的阈值电压之间的差是由工艺变化所导致时，IN+节点的操作点从参考电压VREF偏离。并且，当存在晶体管M3的阈值电压和晶体管M4的阈值电压之间的差时或当存在晶体管M5的阈值电压和晶体管M6的阈值电压之间的差时，类似地发生输入偏移。
图2是另一常规数据输入缓冲电路的电路图。图2中展示的数据输入缓冲电路分别包含并联连接到晶体管M1的晶体管M110到M11m以及串联连接到晶体管M110到M11m的晶体管M120到M12m。晶体管M1和M110到M11m的栅极电极共同连接到IN+节点。第一代码信号CODE1的相应位分别提供到晶体管M120到M12m的栅极电极。类似地，图2中展示的数据输入缓冲电路分别包含并联连接到晶体管M2的晶体管M130到M13m，以及串联连接到晶体管M130到M13m的晶体管M140到M14m。晶体管M2和M130到M13m的栅极电极共同连接到IN-节点。第二代码信号CODE2的相应位分别提供到晶体管M140到M14m的栅极电极。相应地，可基于代码信号CODE1的值调整晶体管电路MC1的能力，且可基于代码信号CODE2的值调整晶体管电路MC2的能力。因此，即使当晶体管M1的阈值电压与晶体管M2的阈值电压彼此失配时，也可抵消失配所导致的输入偏移。
图2中展示的数据输入缓冲电路包含触发器电路，其包含晶体管M14、M15、M16和M17。晶体管M26连接于晶体管M16的源极和VSS端子之间。晶体管M26的栅极电极连接到节点1。晶体管M27连接于晶体管M17的源极和VSS端子之间。晶体管M27的栅极电极连接到节点2。相应地，节点1和节点2的电容分量相对于图1中展示的数据输入缓冲电路中的电容分量减小，且可实现较快操作。晶体管M28和M29分别连接到OUT+节点和OUT-节点，且当时钟信号CLK处于低电平时OUT+节点和OUT-节点两者预充电到VDD电平。
然而，在图2中展示的数据输入缓冲电路中，晶体管M110到M11m和M120到M12m的沟道电容器添加到节点1，且晶体管M130到M13m和M140到M14m的沟道电容器添加到节点2。这些沟道电容器中断快得多的操作。
发明内容
下文描述根据本公开的输入缓冲器的各种实施例。在本公开的一方面中，一种设备包含第一和第二电压端子，以及第一、第二和第三电路节点。第一电路节点的电位基于输入信号而改变。所述设备进一步包含触发器电路、第一晶体管和第一电流控制电路。触发器电路包含彼此交叉耦合的第一和第二反相器，所述第一反相器耦合在第一电压端子和第二电路节点之间。所述第一晶体管耦合在第二和第三电路节点之间，所述第一晶体管具有耦合到第一电路节点的控制电极。第一电流控制电路耦合在第三电路节点和第二电压端子之间，流过第一电流控制电路的电流的量基于第一代码信号来控制。
在本公开的另一方面中，一种设备包含第一和第二电压端子，以及第一、第二、第三和第四电路节点。所述设备进一步包含触发器电路、第一和第二晶体管，以及多个第三晶体管和多个第四晶体管。触发器电路包含彼此交叉耦合的第一和第二反相器，所述第一反相器耦合在第一电压端子和第一电路节点之间，所述第二反相器耦合在第一电压端子和第三电路节点之间。所述第一晶体管耦合在第一和第二电路节点之间，且所述第二晶体管耦合在第三和第四电路节点之间。所述多个第三晶体管并联耦合在第二电路节点和第二电压端子之间，且所述多个第四晶体管并联耦合在第四电路节点和第二电压端子之间。
在本公开的另一方面中，一种设备包含：第一放大器，其被配置成通过放大输入信号产生第一和第二电压；第二放大器，其被配置成通过放大第一电压产生第三电压；以及第三放大器，其被配置成通过放大第二电压产生第四电压。所述设备进一步包含锁存电路，以及第一和第二电流控制电路。锁存电路被配置成锁存由第三和第四电压之间的差指示的数据。第一电流控制电路被配置成调整流过第三放大器的源电流。第二电流控制电路被配置成调整流过第四放大器的源电流。
在本公开的另一方面中，一种设备包含第一和第二电压端子，且进一步包含第一、第二和第三晶体管。所述第一晶体管耦合在第一电压端子和第一电路节点之间，所述第一晶体管包括被配置成接收输入信号的控制栅极。所述第二晶体管耦合在第一电压端子和第二电路节点之间，所述第二晶体管包括耦合到第一电路节点的控制栅极。第三晶体管耦合在第二电路节点和第二电压端子之间，所述第三晶体管包括被配置成接收代码信号的控制栅极。
附图说明
图1是常规数据输入缓冲电路的电路图。
图2是另一常规数据输入缓冲电路的电路图。
图3是根据本公开的半导体装置的框图。
图4是展示根据本公开的实施例的输入/输出电路的一部分的示意图。
图5是指示存储在熔丝电路中的代码信号的表的实例。
图6是根据本公开的实施例的输入缓冲电路的电路图。
图7是用于阐释如何确定代码信号的流程图。
具体实施方式
下文将参考附图来详细阐释本发明的各种实施例。以下详细描述参考附图，附图借助于说明展示其中可以实践本发明的特定方面和实施例。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可利用其它实施例并且可进行结构、逻辑和电性改变。本文中所公开的各种实施例不必相互排斥，因为一些所公开的实施例可以与一或多个其它所公开的实施例组合以形成新的实施例。
图3是根据本公开的实施例的半导体装置的框图。举例来说，半导体装置10可为集成到单个半导体芯片中的LPDDR4 SDRAM。半导体装置10可安装在外部衬底2上，外部衬底2为存储器模块衬底、母板等。如图3中所展示，半导体装置10包含存储器单元阵列11。存储器单元阵列11包含多个存储体，每一存储体包含多个字线WL、多个位线BL，以及布置在所述多个字线WL和所述多个位线BL的交叉点处的多个存储器单元MC。通过行解码器12执行字线WL的选择，且通过列解码器13执行位线BL的选择。感测放大器18耦合到对应的位线BL且连接到本地I/O线对LIOT/B。本地IO线对LIOT/B经由充当开关的转移栅极TG 19连接到主IO线对MIOT/B。
转向半导体装置10中包含的多个外部端子的阐释，所述多个外部端子包含地址端子21、命令端子22、时钟端子23、数据端子24，以及电源端子25V、25S和26。数据端子24可耦合到输出缓冲器，以用于存储器的读取操作。或者，数据端子24可耦合到输入缓冲器以用于稍后将描述的存储器的读取/写入存取。图3展示动态随机存取存储器(DRAM)的实例，然而，可包含具有用于信号输入/输出的外部端子的任何装置作为本公开的实施例的外部端子。
地址端子21被供应有地址信号ADD和存储体地址信号BADD。供应到地址端子21的地址信号ADD和存储体地址信号BADD经由地址输入电路31传递到地址解码器32。地址解码器32接收地址信号ADD且将经解码行地址信号XADD供应到行解码器12，并将经解码列地址信号YADD供应到列解码器13。地址解码器32还接收存储体地址信号BADD且将存储体地址信号BADD供应到行解码器12和列解码器13。命令端子22被供应有命令信号COM。命令信号COM可包含一或多个单独的信号。输入到命令端子22的命令信号COM经由命令输入电路33输入到命令解码器34。命令解码器34对命令信号COM进行解码以产生各种内部命令信号。举例来说，内部命令可包含选择字线的行命令信号和选择位线的列命令信号，例如读取命令或写入命令。
因此，当发出读取命令并及时向行地址和列地址供应读取命令时，可从通过这些行地址和列地址指定的存储器单元阵列11中的存储器单元MC读取读取数据。读取数据DQ经由读取/写入放大器15和输入/输出电路17从数据端子24输出到外部。类似地，当发出写入命令并及时向行地址和列地址供应写入命令且接着将写入数据DQ供应到数据端子24时，将写入数据DQ经由输入/输出电路17和读取/写入放大器15供应到存储器单元阵列11并在通过行地址和列地址指定的存储器单元MC中写入所述写入数据DQ。根据一个实施例，输入/输出电路17可包含输入缓冲器。时钟端子23被分别供应有外部时钟信号CLK和CLKB。外部时钟信号CLK和CLKB彼此互补且被供应到输入/输出电路17。输入/输出电路17接收外部时钟信号CLK和CLKB，所述外部时钟信号CLK和CLKB用作用于确定写入数据DQ的输入定时和读取数据DQ的输出定时的定时信号。
电源端子25V和25S被分别供应有电源电位VDD和VSS。这些电源电位VDD和VSS被供应到电压产生器39。电压产生器39可基于电源电位VDD和VSS产生各种内部电位VREF、VPP、VOD、VARY、VPERI等。内部电位VPP可主要在行解码器12中使用，内部电位VOD和VARY可主要在存储器单元阵列11中包含的感测放大器18中使用，且内部电位VPERI可在许多其它电路块中使用。参考电压VREF被供应到输入/输出电路17。
电源电位VDDQ和VSSQ被供应到输入/输出电路17。电源电位VDDQ和VSSQ可以是与分别被供应到电源端子25V和25S的电源电位VDD和VSS相同的电位。然而，专用电源电位VDDQ和VSSQ可用于输入/输出电路17，使得由输入/输出电路17产生的电源噪声不会传播到其它电路块。
半导体装置10进一步包含熔丝电路40。代码信号CODE以非易失性方式存储在熔丝电路40中。当半导体装置10通电时，存储在熔丝电路40中的代码信号CODE被读取且传递到输入/输出电路17。
如图4中所展示，输入/输出电路17包含分别连接到数据端子24的DQ0输入电路100到DQn输入电路10n。相应地，从外部供应的写入数据DQ0到DQn分别并行于DQ0输入电路100到DQn输入电路10n而输入。DQ0输入电路100到DQn输入电路10n分别放大并锁存相应写入数据DQ0到DQn以产生互补内部写入数据WD0T/B到WDnT/B。内部写入数据WD0T/B到WDnT/B经由图3中展示的读取/写入放大器15被供应到存储器单元阵列11。外部时钟信号CLK和CLKB和参考电压共同供应到VREF DQ0输入电路100到DQn输入电路10n。包含在代码信号CODE中的代码信号CODE0T/B到CODEnT/B还分别被供应到DQ0输入电路100到DQn输入电路10n。如图5中所展示，代码信号CODE0T/B到CODEnT/B分别为多位信号。尽管图5展示其中代码信号CODE0T/B到CODEnT/B全部具有5位配置的实例，但代码信号CODE0T/B到CODEnT/B中的位数目不限于此。在当前实施例中，被供应到相同输入电路的两个代码信号(例如，CODE0T和CODE0B)中的至少一个具有最大值(11111)。
因为DQ0输入电路100到DQn输入电路10n具有相同电路配置，所以代表性地描述DQ0输入电路100的电路配置。如图6中所展示，DQ0输入电路100包含P沟道MOS晶体管200到204、213和214、N沟道MOS晶体管205到208、211和212，以及电流控制电路CC1和CC2。晶体管200连接于被供应有电源电压VDD的电源端子25V和电路节点N0之间。反转时钟信号CLKB被供应到晶体管200的栅极电极。晶体管201连接于电路节点N0和电路节点N1之间。外部写入数据DQ0经由数据端子24被供应到晶体管201的栅极电极。晶体管202连接于电路节点N0和电路节点N2之间。参考电压VREF被供应到晶体管202的栅极电极。晶体管201和202构成第一放大器电路A1，其基于参考电压VREF和外部写入数据DQ0之间的电位差控制流过电路节点N1和N2的电流量。当反转时钟信号CLKB变为低电平时激活第一放大器电路A1。晶体管211连接于电路节点N1和被供应有接地电位VSS的电源端子25S之间。晶体管212连接于电路节点N2和被供应有接地电位VSS的电源端子25S之间。反转时钟信号CLKB输入到晶体管211的栅极电极和晶体管212的栅极电极。相应地，当反转时钟信号CLKB变为高电平时，电路节点N1和N2预充电到接地电位VSS且第一放大器电路A1解除激活。
晶体管203到206构成触发器电路F。也就是说，晶体管203和205串联连接在被供应有电源电位VDD的电源端子25V和电路节点N11之间，且其栅极电极共同连接到晶体管204和206的漏极。晶体管204和206串联连接在被供应有电源电位VDD的电源端子25V和电路节点N12之间，且其栅极电极共同连接到晶体管203和205的漏极。内部写入数据WD0T从晶体管203和205的漏极输出。内部写入数据WD0B从晶体管204和206的漏极输出。当时钟信号CLK变为低电平时，内部写入数据WD0T/B由晶体管213和214预充电到电源电位VDD。
晶体管207连接于电路节点N11和电路节点N13之间。晶体管207的栅极电极连接到电路节点N1。电路节点N13经由电流控制电路CC1连接到被供应有接地电位VSS的电源端子25S。晶体管208连接于电路节点N12和电路节点N14之间。晶体管208的栅极电极连接到电路节点N2。电路节点N14经由电流控制电路CC2连接到被供应有接地电位VSS的电源端子25S。相应地，晶体管207和208构成第二放大器电路A2，其基于电路节点N1和N2的电位将操作电流供应到触发器电路F。添加到电路节点N1的电容组件仅为晶体管207的栅极电容器和晶体管211的漏极电容器，且因此电路节点N1的电容值小于图1和2中展示的节点1的电容值。类似地，添加到电路节点N2的电容组件仅为晶体管208的栅极电容器和晶体管212的漏极电容器，且因此电路节点N2的电容值小于图1和2中展示的节点2的电容值。因此，可实现比图1和2中展示的数据输入缓冲电路更快的操作。
电流控制电路CC1包含晶体管310到31m，其并联连接在电路节点N13和被供应有接地电位VSS的电源端子25S之间。当电源电位VDD固定地施加到晶体管310的栅极电极时，代码信号CODE0T的相应位分别被供应到其它晶体管311到31m的栅极电极。晶体管311到31m的尺寸分别对应于构成代码信号CODE0T的相应位的权重。举例来说，在其中m＝5且晶体管311对应于代码信号CODE0T的LSB且晶体管315对应于代码信号CODE0T的MSB的情况下，晶体管312的尺寸与晶体管311的尺寸的两倍一样大，晶体管313的尺寸与晶体管311的尺寸的四倍一样大，晶体管314的尺寸与晶体管311的尺寸的八倍一样大，且晶体管315的尺寸与晶体管311的尺寸的16倍一样大。
电流控制电路CC2包含晶体管320到32m，其并联连接在电路节点N14和被供应有接地电位VSS的电源端子25S之间。当电源电位VDD固定地施加到晶体管320的栅极电极时，代码信号CODE0B的相应位分别被供应到其它晶体管321到32m的栅极电极。晶体管321到32m的尺寸对应于构成代码信号CODE0B的相应位的权重，且分别具有与晶体管311到31m的尺寸相同的晶体管尺寸。
这使得能够基于代码信号CODE0T调整流过晶体管203、205和207的电流量。类似地，可基于代码信号CODE0B调整流过晶体管204、206和208的电流量。因此，当输入偏移包含在DQ0输入电路100中时，可通过分别基于代码信号CODE0T和CODE0B调整流过电流控制电路CC1和CC2的电流量来抵消输入偏移。输入偏移主要是由归因于工艺变化的晶体管201和晶体管202之间的阈值电压的差所导致。输入偏移还可由晶体管203和晶体管204之间的阈值电压差、晶体管205和晶体管206之间的阈值电压差，或晶体管207和晶体管208之间的阈值电压差所导致。
当反转时钟信号CLKB被设定成逻辑低电平时可执行放大和锁存操作的序列，所述逻辑低电平激活晶体管200且解除激活晶体管211和212。同时，时钟信号CLK被设定成解除激活晶体管213和214的逻辑高电平。电源电压VDD经由晶体管201和202提供到电路节点N1和N2，且电路节点N1和N2的电压响应于反转时钟信号CLKB处于逻辑低电平而从预充电电平VSS增加，这取决于外部写入数据DQ0。因此，可基于外部写入数据DQ0的电压和参考电压VREF之间的差引起电路节点N1和N2之间的电压差Vdiff。电路节点N1和N2的电压可超出晶体管207的阈值电压VTh或晶体管208的阈值电压VTh。因为晶体管201和202可通过分别驱动晶体管207和208的栅极电容器来激活晶体管207和208，所以电路节点N1和N2的电压可在反转时钟信号CLKB被设定成逻辑低电平之后快速增加。因此，当电路节点N1的电压或电路节点N2的电压分别超出晶体管207的阈值电压VTh或晶体管208的阈值电压VTh时，放大器A2可通过激活晶体管207和208来完成放大和锁存操作的序列。因此，放大器A2可开始放大和锁存操作的序列，而无关于外部写入数据DQ的电压和参考电压VREF。在预充电操作中，内部写入数据WD0T和WD0B可通过晶体管213和214固定到电源电压VDD。
在制造半导体装置10时进行的晶片测试期间在熔丝电路40中写入代码信号CODE0T和CODE0B的值。在晶片测试中，代码信号CODE可直接从外部输入到半导体装置10。此外，参考电压VREF可在晶片测试中被供应到晶体管201的栅极电极和晶体管202的栅极电极两者。首先，在其中参考电压VREF被供应到晶体管201的栅极电极和晶体管202的栅极电极两者的状态中，代码信号CODE0T被设定成最大值(11111)且代码信号CODE0B被设定成最小值(00000)，如图7中的步骤S1处所示。接着，如步骤S2处所示，代码信号CODE0B递增到最大值(11111)，且确定内部写入数据WD0T/B是否已在此递增期间反转。当内部写入数据WD0T/B已在此递增期间反转时，代码信号CODE0T的值稳定到最大值(11111)且代码信号CODE0B的值稳定到内部写入数据WD0T/B反转时的值。
接下来，将代码信号CODE0T和CODE0B两者设定成最大值(11111)，接着代码信号CODE0T递减到最小值(00000)，如图7中的步骤S3处所示，且确定内部写入数据WD0T/B是否已在此递减期间反转。当内部写入数据WD0T/B已在此递增期间反转时，代码信号CODE0B的值稳定到最大值(11111)且代码信号CODE0T的值稳定到内部写入数据WD0T/B反转时的值。
至于其它代码信号CODE1T/B到CODEnT/B，针对DQ0输入电路101到DQn输入电路10n进行相同测试以使相应的值稳定。以此方式稳定的代码信号CODE0T/B到CODEnT/B的值在晶片测试期间在熔丝电路40中写入。每当半导体装置10通电时读取在熔丝电路40中写入的代码信号CODE0T/B到CODEnT/B，且将其分别供应到与其对应的DQ0输入电路100到DQn输入电路10n。以此方式，使DQ0输入电路100到DQn输入电路10n中的每一个能够在抵消输入偏移的状态中操作。
尽管已经在某些优选实施例和实例的上下文中公开了本发明，但是所属领域的技术人员应理解，本发明延伸超出特定公开的实施例到其它替代实施例和/或本发明以及其显而易见的修改和等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，且其仍处于本发明的范围内。应理解，所公开实施例的各种特征和方面可彼此组合或替换以便形成所公开的发明的变化模式。因此，希望本文所公开的本发明中的至少一些的范围不应受上文所描述的特定所公开实施例的限制。

Claims (23)

1.一种半导体设备，其包括：
第一和第二电压端子；
第一、第二和第三电路节点，所述第一电路节点的电位基于输入信号而改变；
触发器电路，其包括彼此交叉耦合的第一和第二反相器，所述第一反相器耦合在所述第一电压端子和所述第二电路节点之间；
第一晶体管，其耦合在所述第二和第三电路节点之间，所述第一晶体管具有耦合到所述第一电路节点的控制电极；以及
第一电流控制电路，其耦合在所述第三电路节点和所述第二电压端子之间，流过所述第一电流控制电路的电流的量基于第一代码信号来控制。
2.根据权利要求1所述的半导体设备，其进一步包括：
第四电路节点；以及
第二晶体管，其耦合在所述第四电路节点和所述第一电路节点之间，
其中所述第二晶体管具有被供应有所述输入信号的控制电极。
3.根据权利要求2所述的半导体设备，其进一步包括耦合在所述第一电压端子和所述第四电路节点之间的第三晶体管，
其中当定时信号处于活跃状态时，所述第三晶体管变为接通状态。
4.根据权利要求3所述的半导体设备，其中当所述定时信号处于非活跃状态时，所述第一电路节点连接到所述第二电压端子。
5.根据权利要求3所述的半导体设备，其进一步包括：
第五、第六、第七电路节点；
第四晶体管，其耦合在所述第六和第七电路节点之间，所述第四晶体管具有耦合到所述第五电路节点的控制电极；以及
第二电流控制电路，其耦合在所述第七电路节点和所述第二电压端子之间，流过所述第二电流控制电路的电流量基于第二代码信号来控制，
其中所述第二反相器耦合在所述第一电压端子和所述第六电路节点之间。
6.根据权利要求5所述的半导体设备，其进一步包括耦合在所述第四电路节点和所述第五电路节点之间的第五晶体管。
7.根据权利要求6所述的半导体设备，其中所述第五晶体管具有被供应有参考电压的控制电极。
8.根据权利要求6所述的半导体设备，其中当所述定时信号处于非活跃状态时，所述第五电路节点连接到所述第二电压端子。
9.根据权利要求5所述的半导体设备，其中流过所述第一电流控制电路的所述电流量不同于流过所述第二电流控制电路的所述电流量。
10.根据权利要求5所述的半导体设备，其进一步包括存储第一和第二代码信号的熔丝电路。
11.根据权利要求5所述的半导体设备，
其中所述第一电流控制电路包括多个并联耦合的第六晶体管，且
其中所述第二电流控制电路包括多个并联耦合的第七晶体管。
12.根据权利要求11所述的半导体设备，
其中所述第六晶体管中的至少两者具有彼此不同的尺寸，且
其中所述第七晶体管中的至少两者具有彼此不同的尺寸。
13.根据权利要求11所述的半导体设备，
其中所述第六晶体管中的至少一个固定到接通状态，而无关于所述第一代码信号，且
其中所述第七晶体管中的至少一个固定到接通状态，而无关于所述第二代码信号。
14.根据权利要求11所述的半导体设备，其中所有所述第六晶体管或所有所述第七晶体管处于接通状态。
15.一种半导体设备，其包括：
第一和第二电压端子；
第一、第二、第三和第四电路节点；
触发器电路，其包括彼此交叉耦合的第一和第二反相器，所述第一反相器耦合在所述第一电压端子和所述第一电路节点之间，所述第二反相器耦合在所述第一电压端子和所述第三电路节点之间；
第一晶体管，其耦合在所述第一和第二电路节点之间；
第二晶体管，其耦合在所述第三和第四电路节点之间；
多个第三晶体管，其并联耦合在所述第二电路节点和所述第二电压端子之间；以及
多个第四晶体管，其并联耦合在所述第四电路节点和所述第二电压端子之间。
16.根据权利要求15所述的半导体设备，其中所述多个第三晶体管被供应有其控制电极所共同的第一逻辑电平。
17.根据权利要求16所述的半导体设备，
其中所述多个第四晶体管中的一或多个被供应有其控制电极所共同的所述第一逻辑电平，且
其中所述多个第四晶体管中的剩余一或多个被供应有其控制电极所共同的第二逻辑电平。
18.一种半导体设备，其包括：
第一放大器，其被配置成通过放大输入信号产生第一和第二电压；
第三晶体管，其被配置成通过放大所述第一电压产生第三电压；
第四晶体管，其被配置成通过放大所述第二电压产生第四电压；
锁存器电路，其被配置成锁存由所述第三和第四电压之间的差指示的数据；
第一电流控制电路，其被配置成调整流过所述第三晶体管的源电流；以及
第二电流控制电路，其被配置成调整流过所述第四晶体管的源电流。
19.根据权利要求18所述的半导体设备，
其中所述第一放大器包括被配置成接收到其控制电极的所述输入信号的第一晶体管，和被配置成接收参考电压的第二晶体管，
其中所述第一电压由所述第一晶体管产生，且
其中所述第二电压由所述第二晶体管产生。
20.根据权利要求19所述的半导体设备，
其中所述第三晶体管耦合在所述锁存器电路和所述第一电流控制电路之间，所述第三晶体管被配置成接收到其控制电极的所述第一电压，且
其中所述第四晶体管耦合在所述锁存器电路和所述第二电流控制电路之间，所述第四晶体管被配置成接收到其控制电极的所述第二电压。
21.一种半导体设备，其包括：
第一和第二电压端子；
第一晶体管，其耦合在所述第一电压端子和第一电路节点之间，所述第一晶体管包括被配置成接收输入信号的控制栅极；
第二晶体管，其耦合在所述第一电压端子和第二电路节点之间，所述第二晶体管包括耦合到所述第一电路节点的控制栅极；以及
第三晶体管，其耦合在所述第二电路节点和所述第二电压端子之间，所述第三晶体管包括被配置成接收代码信号的控制栅极。
22.根据权利要求21所述的半导体设备，其进一步包括：
第四晶体管，其耦合在所述第一电压端子和第三电路节点之间，所述第四晶体管包括被配置成接收第二输入信号的控制栅极；
第五晶体管，其耦合在所述第一电压端子和第四电路节点之间，所述第五晶体管包括被配置成耦合到所述第三电路节点的控制栅极；以及
第六晶体管，其耦合在所述第四电路节点和所述第二电压端子之间，所述第六晶体管包括被配置成接收第二代码信号的控制栅极。
23.根据权利要求22所述的半导体设备，其进一步包括：
触发器电路，其耦合在所述第一电压端子、所述第二晶体管和所述第五晶体管之间。
CN201880078196.2A 2017-12-05 2018-11-29 输入缓冲电路 Active CN111433848B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/832,431 2017-12-05
US15/832,431 US10211832B1 (en) 2017-12-05 2017-12-05 Input buffer circuit
PCT/US2018/063138 WO2019112881A1 (en) 2017-12-05 2018-11-29 Input buffer circuit

Publications (2)

Publication Number Publication Date
CN111433848A CN111433848A (zh) 2020-07-17
CN111433848B true CN111433848B (zh) 2023-09-29

Family

ID=65322278

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880078196.2A Active CN111433848B (zh) 2017-12-05 2018-11-29 输入缓冲电路

Country Status (5)

Country Link
US (2) US10211832B1 (zh)
EP (1) EP3721431A4 (zh)
KR (2) KR102373860B1 (zh)
CN (1) CN111433848B (zh)
WO (1) WO2019112881A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911471B1 (en) * 2017-02-14 2018-03-06 Micron Technology, Inc. Input buffer circuit
US10211832B1 (en) * 2017-12-05 2019-02-19 Micron Technology, Inc. Input buffer circuit
US10937486B1 (en) * 2019-10-10 2021-03-02 Micron Technology, Inc. Compensating offsets in buffers and related systems, methods, and devices
US11574657B2 (en) * 2020-09-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, sense amplifier and method for mismatch compensation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104885157A (zh) * 2012-12-20 2015-09-02 高通股份有限公司 包括电平移位器的读出放大器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW280027B (zh) * 1994-09-30 1996-07-01 Rambus Inc
JP2000049546A (ja) * 1998-07-28 2000-02-18 Mitsubishi Electric Corp オフセット調整装置
US6469930B1 (en) * 2000-10-30 2002-10-22 Cypress Semiconductor Corporation Compact nonvolatile circuit having margin testing capability
TWI271035B (en) * 2002-01-11 2007-01-11 Samsung Electronics Co Ltd Receiver circuit of semiconductor integrated circuit
KR100479810B1 (ko) * 2002-12-30 2005-03-31 주식회사 하이닉스반도체 불휘발성 메모리 장치
KR100678470B1 (ko) * 2005-01-19 2007-02-02 삼성전자주식회사 차동 출력 드라이버 및 이를 구비한 반도체 장치
JP4820586B2 (ja) * 2005-06-29 2011-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100688567B1 (ko) * 2005-08-25 2007-03-02 삼성전자주식회사 슬루 레이트 조절이 가능한 버퍼를 구비하는 프리 엠퍼시스회로
US7382661B1 (en) * 2007-02-07 2008-06-03 Elite Semiconductor Memory Technology Inc. Semiconductor memory device having improved programming circuit and method of programming same
KR100892642B1 (ko) * 2007-06-26 2009-04-09 주식회사 하이닉스반도체 반도체 집적회로의 드라이버 저항값 조정장치
KR100892722B1 (ko) 2007-11-15 2009-04-10 주식회사 하이닉스반도체 리시버 회로
JP2011113450A (ja) * 2009-11-30 2011-06-09 Toshiba Corp メモリインターフェース回路
KR101087922B1 (ko) * 2010-06-24 2011-11-28 주식회사 하이닉스반도체 입력 버퍼 회로
KR101201859B1 (ko) * 2010-09-03 2012-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 프로그래밍 전류펄스 조절방법
US8659322B2 (en) * 2011-01-28 2014-02-25 Freescale Semiconductor, Inc. Memory having a latching sense amplifier resistant to negative bias temperature instability and method therefor
US8610462B1 (en) * 2011-12-21 2013-12-17 Altera Corporation Input-output circuit and method of improving input-output signals
KR101906966B1 (ko) * 2012-11-05 2018-12-07 삼성전자주식회사 논리 장치 및 이의 동작 방법
JP2015019158A (ja) * 2013-07-09 2015-01-29 株式会社東芝 半導体回路
KR20150093485A (ko) * 2014-02-07 2015-08-18 삼성전자주식회사 센스 증폭기 및 이의 동작 방법
KR102032327B1 (ko) * 2016-11-22 2019-10-15 에스케이하이닉스 주식회사 디지털 ldo 레귤레이터 및 이를 사용하는 저항 변화 메모리 장치
US9911471B1 (en) 2017-02-14 2018-03-06 Micron Technology, Inc. Input buffer circuit
US10181849B1 (en) * 2017-11-29 2019-01-15 Nxp B.V. Transistor control terminal control circuit
US10211832B1 (en) * 2017-12-05 2019-02-19 Micron Technology, Inc. Input buffer circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104885157A (zh) * 2012-12-20 2015-09-02 高通股份有限公司 包括电平移位器的读出放大器

Also Published As

Publication number Publication date
KR20220035280A (ko) 2022-03-21
KR102373860B1 (ko) 2022-03-14
US10211832B1 (en) 2019-02-19
EP3721431A1 (en) 2020-10-14
WO2019112881A1 (en) 2019-06-13
CN111433848A (zh) 2020-07-17
US11349479B2 (en) 2022-05-31
US20190173470A1 (en) 2019-06-06
KR20200084907A (ko) 2020-07-13
EP3721431A4 (en) 2021-08-04

Similar Documents

Publication Publication Date Title
US8873307B2 (en) Semiconductor device
CN1759448B (zh) 读出放大器、包括其的存储设备、计算机系统和方法
CN111433848B (zh) 输入缓冲电路
JP4960419B2 (ja) 半導体記憶装置及び半導体装置
US10529392B2 (en) Input buffer circuit
US6570799B1 (en) Precharge and reference voltage technique for dynamic random access memories
CN110998732B (zh) 输入缓冲器电路
US20250118356A1 (en) Apparatus including clock input buffer
JP5533264B2 (ja) 半導体メモリ
WO2014192542A1 (ja) 半導体装置
KR20140002897A (ko) 컬럼선택신호 생성회로 및 이를 포함하는 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant