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TW201906011A - 形成具有取代金屬閘極與接觸之場效電晶體的方法及所產生的結構 - Google Patents

形成具有取代金屬閘極與接觸之場效電晶體的方法及所產生的結構

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TW201906011A
TW201906011A TW106145997A TW106145997A TW201906011A TW 201906011 A TW201906011 A TW 201906011A TW 106145997 A TW106145997 A TW 106145997A TW 106145997 A TW106145997 A TW 106145997A TW 201906011 A TW201906011 A TW 201906011A
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sacrificial
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輝 臧
海苟 黃
邱曉峰
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美商格芯（美國）集成電路科技有限公司
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Abstract

在用於形成積體電路(IC)結構之方法中，該積體電路結構將多個場效電晶體(FET)與離散的取代金屬閘極(RMG)及取代金屬接觸(RMC)合併，於相同程序層級形成閘極切口溝槽與接觸切口溝槽。然後，同時用相同隔離材料填充這些溝槽，以分別形成用於電隔離相鄰RMG之閘極切口隔離區及用於電隔離相鄰RMC之接觸切口隔離區。所選擇的隔離材料就最佳效能而言，可以是低K隔離材料。再者，由於是將相同程序步驟用於填充兩種類型之溝槽，只需要單一化學機械研磨(CMP)程序，便能將隔離材料從閘極層階上面移除，藉以使閘極高度損耗與製程變異降到最小。本文中還揭示一種根據本方法所形成的IC結構。

Description

形成具有取代金屬閘極與接觸之場效電晶體的方法及所產生的結構
本發明係關於積體電路(IC)，並且更尤指形成將多個場效電晶體(例如鰭式場效電晶體(FINFET))與離散的取代金屬閘極(RMG)及接觸合併之IC結構之方法。
在積體電路(integrated circuit；IC)設計中，胞元(亦稱為叢庫元件)一般代表一組場效電晶體(FET)(例如一組鰭式場效電晶體(fin-type field effect transistors；FINFET))、及將那些FET連接之互連結構。例示性胞元(cell)可合併多個平行半導體本體(例如半導體鰭片)，包括用於具有第一類型導電性之至少一個第一FET(例如P型FET)之具有第一通道區與第一源極/汲極區之至少一個第一半導體本體、以及用於具有第二類型導電性之至少一個第二FET(例如N型FET)之具有第二通道區與第二源極/汲極區之至少一個第二半導體本體。第一 閘極(例如第一取代金屬閘極(replacement metal gates；RMG))可在第一通道區處穿越第一半導體本體，以及第二閘極(例如取代金屬閘極(RMG))可與第一閘極以端對端對準，並且可在第二通道區處穿越第二半導體本體。第一閘極可就第一FET之最佳效能具有第一功函數，並且第二閘極可就第二FET之最佳效能具有第二功函數。取決於胞元設計，第一閘極與第二閘極可藉由閘極切口隔離區來實體分開並且電隔離，該閘極切口隔離區係位在介於第一半導體鰭片與第二半導體鰭片之間的區域中之隔離層上面。另外，第一金屬接觸(例如第一取代金屬接觸(replacement metal contacts；RMC))可在第一閘極之對立面上第一源極/汲極區處穿越第一半導體本體，以及第二金屬接觸(例如第二取代金屬接觸(RMC))可與第一金屬接觸以端對端對準，並且在第二閘極之對立面上第二源極/汲極區處穿越第二半導體本體。取決於胞元設計，相鄰的第一與第二金屬接觸可藉由接觸切口隔離區來實體分開並且電隔離，該接觸切口隔離區亦位在介於第一半導體鰭片與第二半導體鰭片之間的區域中之隔離層上面。
目前用於形成此一胞元之技術是用於在不同程序層級形成閘極切口隔離區與接觸切口隔離區。閘極切口隔離區一般是藉由下列步驟在RMG形成前先形成的(例如在多晶矽開放式化學機械研磨(polysilicon open chemical mechanical polishing；POC)程序層級形成)：形成閘極切口溝槽，其將犧牲閘極區分成第一犧牲閘極與第二 犧牲閘極，並且其垂直延展至介於第一半導體鰭片與第二半導體鰭片之間的區域中之隔離層；用氮化矽填充閘極切口溝槽；以及進行化學機械研磨(chemical mechanical polishing；CMP)程序。形成閘極切口隔離區之後，分別將第一犧牲閘極與第二犧牲閘極選擇性移除，並且以第一RMG與第二RMG取代。接觸切口隔離區一般是藉由下列步驟在中段(middle of the line；MOL)程序層級形成：形成接觸切口溝槽，其穿過犧牲氧化物及/或其它犧牲材料垂直延展至介於第一半導體鰭片與第二半導體鰭片之間的區域中之隔離層；用碳氧化矽(SiOC)填充接觸切口溝槽；以及進行另一CMP程序。形成接觸切口隔離區之後，分別將第一源極/汲極區與第二源極/汲極區上之犧牲材料選擇性移除，並且用第一RMC與第二RMC取代。不幸的是，因為上述技術需要進行兩次化學機械研磨(CMP)程序，有閘極高度損耗的風險。再者，因為閘極切口溝槽是在POC層級用具有較高介電常數之SiN填充，裝置效能可能降級。
鑑於前述，本文中所揭示的是一種改良型方法之具體實施例，用於形成將多個場效電晶體(FET)(例如鰭式場效電晶體(FINFET))與離散的取代金屬閘極(RMG)及取代金屬接觸(RMC)合併之積體電路(IC)結構。在本方法中，可在相同程序層級形成閘極切口溝槽與接觸切口溝槽。然後，可同時用相同隔離材料填充閘極切口溝槽與接觸切口溝槽，以分別形成用於電隔離相鄰RMG之閘極切 口隔離區，及用於電隔離相鄰RMC之接觸切口隔離區。所選擇的隔離材料就最佳效能而言，可以是低K隔離材料。再者，由於是將相同程序步驟用於填充兩種類型之溝槽，只需要單一化學機械研磨(CMP)程序，便能將隔離材料從閘極層階上面移除，藉以使閘極高度損耗與製程變異降到最小。本文中還揭示根據上述方法所形成之IC結構的具體實施例。
更特別的是，本方法之一項具體實施例包括在中段(MOL)程序層級形成上述溝槽。具體而言，這項具體實施例包括在介於第一閘極(例如第一取代金屬閘極)與第二閘極(例如第二RMG)之間的介面處穿過閘極材料形成第一溝槽(以上稱為閘極切口溝槽)。第一閘極可在第一通道區處相鄰於第一半導體本體，該第一通道區係側向置於第一源極/汲極區之間。第二閘極可在第二通道區處相鄰於第二半導體本體，該第二通道區係側向置於第二源極/汲極區之間。於程序中之此製點，第一源極/汲極區與第二源極/汲極區可藉由犧牲材料來包覆，該犧牲材料亦填充介於任何相鄰源極/汲極區之間的空間。第二溝槽(以上稱為接觸切口溝槽)可穿過將介於兩個相鄰源極/汲極區(位在第一半導體本體上之第一源極/汲極區、及位在第二半導體本體上並相鄰於第一源極/汲極區之第二源極/汲極區)之間的空間填充之犧牲材料之一部分來形成。一旦形成第一溝槽與第二溝槽，便可沉積隔離材料，使得其實質同時填充第一溝槽以形成將第一RMG與第二RMG電隔離之第一 隔離區(以上稱為閘極切口隔離區)、及第二溝槽以形成第二隔離區(以上稱為接觸切口隔離區)。接著，可進行研磨程序(例如化學機械研磨(CMP)程序)以將該隔離材料從該第一閘極與該第二閘極上面移除。
可進行附加處理以完成IC結構。此附加處理可包括但不限於用取代金屬接觸(RMC)取代相鄰於第一源極/汲極區與第二源極/汲極區之剩餘犧牲材料，使得這些RMC至少包括連至第一與第二源極/汲極區之第一與第二RMC(兩者之間形成第二隔離區)，從而使得第一RMC與第二RMC係藉由第二隔離區彼此電隔離。
本方法之另一具體實施例包括在多晶矽開放式化學機械研磨(POC)程序層級形成上述溝槽。具體而言，這項具體實施例包括穿過犧牲閘極(例如多晶矽犧牲閘極)形成第一溝槽以界定第一犧牲閘極與第二犧牲閘極。該第一犧牲閘極可在側向置於諸第一源極/汲極區之間的第一通道區處相鄰於第一半導體本體，並且該第二犧牲閘極可在側向置於諸第二源極/汲極區之間的第二通道區處相鄰於第二半導體本體。於程序中之此製點，第一源極/汲極區與第二源極/汲極區可藉由犧牲材料來包覆，該犧牲材料亦填充介於任何相鄰源極/汲極區之間的空間。第二溝槽(以上稱為接觸切口溝槽)可穿過將介於兩個相鄰源極/汲極區(位在第一半導體本體上之第一源極/汲極區、及位在第二半導體本體上並相鄰於第一源極/汲極區之第二源極/汲極區)之間的空間填充之犧牲材料之一部分來形成。 一旦形成第一溝槽與第二溝槽，便可沉積隔離材料，使得其實質同時填充第一溝槽以形成第一隔離區(以上稱為閘極切口隔離區)、及第二溝槽以形成第二隔離區(以上稱為接觸切口隔離區)。接著，可進行研磨程序(例如化學機械研磨(CMP)程序)以將該隔離材料從該第一犧牲閘極與該第二犧牲閘極上面移除。
可進行附加處理以完成IC結構。此附加處理可包括但不限於用取代金屬閘極(RMG)取代犧牲閘極，使得這些RMG至少包括取代第一與第二犧牲閘極之第一與第二RMG(兩者之間形成第一隔離區)，從而使得第一RMG與第二RMG係藉由第一隔離區彼此電隔離。此附加處理亦可包括但不限於用取代金屬接觸(RMC)取代相鄰於第一源極/汲極區與第二源極/汲極區之剩餘犧牲材料，使得這些RMC至少包括連至第一與第二源極/汲極區之第一與第二RMC(兩者之間形成第二隔離區)，從而使得第一RMC與第二RMC係藉由第二隔離區彼此電隔離。
在上述各方法具體實施例中，用於填充第一溝槽與第二溝槽之所選擇隔離材料就最佳效能而言，可以是低K隔離材料。再者，由於是將相同程序步驟用於填充兩種類型之溝槽，只需要單一化學機械研磨(CMP)程序，便能將隔離材料從閘極層階上面移除，藉以使閘極高度損耗與製程變異降到最小。
本文中還揭示一種將多個場效電晶體(例如鰭式場效電晶體(FINFET))與離散的取代金屬閘極(RMG) 及取代金屬接觸(RMC)合併之積體電路(IC)結構。具體而言，該IC結構可至少包括第一電晶體與第二電晶體。
第一電晶體可包括在第一源極/汲極區之間側向安置有第一通道區之第一半導體本體。第一電晶體可更包括相鄰於第一通道區之第一取代金屬閘極(RMG)。
第二電晶體可包括在第二源極/汲極區之間側向安置有第二通道區之第二半導體本體。第二電晶體可更包括相鄰於第二通道區之第二RMG。
該IC結構可更包括連至第一源極/汲極區與第二源極/汲極區之取代金屬接觸(RMC)。這些RMC可至少包括連至該第一電晶體之第一源極/汲極區的第一RMC、及連至該第二電晶體之第二源極/汲極區的第二RMC，其中該第一源極/汲極區係側向相鄰於該第二源極/汲極區而置。
該IC結構可更包括第一隔離區(本文中稱為閘極切口隔離區)、及第二隔離區(本文中稱為接觸切口隔離區)。第一隔離區可包括第一溝槽，其係用隔離材料填充，並且側向置於第一RMG與第二RMG之間並與之緊密相鄰，以便將第一RMG與第二RMG彼此電隔離。第二隔離區可包括第二溝槽，其係用與第一溝槽相同之隔離材料填充(亦即，第一與第二溝槽中之隔離材料完全一樣)，並且其係側向置於第一RMC與第二RMC之間並與之緊密相鄰，以便將第一RMC與第二RMC彼此電隔離。
第一與第二隔離區之隔離材料就最佳效能 而言，可以是低K隔離材料。再者，由於處理期間是將相同步驟用於填充第一與第二溝槽，只需要單一化學機械研磨(CMP)程序，便能將隔離材料從閘極層階上面移除。因此，上述IC結構中有最小的閘極對閘極(gate-to-gate)高度變異。
102至122、302至322‧‧‧程序
200‧‧‧積體電路(IC)結構
202‧‧‧主體半導體晶圓
203‧‧‧隔離層
210‧‧‧第一場效電晶體(FET)
211‧‧‧半導體本體、第一半導體本體、半導體鰭片或第一半導體鰭片
212‧‧‧通道區或第一通道區
213‧‧‧源極/汲極區或第一源極/汲極區
214‧‧‧磊晶部分、第一磊晶部分或磊晶半導體材料
216‧‧‧第一取代金屬閘極(RMG)
219a、219b‧‧‧第一取代金屬接觸(RMC)
250‧‧‧第二場效電晶體(FET)
251‧‧‧半導體本體、第二半導體本體、半導體鰭片或第二半導體鰭片
252‧‧‧通道區或第二通道區
253‧‧‧源極/汲極區或第二源極/汲極區
254‧‧‧磊晶部分或第二磊晶部分
256‧‧‧第二取代金屬閘極(RMG)
259a、259b‧‧‧第二取代金屬接觸(RMC)
261‧‧‧硬遮罩層或第三硬遮罩層
265‧‧‧第二溝槽
266‧‧‧第二隔離區
271‧‧‧硬遮罩層或第一硬遮罩層
272‧‧‧硬遮罩層或第二硬遮罩層
275‧‧‧第一溝槽
276‧‧‧第一隔離區
281‧‧‧閘極介電層
282‧‧‧保形功函數層或第一功函數金屬層
283‧‧‧保形功函數層或第二功函數金屬層
284‧‧‧導電填充材料
285‧‧‧介電性閘極蓋體
292‧‧‧隔離材料
294‧‧‧閘極開口
295‧‧‧犧牲材料
297‧‧‧犧牲閘極
298‧‧‧犧牲閘極蓋體
299‧‧‧閘極側壁間隔物
400‧‧‧積體電路(IC)結構
402‧‧‧主體半導體晶圓
403‧‧‧隔離層
410‧‧‧第一場效電晶體(FET)
411‧‧‧半導體本體、第一半導體本體、半導體鰭片或第一半導體鰭片
412‧‧‧通道區或第一通道區
413‧‧‧源極/汲極區或第一源極/汲極區
414‧‧‧磊晶部分、第一磊晶部分或磊晶半導體材料
416‧‧‧第一取代金屬閘極(RMG)
419a、419b‧‧‧第一取代金屬接觸(RMC)
450‧‧‧第二場效電晶體(FET)
451‧‧‧半導體本體、第二半導體本體、半導體鰭片或第二半導體鰭片
452‧‧‧通道區或第二通道區
453‧‧‧源極/汲極區或第二源極/汲極區
454‧‧‧磊晶部分或第二磊晶部分
456‧‧‧第二取代金屬閘極(RMG)
459a、459b‧‧‧第二取代金屬接觸(RMC)
461‧‧‧硬遮罩層或第三硬遮罩層
465‧‧‧第二溝槽
466‧‧‧第二隔離區
471‧‧‧硬遮罩層或第一硬遮罩層
472‧‧‧硬遮罩層或第二硬遮罩層
475‧‧‧第一溝槽
476‧‧‧第一隔離區
481‧‧‧閘極介電層
482‧‧‧第一功函數金屬層
483‧‧‧第二功函數金屬層
484‧‧‧導電填充材料
485‧‧‧介電性閘極蓋體
492‧‧‧隔離材料
494.1‧‧‧閘極開口或第一閘極開口
494.2‧‧‧閘極開口或第二閘極開口
495‧‧‧犧牲材料
497‧‧‧犧牲閘極
497.1‧‧‧犧牲閘極或第一犧牲閘極
497.2‧‧‧犧牲閘極或第二犧牲閘極
498‧‧‧犧牲閘極蓋體
499‧‧‧閘極側壁間隔物
本發明將會參照圖式經由以下詳細說明而更加讓人了解，此等圖式不必然按照比例繪製，其中：第1圖為一流程圖，其繪示一種形成積體電路(IC)結構之方法；第2A圖為一俯視圖且第2B至2C圖為不同截面圖，其繪示根據第1圖之方法所形成之部分完成結構；第3圖為一截面圖，其繪示根據第1圖之方法所形成之部分完成結構；第4A圖為一俯視圖且第4B至4D圖為不同截面圖，其繪示根據第1圖之方法所形成之部分完成結構；第5圖為一俯視圖，其繪示根據第1圖之方法所形成之部分完成結構；第6A圖為一俯視圖且第6B圖為一截面圖，其繪示根據第1圖之方法所形成之部分完成結構；第7A圖為一俯視圖且第7B至7C圖為不同截面圖，其繪示根據第1圖之方法所形成之部分完成結 構；第8圖為一截面圖，其繪示根據第1圖之方法所形成之部分完成結構；第9A圖為一俯視圖且第9B至9D圖為不同截面圖，其繪示根據第1圖之方法所形成之部分完成結構；第10A圖為一俯視圖且第10B至10D圖為不同截面圖，其繪示根據第1圖之方法所形成之部分完成結構；第11A圖為一俯視圖且第11B至11D圖為不同截面圖，其繪示根據第1圖之方法所形成之部分完成結構；第12A圖為一俯視圖且第12B至12D圖為不同截面圖，其繪示根據第1圖之方法所形成之積體電路結構；第13圖為一流程圖，其繪示一種形成積體電路(IC)結構之方法；第14A圖為一俯視圖且第14B至14C圖為不同截面圖，其繪示根據第13圖之方法所形成之部分完成結構；第15圖為一截面圖，其繪示根據第13圖之方法所形成之部分完成結構；第16A圖為一俯視圖且第16B至16D圖為不同截面圖，其繪示根據第13圖之方法所形成之部分完成結 構；第17A圖為一俯視圖且第17B至17C圖為不同截面圖，其繪示根據第13圖之方法所形成之部分完成結構；第18圖為一截面圖，其繪示根據第13圖之方法所形成之部分完成結構；第19A圖為一俯視圖且第19B至19D圖為不同截面圖，其繪示根據第13圖之方法所形成之部分完成結構；第20A圖為一俯視圖且第20B至20D圖為不同截面圖，其繪示根據第13圖之方法所形成之部分完成結構；第21A圖為一俯視圖且第21B至21D圖為不同截面圖，其繪示根據第13圖之方法所形成之部分完成結構；第22圖為一截面圖，其繪示根據第13圖之方法所形成之部分完成結構；第23A圖為一俯視圖且第23B圖為一截面圖，其繪示根據第13圖之方法所形成之部分完成結構；以及第24A圖為一俯視圖且第24B至24D圖為不同截面圖，其繪示根據第13圖之方法所形成之積體電路結構。
如上述，閘極切口隔離區與接觸切口隔離區 一般是在不同程序層級形成。舉例而言，閘極切口隔離區一般是藉由下列步驟在RMG形成前先形成的(例如在多晶矽開放式化學機械研磨(POC)程序層級形成)：形成閘極切口溝槽，其將犧牲閘極區分成第一犧牲閘極與第二犧牲閘極，並且其垂直延展至介於第一半導體鰭片與第二半導體鰭片之間的區域中之隔離層；用氮化矽填充閘極切口溝槽；以及進行化學機械研磨(CMP)程序。形成閘極切口隔離區之後，分別將第一犧牲閘極與第二犧牲閘極選擇性移除，並且以第一RMG與第二RMG取代。接觸切口隔離區一般是藉由下列步驟在中段(MOL)程序層級形成：形成接觸切口溝槽，其穿過犧牲氧化物及/或其它犧牲材料垂直延展至介於第一半導體鰭片與第二半導體鰭片之間的區域中之隔離層；用碳氧化矽(SiOC)填充接觸切口溝槽；以及進行另一CMP程序。形成接觸切口隔離區之後，分別將第一源極/汲極區與第二源極/汲極區上之犧牲材料選擇性移除，並且用第一RMC與第二RMC取代。不幸的是，因為上述技術需要進行兩次化學機械研磨(CMP)程序，有閘極高度損耗的風險。再者，因為閘極切口溝槽是在POC層級用具有較高介電常數之SiN填充，裝置效能可能降級。
鑑於前述，本文中所揭示的是一種改良型方法之具體實施例，用於形成將多個場效電晶體(FET)(例如鰭式場效電晶體(FINFET))與離散的取代金屬閘極(RMG)及取代金屬接觸(RMC)合併之積體電路(IC)結構。在本方法中，可在相同程序層級形成閘極切口溝槽與接觸切口溝 槽。然後，可同時用相同隔離材料填充閘極切口溝槽與接觸切口溝槽，以分別形成用於電隔離相鄰RMG之閘極切口隔離區，及用於電隔離相鄰RMC之接觸切口隔離區。所選擇的隔離材料就最佳效能而言，可以是低K隔離材料。再者，由於是將相同程序步驟用於填充兩種類型之溝槽，只需要單一化學機械研磨(CMP)程序，便能將隔離材料從閘極層階上面移除，藉以使閘極高度損耗與製程變異降到最小。本文中還揭示根據上述方法所形成之IC結構的具體實施例。
更特別的是，請參閱第1圖的流程圖，本方法之一項具體實施例包括在中段(MOL)程序層級形成上述溝槽。
具體而言，本方法之這項具體實施例包括提供半導體晶圓(請參閱程序102)、以及就半導體晶圓上之複數個場效電晶體(FET)形成複數個實質平行半導體本體(請參閱程序104)。程序102所提供之半導體晶圓舉例而言，可以是主體半導體晶圓202(例如主體矽晶圓或其它合適的主體半導體晶圓)，如第2A至2B圖所示。替代地，可使用絕緣體上覆半導體晶圓(例如絕緣體上覆矽(silicon-on-insulator；SOI)晶圓)。
程序104所形成之平行半導體本體可包括第一裝置區中具有第一類型導電性之第一FET 210(例如P型FET)用之一或多個第一半導體本體211、以及第二裝置區中具有第二類型導電性之第二FET 250(例如N型FET) 用之一或多個第二半導體本體251，如第2A至2B圖所示。
如圖所示，半導體本體211、251可以是非平面型場效電晶體(例如鰭式場效電晶體(FINFET))用之非平面型半導體本體(例如半導體鰭片)。就本揭露之目的而言，半導體鰭片係指較高且薄、細長、矩形形狀之半導體本體。另外，為了說明，展示兩個第一半導體鰭片211及兩個第二半導體鰭片251。然而，應了解的是，此等圖式用意不在於限制，並且可替代地形成一或多個第一半導體鰭片及一或多個第二半導體鰭片。用於形成此類半導體鰭片之技術(例如：微影圖案化技術、側壁影像移轉技術、取代鰭片技術等)在所屬技術領域中屬於眾所周知，因此，本說明書已省略細節，以便讓讀者聚焦於所揭示方法之突出態樣。替代地，可將半導體本體211、251形成為用於平面型FET(圖未示)之平面型半導體本體。此類平面型半導體本體舉例而言，可藉由在半導體晶圓中形成淺溝槽隔離(shallow trench isolation；STI)區來形成，以界定該等平面型半導體本體。用於形成此類STI區以在半導體晶圓中界定平面型半導體本體之技術在所屬技術領域中屬於眾所周知，因此，本說明書已省略細節，以便讓讀者聚焦於所揭示方法之突出態樣。
在任一例中，按照設計，各半導體本體211、251對於源極/汲極區213、253、及側向置於源極/汲極區213、253之間的通道區212、252將具有指定區域。舉例而言，第一半導體本體211將具有側向置於第一源極/汲極 區213之間的第一通道區212，並且第二半導體本體251將具有側向置於第二源極/汲極區253之間的第二通道區252。供選擇地，各半導體本體211、251無論是在形成之前或之後，都可加以摻雜，以使得其通道區以較低導電率位準具有適當類型的導電性。舉例而言，對於P型FET，各通道區可具有N導電性；而對於N型FET，各通道區可具有P導電性。
應注意的是，至於FINFET，若上有半導體鰭片211、251在程序104形成之半導體晶圓為主體半導體晶圓202，如圖所示，隔離層203可在各半導體鰭片211、251之下部分周圍形成，並且可在相鄰半導體鰭片211、251之間側向延展。舉例而言，氧化矽可沉積於半導體鰭片211、251上方，並且經凹陷處理以形成隔離層203。然而，若上有半導體鰭片211、251在程序104形成之半導體晶圓為SOI晶圓，半導體鰭片211、251可自絕緣體層之頂端表面起實質垂直向上延展，使得絕緣層有部分作用為在相鄰半導體鰭片之間側向延展之隔離層。
可在通道區212、252處相鄰於各半導體本體211、251形成具有犧牲閘極蓋體298與介電性閘極側壁間隔物299之犧牲閘極297(亦稱為虛設閘極)(請參閱程序106及第2A至2C圖)。舉例而言，可形成犧牲閘極297，使得其位在第一通道區212處各第一半導體本體211之第一頂端表面及第一對立面上，並且使得其位在第二通道區252處各第二半導體本體251之第二頂端表面與第二對立 面上。為了形成此一犧牲閘極297，可在各半導體本體211、251之對立面上面及與之相鄰處形成毯覆式第一犧牲層(例如薄閘極氧化物，然後是犧牲多晶矽層或犧牲非晶矽層)。可進行研磨程序(例如化學機械研磨(CMP)程序)以確保第一犧牲層之頂端表面係實質平坦。接著，可在第一犧牲層之頂端表面上形成第二犧牲層(例如：犧牲氮化物層、氮化矽硼碳層或其它合適的介電層)，其與第一犧牲層不同。接著，可微影圖案化並蝕刻第一與第二犧牲層以形成具有犧牲閘極蓋體298之犧牲閘極297。
然後，可在犧牲閘極297之側壁上形成閘極側壁間隔物299，使得其側向圍繞犧牲閘極297並且與之緊密相鄰。閘極側壁間隔物299舉例而言，可使用習知的側壁間隔物形成技術來形成。此類側壁間隔物形成技術在所屬技術領域中屬於眾所周知，本說明書因而已省略那些技術的詳細內容，以便容許讀者聚焦於所揭示方法的突出態樣。在任一例中，閘極側壁間隔物299可由氮化矽、氮化矽碳、氮化矽硼碳或與用於犧牲閘極297之材料不同之任何其它合適的閘極側壁間隔物材料所製成。
用於不同FET 210、250之源極/汲極區213、253可使用半導體本體211、251超出犧牲閘極297與閘極側壁間隔物299側向延展之受曝露部分來形成(請參閱程序108)。舉例而言，可進行受遮罩(masked)摻質佈植程序用第一摻質摻雜第一FET 210之將具有第一類型導電性之第一源極/汲極區213，以使得該等第一源極/汲極區具有 較高導電率位準之第一類型導電性(例如用於P型FET之P+導電性)。可進行另一受遮罩摻質佈植程序用第二摻質摻雜第二FET 250之將具有第二類型導電性之第二源極/汲極區253，以使得該等第二源極/汲極區具有較高導電率位準之第二類型導電性(例如用於N型FET之N+導電性)。另外或替代地，可在半導體本體211、251超出犧牲閘極297與閘極側壁間隔物299側向延展之受曝露部分上沉積磊晶半導體材料，以形成第一源極/汲極區213之第一磊晶部分214、及第二源極/汲極區253之第二磊晶部分254(請參閱第3圖)。可原位摻雜或隨後佈植該磊晶半導體材料，以達到所欲的導電性。供選擇地可在沉積磊晶半導體材料前，先在各半導體本體211、251之源極/汲極區213、253中形成凹口。
應注意的是，上述磊晶半導體材料可以是與用於半導體本體者(例如矽)相同的半導體材料。替代地，可就最佳裝置效能預選定磊晶半導體材料。舉例而言，對於P型FET，磊晶半導體材料214可以是矽鍺(SiGe)，其將增強P型FET之通道區內的多數電荷載子遷移率，並且藉以增強效能。對於N型FET，磊晶半導體材料254可以是碳化矽(SiC)，其將增強N型FET之通道區內的多數電荷載子遷移率，並且藉以增強效能。
隨後，可在部分完成結構上方沉積犧牲材料295(請參閱程序110及第4A至4D圖)。犧牲材料295可包括單一犧牲材料層(例如單層氧化矽或一些其它合適的 層間介電(interlayer dielectric；ILD)材料，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、四乙氧基矽烷(tetraethyl orthosilicate；TEOS)、氟化四乙氧基矽烷(fluorinated tetraethyl orthosilicate；FTEOS)等)。替代地，犧牲材料295可包括多個犧牲材料層(例如犧牲多晶矽層、犧牲介電層等)。在任一例中，犧牲材料295應該與閘極側壁間隔物299之介電材料不同，以容許後續在程序122進行犧牲材料295之選擇性蝕刻，下文有更詳細的論述。如圖所示，犧牲材料295可包覆第一源極/汲極區213(包括第一磊晶部分214，若有的話)及第二源極/汲極區253(包括第二磊晶部分254，若有的話)，並且可進一步填充介於相鄰源極/汲極區之間的空間。其次，可進行研磨程序(例如化學機械研磨(CMP)程序)，以便使犧牲閘極297之頂端表面曝露，如圖所示。
接著，可選擇性移除犧牲閘極297(例如使用選擇性蝕刻程序來移除)，以建立使各第一半導體本體211之第一通道區212、及各第二半導體本體251之第二通道區252曝露之閘極開口294(請參閱程序112及第5圖)。應注意的是，選擇性蝕刻程序應該對半導體本體211、251、犧牲材料295及閘極側壁間隔物299之材料上方犧牲閘極297之材料具有選擇性。用於形成及後續選擇性移除犧牲閘極之技術在所屬技術領域中屬於眾所周知，本說明書因而已省略那些技術的詳細內容，以便容許讀者聚焦於所揭示方法的突出態樣。
可將各種閘極材料沉積到閘極開口294內並且進行圖案化，以便形成與各第一半導體本體211之受曝露第一通道區212相鄰之第一取代金屬閘極(RMG)216、及與各第二半導體本體252之受曝露第二通道區252相鄰之第二RMG 256(請參閱程序114及第6A至6B圖)。
舉例而言，為了形成第一RMG 216與第二RMG 256，可在閘極開口294中保形沉積閘極介電層281，尤其是高K閘極介電層。隨後，可在閘極介電層281上方閘極開口294中保形沉積第一功函數金屬層282。可預選定保形第一功函數金屬層284之金屬材料或金屬合金材料，以便在第一FET 210給定第一類型導電性的情況下，達到最佳閘極導體功函數。接著，可斜切並且圖案化第一功函數金屬層284。該斜切程序可包括：將保護性填充材料沉積到第一功函數金屬層上；使保護性填充材料凹陷；將受曝露的第一功函數金屬材料從保護性填充材料上面蝕刻掉，使得第一功函數金屬層之最大高度低於側壁間隔物299之頂端表面之位準；以及移除保護性填充材料。該圖案化程序可包括：在第一裝置區上方形成保護遮罩，將第一功函數金屬層282從第二裝置區移除(例如選擇性蝕刻掉)，以及移除保護遮罩。其次，可在第一裝置區中第一功函數金屬層282上方、及第二裝置區中閘極介電層281上方之閘極開口294中保形沉積第二功函數金屬層283。可預選定保形第二功函數金屬層283之金屬材料或金屬合金材料，以便在第二FET 250給定第二類型導電性的情況下，達到 最佳閘極導體功函數。該斜切程序可包括：將保護性填充材料沉積到第二功函數金屬層上；使保護性填充材料凹陷；將受曝露的第二功函數金屬材料從保護性填充材料上面蝕刻掉，使得第二功函數金屬層之最大高度低於閘極側壁間隔物299之頂端表面之位準；以及移除保護性填充材料。最後，可沉積導電填充材料284以填充閘極開口294中之任何剩餘空間，並且可進行研磨程序(例如CMP程序)以將任何RMG材料從犧牲材料295之頂端表面上面移除。
可在第一RMG 216與第二RMG 256之頂端表面上形成介電性閘極蓋體285。舉例而言，可使第一RMG 216及第二RMG 256之導電填充材料284凹陷(例如回蝕)，並且可在部分完成結構上方沉積介電覆蓋層(例如氮化矽覆蓋層)，以便填充導電填充材料284上面之凹口。其次，可進行研磨程序(例如CMP程序)，以便將任一介電性覆蓋材料從犧牲材料295之頂端表面上面移除，藉以形成介電性閘極蓋體285。
隨後，可在介於第一RMG 216與第二RMG 256之間的介面處穿過介電性閘極蓋體285與閘極材料形成第一溝槽275(以上稱為閘極切口溝槽)(請參閱程序116及第7A至7C圖)。為了形成第一溝槽275，可在部分完成結構上方形成閘極切口圖案化堆疊。此閘極切口圖案化堆疊舉例而言，可包括第一硬遮罩層271(例如氮化矽硬遮罩層)及第二硬遮罩層272(例如旋塗硬遮罩層，諸如旋塗非晶碳硬遮罩層)。接著，可進行圖案化程序(例如習 知的微影圖案化程序)及多個選擇性蝕刻程序以形成穿過硬遮罩(hardmask)層271至272、介電性閘極蓋體285、導電填充材料284及保形功函數層282至283實質垂直延展至閘極介電層281或隔離層203下面、並且至少跨閘極開口294之全寬側向延展的第一溝槽275。所屬技術領域中具有通常知識者將認識的是，蝕刻程序將隨所蝕刻之特定材料而變。接著，可選擇性移除第二硬遮罩層272(請參閱第8圖)。
其次，可形成一或多個第二溝槽265(以上稱為接觸切口溝槽)，其中各第二溝槽265係穿過將兩個相鄰源極/汲極區之間的空間填充之犧牲材料295之一部分而形成(請參閱程序118及第9A至9D圖)。為了說明，第9A至9D圖中展示的第二溝槽265位在第一溝槽275之對立面上，並且係與之藉由閘極側壁間隔物299之部分實體分開。因此，第9A至9D圖中所示之各第二溝槽係介於第一FET之第一源極/汲極區213與第二FET之相鄰第二源極/汲極區253之間。然而，應了解的是，該等圖式用意不在於限制。取決於設計與隨後將所形成之接觸隔離的必要性，可形成單一第二溝槽、兩個第二溝槽(如圖所示)或超過兩個第二溝槽。可在第一RMG 216與第二RMG 256之一面或兩面上形成該(等)第二溝槽。再者，可在相鄰第一與第二源極/汲極區(如圖所示)之間、相鄰第一源極/汲極區213之間、及/或相鄰第二源極/汲極區253之間形成該(等)第二溝槽其中之一或多者。為了形成第二溝槽 265，可在部分完成結構上方、及尤其是第一硬遮罩層271上與第一溝槽275中形成接觸切口圖案化堆疊。此閘極切口圖案化堆疊舉例而言，可包括第三硬遮罩層261(例如另一旋塗硬遮罩層，諸如旋塗非晶碳硬遮罩層)。接著，可進行圖案化程序(例如習知的微影圖案化程序)及至少一個選擇性蝕刻程序以形成(諸)第二溝槽275，其係介於相鄰源極/汲極區之間，以及其穿過硬遮罩層261與271並穿過犧牲材料295實質垂直延展至隔離層203下面。再次地，所屬技術領域中具有通常知識者將認識的是，所使用的該(等)蝕刻程序可隨所蝕刻之材料而變。接著，可選擇性移除第三硬遮罩層261(請參閱第10A至10D圖)。
第一溝槽275與第二溝槽265一旦形成(亦即，閘極切口溝槽與接觸切口溝槽一旦形成)，便可沉積隔離材料292，使得其實質同時填充第一溝槽275與第二溝槽265兩者(請參閱程序120及第11A至11D圖)，藉以分別形成將第一RMG 216與第二RMG 256電隔離之第一隔離區276(以上稱為閘極切口隔離區)、以及第二隔離區266(以上稱為接觸切口隔離區)。隔離材料292具體而言，可以是與犧牲材料295不同的介電材料，以容許在程序122選擇性蝕刻犧牲材料295，下文有更詳細的論述。供選擇地，隔離材料292對於最佳裝置效能可以是低K介電材料(即所具介電常數(K)不大於3.9或二氧化矽之介電常數之介電材料)。舉例而言，隔離材料292可以是碳氧化矽(SiOC)。接著，可進行研磨程序(例如化學機械研磨(CMP) 程序)以將該隔離材料292從第一RMG 216與第二RMG 256上面移除。因此，所揭示的方法並不是形成閘極切口溝槽，用隔離材料將該閘極切口溝槽填充，以及進行第一研磨程序以完成閘極切口隔離區，然後形成接觸切口溝槽，用不同隔離材料將該(等)接觸切口溝槽填充，以及進行第二研磨程序以完成接觸切口隔離區，所揭示的方法反而是用來形成閘極切口溝槽，形成接觸切口溝槽，用相同隔離材料同時填充閘極切口溝槽與接觸切口溝槽，以及進行研磨程序以同時完成閘極切口隔離區與接觸切口隔離區並使RMG之頂端表面曝露。由於本方法只需要單一研磨步驟便能完全形成閘極切口隔離區與接觸切口隔離區(與用以完成閘極切口隔離區之第一研磨程序、及用以完成接觸切口隔離區之第二研磨程序截然不同)，閘極高度損耗與製程變異得以降到最小。
接著，可進行附加處理，以便完成IC結構200(請參閱第12A至12D圖)。此附加處理可包括但不限於選擇性移除相鄰於第一源極/汲極區213(包括任何磊晶部分214)與第二源極/汲極區213(包括任何磊晶部分254)之任何剩餘犧牲材料295，藉以建立接觸開口，並且用取代金屬接觸(RMC)(亦稱為自對準接觸)填充各個接觸開口(請參閱程序122)。RMC舉例而言，可藉由供選擇地沉積諸如保形黏附層(例如鈦黏附層或其它合適的黏附層)及/或保形阻障層(例如氮化鈦阻障層或其它合適的阻障層)等一或多個保形層將該等接觸開口內襯(line)，然後沉積導 體、及尤其是金屬或金屬合金(例如鎢、鈷、鋁或任何其它合適的金屬插塞材料)將接觸開口內之剩餘空間填充來形成。導體沉積後，可進行研磨程序(例如CMP程序)，以便將任何接觸材料從第一RMG 216、第二RMG 256、第一隔離區276及第二隔離區266上面移除。在任一例中，RMC舉例而言，可包括接觸第一源極/汲極區213、且尤其是緊密相鄰於磊晶部分214(若有的話)之第一RMC 219a至219b、以及接觸第二源極/汲極區253、且尤其是緊密相鄰於磊晶部分254(若有的話)之第二RMC 259a至259b。如圖所示，第二隔離區266可側向置於閘極之給定面上各對相鄰RMC之間，使得相鄰RMC係藉由第二隔離區266彼此電隔離。舉例而言，請參閱介於第一RMC 219a與第二RMC 259a之間、及進一步介於第一RMC 219b與第二RMC 259b之間的第二隔離區266。
第13圖為一流程圖，其繪示本方法之另一具體實施例，其包括在多晶矽開放式化學機械研磨(POC)程序層級形成上述溝槽。
具體而言，本方法之這項具體實施例包括提供半導體晶圓(請參閱程序302)、以及就半導體晶圓上之複數個場效電晶體(FET)形成複數個實質平行半導體本體(請參閱程序304)。程序302所提供之半導體晶圓舉例而言，可以是主體半導體晶圓402(例如主體矽晶圓或其它合適的主體半導體晶圓)，如第14A至14B圖所示。替代地，可使用絕緣體上覆半導體晶圓(例如絕緣體上覆矽(SOI) 晶圓)。
程序304所形成之平行半導體本體可包括第一裝置區中具有第一類型導電性之第一FET 410(例如P型FET)用之一或多個第一半導體本體411、以及第二裝置區中具有第二類型導電性之第二FET 450(例如N型FET)用之一或多個第二半導體本體451，如第14A至14B圖所示。
如圖所示，半導體本體411、451可以是非平面型場效電晶體(例如鰭式場效電晶體(FINFET))用之非平面型半導體本體(例如半導體鰭片)。就本揭露之目的而言，半導體鰭片係指較高且薄、細長、矩形形狀之半導體本體。另外，為了說明，展示兩個第一半導體鰭片411及兩個第二半導體鰭片451。然而，應了解的是，此等圖式用意不在於限制，並且可替代地形成一或多個第一半導體鰭片及一或多個第二半導體鰭片。用於形成此類半導體鰭片之技術(例如：微影圖案化技術、側壁影像移轉技術、取代鰭片技術等)在所屬技術領域中屬於眾所周知，因此，本說明書已省略細節，以便讓讀者聚焦於所揭示方法之突出態樣。替代地，可將半導體本體411、451形成為用於平面型FET(圖未示)之平面型半導體本體。此類平面型半導體本體舉例而言，可藉由在半導體晶圓中形成淺溝槽隔離(STI)區來形成，以界定該等平面型半導體本體。用於形成此類STI區以在半導體晶圓中界定平面型半導體本體之技術在所屬技術領域中屬於眾所周知，因此，本說明書已 省略細節，以便讓讀者聚焦於所揭示方法之突出態樣。
在任一例中，按照設計，各半導體本體411、451對於源極/汲極區413、453、及側向置於源極/汲極區413、453之間的通道區412、452將具有指定區域。舉例而言，第一半導體本體411將具有側向置於第一源極/汲極區413之間的第一通道區412，並且第二半導體本體451將具有側向置於第二源極/汲極區453之間的第二通道區452。供選擇地，各半導體本體411、451無論是在形成之前或之後，都可加以摻雜，以使得其通道區以較低導電率位準具有適當類型的導電性。舉例而言，對於P型FET，各通道區可具有N導電性；而對於N型FET，各通道區可具有P導電性。
應注意的是，至於FINFET，若上有半導體鰭片411、451在程序304形成之半導體晶圓為主體半導體晶圓402，如圖所示，隔離層403可在各半導體本體411、451之下部分周圍形成，並且可在相鄰半導體鰭片411、451之間側向延展。舉例而言，氧化矽可沉積於半導體鰭片411、451上方，並且經凹陷處理以形成隔離層403。然而，若上有半導體鰭片411、451在程序304形成之半導體晶圓為SOI晶圓，半導體鰭片411、451可自絕緣體層之頂端表面起實質垂直向上延展，使得絕緣層有部分作用為在相鄰半導體鰭片之間側向延展之隔離層。
可在通道區412、452處相鄰於各半導體本體411、451形成具有犧牲閘極蓋體498與介電性閘極側壁 間隔物499之犧牲閘極497(亦稱為虛設閘極)(請參閱程序306及第14A至14C圖)。舉例而言，可形成犧牲閘極497，使得其位在第一通道區412處各第一半導體本體411之第一頂端表面及第一對立面上，並且使得其位在第二通道區452處各第二半導體本體451之第二頂端表面與第二對立面上。為了形成此一犧牲閘極497，可在各半導體本體411、451之對立面上面及與之相鄰處形成毯覆式第一犧牲層(例如薄閘極氧化物，然後是犧牲多晶矽層或犧牲非晶矽層)。可進行研磨程序(例如化學機械研磨(CMP)程序)以確保第一犧牲層之頂端表面係實質平坦。接著，可在第一犧牲層之頂端表面上形成第二犧牲層(例如：犧牲氮化物層、氮化矽硼碳層或其它合適的介電層)，其與第一犧牲層不同。接著，可微影圖案化並蝕刻第一與第二犧牲層以形成具有犧牲閘極蓋體498之犧牲閘極497。
然後，可在犧牲閘極497之側壁上形成閘極側壁間隔物499，使得其側向圍繞犧牲閘極497並且與之緊密相鄰。閘極側壁間隔物499舉例而言，可使用習知的側壁間隔物形成技術來形成。此類側壁間隔物形成技術在所屬技術領域中屬於眾所周知，本說明書因而已省略那些技術的詳細內容，以便容許讀者聚焦於所揭示方法的突出態樣。在任一例中，閘極側壁間隔物499可由氮化矽、氮化矽碳、氮化矽硼碳或與用於犧牲閘極497之材料不同之任何其它合適的閘極側壁間隔物材料所製成。
用於不同FET 410、450之源極/汲極區413、 453可使用半導體本體411、451超出犧牲閘極497與閘極側壁間隔物499側向延展之受曝露部分來形成(請參閱程序308)。舉例而言，可進行受遮罩摻質佈植程序用第一摻質摻雜第一FET 410之將具有第一類型導電性之第一源極/汲極區413，以使得該等第一源極/汲極區具有較高導電率位準之第一類型導電性(例如用於P型FET之P+導電性)。可進行另一受遮罩摻質佈植程序用第二摻質摻雜第二FET 450之將具有第二類型導電性之第二源極/汲極區453，以使得該等第二源極/汲極區具有較高導電率位準之第二類型導電性(例如用於N型FET之N+導電性)。另外或替代地，可在半導體本體411、451超出犧牲閘極497與閘極側壁間隔物499側向延展之受曝露部分上沉積磊晶半導體材料，以形成第一源極/汲極區413之第一磊晶部分414、及第二源極/汲極區453之第二磊晶部分454(請參閱第15圖)。可原位摻雜或隨後佈植該磊晶半導體材料，以達到所欲的導電性。供選擇地可在沉積磊晶半導體材料前，先在各半導體本體411、451之源極/汲極區413、453中形成凹口。
應注意的是，上述磊晶半導體材料可以是與用於半導體本體者(例如矽)相同的半導體材料。替代地，可就最佳裝置效能預選定這種磊晶半導體材料。舉例而言，對於P型FET，磊晶半導體材料414可以是矽鍺(SiGe)，其將增強P型FET之通道區內的多數電荷載子遷移率，並且藉以增強效能。對於N型FET，磊晶半導體材料454可 以是碳化矽(SiC)，其將增強N型FET之通道區內的多數電荷載子遷移率，並且藉以增強效能。
隨後，可在部分完成結構上方沉積犧牲材料495(請參閱程序310及第16A至16D圖)。犧牲材料495可包括單一犧牲材料層(例如單層氧化矽或一些其它合適的層間介電(ILD)材料，諸如硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、氟化四乙氧基矽烷(FTEOS)等)。替代地，犧牲材料495可包括多個犧牲材料層(例如犧牲多晶矽層、犧牲介電層等)。在任一例中，犧牲材料495應該與閘極側壁間隔物499之介電材料不同，以容許後續在程序322進行犧牲材料495之選擇性蝕刻，下文有更詳細的論述。如圖所示，犧牲材料495可包覆第一源極/汲極區413(包括第一磊晶部分414，若有的話)及第二源極/汲極區453(包括第二磊晶部分454，若有的話)，並且可進一步填充介於相鄰源極/汲極區之間的空間。其次，可進行研磨程序(例如化學機械研磨(CMP)程序)，以便使犧牲閘極497之頂端表面曝露，如圖所示。
隨後，可在介於第一裝置區與第二裝置區之間的區域中穿過犧牲閘極497形成第一溝槽475(以上稱為閘極切口溝槽)(請參閱程序312及第17A至17C圖)。為了形成第一溝槽475，可在部分完成結構上方形成閘極切口圖案化堆疊。此閘極切口圖案化堆疊舉例而言，可包括第一硬遮罩層471(例如氮化矽硬遮罩層)及第二硬遮罩層472(例如旋塗硬遮罩層，諸如旋塗非晶碳硬遮罩層)。 接著，可進行圖案化程序(例如習知的微影圖案化程序)及至少一個選擇性蝕刻程序以形成第一溝槽475，其穿過硬遮罩層471至472及犧牲閘極497實質垂直延展至隔離層403下面，並且其至少跨犧牲閘極之全寬進一步側向延展至閘極側壁間隔物499，藉以將犧牲閘極497區分成第一犧牲閘極497.1與第二犧牲閘極497.2。所屬技術領域中具有通常知識者將認識的是，蝕刻程序將隨所蝕刻之特定材料而變。接著，可選擇性移除第二硬遮罩層472(請參閱第18圖)。
其次，可形成一或多個第二溝槽465(以上稱為接觸切口溝槽)，其中各第二溝槽465係穿過將兩個相鄰源極/汲極區之間的空間填充之犧牲材料495之一部分而形成(請參閱程序314及第19A至19D圖)。為了說明，第19A至19D圖中展示的第二溝槽465位在第一溝槽475之對立面上，並且係與之藉由閘極側壁間隔物499之部分實體分開。因此，第19A至19D圖中所示之各第二溝槽係介於第一FET之第一源極/汲極區413與第二FET之相鄰第二源極/汲極區453之間。然而，應了解的是，該等圖式用意不在於限制。取決於設計與隨後將所形成之接觸隔離的必要性，可形成單一第二溝槽、兩個第二溝槽(如圖所示)或超過兩個第二溝槽。可在第一RMG 416與第二RMG 456之一面或兩面上形成該(等)第二溝槽。再者，可在相鄰第一與第二源極/汲極區(如圖所示)之間、相鄰第一源極/汲極區413之間、及/或相鄰第二源極/汲極區453之 間形成該(等)第二溝槽其中之一或多者。為了形成第二溝槽465，可在部分完成結構上方、及尤其是第一硬遮罩層471上與第一溝槽475中形成接觸切口圖案化堆疊。此閘極切口圖案化堆疊舉例而言，可包括第三硬遮罩層461(例如另一旋塗硬遮罩層，諸如旋塗非晶碳硬遮罩層)。接著，可進行圖案化程序(例如習知的微影圖案化程序)及至少一個選擇性蝕刻程序以形成(諸)第二溝槽475，其係介於相鄰源極/汲極區之間，以及其穿過硬遮罩層461與471並穿過犧牲材料495實質垂直延展至隔離層403下面。再次地，所屬技術領域中具有通常知識者將認識的是，蝕刻程序將隨所蝕刻之特定材料而變。接著，可選擇性移除第三硬遮罩層461(請參閱第20A至20D圖)。
第一溝槽475與第二溝槽465一旦形成(亦即，閘極切口溝槽與接觸切口溝槽一旦形成)，便可沉積隔離材料492，使得其實質同時填充第一溝槽475與第二溝槽465(請參閱程序316及第21A至21D圖)，藉以分別形成介於第一犧牲閘極497.1與第二犧牲閘極497.2之間的第一隔離區476(以上稱為閘極切口隔離區)、以及第二隔離區466(以上稱為接觸切口隔離區)。隔離材料492具體而言，可以是與犧牲材料495不同的介電材料，以容許在程序322選擇性蝕刻犧牲材料495，下文有更詳細的論述。供選擇地，隔離材料492對於最佳裝置效能可以是低K介電材料(即所具介電常數(K)不大於3.9或二氧化矽之介電常數之介電材料)。舉例而言，隔離材料492可以是碳 氧化矽(SiOC)。接著，可進行研磨程序(例如化學機械研磨(CMP)程序)以將該隔離材料492從第一犧牲閘極497.1與第二497.2上面移除。因此，所揭示的方法並不是形成閘極切口溝槽，用隔離材料將該閘極切口溝槽填充，以及進行第一研磨程序以完成閘極切口隔離區，然後形成接觸切口溝槽，用不同隔離材料將該(等)接觸切口溝槽填充，以及進行第二研磨程序以完成接觸切口隔離區，所揭示的方法反而是用來形成閘極切口溝槽，形成接觸切口溝槽，用相同隔離材料同時填充閘極切口溝槽與接觸切口溝槽，以及進行研磨程序以同時完成閘極切口隔離區與接觸切口隔離區並使犧牲閘極之頂端表面曝露。由於本方法只需要單一研磨步驟便能完全形成閘極切口隔離區與接觸切口隔離區(與用以完成閘極切口隔離區之第一研磨程序、及用以完成接觸切口隔離區之第二研磨程序截然不同)，閘極高度損耗與製程變異得以降到最小。
接著，可進行附加處理以完成IC結構400(請參閱程序318至322及第22圖至第24A至24D圖)。此附加處理可包括但不限於分別選擇性移除(例如使用選擇性蝕刻程序來移除)第一犧牲閘極497.1與第二犧牲閘極497.2，以建立使各第一半導體本體411之第一通道區412曝露之第一閘極開口494.1、以及使各第二半導體本體451之第二通道區452曝露之第二閘極開口494.2(請參閱程序318及第22圖)。用於形成及後續選擇性移除犧牲閘極之技術在所屬技術領域中屬於眾所周知，本說明書因而 已省略那些技術的詳細內容，以便容許讀者聚焦於所揭示方法的突出態樣。應注意的是，用於移除犧牲閘極之選擇性蝕刻程序應該對半導體本體411、451、犧牲材料495及閘極側壁間隔物499之材料上方犧牲閘極497.1至497.2之材料具有選擇性。
可將各種閘極材料沉積到第一閘極開口494.1與第二閘極開口494.2內並且進行圖案化，以便形成與各第一半導體本體411之受曝露第一通道區412相鄰之第一閘極開口494.1中之第一取代金屬閘極(RMG)416、及與各第二半導體本體450之受曝露第二通道區452相鄰之第二閘極開口494.2中之第二RMG 456(請參閱程序320及第23A至23B圖)。
舉例而言，為了形成位在第一閘極開口494.1中之第一RMG 416與位在第二閘極開口494.2中之第二RMG 456，可在閘極開口494.1至494.2中保形沉積閘極層481，尤其是高K閘極介電層。隨後，第一功函數金屬層482可保形地位在在閘極介電層481上方。可預選定保形第一功函數金屬層482之金屬材料或金屬合金材料，以便在第一FET 410給定第一類型導電性的情況下，達到最佳閘極導體功函數。接著，可斜切並且圖案化第一功函數金屬層482。該斜切程序可包括：將保護性填充材料沉積到第一功函數金屬層上；使保護性填充材料凹陷；將受曝露的第一功函數金屬材料從保護性填充材料上面蝕刻掉，使得第一功函數金屬層之最大高度低於側壁間隔物499之 頂端表面之位準；以及移除保護性填充材料。該圖案化程序可包括：在第一裝置區上方形成保護遮罩，將第一功函數金屬層482從第二裝置區移除(例如選擇性蝕刻掉)，以及移除保護遮罩。其次，可在第一裝置區中第一功函數金屬層482上方、及第二裝置區中閘極介電層481上方之第一閘極開口494.1與第二閘極開口494.2中保形沉積第二功函數金屬層483。可預選定保形第二功函數金屬層483之金屬材料或金屬合金材料，以便在第二FET 450給定第二類型導電性的情況下，達到最佳閘極導體功函數。該斜切程序可包括：將保護性填充材料沉積到第二功函數金屬層上；使保護性填充材料凹陷；將受曝露的第二功函數金屬材料從保護性填充材料上面蝕刻掉，使得第二功函數金屬層之最大高度低於閘極側壁間隔物499之頂端表面之位準；以及移除保護性填充材料。最後，可沉積導電填充材料484以填充第一與第二閘極開口494中之任何剩餘空間，藉以分別完成第一RMG 416與第二RMG 456之形成，並且可進行研磨程序(例如CMP程序)以將任何RMG材料從犧牲材料495之頂端表面上面移除。所以，第一RMG 416與第二RMG 456係藉由第一隔離區476彼此電隔離。
可在RMG 416、456之頂端表面上形成介電性閘極蓋體485(亦即，可在第一RMG 416之頂端表面上形成第一介電性閘極蓋體，且可在第二RMG 456之頂端表面上形成第二介電性閘極蓋體)。舉例而言，可使第一RMG 416及第二RMG 456之導電填充材料484凹陷(例如回蝕)， 並且可在部分完成結構上方沉積介電覆蓋層(例如氮化矽覆蓋層)，以便填充導電填充材料484上面之凹口。其次，可進行研磨程序(例如CMP程序)，以便將任一介電性覆蓋材料從犧牲材料495之頂端表面上面移除，藉以形成介電性閘極蓋體485。
用於完成IC結構400之附加處理可包括但不限於選擇性移除相鄰於第一源極/汲極區413(包括任何磊晶部分214)與第二源極/汲極區453(包括任何磊晶部分454)之任何剩餘犧牲材料495(例如使用至少一個選擇性蝕刻程序來移除)，藉以建立接觸開口。接著，可用取代金屬接觸(RMC)(亦稱為自對準接觸)填充各個接觸開口(請參閱程序322及第24A至24D圖)。RMC舉例而言，可藉由供選擇地沉積諸如保形黏附層(例如鈦黏附層或其它合適的黏附層)及/或保形阻障層(例如氮化鈦阻障層或其它合適的阻障層)等一或多個保形層將該等接觸開口內襯，然後沉積導體、及尤其是金屬或金屬合金(例如鎢、鈷、鋁或任何其它合適的金屬插塞材料)將接觸開口內之剩餘空間填充來形成。導體沉積後，可進行研磨程序(例如CMP程序)，以便將任何接觸材料從第一RMG 416、第二RMG 456、第一隔離區476及第二隔離區466上面移除。在任一例中，RMC舉例而言，可包括接觸第一源極/汲極區413、且尤其是緊密相鄰於磊晶部分414(若有的話)之第一RMC 419a至419b、以及接觸第二源極/汲極區453、且尤其是緊密相鄰於磊晶部分454(若有的話)之第二RMC 459a至459b。如圖所示，第二隔離區466可側向置於閘極之給定面上各對相鄰RMC之間，使得相鄰RMC係藉由第二隔離區466彼此電隔離。舉例而言，請參閱介於第一RMC 419a與第二RMC 459a之間、及介於第一RMC 419b與第二RMC 459b之間的第二隔離區466。
在上述各方法具體實施例中，用於填充第一溝槽(即閘極切口溝槽)與第二溝槽(即接觸切口溝槽)之所選擇隔離材料就最佳效能而言，可以是低K隔離材料。再者，由於是將相同程序步驟用於填充兩種類型之溝槽，只需要單一化學機械研磨(CMP)程序，便能將隔離材料從閘極層階上面移除，藉以使閘極高度損耗與製程變異降到最小。
本文中還揭示將多個場效電晶體(例如鰭式場效電晶體(FINFET))與離散的取代金屬閘極(RMG)及取代金屬接觸(RMC)合併之積體電路(IC)結構的具體實施例。具體而言，第12A至12D圖之IC結構200、及第24A至24D圖之IC結構400各可至少包括第一場效電晶體210、410(例如第一鰭式場效電晶體(FINFET))、及第二場效電晶體250、450(例如第二鰭式場效電晶體(FINFET))。第一FET 210、410可具有第一類型導電性(例如可以是P型FET)，並且第二FET 250、450可具有第二類型導電性(例如可以是N型FET)。
第一FET 210、410可包括一或多個第一半導體本體211、411(例如一或多個第一半導體鰭片)。各 第一半導體本體211、411可具有側向置於第一源極/汲極區213、413(包括任選的第一磊晶部分214、414)之間的第一通道區212、412。各第一通道區212、412可供選擇地加以摻雜，以便具有較低導電率位準之第二類型導電性(例如N導電性)。可摻雜第一源極/汲極區213、413，包括磊晶部分214、414，以便具有較高傳導率位準之第一類型導電性(例如P+導電性)。
第一FET 210、410可更包括第一取代金屬閘極(RMG)216、416，其具有第一功函數，係相鄰於各第一半導體本體211、411中之第一通道區212、412。
第二FET 250、450可包括一或多個第二半導體本體251、451(例如一或多個第二半導體鰭片)。各第二半導體本體251、451可具有側向置於第二源極/汲極區253、453(包括任選的第二磊晶部分254、454)之間的第二通道區252、452。各第二通道區252、452可供選擇地加以摻雜，以便具有較低導電率位準之第一類型導電性(例如P導電性)。可摻雜第二源極/汲極區253、453，包括磊晶部分254、454，以便具有較高傳導率位準之第二類型導電性(例如N+導電性)。第二FET 250、450可更包括各第二半導體本體251、451中相鄰於第二通道區252、452之第二RMG 256、456。第二RMG 256、456可具有與第一功函數不同的第二功函數。應注意的是，第二RMG 256、456可相鄰於第一RMG 216、416並與之端對端對準。亦即，第一RMG可具有第一內端、與第一內端對置之第一 外端、以及第一對立面。第二RMG可具有與第一內端對準並與之相向的第二內端、與第二內端對置之第二外端、以及第二對立面。
IC結構200、400可更包括側向圍繞第一RMG與第二RMG之閘極側壁間隔物299、499。亦即，閘極側壁間隔物299、499可側向置於與第一RMG 216、416之第一外端及第一對立面緊密相鄰處，並且進一步側向置於與第二RMG 256、456之第二外端及第二對立面緊密相鄰處。閘極側壁間隔物299、499舉例而言，可以是氮化矽閘極側壁間隔物。
IC結構200、400可更包括各個取代金屬接觸(RMC)。這些RMC舉例而言，可包括連至第一FET 210、410之第一源極/汲極區213、413(或更特別的是，連至第一源極/汲極區213、413之第一磊晶部分214、414，若有的話)的第一RMC 219a至219b、419a至419b。這些RMC舉例而言，亦可包括連至第二FET 250、450之第二源極/汲極區253、453(或更特別的是，連至第二源極/汲極區253、453之第二磊晶部分254、454，若有的話)的第二RMC 259a至259b、459a至459b。
IC結構200、400可更包括第一隔離區276、476(本文中稱為閘極切口隔離區)。第一隔離區276、476可包括用隔離材料292、492填充之第一溝槽。第一溝槽且從而還有第一隔離區276、476可側向置於第一RMG 216、416之第一內端與第二RMG 256、456之第二內端之間並 與之緊密相鄰。第一溝槽且從而還有第一隔離區276、476亦可側向置於閘極側壁間隔物299、499之對置部分之間。因此，第一隔離區276、476可將第一RMG 216、416與第二RMG 256、456彼此電隔離。
IC結構200、400可更包括一或多個第二隔離區266、466(本文中稱為閘極切口隔離區)。各第二隔離區266、466可包括第二溝槽，其係用與第一溝槽相同之隔離材料292、492填充(亦即，第一與第二溝槽中之隔離材料完全一樣)。各第二隔離區266、466可側向置於兩個相鄰取代金屬接觸之間並與之緊密相鄰。舉例而言，如第12A與24A圖所示，第二隔離區266、466可側向置於第一RMC 219a、419a與第二RMC 259a、459a之間並與之緊密相鄰，以便將第一RMC 219a、419a與第二RMC 259a、459a彼此電隔離。另外或替代地，另一第二隔離區266、466可側向置於第一RMC 219b、419b與第二RMC 259b、459b之間並與之緊密相鄰，以便將第一RMC 219b、419b與第二RMC 259b、459b彼此電隔離。
如上所述，第一隔離區276、476與第二隔離區266、466之隔離材料292、492可以是相同的隔離材料。供選擇地，隔離材料292、492對於最佳裝置效能可以是低K隔離材料(即所具介電常數(K)不大於3.9或二氧化矽之介電常數之介電材料)。舉例而言，隔離材料292、492可以是碳氧化矽(SiOC)。
再者，由於處理期間是將相同步驟用於填充 第一與第二溝槽，只需要單一化學機械研磨(CMP)程序，便能將隔離材料從閘極層階上面移除。因此，上述IC結構200、400中有最小的閘極對閘極高度變異。
在上述方法及結構之具體實施例中，不同摻質可用於使半導體本體之不同區域中達到不同類型的導通性，如所述。再者，摻質可隨著所使用的不同半導體材料而變。舉例而言，具有N型導電性之矽基礎半導體材料典型為摻有N型摻質(例如：第V族摻質，諸如砷(As)、磷(P)或銻(Sb))，而具有P型導電性之矽基礎半導體材料典型為摻有P型摻質(例如：第III族摻質，諸如硼(B)或銦(In))。替代地，具有P型導電性之氮化鎵(GaN)為基礎之半導體材料典型為摻有鎂(Mg)，而具有N型導電性之氮化鎵(GaN)為基礎之半導體材料典型為摻有矽(Si)。所屬技術領域中具有通常知識者亦將認識的是，不同導電率位準將會取決於摻質的相對濃度位準。
此外，在上述方法及結構之具體實施例中，高K閘極介電層係指所具介電常數大於二氧化矽之介電常數(即大於3.9)之介電材料層。可在上述RMG中使用之例示性高K介電材料包括但不限於鉿(Hf)基介電質(例如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鋁等)、或其它合適的高k介電質(例如氧化鋁、氧化鉭、氧化鋯等)。另外，在上述方法及結構之具體實施例中，第一功函數金屬層係經預選定而對於具有第一類型導電性之第一FET(例如P型FET)之效能具有最佳之第一功函數，並且第二功函數 金屬層係經預選定而對於具有第二類型導電性之第二FET(例如N型FET)之效能具有最佳之第二功函數。所屬技術領域中具有通常知識者將認識的是，對於P型FET之閘極導體為最佳之功函數舉例而言，將介於約4.9eV與約5.2eV之間。所具功函數在此範圍內之例示性金屬(及金屬合金)包括但不限於釕、鈀、鉑、鈷與鎳、以及金屬氧化物(氧化鋁碳、氧化鋁鈦碳等)與金屬氮化物(例如氮化鈦、氮化鈦矽、氮化鉭矽、氮化鈦鋁、氮化鉭鋁等)。所屬技術領域中具有通常知識者將更加認識的是，對於N型FET之閘極導體為最佳之功函數舉例而言，將介於3.9eV與約4.2eV之間。所具功函數在此範圍內之例示性金屬(及金屬合金)包括但不限於鉿、鋯、鈦、鉭、鋁及其合金，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。最後，在上述方法及結構之具體實施例中，RMG之導電填充材料可以是任何合適的金屬或金屬合金填充材料，包括但不侷限於鎢、鎢合金(例如矽化鎢或鈦鎢)、鈷或鋁。
應了解的是，本文中使用的術語乃是為了說明所揭示之方法及結構，並且用意不在於限制。舉例而言，單數形之「一」、「一個」及「該」於本文中使用時，用意在於同樣包括複數形，除非內容另有清楚指示。另外，「包含」、「含有」及/或「包括」等詞於本文中使用時，指明所述特徵、整體、步驟、操作、元件及/或組件之存在，但並未排除一或多個其它特徵、整體、步驟、操作、元件、組件及/或其群組之存在或新增。再者，諸如「右」、「左」、「垂 直」、「水平」、「頂端」、「底端」、「上」、「下」、「底下」、「下面」、「下層」、「上方」、「上層」、「平行」、「垂直」等用語用意在於說明此等用語在圖式中取向及繪示時的相對位置(除非另有所指)，而「觸及」、「直接接觸」、「毗連」、「直接相鄰於」、「緊密相鄰於」等用語用意在於指出至少一個元件實體接觸另一元件(此等所述元件之間沒有用其它元件來分隔)。由於元件是在圖式中配向及繪示，「側向」一詞在本文中係用於描述元件之相對位置，並且更特別的是，係用於指出一元件係置於另一元件之側邊，與在該另一元件上面或下面截然不同。舉例而言，相鄰於另一元件側向安置之一元件將位於該另一元件旁邊，緊密相鄰於另一元件側向安置之一元件將直接位於該另一元件旁邊，並且側向圍繞另一元件之一元件將相鄰於該另一元件之外側壁並與之設立邊界。隨附申請專利範圍中所有手段或步驟加上功能元件之對應結構、材料、動作及均等者用意在於包括結合如具體主張之其它主張專利權之元件進行任何結構、材料或動作。
本發明之各項具體實施例的描述已為了說明目的而介紹，但用意不在於窮舉或受限於所揭示的具體實施例。許多修改及變例對所屬技術領域中具有通常知識者將會顯而易見，但不會脫離所述具體實施例的範疇及精神。本文中使用的術語是為了最佳闡釋具體實施例之原理、對市場出現之技術所作的實務應用或技術改良、或讓所屬技術領域中具有通常知識者能夠理解本文中所揭示之具體 實施例而選擇。
因此，以上所揭示的是一種改良型方法之具體實施例，用於形成將多個場效電晶體(FET)(例如鰭式場效電晶體(FINFET))與離散的取代金屬閘極(RMG)及取代金屬接觸(RMC)合併之積體電路(IC)結構。在本方法中，可在相同程序層級形成閘極切口溝槽與接觸切口溝槽。然後，可同時用相同隔離材料填充閘極切口溝槽與接觸切口溝槽，以分別形成用於電隔離相鄰RMG之閘極切口隔離區，及用於電隔離相鄰RMC之接觸切口隔離區。所選擇的隔離材料就最佳效能而言，可以是低K隔離材料。再者，由於是將相同程序步驟用於填充兩種類型之溝槽，只需要單一化學機械研磨(CMP)程序，便能將隔離材料從閘極層階上面移除，藉以使閘極高度損耗與製程變異降到最小。以上還揭示根據上述方法所形成之IC結構的具體實施例。

Claims (20)

  1. 一種方法，其包含：在介於第一閘極與第二閘極之間的介面處穿過閘極材料形成第一溝槽，其中，該第一閘極係在側向置於諸第一源極/汲極區之間的第一通道區處相鄰於第一半導體本體，並且其中，該第二閘極係在側向置於諸第二源極/汲極區之間的第二通道區處相鄰於第二半導體本體；穿過將介於第一源極/汲極區與第二源極/汲極區之間的空間填充之犧牲材料形成第二溝槽，其中，該犧牲材料包覆該等第一源極/汲極區與該等第二源極/汲極區，並且將介於任何相鄰源極/汲極區之間的空間填充；沉積隔離材料，使得該隔離材料將用以形成第一隔離區之該第一溝槽及用以形成第二隔離區之該第二溝槽兩者填充；以及進行研磨程序以將該隔離材料從該第一閘極與該第二閘極上面移除。
  2. 如申請專利範圍第1項所述之方法，其中，該隔離材料包含所具介電常數不大於3.9之介電材料。
  3. 如申請專利範圍第1項所述之方法，其中，該隔離材料包含碳氧化矽。
  4. 如申請專利範圍第1項所述之方法，更包含在該第一溝槽之形成之前， 形成該第一半導體本體與該第二半導體本體；形成在該第一通道區處相鄰於該第一半導體本體並進一步在該第二通道區處相鄰於該第二半導體本體之犧牲閘極；在該犧牲閘極上形成閘極側壁間隔物；在該第一半導體本體超出該犧牲閘極側向延展之第一部分上形成該等第一源極/汲極區，並且進一步在該第二半導體本體超出該犧牲閘極側向延展之第二部分上形成該等第二源極/汲極區；沉積該犧牲材料；進行研磨程序以使該犧牲閘極與該閘極側壁間隔物之頂端表面曝露；選擇性移除該犧牲閘極以建立藉由該閘極側壁間隔物所界定並使該第一半導體本體中之該第一通道區及該第二半導體本體中之該第二通道區曝露之閘極開口；以及在該閘極開口中形成相鄰於該第一通道區之第一取代金屬閘極、及相鄰於該第二通道區並毗連該第一取代金屬閘極之第二取代金屬閘極。
  5. 如申請專利範圍第4項所述之方法，其中，該第一取代金屬閘極具有第一功函數，並且該第二取代金屬閘極具有與該第一功函數不同的第二功函數。
  6. 如申請專利範圍第4項所述之方法，其中，該閘極側壁間隔物與該犧牲材料包含不同介電材料。
  7. 如申請專利範圍第1項所述之方法，更包含：在形成該第一隔離區與該第二隔離區之後，以金屬接觸取代相鄰於該等第一源極/汲極區與該等第二源極/汲極區之任何剩餘犧牲材料，使得該等金屬接觸至少包含連至該第一源極/汲極區之第一金屬接觸、及連至該第二源極/汲極區之第二金屬接觸，並且使得該第一金屬接觸與該第二金屬接觸係藉由該第二隔離區來電隔離。
  8. 一種方法，其包含：穿過犧牲閘極形成第一溝槽以界定第一犧牲閘極與第二犧牲閘極，其中，該第一犧牲閘極係在側向置於諸第一源極/汲極區之間的第一通道區處相鄰於第一半導體本體，並且該第二犧牲閘極係在側向置於諸第二源極/汲極區之間的第二通道區處相鄰於第二半導體本體；穿過將介於第一源極/汲極區與第二源極/汲極區之間的空間填充之犧牲材料形成第二溝槽，其中，該犧牲材料包覆該等第一源極/汲極區與該等第二源極/汲極區，並且將介於任何相鄰源極/汲極區之間的空間填充；沉積隔離材料，使得該隔離材料將用以形成第一隔離區之該第一溝槽及用以形成第二隔離區之該第二溝槽兩者填充；以及進行研磨程序以將該隔離材料從該第一犧牲閘極與該第二犧牲閘極上面移除。
  9. 如申請專利範圍第8項所述之方法，其中，該隔離材料包含所具介電常數不大於3.9之介電材料。
  10. 如申請專利範圍第8項所述之方法，其中，該隔離材料包含碳氧化矽。
  11. 如申請專利範圍第8項所述之方法，更包含：在形成該第一隔離區與該第二隔離區之後，分別以第一取代金屬閘極與第二取代金屬閘極取代該第一犧牲閘極與該第二犧牲閘極。
  12. 如申請專利範圍第11項所述之方法，其中，該第一取代金屬閘極具有第一功函數，並且該第二取代金屬閘極具有與該第一功函數不同的第二功函數。
  13. 如申請專利範圍第8項所述之方法，更包含在該第一溝槽之形成之前，形成該第一半導體本體與該第二半導體本體；形成在該第一通道區處相鄰於該第一半導體本體並在該第二通道區處相鄰於該第二半導體本體之該犧牲閘極；在該犧牲閘極上形成閘極側壁間隔物；在該第一半導體本體超出該犧牲閘極側向延展之第一部分上形成該等第一源極/汲極區，並且進一步在該第二半導體本體超出該犧牲閘極側向延展之第二部分上形成該等第二源極/汲極區；沉積該犧牲材料；以及進行研磨程序以使該犧牲閘極與該閘極側壁間隔 物之頂端表面曝露。
  14. 如申請專利範圍第13項所述之方法，其中，該閘極側壁間隔物與該犧牲材料包含不同介電材料。
  15. 如申請專利範圍第8項所述之方法，更包含：在形成該第一隔離區與該第二隔離區之後，以金屬接觸取代相鄰於該等第一源極/汲極區與該等第二源極/汲極區之任何剩餘犧牲材料，使得該等金屬接觸至少包含連至該第一源極/汲極區之第一金屬接觸、及連至該第二源極/汲極區之第二金屬接觸，並且使得該第一金屬接觸與該第二金屬接觸係藉由該第二隔離區來電隔離。
  16. 一種積體電路結構，其包含：第一電晶體，其包含：第一半導體本體，其具有側向置於諸第一源極/汲極區之間的第一通道區；以及第一閘極，其相鄰於該第一通道區；第二電晶體，其包含：第二半導體本體，其具有側向置於諸第二源極/汲極區之間的第二通道區；以及第二閘極，其相鄰於該第二通道區；金屬接觸，其連至該等第一源極/汲極區與該等第二源極/汲極區，其中，該等金屬接觸至少包含連至該第一電晶體之第一源極/汲極區的第一金屬接觸、及連至該第二電晶體之第二源極/汲極區的第二金屬接觸，並且其中，該第一電晶體之該第一源極/汲極區係相鄰 於該第二電晶體之該第二源極/汲極區；第一隔離區，其包含以隔離材料填充之第一溝槽，並且係側向置於該第一閘極與該第二閘極之間並與該第一閘極與該第二閘極緊密相鄰；以及第二隔離區，其包含以該隔離材料填充之第二溝槽，並且係側向置於該第一金屬接觸與該第二金屬接觸之間並與該第一金屬接觸與該第二金屬接觸緊密相鄰。
  17. 如申請專利範圍第16項所述之積體電路結構，其中，該隔離材料包含所具介電常數不大於3.9之介電材料。
  18. 如申請專利範圍第16項所述之積體電路結構，其中，該隔離材料包含碳氧化矽。
  19. 如申請專利範圍第16項所述之積體電路結構，其中，該第一閘極與該第二閘極分別包含第一取代金屬閘極與第二取代金屬閘極。
  20. 如申請專利範圍第19項所述之積體電路結構，其中，該第一取代金屬閘極具有第一功函數，並且該第二取代金屬閘極具有與該第一功函數不同的第二功函數。
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