TW201832240A

TW201832240A - 半導體記憶裝置

Info

Publication number: TW201832240A
Application number: TW106122634A
Authority: TW
Inventors: 葛西駿; 永尾理; 本間充祥; 原田佳和; 菅原昭雄
Original assignee: 東芝記憶體股份有限公司
Priority date: 2017-02-27
Filing date: 2017-07-06
Publication date: 2018-09-01
Also published as: US10249377B2; US20180247695A1; JP6783682B2; CN108520766B; CN108520766A; TWI656530B; JP2018142388A

Abstract

實施形態之半導體記憶裝置具有記憶胞MT、位元線BL及感測放大器15。寫入動作重複包含編程與第1及第2驗證之編程循環。編程包含：第1編程，其於第1驗證失敗之情形時執行；及第2編程，其於第1驗證通過但第2驗證失敗之情形時執行。第2驗證基於第1條件而執行。於未中斷寫入動作之情形時，第1驗證基於與第1條件不同之第2條件而執行，於已中斷寫入動作之情形時，重新開始寫入動作後之最初之第1驗證基於與第1及第2條件不同之第3條件而執行。

Description

半導體記憶裝置

本發明之實施形態係關於一種半導體記憶裝置。

作為半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。

本發明之實施形態提供一種可提高可靠性之半導體記憶裝置。實施形態之半導體記憶裝置具有記憶胞、連接於記憶胞之位元線及連接於位元線之感測放大器。寫入動作係重複包含編程與第1及第2驗證之編程循環。編程包含：第1編程，其於第1驗證失敗之情形時對位元線施加第1電壓；及第2編程，其於第1驗證通過但第2驗證失敗之情形時對位元線施加第2電壓。第2驗證基於第1條件而執行。於未中斷寫入動作之情形時，第1驗證基於與第1條件不同之第2條件而執行，於已中斷寫入動作之情形時，重新開始寫入動作後之最初之第1驗證基於與上述第1及第2條件不同之第3條件而執行。

1.第1實施形態對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板上方三維地積層記憶胞電晶體而成之三維積層型NAND型快閃記憶體為例進行說明。本實施形態之半導體記憶裝置具有如下功能，即，若於資料之寫入動作中途自外部機器產生例如讀出命令，則使寫入動作暫時中斷(以下，亦記載為「暫停」)，於執行讀出動作後，使寫入動作重新開始(以下，亦記載為「恢復」)。 1.1關於構成 1.1.1關於記憶體系統之整體構成首先，利用圖1對具備本實施形態之半導體記憶裝置之記憶體系統之整體構成進行說明。如圖1所示，記憶體系統1具備NAND型快閃記憶體100及控制器200。控制器200與NAND型快閃記憶體100例如亦可藉由其等之組合而構成一個半導體記憶裝置，作為其例，可列舉如SDTM卡般之記憶卡或SSD(solid state drive，固態驅動器)等。 NAND型快閃記憶體100具備複數個記憶胞電晶體，將資料非揮發地記憶。NAND型快閃記憶體100藉由NAND匯流排而與控制器200連接，基於來自控制器200之命令進行動作。更具體而言，NAND型快閃記憶體100經由資料線DQ0～DQ7與控制器200進行例如8位元之輸入輸出信號I/O之收發。輸入輸出信號I/O為例如資料、位址及指令。又，NAND型快閃記憶體100自控制器200接收例如晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn及讀出賦能信號REn。而且，NAND型快閃記憶體100向控制器200發送就緒/忙碌信號R/Bn。晶片賦能信號CEn係用於使NAND型快閃記憶體100成為賦能之信號，且以例如低(“L”)位準啟用。指令鎖存賦能信號CLE係表示輸入輸出信號I/O為指令之信號，且以例如高(“H”)位準啟用。位址鎖存賦能信號ALE係表示輸入輸出信號I/O為位址之信號，且以例如“H”位準啟用。寫入賦能信號WEn係用於將所接收到之信號擷取至NAND型快閃記憶體100內之信號，每當自控制器200接收指令、位址及資料等時，便以例如“L”位準啟用。因此，每當觸發WEn時，輸入輸出信號I/O被擷取至NAND型快閃記憶體100。讀出賦能信號REn係用於使控制器200自NAND型快閃記憶體100讀出資料之信號。讀出賦能信號REn以例如“L”位準啟用。就緒/忙碌信號R/Bn係表示NAND型快閃記憶體100是否為忙碌狀態(為無法自控制器200接收指令之狀態還是能夠自控制器200接收指令之狀態)之信號，例如當NAND型快閃記憶體100為忙碌狀態時設為“L”位準。控制器200響應來自主機機器2之命令，對NAND型快閃記憶體100命令資料之讀出、寫入、刪除等。又，控制器200對NAND型快閃記憶體100之記憶空間進行管理。控制器200包含主機介面電路210、內建記憶體(RAM)220、處理器(CPU(Central Processing Unit，中央處理單元)230、緩衝記憶體240、NAND介面電路250及ECC(Error Correction Code，錯誤校正碼)電路260。主機介面電路210經由控制器匯流排而與主機機器2連接，負責與主機機器2之通信。主機介面電路210將自主機機器2接收到之命令及資料傳輸至處理器230及緩衝記憶體240。又，主機介面電路210響應處理器230之命令而將緩衝記憶體240內之資料向主機機器2傳輸。 NAND介面電路250經由NAND匯流排而與NAND型快閃記憶體100連接，負責與NAND型快閃記憶體100之通信。NAND介面電路250將自處理器230接收到之命令傳輸至NAND型快閃記憶體100。又，NAND介面電路250於寫入時將緩衝記憶體240內之寫入資料傳輸至NAND型快閃記憶體100。進而，NAND介面電路250於讀出時將自NAND型快閃記憶體100讀出之資料傳輸至緩衝記憶體240。處理器230對控制器200整體之動作進行控制。例如，處理器230於自主機機器2接收到寫入命令時，響應該寫入命令而向NAND型快閃記憶體100輸出寫入命令。讀出及刪除時亦同樣。又，處理器230執行耗損平均等用於管理NAND型快閃記憶體100之各種處理。進而，處理器230執行各種運算。例如，處理器230執行資料之編碼處理或隨機化處理等。 ECC電路260執行資料之錯誤校正(ECC：Error Checking and Correcting)處理。內建記憶體220係例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，用作處理器230之作業區域。而且，內建記憶體220保持用於管理NAND型快閃記憶體100之韌體或各種管理表格等。 1.1.2關於半導體記憶裝置之構成其次，利用圖2對半導體記憶裝置之構成進行說明。如圖2所示，NAND型快閃記憶體100包含定序器10、電壓產生電路11、暫存器12、記憶胞陣列13、列解碼器14及感測放大器15。記憶胞陣列13具備包含於列及行建立對應之非揮發性之記憶胞電晶體(以下，亦記載為「記憶胞」)之複數個區塊BLK(BLK0、BLK1、…)。各區塊BLK包含複數個串單元SU(SU0、SU1、SU2、SU3、…)。而且，各串單元SU包含複數個NAND串16。再者，記憶胞陣列13內之區塊BLK數及區塊BLK內之串單元SU數為任意。關於記憶胞陣列13之詳情，將於下文進行敍述。列解碼器14對自控制器200給出之列位址進行解碼。列解碼器14基於解碼結果，選擇任一區塊BLK，進而選擇任一串單元SU。而且，列解碼器14對區塊BLK輸出所需電壓。感測放大器15於資料之讀出動作時，對自記憶胞陣列13讀取出之資料進行感測(sense)。而且，感測放大器15將讀出資料輸出至控制器200。感測放大器15於資料之寫入動作時，將自控制器200接收到之寫入資料傳輸至記憶胞陣列13。定序器10對NAND型快閃記憶體100整體之動作進行控制。電壓產生電路11根據定序器10之控制，產生資料之寫入、讀出及刪除所需之電壓，並將該產生之電壓施加至列解碼器14及感測放大器15等。列解碼器14及感測放大器15將自電壓產生電路11供給之電壓施加至記憶胞陣列13內之記憶胞電晶體。暫存器12保持各種信號。例如，暫存器12保持使寫入動作暫停時之狀態資訊(以下，稱為「暫停資訊」)。定序器10基於暫存器12所保持之暫停資訊，恢復寫入動作。又，暫存器12亦可保持各種表格。 1.1.3關於記憶胞陣列之構成其次，利用圖3對記憶胞陣列13之構成進行說明。圖3之例表示區塊BLK0，其他區塊BLK之構成亦相同。如圖3所示，區塊BLK0包含例如4個串單元SU(SU0～SU3)。而且，各串單元SU包含複數個NAND串16。NAND串16之各者包含例如8個記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。以下，於不限定記憶胞電晶體MT0～MT7之情形時，記載為記憶胞電晶體MT。記憶胞電晶體MT具備控制閘極與電荷儲存層，將資料非揮發地保持。再者，記憶胞電晶體MT可為電荷儲存層使用絕緣膜之MONOS(Metal Oxide Nitride Oxide Silicon，金屬氧化氮氧化矽)型，亦可為電荷儲存層使用導電層之FG(Floathing Gate，浮閘)型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶胞電晶體MT之個數並不限定於8個，亦可為16個或32個、64個、128個等，其數量不受限定。進而，選擇電晶體ST1及ST2之個數為任意，分別有1個以上即可。記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。更具體而言，記憶胞電晶體MT0～MT7之電流路徑串聯連接。而且，記憶胞電晶體MT7之汲極連接於選擇電晶體ST1之源極，記憶胞電晶體MT0之源極連接於選擇電晶體ST2之汲極。串單元SU0～SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。同樣地，串單元SU0～SU3各自之選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0～SGS3。以下，於不限定選擇閘極線SGD0～SGD3之情形時，記載為選擇閘極線SGD。於不限定選擇閘極線SGS0～SGS3之情形時，記載為選擇閘極線SGS。再者，各串單元SU之選擇閘極線SGS0～SGS3亦可共通連接。位於區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。以下，於不限定字元線WL0～WL7之情形時，記載為字元線WL。位於串單元SU內之各NAND串16之選擇電晶體ST1之汲極分別連接於不同之位元線BL0～BL(N－1)(N為2以上之整數)。以下，於不限定位元線BL0～BL(N－1)之情形時，記載為位元線BL。各位元線BL於複數個區塊BLK間將位於各串單元SU內之1個NAND串16共通地連接。進而，複數個選擇電晶體ST2之源極共通連接於源極線SL。亦即，串單元SU係連接於不同之位元線BL且連接於相同之選擇閘極線SGD及SGS之NAND串16之集合體。又，區塊BLK係共用字元線WL之複數個串單元SU之集合體。而且，記憶胞陣列13係共用位元線BL之複數個區塊BLK之集合體。資料之刪除能以區塊BLK為單位或者以較區塊BLK小之單位進行。關於刪除方法，例如記載於題為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”之於2011年9月18日提出申請之美國專利申請案13/235,389號中。又，記載於題為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”之於2010年1月27日提出申請之美國專利申請案12/694,690號中。進而，記載於題為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”之於2012年5月30日提出申請之美國專利申請案13/483,610號中。該等專利申請案之全部內容藉由參照而引用於本案說明書中。進而，記憶胞陣列13之構成亦可為其他構成。即，關於記憶胞陣列13之構成，例如記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之於2010年3月25日提出申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案之全部內容藉由參照而引用於本案說明書中。 1.1.4關於記憶胞陣列之剖面構成其次，利用圖4對記憶胞陣列13之剖面構成進行說明。圖4之例表示串單元SU0及SU1之剖面，串單元SU2及SU3之構成亦同樣。再者，於圖4中，省略層間絕緣膜。如圖4所示，沿著與半導體基板20平行之第1方向D1，設置有沿與半導體基板20平行且與第1方向D1垂直之第2方向D2延伸之複數個源極線接點LI。於2個源極線接點LI之間配置有1個串單元SU。源極線接點LI將半導體基板20與設置於較NAND串16更上方之未圖示之源極線SL連接。再者，源極線接點LI及NAND串16之配置可任意地設定。例如，亦可於2個源極線接點LI之間設置複數個串單元SU。進而，於圖4之例中，為了簡化說明，示出了於1個串單元SU中，複數個NAND串16沿著第2方向D2排列成1行之情形，但1個串單元SU中之NAND串16之排列可任意地設定。例如，亦可沿著第2方向D2並排配置2行，還可排列成4行之鋸齒狀配置。於各串單元SU中，NAND串16沿著與半導體基板20垂直之第3方向D3而形成。更具體而言，於半導體基板20之表面區域設置有n型井21。而且，於n型井21之表面區域設置有p型井22。又，於p型井22之表面區域之一部分設置有n⁺ 型擴散層23。而且，於p型井22之上方，分別介隔未圖示之層間絕緣膜而依次積層有作為選擇閘極線SGS、字元線WL及選擇閘極線SGD發揮功能之10層配線層24。而且，形成有貫通10層配線層24並到達至p型井22之柱狀半導體層25。於半導體層25之側面，依次形成隧道絕緣膜26、電荷儲存層27及阻擋絕緣膜28。半導體層25例如使用多晶矽。隧道絕緣膜26及阻擋絕緣膜28例如使用氧化矽膜。電荷儲存層27例如使用氮化矽膜。以下，將由半導體層25、隧道絕緣膜26、電荷儲存層27及阻擋絕緣膜28形成之柱稱為「記憶柱MP」。半導體層25作為NAND串16之電流路徑發揮功能，且成為供形成各電晶體之通道之區域。而且，半導體層25之上端連接於作為位元線BL發揮功能之配線層(未圖示)。由記憶柱MP與配線層24形成記憶胞電晶體MT、以及選擇電晶體ST1及ST2。再者，於圖4之例中，作為選擇閘極線SGD及SGS發揮功能之配線層24分別設置有1層，但亦可設置複數層。源極線接點LI沿著第2方向D2具有線狀。源極線接點LI例如使用多晶矽。而且，源極線接點LI之底面連接於n⁺ 型擴散層23，上表面連接於作為源極線SL發揮功能之配線層(未圖示)。 1.1.5關於感測放大器之構成其次，對感測放大器15之構成進行說明。感測放大器15包含複數個感測放大器單元SAU與複數個鎖存電路XDL。感測放大器單元SAU例如針對每一位元線BL而設置，對讀出至對應之位元線BL之資料進行感測，而且將寫入資料傳輸至對應之位元線BL。鎖存電路XDL針對每一感測放大器單元SAU而設置，暫時保持與對應之位元線BL相關之資料。其次，利用圖5對感測放大器單元SAU之構成進行說明。再者，於本實施形態中，以感測流經位元線BL之電流之電流感測方式之感測放大器單元SAU為例進行說明，但亦可使用電壓感測方式之感測放大器單元SAU。如圖5所示，感測放大器單元SAU包含感測電路SA、例如4個鎖存電路(SDL、ADL、BDL及TDL)、預充電電路30及匯流排開關32。感測電路SA對讀出至位元線BL之資料(以下，稱為「讀取資料」)進行感測，而且根據寫入資料(以下，稱為「編程資料」)對位元線BL施加電壓。即，感測電路SA直接控制位元線BL。其次，對感測電路SA之電路之詳情進行說明。於以下之說明中，將電晶體之源極或汲極之一者稱為「電晶體之一端」，將源極或汲極之另一者稱為「電晶體之另一端」。感測電路SA具備高耐壓n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體40、低耐壓n通道MOS電晶體41～50、低耐壓p通道MOS電晶體51及電容元件52。對電晶體40之閘極輸入信號BLS。電晶體40之一端連接於對應之位元線BL，電晶體40之另一端連接於節點BLI。對電晶體41之閘極輸入信號BLC。電晶體41之一端連接於節點BLI，電晶體41之另一端連接於節點SCOM。電晶體41用於將對應之位元線BL箝位於與信號BLC對應之電位。對電晶體42之閘極輸入信號BLX。電晶體42之一端連接於節點SCOM，電晶體42之另一端連接於節點SSRC。電晶體43之閘極連接於節點INV_S。電晶體43之一端連接於節點SSRC，電晶體43之另一端連接於節點SRCGND。對節點SRCGND施加例如接地電壓VSS。電晶體51之閘極連接於節點INV_S。對電晶體51之一端施加電源電壓VDDSA，電晶體51之另一端連接於節點SSRC。對電晶體44之閘極輸入信號XXL。電晶體44之一端連接於節點SCOM，電晶體44之另一端連接於節點SEN。對電晶體45之閘極輸入信號HLL。對電晶體45之一端施加電壓VSENP，電晶體45之另一端連接於節點SEN。電容元件52之一電極連接於節點SEN，對電容元件52之另一電極輸入時脈信號CLK。電晶體47之閘極連接於節點SEN。電晶體47之一端連接於電晶體48之一端，對電晶體47之另一端輸入時脈信號CLK。電晶體47作為感測節點SEN之電壓之感測電晶體發揮功能。對電晶體48之閘極輸入信號STB。電晶體48之另一端連接於匯流排LBUS。對電晶體46之閘極輸入信號BLQ。電晶體46之一端連接於節點SEN，電晶體46之另一端連接於匯流排LBUS。電晶體49之閘極連接於匯流排LBUS。電晶體49之一端連接於電晶體50之一端，對電晶體49之另一端施加電壓VLSA。電壓VLSA亦可為例如接地電壓VSS。對電晶體50之閘極輸入信號LSL。電晶體50之另一端連接於節點SEN。鎖存電路SDL、ADL、BDL及TDL暫時保持資料。當寫入資料時，感測電路SA根據鎖存電路SDL之保持資料控制位元線BL。其他鎖存電路ADL、BDL及TDL例如使用於各記憶胞電晶體保持2位元以上之資料之多值動作用途。再者，鎖存電路之個數可任意地設定，例如根據記憶胞電晶體能夠保持之資料量(位元數)而設定。鎖存電路SDL具備低耐壓n通道MOS電晶體60～63及低耐壓p通道MOS電晶體64～67。對電晶體60之閘極輸入信號STL。電晶體60之一端連接於匯流排LBUS，電晶體60之另一端連接於節點LAT_S。對電晶體61之閘極輸入信號STI。電晶體61之一端連接於匯流排LBUS，電晶體61之另一端連接於節點INV_S。電晶體62之閘極連接於節點INV_S。電晶體62之一端接地，電晶體62之另一端連接於節點LAT_S。電晶體63之閘極連接於節點LAT_S。電晶體63之一端接地，電晶體63之另一端連接於節點INV_S。電晶體64之閘極連接於節點INV_S。電晶體64之一端連接於節點LAT_S，電晶體64之另一端連接於電晶體66之一端。電晶體65之閘極連接於節點LAT_S。電晶體65之一端連接於節點INV_S，電晶體65之另一端連接於電晶體67之一端。對電晶體66之閘極輸入信號SLL。對電晶體66之另一端施加電源電壓VDDSA。對電晶體67之閘極輸入信號SLI。對電晶體67之另一端施加電源電壓VDDSA。於鎖存電路SDL中，利用電晶體62、64構成第1反相器，利用電晶體63、65構成第2反相器。而且，第1反相器之輸出及第2反相器之輸入(節點LAT_S)經由資料傳輸用電晶體60而連接於匯流排LBUS，第1反相器之輸入及第2反相器之輸出(節點INV_S)經由資料傳輸用電晶體61而連接於匯流排LBUS。鎖存電路SDL於節點LAT_S保持資料，並於節點INV_S保持其反轉資料。鎖存電路ADL、BDL及TDL由於具有與鎖存電路SDL相同之構成，故而省略說明，但以下，各電晶體之參照符號及信號名如圖5所示與鎖存電路SDL之各電晶體之參照符號及信號名加以區別而進行說明。鎖存電路SDL之電晶體60～67分別相當於鎖存電路ADL之電晶體70～77、鎖存電路BDL之電晶體80～87、及鎖存電路TDL之電晶體90～97。而且，於各感測放大器單元SAU中，感測電路SA、以及4個鎖存電路SDL、ADL、BDL及TDL以相互能夠收發資料之方式藉由匯流排LBUS而連接。預充電電路30對匯流排LBUS進行預充電。預充電電路30例如包含低耐壓n通道MOS電晶體31。對電晶體31之閘極輸入信號LPC。電晶體31之一端連接於匯流排LBUS，對電晶體31之另一端施加電壓VHLB。而且，預充電電路30藉由對匯流排LBUS傳輸電壓VHLB而對匯流排LBUS進行預充電。匯流排開關32連接匯流排LBUS與匯流排DBUS。即，匯流排開關32連接感測電路SA與鎖存電路XDL。匯流排開關32例如包含低耐壓n通道MOS電晶體33。對電晶體33之閘極輸入信號DSW。電晶體33之一端連接於匯流排LBUS，電晶體33之另一端經由匯流排DBUS而連接於鎖存電路XDL。再者，上述構成之感測放大器單元SAU中之各種信號例如由定序器10給出。 1.2關於記憶胞電晶體之臨限值分佈其次，利用圖6對本實施形態之記憶胞電晶體MT可取得之臨限值分佈進行說明。以下，於本實施形態中，對記憶胞電晶體MT能夠保持4值(2位元)之資料之情形進行說明，但能夠保持之資料並不限定於4值。於本實施形態中，記憶胞電晶體MT亦可為能夠保持例如8值(3位元)之資料，只要能夠保持2值(1位元)以上之資料即可。如圖6所示，各記憶胞電晶體MT之臨限值電壓取得離散之例如4個分佈中之任一個所包含之值。將該4個分佈按照臨限值從低到高之順序分別稱為“Er”位準、“A”位準、“B”位準及“C”位準。 “Er”位準相當於例如資料之刪除狀態。而且，“Er”位準中所包含之臨限值電壓小於電壓VfyA，且具有正值或負值。 “A”～“C”位準相當於對電荷儲存層注入電荷而寫入資料之狀態，各分佈中所包含之臨限值電壓具有例如正值。“A”位準中所包含之臨限值電壓為電壓VfyA以上，且未達電壓VfyB(其中，VfyB＞VfyA)。“B”位準中所包含之臨限值電壓為電壓VfyB以上，且未達電壓VfyC(其中，VfyC＞VfyB)。“C”位準中所包含之臨限值電壓為電壓VfyC以上，且未達電壓VREAD及VPASS(VREAD(VPASS)＞VfyC)。再者，VREAD及VPASS分別為於資料之讀出動作時及寫入動作時對非選擇字元線WL施加之電壓。如上所述，各記憶胞電晶體MT可藉由具有4個臨限值分佈中之任一個而取得4種狀態。藉由將該等狀態以二進制記法分配為“00”～“11”，而各記憶胞電晶體MT能夠保持2位元之資料。以下，將該2位元資料分別稱為高階位元及低階位元。又，將統括地寫入(或者讀出)之高階位元之集合稱為上位頁面(upper page)，將低階位元之集合稱為下位頁面(lower page)。再者，於圖6中，以4個位準離散地分佈之情形為例進行了說明，但此為例如剛寫入資料後之理想狀態。因此，現實中會產生相鄰之位準重疊之情況。有例如於寫入資料後因干擾等導致“Er”位準之上端與“A”位準之下端重疊之情形。於此種情形時，使用例如ECC技術等校正資料。 1.3關於寫入動作其次，對寫入動作進行說明。寫入動作大致包含編程與驗證。而且，藉由重複編程與驗證之組合(以下，稱為「編程循環」)，而使記憶胞電晶體MT之臨限值電壓上升至目標位準為止。編程係指藉由將電子注入至電荷儲存層而使臨限值電壓上升(或藉由禁止注入而維持臨限值電壓)之動作。以下，將使臨限值電壓上升之動作稱為「“0”編程」或「“0”寫入」，對設為“0”編程對象之位元線BL賦予“0”資料。另一方面，將維持臨限值電壓之動作稱為「“1”編程」、「“1”寫入」或「寫入禁止」，對設為“1”編程對象之位元線BL賦予“1”資料。驗證係於編程後讀出資料並判定記憶胞電晶體MT之臨限值電壓是否已達到設為目標之目標位準之動作。以下，將記憶胞電晶體MT之臨限值電壓達到目標位準之情形稱為「驗證通過」，將未達到目標位準之情形稱為「驗證失敗」。於本實施形態中，於“0”編程中，根據設為目標之驗證位準(例如與“A”位準對應之電壓VfyA)與記憶胞電晶體MT之臨限值電壓之差，應用臨限值電壓之變動量相對較大之第1編程條件、或臨限值電壓之變動量較第1編程小之第2編程條件中之任一個條件。例如，於記憶胞電晶體MT之臨限值電壓遠低於驗證位準而於1次編程中未達到設為目標之驗證位準之情形時，應用臨限值電壓之變動量相對較大之第1編程條件。又，於記憶胞電晶體MT之臨限值電壓與設為目標之驗證位準相對接近，且若應用第1編程則臨限值電壓會大幅超過驗證位準之情形時，應用第2編程條件。更具體而言，第1編程條件與第2編程條件係位元線BL之電壓不同。例如，對與第1編程條件對應之位元線BL施加電壓VSS。而且，將對與第2編程條件對應之位元線BL施加之電壓設為VQPW，將對與“1”編程對應之位元線BL施加之電壓設為VBL。如此一來，電壓VSS、電壓VQPW及電壓VBL具有VBL＞VQPW＞VSS之關係。以下，將於“0”編程中應用第1編程條件之位元線記載為BL(“0”)，將應用第2編程條件之位元線記載為BL(“QPW”)。又，將與“1”編程對應之位元線記載為BL(“1”)。 1.3.1關於驗證之目標位準其次，對驗證之目標位準進行說明。於本實施形態中，對應於第1及第2編程條件而執行目標位準不同之第1及第2驗證。而且，於在編程循環內未發生暫停之情形(以下，稱為「通常狀態」)、與在編程循環內發生暫停後恢復寫入動作之情形(以下，稱為「剛恢復後」)時，第1驗證之目標位準不同。利用圖7對第1及第2驗證時之目標位準進行說明。圖7之例表示自“Er”位準向“A”位準寫入之情形時之目標位準。如圖7所示，第2驗證之目標位準例如設定與驗證位準相同之電壓(VfyA)。以下，將第2驗證之目標位準記載為電壓VH，將與例如“A”位準對應之電壓VH記載為VH_A。第1驗證之目標位準設定較電壓VH低之電壓。以下，將通常狀態下之第1驗證之目標位準記載為電壓VL1，將與例如“A”位準對應之電壓VL1記載為VL1_A。又，將剛恢復後之第1驗證之目標位準記載為電壓VL2，將與例如“A”位準對應之電壓VL2記載為VL2_A。電壓VH、VL1及VL2具有VH＞VL1＞VL2之關係。於記憶胞電晶體之臨限值電壓未達電壓VL1(或電壓VL2)之情形(臨限值電壓＜VL1或VL2)時，判定第1驗證失敗，而於下一次編程循環中，應用第1編程條件。於記憶胞電晶體之臨限值電壓為電壓VL1(或電壓VL2)以上且未達電壓VH之情形(VL1或VL2≦臨限值電壓＜VH)時，判定第1驗證通過但第2驗證失敗，而於下一次編程循環中，應用第2編程條件。於記憶胞電晶體之臨限值電壓為電壓VH以上之情形(VH≦臨限值電壓)時，判定第2驗證通過，而於之後之編程循環中，設為寫入禁止。其次，利用圖8對目標位準與感測期間之關係進行說明。於本實施形態中，根據目標位準，而感測位元線BL之電壓之期間、即將信號XLL設為“H”位準而對位元線BL傳輸節點SEN之電荷之期間之長度不同。以下，將第1驗證中之感測期間稱為「第1感測期間Ts_L」，將第2驗證中之感測期間稱為「第2感測期間Ts_H」。進而，將通常狀態下之第1感測期間記載為Ts_L1，將剛恢復後之第1感測期間記載為Ts_L2。如圖8所示，若於感測期間中將節點SEN之電荷傳輸至位元線BL，則節點SEN之電壓降低。此時，節點SEN之電壓降低之速度根據記憶胞電晶體MT之臨限值電壓Vt而不同。例如，於臨限值電壓Vt未達電壓VL2之情形(Vt＜VL2)時，記憶胞電晶體MT成為強接通狀態，而節點SEN之電壓急遽降低。於臨限值電壓Vt為電壓VL2以上且未達電壓VL1之情形(VL2≦Vt＜VL1)時，記憶胞電晶體MT成為較Vt＜VL2之情形弱之接通狀態，而節點SEN之電壓相對緩慢地降低。又，於臨限值電壓Vt為電壓VL1以上且未達電壓VH之情形(VL1≦Vt＜VH)時，記憶胞電晶體MT成為更弱之接通狀態，而節點SEN之電壓更緩慢地降低。又，於臨限值電壓Vt為電壓VH以上之情形(Vt≧VH)時，記憶胞電晶體MT成為斷開狀態，而節點SEN之電壓幾乎不降低。基於該關係，感測期間係以判定為具有未達目標位準之臨限值電壓Vt之記憶胞電晶體MT驗證失敗之方式，即，以感測電晶體47設為斷開狀態之方式設定。更具體而言，第1感測期間Ts_L2係以判定為臨限值電壓Vt未達電壓VL2之記憶胞電晶體MT第1驗證失敗之方式設定。同樣地，第1感測期間Ts_L1係以判定為臨限值電壓Vt未達電壓VL1之記憶胞電晶體MT第1驗證失敗之方式設定。第2感測期間Ts_H係以判定為臨限值電壓Vt未達電壓VH之記憶胞電晶體MT第2驗證失敗之方式設定。因此，第1感測期間Ts_L1、Ts_L2及第2感測期間Ts_H之長度具有Ts_L2＜Ts_L1＜Ts_H之關係。 1.3.2關於記憶體系統中之寫入動作之整體流程其次，利用圖9對記憶體系統中之寫入動作之整體流程進行說明。如圖9所示，首先，控制器200之主機介面電路210自主機機器2接收寫入命令(步驟S1)。響應該寫入命令，控制器200之處理器230經由NAND介面電路250對NAND型快閃記憶體100發送寫入命令(寫入指令、位址及資料)(步驟S2)。如此一來，NAND型快閃記憶體100之定序器10基於自控制器200接收到之寫入命令，執行寫入動作(步驟S3)。然後，於NAND型快閃記憶體100正執行寫入動作時，控制器200自主機機器2接收例如讀出命令(步驟S4)。如此一來，處理器230向NAND型快閃記憶體100發送暫停指令(步驟S5)。定序器10基於所接收到之暫停指令，使寫入動作暫停(步驟S6)。此時，定序器10例如將暫停資訊保持至暫存器12。再者，定序器10亦可向控制器200發送暫停資訊。繼而，處理器230使寫入動作暫停，當確認就緒/忙碌信號R/Bn已恢復為“H”位準時，向NAND型快閃記憶體100發送讀出命令(讀取指令及位址)(步驟S7)。定序器10基於所接收到之讀出命令，自記憶胞陣列讀出資料，並向控制器200發送其結果(步驟S8)。繼而，處理器230進行讀取資料之ECC處理等之後，將資料發送至主機機器2(步驟S9)。主機機器2接收讀取資料(步驟S10)。讀出動作完成之後，處理器230向NAND型快閃記憶體100發送恢復指令(步驟S11)。定序器10基於所接收到之恢復指令，恢復寫入動作(步驟S12)。更具體而言，定序器10確認暫存器12內之暫停資訊，恢復寫入動作。 1.3.3關於NAND型快閃記憶體中之寫入動作之整體流程其次，利用圖10及圖11對NAND型快閃記憶體100中之寫入動作之整體流程進行說明。本實施形態中之NAND型快閃記憶體100若於寫入動作中接收暫停指令，則於編程結束後，使寫入動作暫停，並於接收恢復指令後，自驗證起恢復寫入動作。圖10及圖11之例為了簡化說明，而表示針對1個位準(例如“A”位準)執行第1及第2驗證之情形。如圖10所示，NAND型快閃記憶體100自控制器200接收寫入命令(寫入指令、位址、編程資料)(步驟S101)。定序器10基於自控制器200接收到之寫入命令而開始寫入動作。首先，定序器10執行編程。於編程中，列解碼器14對選擇字元線WL施加編程脈衝(步驟S102)。更具體而言，定序器10開始編程時，將就緒/忙碌信號R/Bn設為“L”位準。感測放大器15根據鎖存電路SDL保持之資料，對位元線BL進行充電(以下，稱為「BL預充電」)。於第1次編程中，由於不應用第2編程條件，所以，對應於“0”資料、即“0”編程而對位元線BL(“0”)施加電壓VSS(接地)，對應於“1”資料、即“1”編程而對位元線BL(“1”)施加電壓VBL。列解碼器14於選擇區塊BLK中選擇任一字元線WL，對選擇字元線WL施加電壓VPGM作為編程脈衝，並對其他非選擇字元線WL施加電壓VPASS。電壓VPGM係用於將電子注入至電荷儲存層之高電壓。電壓VPASS係無關於記憶胞電晶體MT之臨限值電壓而將記憶胞電晶體MT設為接通狀態之電壓。電壓VPGM與電壓VPASS具有VPGM＞VPASS之關係。藉此，對成為對象之記憶胞電晶體MT進行“1”或“0”寫入。繼而，定序器10於自控制器200接收暫停指令之情形(步驟S103_是(Yes))時，編程結束後，使寫入動作暫停(步驟S104)。定序器10於使寫入動作暫停之後，將就緒/忙碌信號R/Bn設為“H”位準。繼而，NAND型快閃記憶體100自控制器200接收讀出命令(讀取指令及位址)(步驟S105)。感測放大器15自記憶胞陣列13讀出資料(步驟S106)。更具體而言，定序器10開始讀出動作時，將就緒/忙碌信號R/Bn設為“L”位準。列解碼器14對選擇區塊BLK之選擇字元線WL施加電壓VCGRV，並對非選擇字元線WL施加電壓VREAD。電壓VCGRV係與讀出對象資料之臨限值位準對應之電壓。電壓VREAD係無關於保持資料而使記憶胞電晶體MT接通之電壓，且具有VREAD＞VCGRV之關係。例如，於讀出對象之記憶胞電晶體MT之臨限值電壓高於電壓VCGRV之情形時，記憶胞電晶體MT成為斷開狀態，於臨限值電壓低於電壓VCGRV之情形時，記憶胞電晶體MT成為接通狀態。於該狀態下，感測放大器15感測流經各位元線BL之電流，而讀出記憶胞電晶體MT之資料。定序器10於讀出動作結束後，將就緒/忙碌信號R/Bn設為“H”位準。繼而，NAND型快閃記憶體100自控制器200接收恢復指令(步驟S107)。更具體而言，控制器200於讀出讀取資料時，向NAND型快閃記憶體100發送恢復指令。定序器10若接收恢復指令，則確認暫存器12內所保持之暫停資訊，使寫入動作重新開始(步驟S108)。定序器10於恢復後，首先執行第1驗證(步驟S109)。更具體而言，定序器10由於處於剛恢復後之狀態，故而將目標位準設為電壓VL2、即設定第1感測期間Ts_L2，而執行第1驗證。又，定序器10於未自控制器200接收暫停指令之情形(步驟S103_否(No))時，於編程結束(步驟S102)後，將目標位準設為電壓VL1、即設定第1感測期間Ts_L1，而執行第1驗證(步驟S110)。如圖11所示，定序器10於第1驗證(步驟S109或S110)結束後，執行第2驗證(步驟S111)。定序器10於編程對象之所有(或預先所設定之規定數以上)之記憶胞電晶體MT通過第2驗證之情形(步驟112_Yes)時，使寫入動作結束。又，定序器10於存在(或者有預先所設定之規定數以上)未通過第2驗證之記憶胞電晶體MT之情形(步驟S112_No)時，確認編程循環是否已達到預先所設定之規定次數(步驟S113)。於編程循環達到規定次數之情形(步驟S113_Yes)時，定序器10使寫入動作結束，並將寫入動作未正常結束之內容報告給控制器200。於編程循環未達到規定次數之情形(步驟S113_No)時，定序器10使下一次編程之編程脈衝之設定電壓升高(步驟S114)。更具體而言，定序器10使編程脈衝之設定電壓升高ΔV。編程脈衝之設定電壓每當重複編程循環時便升高ΔV。例如，若將第1次之編程脈衝之電壓設為電壓VPGM，則第2次之編程脈衝之電壓設為VPGM＋ΔV，第3次之編程脈衝之電壓設為VPGM＋2・ΔV。返回至步驟S102，執行下一次編程循環。此時，感測放大器15對與第2驗證通過之記憶胞電晶體MT對應之位元線BL(“1”)施加電壓VBL，對與第1驗證失敗之記憶胞電晶體MT對應之位元線BL(“0”)施加電壓VSS，對與第1驗證通過但第2驗證失敗之記憶胞電晶體MT對應之位元線BL(“QPW”)施加電壓VQPW。列解碼器14對選擇字元線WL施加升壓後之編程脈衝。定序器10重複編程循環直至通過第2驗證或者編程循環達到規定次數為止。 1.3.4關於編程時之各配線之電壓其次，利用圖12對編程時之各配線之電壓進行說明。如圖12所示，感測放大器15基於感測放大器單元SAU內之鎖存電路SDL中儲存之資料進行BL預充電。更具體而言，於鎖存電路SDL中保持有“1”資料(“H”位準之資料)之情形時，節點INV_S成為“L”位準，因此，電晶體51成為接通狀態。於該狀態下，信號BLS及BLX設為“H”位準，電晶體40及42設為接通狀態。而且，信號BLC設為“H”位準，若對電晶體41之閘極施加電壓“VBL＋Vt41”(Vt41為電晶體41之臨限值電壓)，則對位元線BL施加電壓VBL。即，對位元線BL(“1”)施加電壓VBL。另一方面，於鎖存電路SDL中保持有“0”資料(“L”位準之資料)之情形時，節點INV_S成為“H”位準，因此，電晶體43設為接通狀態。於對節點SRCGND施加電壓VSS之情形時，對相對應之位元線BL施加電壓VSS。即，對位元線BL(“0”)及位元線BL(“QPW”)施加電壓VSS。列解碼器14選擇任一區塊BLK，進而選擇任一串單元SU。然後，列解碼器14對所選擇之串單元SU中之選擇閘極線SGD施加電壓VSD1。若將選擇電晶體ST1之臨限值電壓設為Vtsg，則電壓VSD1係“VBL＋Vtsg”以上之電壓且使選擇電晶體ST1為接通狀態之電壓。另一方面，列解碼器14對非選擇串單元SU之選擇閘極線SGD施加電壓VSS，使相對應之選擇電晶體ST1為斷開狀態。又，列解碼器14對選擇閘極線SGS施加電壓VSS，使選擇電晶體ST2為斷開狀態。又，經由例如源極線驅動器(未圖示)對源極線SL施加電壓VCELSRC(＞VSS)。藉此，對與位元線BL(“1”)對應之選擇NAND串16之通道施加電壓VBL，對與位元線BL(“0”)及BL(“QPW”)對應之選擇NAND串16之通道施加電壓VSS。其後，列解碼器14對選擇串單元SU之選擇閘極線SGD施加電壓VSD2。電壓VSD2係較電壓VSD1及電壓VBL低之電壓，且係使被施加電壓VSS之選擇電晶體ST1接通但使被施加電壓VBL之選擇電晶體ST1切斷之電壓。藉此，與位元線BL(“1”)對應之NAND串16之通道成為浮動狀態。又，感測放大器15於感測放大器單元SAU內之電晶體41中將信號BLC之“H”位準之電壓設為“VQPW＋Vt41”。藉此，於與被施加電壓VBL之位元線BL(“1”)對應之感測放大器單元SAU中，電晶體41設為切斷狀態，位元線BL(“1”)亦成為浮動狀態。繼而，感測放大器15根據第2編程條件更新鎖存電路SDL之資料。更具體而言，於與位元線BL(“QPW”)對應之感測放大器單元SAU中，鎖存電路SDL之資料自“0”資料更新為“1”資料。因此，感測放大器15對位元線BL(“QPW”)施加利用電晶體41箝位後之電壓VQPW。繼而，列解碼器14於選擇區塊BLK中選擇任一字元線WL，對選擇字元線施加電壓VPGM，並對其他非選擇字元線WL施加電壓VPASS。於與位元線BL(“0”)對應之NAND串16，選擇電晶體ST1成為接通狀態。而且，連接於選擇字元線WL之記憶胞電晶體MT之通道電位成為VSS。因此，控制閘極與通道之間之電位差(VPGM－VSS)變大，其結果，電子注入至電荷儲存層，而記憶胞電晶體MT之臨限值電壓上升。於與位元線BL(“1”)對應之NAND串16，選擇電晶體ST1成為切斷狀態。因此，連接於選擇字元線WL之記憶胞電晶體MT之通道電性浮動。如此一來，因與字元線WL等之電容耦合而通道電位上升。因此，控制閘極與通道之間之電位差變小，其結果，電子幾乎不注入至電荷儲存層，而維持記憶胞電晶體MT之臨限值電壓(臨限值電壓不會變動至轉變為臨限值分佈位準更高之分佈之程度)。於與位元線BL(“QPW”)對應之NAND串16，選擇電晶體ST1成為接通狀態。而且，連接於選擇字元線WL之記憶胞電晶體MT之通道電位成為VQPW(＞VSS)。因此，控制閘極與通道之間之電位差(VPGM－VQPW)與通道電位為VSS之情形相比變小。其結果，注入至電荷儲存層之電子量相較與位元線BL(“0”)對應之記憶胞電晶體MT變少，記憶胞電晶體MT之臨限值電壓之變動量亦變少。 1.3.5關於驗證時之各配線之電壓其次，利用圖13對驗證時之各配線之電壓進行說明。圖13之例為了簡化說明，而表示針對1個位準(例如“A”位準)執行第1及第2驗證之情形。於執行複數個位準之驗證之情形時，施加與各位準對應之電壓VCGRV(VCGRV根據位準升高)。又，圖13之例表示如下情形，即，於第1驗證中對成為對象之所有位元線BL進行BL預充電，於第2驗證中對通過第1驗證之位元線BL實施BL預充電。再者，於本實施形態中，對第1感測期間較第2感測期間短之情形進行說明，但並不限定於此。例如，亦可將第1及第2感測期間設為相同長度，使第1及第2驗證時之電壓VCGRV根據第1及第2驗證之目標位準而不同。如圖13所示，於時刻t1，列解碼器14對選擇區塊BLK之選擇閘極線SGD及SGS施加電壓VSG，對選擇字元線WL施加電壓VCGRV，並對非選擇字元線WL施加電壓VREAD。電壓VSG係將選擇電晶體ST1及ST2設為接通狀態之電壓。於時刻t2，感測放大器15進行位元線BL之BL預充電，對位元線BL施加電壓VBLRD。電壓VBLRD係於讀出動作時對位元線BL施加之電壓。又，經由例如源極線驅動器對源極線SL施加電壓VSRC(＞VSS)。於時刻t3，定序器10將信號HLL設為“H”位準，將電晶體45設為接通狀態。藉此，於感測放大器單元SAU內，對節點SEN施加電壓VSENP。於時刻t4～t8，執行第1驗證。更具體而言，於時刻t4，定序器10將信號HLL設為“L”位準，將節點SEN設為浮動狀態。然後，定序器10對時脈信號CLK施加“H”位準之電壓(以下，稱為「超頻」)。其結果，電容元件52被充電，節點SEN之電壓受電容耦合之影響而上升至電壓VBST。電壓VBST係藉由超頻而上升後之節點SEN之電壓，且為較電壓VSENP高之電壓。於時刻t5～t6之期間，定序器10執行第1感測。再者，通常狀態下之第1感測期間較剛恢復後之第1感測期間長。更具體而言，於時刻t5～t6之期間，定序器10將信號XXL設為“H”位準而將電晶體44設為接通狀態。於該狀態下，成為驗證對象之記憶胞電晶體MT之臨限值電壓為目標位準以上之情形時，記憶胞電晶體MT設為斷開狀態(以下，稱為「斷開單元(off-cell)」)，而幾乎不自對應之位元線BL對源極線SL流通電流。因此，充電至節點SEN及電容元件52之電荷幾乎不放電，而節點SEN之電壓幾乎不變動。另一方面，於成為驗證對象之記憶胞電晶體MT之臨限值電壓未達目標位準之情形時，記憶胞電晶體MT成為接通狀態(以下，稱為「接通單元(on-cell)」)，而自對應之位元線BL對源極線SL流通電流。即，節點SEN之電壓逐漸降低。於時刻t6，定序器10將信號XXL設為“L”位準而將電晶體44設為斷開狀態。然後，定序器10對時脈信號CLK施加“L”位準之電壓(以下，稱為「降頻」)。其結果，受電容耦合之影響而節點SEN之電壓降低。於時刻t7～t8之期間，定序器10對節點SEN之電壓進行選通。更具體而言，定序器10將信號STB設為“H”位準而將電晶體48設為接通狀態。於該狀態下，節點SEN之電壓為感測電晶體47之臨限值電壓(判定位準)以上之情形時，對應之感測電晶體47設為接通狀態。其結果，判定第1驗證通過。此時，預先設為“H”位準之匯流排LBUS為“L”位準。另一方面，於節點SEN之電壓低於感測電晶體47之臨限值電壓(判定位準)之情形時，感測電晶體47設為斷開狀態。其結果，判定第1驗證失敗。此時，預先設為“H”位準之匯流排LBUS維持“H”位準。於時刻t8，將匯流排LBUS之反轉資料儲存至鎖存電路SDL中。更具體而言，於第1驗證失敗之鎖存電路SDL中儲存“L”資料，節點INV_S設為“H”位準。藉此，電晶體51設為斷開狀態，電晶體43設為接通狀態。因此，對與第1驗證失敗之記憶胞電晶體MT(斷開單元)對應之位元線BL施加電壓VSS。於時刻t9～t13，與時刻t4～8同樣地，定序器10執行第2驗證。時刻t9～t13之動作與時刻t4～8之動作大致相同。再者，於本實施形態中，於第2驗證中未執行節點SEN之設置(施加電壓VSENP)，但亦可第1驗證同樣地進行節點SEN之設置。於時刻t9，節點SEN之電壓超頻。於時刻t10～t11之期間，定序器10執行第2感測。於時刻t11，節點SEN之電壓降頻。於時刻t12～t13之期間，定序器10對節點SEN之電壓進行選通。於節點SEN之電壓為感測電晶體47之臨限值電壓以上之情形時，對應之感測電晶體47設為接通狀態。其結果，判定第2驗證通過。另一方面，於節點SEN之電壓低於感測電晶體47之臨限值電壓之情形時，對應之感測電晶體47設為斷開狀態。其結果，判定第2驗證失敗。於時刻t13，進行還原處理，驗證動作結束。再者，於執行複數個位準之驗證之情形時，針對每一位準重複時刻t2～t13。於該情形時，VCGRV根據各位準而升高。 1.3.6關於寫入動作之控制器之動作其次，利用圖14對寫入動作時之控制器200之動作進行說明。圖14之例表示通常狀態下之寫入動作。如圖14所示，首先，處理器230將通知執行寫入動作之指令“80h”輸出至NAND型快閃記憶體100，並且將指令鎖存賦能信號CLE設為“H”位準而啟用。繼而，處理器230輸出位址“ADD”，並且將位址鎖存賦能信號ALE設為“H”位準而啟用。再者，於圖14之例中，以1循環表示位址，但為了發送行位址及列位址等，亦可為複數個循環。繼而，處理器230以所需之循環數輸出編程資料“DAT”。進而，處理器230輸出指示寫入執行之寫入指令“10h”，並且將指令鎖存賦能信號CLE設為“H”位準而啟用。該等指令、位址及資料儲存於NAND型快閃記憶體100之例如暫存器12中。響應寫入指令“10h”，NAND型快閃記憶體100開始寫入動作，而成為忙碌狀態(R/Bn＝“L”)。以下，將NAND型快閃記憶體100中之寫入動作期間、即忙碌狀態之期間設為tPROG。當寫入動作完成時，NAND型快閃記憶體100成為就緒狀態，而就緒/忙碌信號R/Bn恢復為“H”位準。 1.3.7關於在寫入動作時發生暫停之情形之具體例其次，利用圖15對在寫入動作時發生暫停之情形之具體例進行說明。圖15之例表示於第1次編程循環中使寫入動作暫停並於執行讀出動作之後恢復之情形。又，圖15之例表示於1次驗證中執行“A”～“C”位準之驗證之情形。以下，將與“A”～“C”位準對應之電壓VCGRV分別記載為VCGRV_A～VCGRV_C。如圖15所示，處理器230為了執行寫入動作，而輸出指令“80h”、位址資料“ADD”及寫入指令“10h”。如此一來，定序器10根據寫入指令“10h”開始寫入動作，而成為忙碌狀態(R/Bn＝“L”)。處理器230若於第1次編程中自主機機器2接收讀出命令，則輸出暫停指令“A7h”。於圖15之例中，定序器10於編程中(對選擇字元線WL施加電壓VPGM之過程中)，接收暫停指令“A7h”。定序器10儘管為忙碌狀態，但若接收暫停指令“A7h”，則於編程結束後使寫入動作暫停，使就緒/忙碌信號R/Bn恢復為“H”位準。再者，於驗證中接收到暫停指令“A7h”之情形時，於下一次編程結束後暫停。以下，將接收暫停指令後直至使就緒/忙碌信號R/Bn恢復為“H”位準為止之期間、即直至成為暫停狀態為止之期間記載為期間tSTOPRST。繼而，處理器230確認就緒/忙碌信號R/Bn已恢復為“H”位準之後，輸出通知執行讀出動作之指令“00h”、讀出用位址“ADD”及指示執行讀出動作之讀取指令“30h”。再者，於圖15之例中，表示以1循環傳輸位址之例，但亦可以複數個循環進行傳輸。定序器10響應讀取指令“30h”，開始讀出動作，而成為忙碌狀態。以下，將讀出動作時之忙碌狀態之期間記載為期間tR。然後，若自記憶胞陣列13完成資料“R-DAT”之讀出，則就緒/忙碌信號R/Bn恢復為“H”位準(成為就緒狀態)。若就緒/忙碌信號R/Bn成為“H”位準，則控制器200向NAND型快閃記憶體100發送讀出賦能信號REn，而讀出資料“R-DAT”。繼而，處理器230當讀出動作結束時，輸出恢復指令“48h”。如此一來，定序器10響應指令“48h”，於確認暫停資訊之後，自驗證恢復寫入動作，而成為忙碌狀態。於圖15之例中，於第1次編程結束後使寫入動作暫停，因此，自第1次驗證起恢復寫入動作。於該情形時，作為“A”～“C”位準之第1驗證之目標位準而分別設定電壓VL2(分別設定第1感測期間Ts_L2)。以下，將剛恢復後之驗證中“A”～“C”位準之各位準之第1驗證與第2驗證合併所得之驗證期間(相當於圖13之時刻t1～t13之期間)分別設為期間TA1、TB1、TC1。於“C”位準之驗證結束後，“A”～“C”位準之任一個之第2驗證失敗之情形時，執行第2次編程循環。於第2次編程中，對選擇字元線WL施加電壓VPGM＋ΔV。而且，於第2次驗證中，作為“A”～“C”位準之第1驗證之目標位準而設定電壓VL1(分別設定第1感測期間Ts_L1)。以下，將剛恢復後以外之驗證、即包含暫停前之驗證之通常驗證中“A”～“C”位準之各位準之第1驗證與第2驗證合併所得之驗證期間分別設為期間TA2、TB2、及TC2。當於NAND型快閃記憶體100中寫入動作完成時，就緒/忙碌信號R/Bn恢復為“H”位準。其次，利用圖16對剛恢復後之驗證期間與通常之驗證期間之具體例進行說明。圖16之例係表示圖15中之剛恢復後之驗證期間(“A”～“C”位準)及第2次編程後之通常驗證期間(“A”～“C”位準)中之選擇字元線WL、信號STB及信號XXL之各電壓之時序圖。如圖16所示，於剛恢復後(下段)之驗證期間TA1、TB1及TC1，作為第1感測期間而設定Ts_L2。另一方面，於通常(上段)之驗證期間TA2、TB2及TC2，作為第1感測期間而設定Ts_L1。於圖16之例中，各驗證期間中之第2感測期間Ts_H及其他期間(例如，位元線BL或節點SEN之升壓期間等)相同。於該情形時，若將“A”～“C”位準之驗證期間分別進行比較，則剛恢復後之第1感測期間較通常之第1感測期間短(“Ts_L2”＜“Ts_L1”)，因此，具有tA1＜tA2、tB1＜tB2、tC1＜tC2之關係。即，剛恢復後之各位準之驗證期較通常之驗證期間短。再者，於本例中，對在剛恢復後執行之“A”～“C”位準之所有第1驗證中設定第1感測期間Ts_L2之情形進行了說明，但亦可對“A”～“C”之至少1個位準設定第1感測期間Ts_L2，並對其他位準設定第1感測期間Ts_L1。進而，“A”～“C”位準之各位準之第1感測期間Ts_L2之長度亦可互不相同。進而，對在剛恢復後執行“A”～“C”位準之所有驗證之情形進行了說明，但亦可根據對記憶胞電晶體MT寫入資料之狀況而執行“A”～“C”位準之至少1個。 1.4關於本實施形態之效果若為本實施形態之構成，則可提高半導體記憶裝置之可靠性。以下，對本效果進行詳細敍述。若於寫入動作中執行暫停，則有產生因過度編程引起之寫入誤動作之情形。例如，如圖17所示，於自“Er”位準向“A”位準寫入資料之情形時，對選擇字元線WL施加電壓VPGM，於自臨限值分佈(a)寫入至臨限值分佈(b)(臨限值電壓上升)之後，執行暫停。如此一來，於暫停中產生記憶胞電晶體MT之電荷漏失之資料保留，而記憶胞電晶體MT之臨限值電壓自臨限值分佈(b)降低至臨限值分佈(c)。藉此，於臨限值分佈(b)之位置，處於電壓VL1_A以上之記憶胞電晶體MT之臨限值電壓之一部分降低至未達電壓VL1_A(臨限值分佈(c)之斜線部)。如此一來，剛恢復後之第1驗證失敗，因此，對臨限值分佈(c)之斜線部之記憶胞電晶體MT以第1編程條件執行下一次編程。此時，對選擇字元線WL施加自暫停前之電壓VPGM升壓後之電壓VPGM＋ΔV，因此，臨限值分佈(c)之斜線部之記憶胞電晶體MT之臨限值電壓大幅上升。因此，於一部分記憶胞電晶體MT中，產生因過度編程引起之誤寫入(臨限值分佈(d)之斜線部)。與此相對，於本實施形態之構成中，於使寫入動作暫停之情形時，可將剛恢復後之第1驗證之目標位準設定為較通常狀態下之第1驗證之目標位準低。例如，於圖17中，設定較臨限值分佈(c)之斜線部低之電壓VL2_A。藉此，可於剛恢復後之第1驗證中減少受因資料保留引起之臨限值電壓降低之影響而第1驗證失敗之記憶胞電晶體MT之個數。因此，於使寫入動作暫停之情形時，可抑制因恢復後之編程引起之過度編程，而減少誤寫入。因此，可提高半導體記憶裝置之可靠性。 2.第2實施形態其次，對第2實施形態之半導體記憶裝置進行說明。第2實施形態對在驗證結束後使寫入動作暫停並再次自驗證起恢復寫入動作之情形進行說明。再者，第2實施形態中之控制器200之動作與第1實施形態相同。以下，僅對與第1實施形態之不同點進行說明。 2.1關於驗證之目標位準首先，對驗證之目標位準進行說明。與第1實施形態同樣地，剛恢復後之第1驗證之目標位準亦可較通常狀態之目標位準低。又，剛恢復後之第1驗證之目標位準亦可設定為與通常狀態之第1驗證之目標位準相同之電壓VL1。即，亦可將暫停前之驗證中之第1感測期間與剛恢復後之驗證中之第1感測期間設為相同長度。以下，於本實施形態中，對將剛恢復後之第1驗證之目標位準設為與通常狀態之第1驗證之目標位準相同之電壓VL1之情形進行說明。 2.2關於NAND型快閃記憶體中之寫入動作之整體流程首先，利用圖18及圖19，對NAND型快閃記憶體100中之寫入動作之整體流程進行說明。圖18及圖19之例與第1實施形態之圖10及圖11同樣地，為了簡化說明，而表示針對1個位準(例如“A”位準)執行第1及第2驗證之情形。再者，圖18及圖19中之步驟S101～108、S112～S114與第1實施形態之圖10及圖11相同。同樣地，圖18及圖19中之步驟S110_1及S110_2與第1實施形態之步驟S110相同，步驟S111_1及S111_2與第1實施形態之步驟S111相同。因此，省略步驟S101～108、S110_1、S110_2、S111_1、S111_2及S112～S114之動作之詳細記載。如圖18所示，首先，NAND型快閃記憶體100自控制器200接收寫入命令(步驟S101)。繼而，列解碼器14對選擇字元線WL施加編程脈衝(步驟S102)。即，定序器10執行編程。繼而，定序器10執行驗證。更具體而言，定序器10執行基於目標位準VL1之第1驗證(步驟S110_1)及基於目標位準VH2之第2驗證(步驟S111_1)。定序器10於編程對象之所有(或預先所設定之規定數以上)之記憶胞電晶體MT通過第2驗證之情形(步驟112_Yes)時，使寫入動作結束。又，定序器10於存在(或者有預先所設定之規定數以上)未通過第2驗證之記憶胞電晶體MT之情形(步驟S112_No)時，確認編程循環是否已達到預先所設定之規定次數(步驟S113)。定序器10於編程循環達到規定次數之情形(步驟S113_Yes)時，使寫入動作結束，且將寫入動作未正常結束之內容報告給控制器200。於編程循環未達到規定次數之情形(步驟S113_No)時，定序器10如圖19所示，確認是否自控制器200接收暫停指令(步驟S103)。定序器10於自控制器200接收暫停指令之情形(步驟S103_Yes)時，於驗證結束後，使寫入動作暫停(步驟S104)。定序器10於使寫入動作暫停後，將就緒/忙碌信號R/Bn設為“H”位準。繼而，NAND型快閃記憶體100自控制器200接收讀出命令(步驟S105)，執行讀出動作(步驟S106)。定序器10於讀出動作結束後，將就緒/忙碌信號R/Bn設為“H”位準。繼而，NAND型快閃記憶體100自控制器200接收恢復指令(步驟S107)。定序器10若接收恢復指令，則確認暫存器12內之暫停資訊，恢復寫入動作(步驟S108)。定序器10於恢復後再次執行驗證。更具體而言，定序器10執行第1驗證(步驟S110_2)及第2驗證(步驟S111_2)。再者，亦可省略第1驗證(步驟S110_2)及第2驗證(步驟S111_2)。於未自控制器200接收暫停指令之情形(步驟S103_No)時或者於執行第2驗證(步驟S111_2)後，定序器10使下一次編程之編程脈衝之設定電壓升高(步驟S114)。返回至步驟S102，執行下一次編程循環。此時，感測放大器15優先使用即將暫停前所執行之第1驗證(步驟S110_1)及第2驗證(步驟S111_1)之結果，對位元線BL施加電壓。定序器10重複編程循環直至通過第2驗證(步驟S111_1)或者編程循環達到規定次數為止。 2.3關於在寫入動作時發生暫停之情形之具體例其次，利用圖20對在寫入動作時發生暫停之情形之具體例進行說明。圖20之例與第1實施形態之圖15同樣地，表示於第1次編程循環中使寫入動作暫停並於執行讀出動作之後恢復之情形。又，圖20之例表示於1次驗證中執行“A”～“C”位準之驗證之情形。如圖20所示，與第1實施形態不同，定序器10例如若於編程中(對選擇字元線WL施加電壓VPGM之過程中)接收暫停指令“A7h”，則於“A”～“C”位準之驗證結束後使寫入動作暫停，使就緒/忙碌信號R/Bn恢復為“H”位準。此時，將“A”～“C”位準之各位準之第1驗證與第2驗證合併所得之驗證期間分別成為期間tA2、tB2、tC2。因此，本實施形態中之期間tSTOPRST執行驗證，相應地較第1實施形態之期間tSTOPRST長。恢復後，定序器10與第1實施形態同樣地，確認寫入動作中斷時之狀態之後，自驗證起恢復寫入動作，而成為忙碌狀態。其中，驗證判定優先使用暫停前之驗證結果。 2.4關於本實施形態之效果本實施形態之構成於使寫入動作暫停之情形時，於驗證結束後執行暫停，並於剛恢復後再次執行驗證。藉由在暫停前執行驗證，可抑制資料保留之影響。因此，可抑制因恢復後之編程引起之過度編程，而減少誤寫入。因此，可提高半導體記憶裝置之可靠性。進而，藉由在剛恢復後再次執行驗證，可確認資料保留之影響或因例如於暫停中執行之讀出動作引起之干擾等影響。 3.第3實施形態其次，對第3實施形態之半導體記憶裝置進行說明。第3實施形態將即將暫停前之編程脈衝之電壓與恢復後之最初之編程脈衝之電壓設為相同。以下，表示對第2實施形態應用本實施形態之情形，僅對與第2實施形態之不同點進行說明。 3.1關於NAND型快閃記憶體中之寫入動作之整體流程首先，利用圖21及圖22對NAND型快閃記憶體100中之寫入動作之整體流程進行說明。圖21及圖22之例與第2實施形態之圖18及圖19同樣地，為了簡化說明，而表示針對1個位準(例如“A”位準)執行第1及第2驗證之情形。再者，圖21及圖22中之各步驟之動作與第2實施形態之圖18及圖19相同。因此，省略各步驟之動作之詳細記載。如圖21所示，自控制器200接收寫入命令之後(步驟S101)至恢復後執行第2驗證(步驟S111_2)為止之流程與第2實施形態之圖18及圖19相同。與第2實施形態之不同點在於，於未自控制器200接收暫停指令之情形(步驟S103_No)時，定序器10使下一次編程之編程脈衝之設定電壓升高(步驟S114)。另一方面，定序器10於已執行第2驗證之情形(步驟S111_2)時，使編程脈衝之設定電壓維持(不升高)。繼而，返回至步驟S102，執行下一次編程循環。此時，感測放大器15優先使用即將暫停前所執行之第1驗證(步驟S110_1)及第2驗證(步驟S111_1)之結果，對位元線BL施加電壓。定序器10重複編程循環直至通過第2驗證(步驟S111_1)或者編程循環達到規定次數為止。 3.2關於在寫入動作時發生暫停之情形之具體例其次，利用圖23對在寫入動作時發生暫停之情形之具體例進行說明。圖23之例與第2實施形態之圖20同樣地，表示於第1次編程循環中使寫入動作暫停並於執行讀出動作之後恢復之情形。又，圖23之例表示於1次驗證中執行“A”～“C”位準之驗證之情形。如圖23所示，恢復後之編程脈衝之電壓與第2實施形態之圖20不同。更具體而言，定序器10首先於恢復後執行第1次編程循環之驗證。其後，列解碼器14於第2次編程中，對選擇字元線WL施加與第1次編程相同之電壓VPGM。然後，列解碼器14於第3次編程中對選擇字元線WL施加升壓後之電壓VPGM＋ΔV。 3.3關於本實施形態之效果本實施形態之構成於使寫入動作暫停之情形時，可將暫停前之最後之編程脈衝之電壓與恢復後之最初之編程脈衝之電壓設為相同。藉此，可抑制因恢復後之編程引起之過度編程，而減少誤寫入。因此，可提高半導體記憶裝置之可靠性。進而，本實施形態可應用於第1及第2實施形態。藉此，可獲得與第1及第2實施形態相同之效果。 4.第4實施形態其次，對第4實施形態之半導體記憶裝置進行說明。第4實施形態對在驗證之中途使寫入動作暫停並自驗證起恢復寫入動作之情形進行說明。再者，第4實施形態中之控制器200之動作與第1實施形態相同。以下，僅對與第1至第3實施形態之不同點進行說明。 4.1關於NAND型快閃記憶體中之寫入動作之整體流程首先，利用圖24及圖25對NAND型快閃記憶體100中之寫入動作之整體流程進行說明。圖24及圖25之例與第1實施形態之圖10及圖11同樣地，為了簡化說明，而表示針對1個位準(例如“A”位準)執行第1及第2驗證之情形。又，與第2及第3實施形態同樣地，表示將剛恢復後之第1驗證之目標位準設為與通常狀態之第1驗證之目標位準相同之電壓VL1之情形。再者，圖24及圖25中之步驟S101～108、S110～S114與第1實施形態之圖10及圖11相同。因此，省略步驟S101～108、S110～S114之動作之詳細記載。如圖24所示，首先，NAND型快閃記憶體100自控制器200接收寫入命令(步驟S101)。繼而，列解碼器14對選擇字元線WL施加編程脈衝(步驟S102)。即，定序器10執行編程。定序器10於自控制器200接收暫停指令之情形(步驟S103_Yes)時，使預先所設定之驗證之一部分動作執行(步驟S120)。例如，定序器10亦可選擇容易受資料保留之影響之第1驗證而執行。又，例如，定序器10亦可於“A”～“C”位準之驗證中選擇寫入位準(例如自“Er”位準向“A”位準之寫入)附近之位準(例如“A”位準)而進行驗證。其後，定序器10使寫入動作暫停(步驟S104)。繼而，NAND型快閃記憶體100自控制器200接收讀出命令(讀取指令及位址)(步驟S105)，執行讀出動作(步驟S106)。繼而，NAND型快閃記憶體100自控制器200接收恢復指令(步驟S107)。定序器10若接收恢復指令，則確認暫存器12內之暫停資訊，使寫入動作重新開始(步驟S108)。定序器10於恢復(步驟S108)後或者於未接收暫停指令之情形(步驟S103_No)時，執行第1驗證(步驟S110)及第2驗證(步驟S111)。其中，定序器10於已執行暫停之情形時，於驗證判定時優先使用基於暫停前所執行之驗證之一部分動作(步驟S120)之判定結果。如圖25所示，定序器10於編程對象之所有(或預先所設定之規定數以上)之記憶胞電晶體MT通過第2驗證之情形(步驟112_Yes)時，使寫入動作結束。又，定序器10於存在(或者有預先所設定之規定數以上)未通過第2驗證之記憶胞電晶體MT之情形(步驟S112_No)時，確認編程循環是否已達到預先所設定之規定次數(步驟S113)。定序器10於編程循環達到規定次數之情形(步驟S113_Yes)時，使寫入動作結束，並將寫入動作未正常結束之內容報告給控制器200。於編程循環未達到規定次數之情形(步驟S113_No)時，定序器10使下一次編程之編程脈衝之設定電壓升高(步驟S114)。然後，返回至步驟S102，執行下一次編程循環。定序器10重複編程循環直至通過第2驗證(步驟S111)或者編程循環達到規定次數為止。 4.2關於在寫入動作時發生暫停之情形之具體例其次，利用圖26對在寫入動作時發生暫停之情形之具體例進行說明。圖26之例與第1實施形態之圖15同樣地，表示於第1次編程循環中使寫入動作暫停並於執行讀出動作之後恢復之情形。又，圖26之例表示於1次驗證中執行“A”～“C”位準之驗證、進而於即將暫停前之驗證中選擇“A”位準之驗證之情形。如圖26所示，定序器10例如若於編程中(對選擇字元線WL施加電壓VPGM之過程中)接收暫停指令“A7h”，則於“A”位準之驗證結束後，使寫入動作暫停，使就緒/忙碌信號R/Bn恢復為“H”位準。因此，本實施形態中之期間tSTOPRST執行“A”位準之驗證，相應地較第1實施形態之期間tSTOPRST長。恢復後，定序器10與第2實施形態同樣地，確認寫入動作中斷時之狀態之後，自驗證起恢復寫入動作，而成為忙碌狀態。例如，即便於恢復後進行“A”～“C”位準之驗證，關於“A”位準之驗證判定，亦優先使用暫停前之驗證結果。於圖26之例中，於第2次編程循環中，編程脈衝之電壓升高為VPGM＋ΔV。但是，亦可與第3實施形態同樣地，於恢復後，於最初之編程中編程脈衝不升壓。 4.3關於本實施形態之效果本實施形態之構成於使寫入動作暫停之情形時，可於暫停前選擇性地執行驗證之一部分動作，並於剛恢復後再次執行驗證。藉由在暫停前預先對容易受資料保留之影響之條件執行驗證，可抑制資料保留之影響。因此，可抑制因恢復後之編程引起之過度編程，而減少誤寫入。因此，可提高半導體記憶裝置之可靠性。進而，本實施形態可應用於第1及第3實施形態。藉此，可獲得與第1及第3實施形態相同之效果。 5.第5實施形態其次，對第5實施形態之半導體記憶裝置進行說明。第5實施形態對在寫入動作中對各記憶胞電晶體MT僅應用1次第2編程條件之情形進行說明。再者，第5實施形態中之控制器200之動作與第1實施形態相同。以下，僅對與第1至第4實施形態之不同點進行說明。 5.1關於寫入動作首先，利用圖27對本實施形態中之寫入動作進行說明。圖27之例表示自“Er”位準向“A”位準寫入之情形。如圖27所示，首先，應用第1編程條件執行編程，自臨限值分佈(a)進行寫入直至臨限值分佈(b)為止。由於臨限值分佈(b)為電壓VL1_A以上且未達電壓VH_A，故而於下一次編程中應用第2編程條件，自臨限值分佈(b)寫入至臨限值分佈(c)為止。由於臨限值分佈(c)之斜線部之臨限值電壓低於電壓VH_A，故而第2驗證失敗。但是，由於已執行基於第2編程條件之編程，故而設為寫入禁止。即，對1個記憶胞電晶體MT不執行基於第2編程條件之第2次編程。 5.2關於NAND型快閃記憶體中之寫入動作之整體流程首先，利用圖28及圖29對NAND型快閃記憶體100中之寫入動作之整體流程進行說明。圖28及圖29之例表示於編程結束後使寫入動作暫停並於恢復後執行驗證動作之情形。圖28及圖29之例與第1實施形態之圖10及圖11同樣地，為了簡化說明，而表示針對1個位準(例如“A”位準)執行第1及第2驗證之情形。又，圖28及圖29之例與第2至第4實施形態同樣地，表示將剛恢復後之第1驗證之目標位準設為與通常狀態之第1驗證之目標位準相同之電壓VL1之情形。再者，圖28及圖29中之步驟S101～108、S110～S114與第1實施形態之圖10及圖11相同。因此，省略步驟S101～108、S110～S114之動作之詳細記載。如圖28所示，自步驟S101至步驟S108為止之流程與第1實施形態之圖10相同。定序器10於恢復(步驟S108)後或者於未接收暫停指令之情形(步驟S103_No)時，執行第1驗證(步驟S110)及第2驗證(步驟S111)。如圖29所示，定序器10於編程對象之所有(或預先所設定之規定數以上)之記憶胞電晶體MT通過第2驗證之情形(步驟112_Yes)時，使寫入動作結束。又，定序器10於存在(或者有預先所設定之規定數以上)未通過第2驗證之記憶胞電晶體MT之情形(步驟S112_No)時，確認編程循環是否已達到預先所設定之規定次數(步驟S113)。定序器10於編程循環達到規定次數之情形(步驟S113_Yes)時，使寫入動作結束，並將寫入動作未正常結束之內容報告給控制器200。於編程循環未達到規定次數之情形(步驟S113_No)時，定序器10使下一次編程之編程脈衝之設定電壓升高(步驟S114)。於下一次編程中，感測放大器15對與於之前所執行之編程中應用過第2編程條件(步驟S130_Yes)之記憶胞電晶體MT對應之位元線BL(“QPW”)施加電壓VBL(步驟S131)。又，感測放大器15對與於之前所執行之編程中未應用第2編程條件(步驟S130_No)之記憶胞電晶體MT對應之位元線BL(“QPW”)施加電壓VQPW。又，感測放大器15對位元線BL(“0”)施加電壓VSS，並對位元線BL(“1”)施加電壓VBL。然後，返回至步驟S102，列解碼器14對選擇字元線WL施加升壓後之編程脈衝。定序器10重複編程循環直至通過第2驗證或者編程循環達到規定次數為止。 5.3關於本實施形態之效果例如，於因暫停引起之資料保留而導致處於電壓VH以上之記憶胞電晶體MT之臨限值電壓降低至未達電壓VH之情形時，於恢復後之編程中執行基於第2編程條件之編程。實際上，對完成寫入之記憶胞電晶體MT執行基於第2編程條件之編程，因此，有成為過度編程而導致誤寫入之情形。與此相對，本實施形態之構成可於寫入動作中對各記憶胞電晶體MT應用1次第2編程條件。因此，對於藉由基於第2編程條件之編程而臨限值電壓已成為電壓VH以上(已通過第2驗證)之記憶胞電晶體MT，即便因資料保留而導致臨限值電壓降低至未達電壓VH，亦不追加執行基於第2編程條件之編程。因此，可抑制過度編程，而減少誤寫入。因此，可提高半導體記憶裝置之可靠性。進而，本實施形態可應用於第1至第4實施形態。藉此，可獲得與第1至第4實施形態相同之效果。 6.變化例等上述實施形態之半導體記憶裝置包含記憶胞(MT)、連接於記憶胞之位元線(BL)及連接於位元線之感測放大器(15)。寫入動作重複包含編程與第1及第2驗證之編程循環。編程包含：第1編程，其於第1驗證失敗之情形時對位元線(BL(“0”))施加第1電壓(VSS)；及第2編程，其於第1驗證通過但第2驗證失敗之情形時對位元線(BL(“QPW”))施加第2電壓(VQPW)。第2驗證基於第1條件(VH)而執行。於未中斷寫入動作之情形時，第1驗證基於與第1條件不同之第2條件(VL1)而執行，於已中斷寫入動作之情形時，使寫入動作重新開始後之最初之第1驗證基於與上述第1及第2條件不同之第3條件(VL2)而執行。藉由應用上述實施形態，可提供一種能夠提高可靠性之半導體記憶裝置。再者，實施形態並不限定於上述說明之形態，可進行各種變化。 6.1第1變化例例如，於第1實施形態中，亦可將第1及第2感測期間之長度設為相同，根據驗證之目標位準改變對選擇字元線施加之電壓VCGRV。利用圖30對一例進行說明。以下，僅對與第1實施形態之圖13之不同點進行說明。如圖30所示，將第1感測期間(時刻t5～t6間)與第2感測期間(時刻t10～t11)之長度設為相同。於通常狀態之情形時，對應於第1驗證，於時刻t1～t8之期間，對選擇字元線WL施加電壓VCGRV1。另一方面，於剛恢復後之情形時，對應於第1驗證，於時刻t1～t8之期間，對選擇字元線WL施加電壓VCGRV2。又，對應於第2驗證，於時刻t8～t13之期間，對選擇字元線WL施加電壓VCGRV3。此時，電壓VCGRV1、VCGRV2及VCGRV3分別根據作為目標位準之電壓VL1、VL2及VH而設定，具有VCGRV2＜VCGRV1＜VCGRV3之關係。於此種構成中，亦獲得與第1實施形態相同之效果。 6.2其他變化例例如，上述實施形態可儘可能地組合。例如，亦可對第1實施形態應用第4及第5實施形態。進而，上述實施形態並不限定於三維積層型NAND型快閃記憶體，亦可應用於在半導體基板上配置記憶胞而成之平面型NAND型快閃記憶體。進而，並不限定於NAND型快閃記憶體，亦可應用於能夠於包含編程與驗證之寫入動作中執行暫停與恢復的使用其他記憶體之半導體記憶裝置。進而，上述實施形態中之「連接」亦包含在中間介置例如電晶體或電阻等其他某個構件而間接地連接之狀態。進而，於上述實施形態中，於設為相同電壓之情形時，電壓值亦可不嚴格一致，數值差只要在可獲得上述實施形態之效果之範圍內，則容許以誤差之形式存在。已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。再者，於與本發明相關之各實施形態中，亦可如下述般。例如，記憶胞電晶體MT能夠保持2位元(4值)之資料，當將保持有4值中之某一個時之臨限值位準按照從低到高之順序設為Er位準(刪除位準)、A位準、B位準及C位準時， (1)讀出動作中，施加至A位準之讀出動作所選擇之字元線之電壓例如為0 V～0.55 V之間。並不限定於此，亦可設為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V及0.5 V～0.55 V中之任一範圍之間。施加至B位準之讀出動作所選擇之字元線之電壓例如為1.5 V～2.3 V之間。並不限定於此，亦可設為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V及2.1 V～2.3 V中之任一範圍之間。施加至C位準之讀出動作所選擇之字元線之電壓例如為3.0 V～4.0 V之間。並不限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V及3.6 V～4.0 V中之任一範圍之間。作為讀出動作之時間(tR)，亦可設為例如25 μs～38 μs、38 μs～70 μs或70 μs～80 μs之間。 (2)寫入動作如上所述包含編程動作與驗證動作。寫入動作中，最初施加至編程動作時所選擇之字元線之電壓例如為13.7 V～14.3 V之間。並不限定於此，亦可設為例如13.7 V～14.0 V及14.0 V～14.6 V中之任一範圍之間。亦可改變對第奇數條字元線進行寫入時最初施加至所選擇字元線之電壓與對第偶數條字元線進行寫入時最初施加至所選擇字元線之電壓。當將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為升壓電壓，列舉例如0.5 V左右。作為施加至非選擇字元線之電壓，亦可設為例如6.0 V～7.3 V之間。並不限定於該情形，亦可設為例如7.3 V～8.4 V之間，還可設為6.0 V以下。亦可根據非選擇字元線為第奇數條字元線還是第偶數條字元線而改變要施加之通過電壓。作為寫入動作之時間(tProg)，亦可設為例如1700 μs～1800 μs、1800 μs～1900 μs或1900 μs～2000 μs之間。 (3)刪除動作中，最初施加至形成於半導體基板上部且於上方配置有上述記憶胞之井之電壓例如為12 V～13.6 V之間。並不限定於該情形，亦可為例如13.6 V～14.8 V、14.8 V～19.0 V、19.0～19.8 V或19.8 V～21 V之間。作為刪除動作之時間(tErase)，亦可設為例如3000 μs～4000 μs、4000 μs～5000 μs或4000 μs～9000 μs之間。 (4)記憶胞之構造係：具有介隔膜厚為4～10 nm之隧道絕緣膜而配置於半導體基板(矽基板)上之電荷儲存層。該電荷儲存層可設為膜厚為2～3 nm之SiN或SiON等絕緣膜與膜厚為3～8 nm之多晶矽之積層構造。又，亦可對多晶矽添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜例如具有夾於膜厚為3～10 nm之下層High-k膜與膜厚為3～10 nm之上層High-k膜之間之膜厚為4～10 nm之氧化矽膜。High-k膜列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上，介隔膜厚為3～10 nm之功函數調整用材料而形成有膜厚為30 nm～70 nm之控制電極。此處，功函數調整用材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。又，可於記憶胞間形成氣隙。已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。相關申請案本申請案享有以日本專利申請案2017-34599號(申請日：2017年2月27日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1‧‧‧記憶體系統

2‧‧‧主機機器

10‧‧‧定序器

11‧‧‧電壓產生電路

12‧‧‧暫存器

13‧‧‧記憶胞陣列

14‧‧‧列解碼器

15‧‧‧感測放大器

16‧‧‧NAND串

20‧‧‧半導體基板

21‧‧‧n型井

22‧‧‧p型井

23‧‧‧n⁺ 型擴散層

24‧‧‧配線層

25‧‧‧半導體層

26‧‧‧隧道絕緣膜

27‧‧‧電荷儲存層

28‧‧‧阻擋絕緣膜

30‧‧‧預充電電路

31‧‧‧低耐壓n通道MOS電晶體

32‧‧‧匯流排開關

33‧‧‧電晶體

40‧‧‧高耐壓n通道MOS電晶體

41～50‧‧‧低耐壓n通道MOS電晶體

51‧‧‧低耐壓p通道MOS電晶體

52‧‧‧電容元件

60～63‧‧‧低耐壓n通道MOS電晶體

64～67‧‧‧低耐壓p通道MOS電晶體

70～77‧‧‧電晶體

80～87‧‧‧電晶體

90～97‧‧‧電晶體

100‧‧‧NAND型快閃記憶體

200‧‧‧控制器

210‧‧‧主機介面電路

220‧‧‧內建記憶體

230‧‧‧處理器

240‧‧‧緩衝記憶體

250‧‧‧NAND介面電路

260‧‧‧ECC電路

ADL‧‧‧鎖存電路

ALE‧‧‧位址鎖存賦能信號

BDL‧‧‧鎖存電路

BL‧‧‧位元線

BL(“0”)‧‧‧位元線

BL(“1”)‧‧‧位元線

BL(“QPW”)‧‧‧位元線

BL0～BL(N－1)‧‧‧位元線

BLC‧‧‧信號

BLI‧‧‧節點

BLK0、BLK1、…‧‧‧區塊

BLQ‧‧‧信號

BLS‧‧‧信號

BLX‧‧‧信號

CEn‧‧‧晶片賦能信號

CLE‧‧‧指令鎖存賦能信號

CLK‧‧‧時脈信號

D1‧‧‧第1方向

D2‧‧‧第2方向

D3‧‧‧第3方向

DBUS‧‧‧匯流排

DQ0～DQ7‧‧‧資料線

DSW‧‧‧信號

HLL‧‧‧信號

I/O‧‧‧輸入輸出信號

INV_S‧‧‧節點

LAT_S‧‧‧節點

LBUS‧‧‧匯流排

LI‧‧‧源極線接點

LPC‧‧‧信號

LSL‧‧‧信號

MP‧‧‧記憶柱

MT0～MT7‧‧‧記憶胞電晶體

R/Bn‧‧‧就緒/忙碌信號

REn‧‧‧讀出賦能信號

S1～S12‧‧‧步驟

S101～S114‧‧‧步驟

S110_1、S110_2‧‧‧步驟

S111_1、S111_2‧‧‧步驟

S130～S132‧‧‧步驟

SA‧‧‧感測電路

SAU‧‧‧感測放大器單元

SCOM‧‧‧節點

SDL‧‧‧鎖存電路

SEN‧‧‧節點

SGD‧‧‧選擇閘極線

SGD0～SGD3‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

SGS0～SGS3‧‧‧選擇閘極線

SL‧‧‧源極線

SLI‧‧‧信號

SLL‧‧‧信號

SRCGND‧‧‧節點

SSRC‧‧‧節點

ST1‧‧‧選擇電晶體

ST2‧‧‧選擇電晶體

STB‧‧‧信號

STI‧‧‧信號

STL‧‧‧信號

SU0、SU1、SU2、SU3、…‧‧‧串單元

t1‧‧‧時刻

t2‧‧‧時刻

t3‧‧‧時刻

t4‧‧‧時刻

t5‧‧‧時刻

t6‧‧‧時刻

t7‧‧‧時刻

t8‧‧‧時刻

t9‧‧‧時刻

t10‧‧‧時刻

t11‧‧‧時刻

t12‧‧‧時刻

t13‧‧‧時刻

TA1、TB1、TC1‧‧‧期間

TA2、TB2、TC2‧‧‧期間

TDL‧‧‧鎖存電路

Ts_L1‧‧‧第1感測期間

Ts_L2‧‧‧第1感測期間

Ts_H‧‧‧第2感測期間

tSTOPRST‧‧‧期間

VBL‧‧‧電壓

VBLRD‧‧‧電壓

VBST‧‧‧電壓

VCELSRC‧‧‧電壓

VCGRV‧‧‧電壓

VCGRV1‧‧‧電壓

VCGRV2‧‧‧電壓

VCGRV_A～VCGRV_C‧‧‧電壓

VDDSA‧‧‧電源電壓

VfyA‧‧‧電壓

VfyB‧‧‧電壓

VfyC‧‧‧電壓

VH‧‧‧電壓

VHLB‧‧‧電壓

VH_A‧‧‧電壓

VL1‧‧‧電壓

VL2‧‧‧電壓

VL1_A‧‧‧電壓

VL2_A‧‧‧電壓

VLSA‧‧‧電壓

VPGM‧‧‧電壓

VPASS‧‧‧電壓

VQPW‧‧‧電壓

VREAD‧‧‧電壓

VSD1‧‧‧電壓

VSD2‧‧‧電壓

VSENP‧‧‧電壓

VSG‧‧‧電壓

VSRC‧‧‧電壓

VSS‧‧‧接地電壓

Vt‧‧‧臨限值電壓

WEn‧‧‧寫入賦能信號

WL0～WL7‧‧‧字元線

XDL‧‧‧鎖存電路

XXL‧‧‧信號

圖1係具備第1實施形態之半導體記憶裝置之記憶體系統之方塊圖。圖2係第1實施形態之半導體記憶裝置之方塊圖。圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。圖5係第1實施形態之半導體記憶裝置所具備之感測放大器之電路圖。圖6係第1實施形態之半導體記憶裝置所具備之記憶胞電晶體之臨限值分佈圖。圖7係表示第1實施形態之半導體記憶裝置中之驗證之目標位準之一例之圖。圖8係表示第1實施形態之半導體記憶裝置中之驗證動作時之節點SEN之電壓與感測期間之關係的曲線圖。圖9係表示具備第1實施形態之半導體記憶裝置之記憶體系統中之寫入動作之流程圖。圖10及圖11係表示第1實施形態之半導體記憶裝置中之寫入動作之流程圖。圖12係表示第1實施形態之半導體記憶裝置中之編程動作時之各配線之電壓之時序圖。圖13係表示第1實施形態之半導體記憶裝置中之驗證動作時之各配線之電壓之時序圖。圖14係具備第1實施形態之半導體記憶裝置之記憶體系統中之寫入動作時之各種信號之時序圖。圖15係表示具備第1實施形態之半導體記憶裝置之記憶體系統中之包含暫停(suspend)之寫入動作之時序圖。圖16係表示第1實施形態之半導體記憶裝置中之通常狀態之驗證期間與剛恢復後之驗證期間中之選擇字元線、信號STB及信號XXL之電壓的時序圖。圖17係於寫入動作之中途進行暫停之情形時之記憶胞電晶體之臨限值分佈圖。圖18及圖19係表示第2實施形態之半導體記憶裝置中之寫入動作之流程圖。圖20係表示具備第2實施形態之半導體記憶裝置之記憶體系統中之包含暫停之寫入動作之時序圖。圖21及圖22係表示第3實施形態之半導體記憶裝置中之寫入動作之流程圖。圖23係表示具備第3實施形態之半導體記憶裝置之記憶體系統中之包含暫停之寫入動作之時序圖。圖24及圖25係表示第4實施形態之半導體記憶裝置中之寫入動作之流程圖。圖26係表示具備第4實施形態之半導體記憶裝置之記憶體系統中之包含暫停之寫入動作之時序圖。圖27係第5實施形態之半導體記憶裝置中之寫入動作時之記憶胞電晶體之臨限值分佈圖。圖28及圖29係表示第5實施形態之半導體記憶裝置中之寫入動作之流程圖。圖30係表示第1變化例之半導體記憶裝置中之驗證動作時之各配線之電壓之時序圖。

Claims

一種半導體記憶裝置，其具有：記憶胞；位元線，其連接於上述記憶胞；及感測放大器，其連接於上述位元線；寫入動作係重複編程循環，上述編程循環包含編程、於上述編程後執行之第1驗證及於上述第1驗證後執行之第2驗證，上述編程包含：第1編程，其於上述第1驗證失敗之情形時對上述位元線施加第1電壓；及第2編程，其於上述第1驗證通過但上述第2驗證失敗之情形時，對上述位元線施加較上述第1電壓高之第2電壓；於上述寫入動作未中斷之情形時，上述感測放大器於上述第1驗證中，於第1感測期間感測上述位元線之電壓，於上述寫入動作已中斷之情形時，上述感測放大器於將上述寫入動作重新開始後之最初之上述第1驗證中，於較上述第1感測期間短之第2感測期間感測上述位元線之上述電壓，且上述感測放大器於上述第2驗證中，於較上述第1感測期間長之第3感測期間感測上述位元線之上述電壓。
如請求項1之半導體記憶裝置，其中於上述寫入動作要被中斷之情形時，將上述寫入動作於上述編程結束後且執行上述第1驗證之前中斷，且於上述寫入動作重新開始之情形時，上述寫入動作自上述第1驗證重新開始。
如請求項1之半導體記憶裝置，其中於上述寫入動作要被中斷之情形時，將上述寫入動作於上述第2驗證結束後且執行下一上述編程循環中之上述編程之前中斷，且於上述寫入動作重新開始之情形時，將上述寫入動作自上述第1驗證重新開始。
如請求項1之半導體記憶裝置，其中於上述寫入動作要被中斷之情形時，將上述寫入動作於執行上述第1驗證或上述第2驗證之至少一部分後且上述第2驗證結束之前中斷，且於上述寫入動作重新開始之情形時，將寫入動作自上述第1驗證重新開始。
如請求項1之半導體記憶裝置，其中於上述寫入動作中，當接收到使上述寫入動作中斷之暫停指令之情形時，將上述寫入動作中斷，當接收到使上述寫入動作重新開始之恢復指令之情形時，將上述寫入動作重新開始。
如請求項1之半導體記憶裝置，其進而具有連接於上述記憶胞之閘極之字元線及連接於上述字元線之列解碼器，上述列解碼器係於上述第1感測期間，對上述字元線施加第1讀出電壓，於上述第2感測期間，對上述字元線施加第2讀出電壓，於上述第3感測期間，對上述字元線施加第3讀出電壓，且上述第1至第3讀出電壓相同。
如請求項1之半導體記憶裝置，其進而具有連接於上述記憶胞之閘極之字元線及連接於上述字元線之列解碼器，上述列解碼器於上述編程時對上述字元線施加編程電壓，且上述編程電壓每當重複上述編程循環時升高。
如請求項1之半導體記憶裝置，其進而具有連接於上述記憶胞之閘極之字元線及連接於上述字元線之列解碼器，上述列解碼器於上述編程時對上述字元線施加編程電壓，於上述寫入動作未中斷之情形時，上述編程電壓每當重複上述編程循環時升高，且於上述寫入動作已中斷之情形時，上述寫入動作重新開始後之最初之上述編程電壓與要將上述寫入動作中斷之前之最後之上述編程電壓相同。
如請求項1之半導體記憶裝置，其中於上述寫入動作中，上述第2編程對上述記憶胞僅執行1次。
如請求項1之半導體記憶裝置，其進而具有連接於上述記憶胞之閘極之字元線及連接於上述字元線之列解碼器，上述編程循環進而包含於上述第2驗證後執行之第3驗證及於上述第3驗證後執行之第4驗證，上述列解碼器係於執行上述第1及第2驗證之情形時，對上述字元線施加第1讀出電壓，於執行上述第3及第4驗證之情形時，對上述字元線施加較上述第1讀出電壓高之第2讀出電壓，上述第1編程係於上述第1驗證或上述第3驗證失敗之情形時執行，上述第2編程係於上述第1驗證通過但上述第2驗證失敗之情形、或上述第3驗證通過但上述第4驗證失敗之情形時執行，於上述寫入動作未中斷之情形時，上述感測放大器於上述第3驗證中，於第4感測期間感測上述位元線之電壓，於上述寫入動作已中斷之情形時，上述感測放大器於上述寫入動作重新開始後之最初之上述第3驗證中，於較上述第4感測期間短之第5感測期間感測上述位元線之上述電壓，且上述感測放大器於上述第4驗證中，於較上述第4感測期間長之第6感測期間感測上述位元線之上述電壓。
一種半導體記憶裝置，其具有：記憶胞；字元線，其連接於上述記憶胞之閘極；及列解碼器，其連接於上述字元線；寫入動作係重複編程循環，上述編程循環包含編程、於上述編程後執行之第1驗證及於上述第1驗證後執行之第2驗證，上述編程包含：第1編程，其於上述第1驗證失敗之情形時對上述位元線施加第1電壓；及第2編程，其於上述第1驗證通過但上述第2驗證失敗之情形時，對上述位元線施加較上述第1電壓高之第2電壓；於上述寫入動作未中斷之情形時，上述列解碼器於上述第1驗證中，對上述字元線施加第1讀出電壓，於上述寫入動作已中斷之情形時，上述列解碼器於上述寫入動作重新開始後之最初之上述第1驗證中，對上述字元線施加較上述第1讀出電壓低之第2讀出電壓，且上述列解碼器於上述第2驗證中，對上述字元線施加較上述第1讀出電壓高之第3讀出電壓。
如請求項11之半導體記憶裝置，其中於上述寫入動作要被中斷之情形時，將上述寫入動作於上述編程結束後且執行上述第1驗證之前中斷，且於上述寫入動作重新開始之情形時，將上述寫入動作自上述第1驗證重新開始。
如請求項11之半導體記憶裝置，其中於上述寫入動作要被中斷之情形時，將上述寫入動作於上述第2驗證結束後且執行下一上述編程循環中之上述編程之前中斷，且於上述寫入動作重新開始之情形時，將上述寫入動作自上述第1驗證重新開始。
如請求項11之半導體記憶裝置，其中於上述寫入動作要被中斷之情形時，將上述寫入動作於執行上述第1驗證或上述第2驗證之至少一部分後且上述第2驗證結束之前中斷，且於上述寫入動作重新開始之情形時，將寫入動作自上述第1驗證重新開始。
一種半導體記憶裝置，其具有：記憶胞；字元線，其連接於上述記憶胞之閘極；及列解碼器，其連接於上述字元線；寫入動作係重複編程循環，上述編程循環包含上述列解碼器對上述字元線施加編程電壓之編程及於上述編程後執行之第1驗證，於上述寫入動作未中斷之情形時，上述編程電壓每當重複上述編程循環時升高，且於上述寫入動作已中斷之情形時，上述寫入動作重新開始後之最初之上述編程電壓與要將上述寫入動作中斷之前之最後之上述編程電壓相同。
如請求項15之半導體記憶裝置，其中上述編程循環進而包含於上述第1驗證後執行之第2驗證，上述編程包含：第1編程，其於上述第1驗證失敗之情形時對上述位元線施加第1電壓；及第2編程，其於上述第1驗證通過但上述第2驗證失敗之情形時，對上述位元線施加較上述第1電壓高之第2電壓；且於上述寫入動作已中斷之情形時，上述寫入動作自上述第1驗證重新開始。
如請求項16之半導體記憶裝置，其中於上述寫入動作要被中斷之情形時，將上述寫入動作於上述編程結束後且執行上述第1驗證之前中斷。
如請求項16之半導體記憶裝置，其中於上述寫入動作要被中斷之情形時，將上述寫入動作於上述第2驗證結束後且執行下一次上述編程循環中之上述編程之前中斷。
如請求項16之半導體記憶裝置，其中於上述寫入動作要被中斷之情形時，將上述寫入動作於執行上述第1驗證或上述第2驗證之至少一部分後且上述第2驗證結束之前中斷。
如請求項16之半導體記憶裝置，其進而具有連接於上述記憶胞之位元線及連接於上述位元線之感測放大器，且上述感測放大器係於上述第1驗證中，於第1感測期間感測上述位元線之電壓，於上述第2驗證中，於較上述第1感測期間長之第2感測期間感測上述位元線之上述電壓。