TWI588976B - Non-volatile semiconductor memory device - Google Patents

Description

非揮發性半導體記憶裝置

本發明之實施形態係關於一種非揮發性半導體記憶裝置。

近年來，於非揮發性半導體記憶裝置，例如NAND(Not-AND：與非)快閃記憶體中，寫入動作以包含程式與程式驗證之複數次迴路進行。例如，若於程式驗證期間中電源電壓降低，則具有驗證結果成誤判定之情形。若程式驗證出現誤判定，則產生對於已完成程式之記憶胞重複執行程式(過度編程)、或無論程式是否結束，都移至下個記憶胞之程式的異常。此情形時，使用例如ECC(error detection and correction：錯誤偵測與校正)訂正寫入資料。

本發明之實施形態係提供一種可防止因錯誤之驗證結果(誤判定)引起之過度編程或發生誤寫入後直接移至下個記憶胞之程式的非揮發性半導體記憶裝置。

實施形態之非揮發性半導體記憶裝置包含第1記憶胞及控制器。上述控制器係控制寫入動作。上述寫入動作包含將資料寫入上述第1記憶胞之第1程式、及檢驗上述第1程式之第1驗證。上述控制器係於執行上述第1記憶胞相關之上述第1驗證時，若電源電壓低於第1電壓之情形時，執行檢驗上述第1記憶胞相關之上述第1程式之第2驗證。

1‧‧‧記憶胞陣列

2‧‧‧列解碼器

3‧‧‧資料輸出入電路

4‧‧‧控制器

5‧‧‧感測放大器(S/A)

6‧‧‧電壓產電路

7‧‧‧電壓檢測電路

7-1‧‧‧電源下降偵測器

10‧‧‧NAND串

41‧‧‧電源下降偵測器

BL0~BL(n+1)‧‧‧位元線

BLK0~BLKs‧‧‧區塊

DET‧‧‧感測信號

Dline‧‧‧資料線

FLG_RES‧‧‧暫停動作重設信號

FLG_SUS‧‧‧暫停動作設置信號

MC‧‧‧記憶胞

ND1~ND3‧‧‧NAND電路

IV1‧‧‧變流器電路

n‧‧‧迴路

n+1‧‧‧迴路

Pn‧‧‧程式

Pn+1‧‧‧程式

RVn‧‧‧程式驗證

SGD1‧‧‧選擇閘極線

SGS1‧‧‧選擇閘極線

ST1~ST2‧‧‧選擇電晶體

Su‧‧‧暫停模式

SUSCONT1‧‧‧暫停控制信號

SUSCONT2‧‧‧暫停控制信號

VA‧‧‧電壓

VB‧‧‧電壓

VC‧‧‧電壓

VCC‧‧‧電源電壓

VCGR‧‧‧讀取電壓

VERA‧‧‧電壓

VREAD‧‧‧電壓

Vn‧‧‧程式驗證

Vn+1‧‧‧程式驗證

VPGM‧‧‧寫入電壓

VPASS‧‧‧電壓

WL‧‧‧字元線

WL0~WL63‧‧‧字元線

圖1係顯示第1實施形態之非揮發性半導體記憶裝置之整體構成 之方塊圖。

圖2係顯示第1實施形態之非揮發性半導體記憶裝置中電壓控制器之構成之電路圖。

圖3係第1實施形態之非揮發性半導體記憶裝置中寫入動作之時序圖。

圖4係第1實施形態之非揮發性半導體記憶裝置中寫入動作之流程圖。

圖5係比較例之寫入動作之時序圖。

圖6係第2實施形態之非揮發性半導體記憶裝置中寫入動作之時序圖。

圖7係其他比較例之寫入動作之時序圖。

圖8及圖9係顯示第1及第2實施形態之寫入動作之程式與驗證之圖。

以下參照圖式，說明實施形態之非揮發性半導體記憶裝置。於以下說明中，對具有相同之功能及構成之構成要件附註相同符號，且僅於必要之情形時進行重複說明。又，以下所示之各實施形態係例示用以使該實施形態之技術性思想具體化之裝置或方法者，並非將構成零件之材質、形狀、構造、配置等特定於下述者。

於以下之實施形態中，例舉說明NAND快閃記憶體作為非揮發性半導體記憶裝置。

[第1實施形態]

說明第1實施形態之非揮發性半導體記憶裝置。

1.整體構成

圖1係顯示第1實施形態之非揮發性半導體記憶裝置之整體構成之方塊圖。本實施形態之非揮發性半導體記憶裝置包含記憶胞陣列 1、列資料2、資料輸出入電路3、控制器4、感測放大器(S/A)5、電壓產生電路6、及電壓檢測電路7。

1.1 記憶胞陣列1

記憶胞陣列1包含區塊BLK0~BLKs(s為0以上之自然數)。區塊BLK0~BLKs之各者包含複數個非揮發性記憶胞MC串聯連接而成之NAND串10。NAND串10之各者例如包含有串聯連接之64個記憶胞MC、與選擇電晶體ST1、ST2。另，為使說明簡單化，而於下文中於未區別區塊BLK0~BLKs之情形時，僅稱為區塊BLK。

記憶胞MC可保持2值以上之資料。記憶胞MC之構造係包含：浮動閘極(電荷導電層)，其介隔閘極絕緣膜而形成於p型半導體基板上；及控制閘極，其介隔閘極間絕緣膜而形成於浮動閘極上。另，記憶胞MC之構造亦可為MONOS(Metal Oxide Nitride Oxide Silicon；金屬氧化氮氧化矽)型。MONOS型意指具有介隔閘極絕緣膜而形成於半導體基板上之電荷蓄積層(例如絕緣膜)、形成於電荷蓄積層上之介電率較電荷蓄積層更高之絕緣膜(以下稱為阻擋層)、進而形成於阻擋層上之控制閘極之構造。

記憶胞MC之控制閘極電性連接於字元線，汲極電性連接於位元線，源極電性連接於源極線。又，記憶胞MC為n通道MOS電晶體。另，記憶胞MC之個數並非限定於64個，亦可為128個或256個、512個等，其數量並未限定。

又，記憶胞MC係於鄰接者彼此共有源極、汲極。且，於選擇電晶體ST1、ST2間，以其電流路徑串聯連接之方式配置。串聯連接之記憶胞MC之一端側之汲極連接於選擇電晶體ST1之源極，另一端側之源極連接於選擇電晶體ST2之汲極。

位於同一列之記憶胞MC之控制閘極係共通連接於字元線WL0~WL63之任一者，位於同一列之選擇電晶體ST1、ST2之閘極電 極係分別共通連接於選擇閘極線SGD1、SGS1。於下文中，於未區別字元線WL0~WL63之情形，僅稱為字元線WL。

又，於記憶胞陣列1內位於相同行之選擇電晶體ST1之汲極係共通連接於任一位元線BL0~BL(n+1)。以下，關於位元線BL0~BL(n+1)，亦於未區別該等之情形時一併稱為位元線BL(n為0以上之自然數)。選擇電晶體ST2之源極共通連接於源極線SL。

又，於連接於相同字元線WL之複數個記憶胞MC一併寫入資料，將該單位稱為頁。進而，複數個記憶胞MC以區塊BLK為單位一併抹除資料。

1.2 周邊電路

返回圖1，說明周邊電路。

1.2.1 列解碼器2

列解碼器2於資料之寫入動作時、讀取動作時、及抹除時，對自控制器4賦予之區塊選擇信號進行解碼，基於其結果選擇區塊BLK。其次，對選擇之區塊BLK內之各字元線WL傳送寫入電壓、讀取電壓、及抹除電壓之任一者電壓。

具體而言，列解碼器2於作為寫入電壓時，係對寫入對象之記憶胞MC傳送寫入電壓VPGM，且對其以外之非選擇之記憶胞MC傳送電壓VPASS。

又，列解碼器2於作為讀取電壓時，係對讀取對象之記憶胞MC傳送讀取電壓VCGR，且對其以外之非選擇之記憶胞MC傳送電壓VREAD。

又，於抹除時，對貫通選擇區塊BLK之全字元線WL傳送零電位。另，此時，於配置記憶胞MC之半導體基板(晶圓區域)施加正的高電壓。

1.2.2 資料輸出入電路3

資料輸出入電路3係經由未圖示之I/O端子而將自主機(host)供給之位址及指令輸出至控制器4。又，資料輸出入電路3係將寫入資料經由資料線Dline向感測放大器5輸出。於向主機輸出資料時，基於控制器4之控制，經由資料線Dline接收感測放大器5放大後之資料，且經由I/O端子向主機輸出。

1.2.3 控制器4

控制器4控制NAND快閃記憶體整體之動作。即，經由資料輸出入電路3，基於自未圖示之主機賦予之位址及指令，而執行資料之寫入動作、讀取動作、及抹除動作中的動作順序。控制器4係基於位址、及動作順序，生成區塊選擇信號/行選擇信號。控制器4係將前述之區塊選擇信號輸出至列解碼器2。又，控制器4係將行選擇信號輸出至感測放大器5。行選擇信號意指選擇感測放大器5之行方向之信號。

又，對控制器4賦予自未圖示之記憶體控制器供給之控制信號。控制器4係藉由被供給之控制信號，而區別經由未圖示之I/O端子自主機(host)向資料輸出入電路3供給之信號為位址或是資料。又，控制器4控制對構成感測放大器5之各電晶體之信號供給時序。

1.2.4 感測放大器5

於資料之讀取時，感測放大器5係於位元線BL流通恒定電流，且直接感測於位元線BL之電位穩定後流通於記憶胞MC之電流。因此，感測放大器5可對全部的位元線BL一併讀取。另，藉由記憶胞MC所具有之資料而決定流通於位元線BL之電流值。即，依據連接於位元線BL之由感測放大器5進行之“1”或“0”之判定，係根據流通於該記憶胞MC之電流值之差異而決定。又，於資料之編程時，對對應之位元線BL傳送寫入資料。

1.2.5 電壓產生電路6

電壓產生電路6係自外部接收電源電壓VCC，根據控制器4而產生 電壓VPGM、電壓VPASS、電壓VCGR、電壓VREAD、及電壓VERA，且將該等電壓供給至列解碼器2。

1.2.6 電壓檢測電路7

圖2係顯示電壓檢測電路7之構成之電路圖。

電壓檢測電路7包含電源下降偵測器7-1、NAND電路ND1、ND2、ND3、及變流器電路IV1。NAND電路ND1、ND3構成閂鎖電路。電壓檢測電路7檢測電源電壓VCC之電壓，且根據檢測結果輸出控制信號。電壓檢測電路係藉由控制器4予以控制。

電源下降偵測器7-1係檢測自外部供給之電源電壓VCC之降低及電源電壓VCC之回復。電源下降偵測器7-1藉由控制器4予以控制。於下文中，有時將電源電壓VCC之降低稱為電源下降。

自電源下降偵測器7-1輸出之暫停動作設置信號FLG_SUS係供給至NAND電路ND1之第1輸入端子。又，自電源下降偵測器41輸出之暫停動作重設信號FLG_RES係供給至NAND電路ND2之第1輸入端子。

NAND電路ND1之輸出端子係經由變流器IV1而供給至控制器4，且連接於NAND電路ND3之第1輸入端子。NAND電路ND2之輸出端子係連接於NAND電路ND3之第2輸入端子。NAND電路ND3之輸出端子係連接於NAND電路ND1之第2輸入端子。且，暫停控制信號SUSCONT1係自NAND電路ND1之輸出端子經由變流器IV1而供給至控制器4。又，暫停控制信號SUSCONT2係自控制器4供給至NAND電路ND2之第2輸入端子。

電源下降偵測器7-1檢測電源電壓VCC之電壓位準，且將與該電壓位準相應之暫停動作設置信號FLG_SUS、及暫停動作重設信號FLG_RES分別輸出至NAND電路ND1及ND2。又，NAND電路ND1將暫停控制信號SUSCONT1輸出至控制器4。再者，控制器4將暫停控制 信號SUSCONT2輸出至NAND電路ND2。

暫停動作重設信號FLG_RES係於電源電壓VCC之電壓位準降低之期間，例如電源電壓VCC為低於70%之電壓之期間，為“L(Low)”。若電源電壓VCC之電壓位準變得低於70%，則暫停動作重設信號FLG_RES自“H(High)”變為“L”。其後，若電源電壓VCC之電壓位準變為70%以上，則暫停動作重設信號FLG_RES自“L”變為“H”。例如，電源電壓VCC之70%之電壓位準係為了於電源電壓VCC低於後述之50%之電壓位準之情形所準備之電壓。

暫停動作設置信號FLG_SUS係於例如電源電壓VCC之電源位準低於50%之期間，為“L”。若電源電壓VCC之電壓位準變得低於50%，則暫停動作設置信號FLG_SUS自“H”變為“L”。其後，若電源電壓VCC之電壓位準變為50%以上，則暫停動作設置信號FLG_SUS自“L”變為“H”。例如，電源電壓VCC之50%之電壓位準係於非揮發性半導體記憶裝置中，保證含寫入動作之全部動作之電壓(動作保證電壓)。電源電壓VCC之電壓位準低於50%之情形，寫入動作不正常動作。

感測信號DET係於程式驗證中之感測期間變為“H”之信號。感測期間係進行來自記憶胞之資料之讀取及傳送之期間。暫停控制信號SUSCONT1係於暫停動作設置信號FLG_SUS變為“L”時同步變為“L”，若該信號變為“H”，則結束暫停模式之信號。暫停模式將於後述。暫停控制信號SUSCONT2係於感測信號DET變為“H”時同步變為“L”，於檢測到暫停動作設置信號FLG_SUS變為“L”時，即便感測信號DET變為“L”，暫停控制信號SUSCONT2亦不變為“H”，而於程式驗證動作結束時變為“H”之信號。

1.3 寫入動作

圖3係第1實施形態中寫入動作時之時序圖，顯示藉由電源下降 偵測器7-1檢測到電源下降之情形與未檢測到電源下降之情形之寫入動作。另，圖3中之(1)-(5)係與後述之圖4中之(1)-(5)對應。

於寫入動作中，例如，相對於記憶胞包含程式與程式驗證之迴路重複進行直至通過程式驗證為止。此處，說明進行與迴路n對應之程式，與該迴路n對應之程式驗證未通過而進入與迴路n+1對應之程式之情形。與迴路n對應之程式意指第n次迴路之程式，與迴路n對應之程式驗證意指第n次迴路之程式驗證。另，此處n表示任意迴路數，為1以上之自然數。

1.3.1 寫入動作之概要

藉由電源下降偵測器7-1未檢測到電源電壓VCC之電源下降之情形，即，未檢測到電源電壓VCC低於動作保證電壓之情形，係如下所述。控制器4於執行與迴路n對應之程式Pn後，執行與迴路n對應之程式驗證Vn。於未通過該驗證之情形時，執行與迴路n+1對應之程式Pn+1。其後，執行與迴路n+1對應之程式驗證Vn+1。

另一方面，於藉由電源下降偵測器7-1而檢測到電源電壓VCC之電源下降之情形時，係如下所述。控制器4於執行與迴路n對應之程式Pn後，執行與迴路對應之程式驗證Vn。於該程式驗證Vn中之感測期間內檢測電源電壓VCC之降低，其後，於未檢測到電源電壓VCC之回復之情形，於程式驗證Vn結束後進入暫停模式(暫停狀態)Su。暫停模式意指暫時中斷寫入動作之狀態。

暫停模式中，電源下降偵測器7-1檢測電源電壓VCC之電壓位準，若例如電源電壓VCC回復至70%以上，則結束暫停模式。且，於暫停模式結束後，再度執行與迴路n對應之程式驗證RVn。

其後，於未通過該程式驗證RVn之情形時，執行與迴路n+1對應之程式Pn+1。繼而，執行與迴路n+1對應之程式驗證Vn+1。另一方面，於通過程式驗證RVn之情形時，移至對於下個記憶胞之迴路。

1.3.2 寫入動作之詳情

圖4係顯示寫入動作之詳情之流程圖。

首先，控制器4(包含電源下降偵測器7-1)係判定電源電壓VCC是否降低。此處，判斷電源電壓VCC是否為低於70%之電壓(步驟S1)。

(以下為有電源下降之情形)

於電源電壓VCC為低於70%之電壓之情形時，控制器4輸出“L”作為暫停動作重設信號FLG_RES(步驟S2)。對於電源電壓VCC為70%以上之電壓之情形(電源未下降之情形)，將於後述。

繼而，控制器4判定電源電壓VCC是否進一步降低。此處，判斷電源電壓是否為低於50%之電壓(步驟S3)。於電源電壓VCC為低於50%之電壓之情形時，控制器4輸出“L”作為暫停動作設置信號FLG_SUS(步驟S4)。再者，控制器4輸出“L”作為暫停控制信號SUSCONT1(步驟S5)。

控制器4因暫停動作設置信號FLG_SUS為“L”，且暫停控制信號SUSCONT1為“L”，故將寫入動作設為暫停模式(步驟S6)。藉此，寫入動作暫時中斷。

其次，控制器4判定電源電壓VCC之電壓位準是否回復。此處，判斷電源電壓VCC是否為50%以上之電壓(步驟S7)。於電源電壓VCC為低於50%之電壓之情形時，返回步驟S6，控制器4繼續暫停模式。另一方面，於電源電壓VCC為50%以上之電壓之情形時，控制器4輸出“H”作為暫停動作設置信號FLG_SUS(步驟S8)。

繼而，控制器4判定電源電壓VCC之電壓位準是否進一步回復。此處，判斷電源電壓VCC是否為70%以上之電壓(步驟S9)。於電源電壓VCC為低於70%之電壓之情形時，返回步驟S6，控制器4繼續暫停模式。另一方面，於電源電壓VCC為70%以上之情形時，控制器4輸出“H”作為暫停動作重設信號FLG_RES(步驟S10)。再者，控制器4 輸出“H”作為暫停控制信號SUSCONT1(步驟S11)。

由於暫停動作重設信號FLG_RES為“H”，且暫停控制信號SUSCONT1為“H”，故控制器4自暫停模式解除(步驟S12)，返回寫入動作。

其後，於寫入動作中，再度執行藉由暫停動作中斷寫入動作前之程式驗證對象即與迴路n對應之程式驗證Vn。且，根據該程式驗證Vn之結果，於驗證失敗之情形時，進行與迴路n+1對應之程式Pn+1，且於通過驗證之情形時，進行向下一個記憶胞之寫入動作。

(以下係無電源下降之情形)

於步驟S1中，於電源電壓VCC為70%以上之電壓之情形，控制器4輸出“H”作為暫停動作重設信號FLG_RES(步驟S13)。再者，輸出“H”作為暫停動作設置信號FLG_SUS(步驟S14)。再者，控制器4輸出“H”作為暫停控制信號SUSCONT1(步驟S15)。

由暫停動作設置信號FLG_SUS為“H”，且暫停控制信號SUSCONT1為“H”，故控制器4未進入暫停模式，而繼續進行寫入動作(步驟S16)。又，於步驟S3中，於電源電壓VCC為50%以上之電壓之情形時，移至步驟S14。

1.4 第1實施形態之效果

於第1實施形態中，於迴路n所對應之第1程式驗證中之感測期間內檢測到電源電壓VCC之電源下降之情形時，於第1程式驗證結束後，於電源電壓VCC回復後，執行與迴路n對應之第2程式驗證，且根據該第2程式驗證之結果，決定進行與迴路n+1對應之程式，或是移至對於下個寫入對象之記憶胞之迴路。

藉此，於檢測到電源下降時之程式驗證之結果為誤判定之情形，亦根據電源電壓VCC之回復後執行之程式驗證之結果，決定是否重複執行程式，因而可防止錯誤驗證結果(誤判定)引起之過度編程或 發生誤寫入後直接進入下個位址。

以下，使用圖5所示之比較例，詳細說明第1實施形態之效果。

控制器4執行迴路n所對應之程式驗證，於檢測到該程式驗證中電源電壓VCC之降低之情形，於程式驗證結束後電源電壓VCC未回復時，進入暫停模式。若電源電壓VCC回復，則結束暫停模式，根據程式驗證之結果，即，程式驗證失敗之情形時，執行與迴路n+1對應之程式。另一方面，程式驗證通過之情形時，移至對於下個寫入對象之記憶胞之迴路。

於該比較例中，若於程式驗證中之感測期間內電源電壓VCC降低，則有未正確進行程式驗證而誤判定之情況。例如，會有儘管程式已結束，但因判定為程式驗證失敗，致使執行過度程式之情況(過度編程)。又，亦有儘管程式未結束，但因判定程式驗證通過，致使移至下個位址之程式之情況(誤寫入)。

與此相對，於第1實施形態中，於程式驗證中之感測期間內檢測到電源電壓VCC降低之情形時，於程式驗證結束後，電源電壓VCC回復後，對相同位址再次執行程式驗證。藉此，可根據依據電源電壓VCC回復後之程式驗證之正確判定，執行程式。

[第2實施形態]

其次，說明第2實施形態之非揮發性半導體記憶裝置。於第2實施形態中，說明於程式驗證中引起電源下降，且於該程式驗證中回復電源電壓VCC之情形之寫入動作。另，非揮發性半導體記憶裝置之整體構成及電壓檢測電路等之構成因與第1實施形態同樣，故省略說明。

1.寫入動作

圖6係第2實施形態中寫入動作時之時序圖，顯示藉由電源下降偵測器7-1檢測到電源下降之情形與未檢測到電源下降之情形之寫入 動作。

藉由電源下降偵測器7-1未檢測到電源電壓VCC之電源下降之情形係與上述之第1實施形態同樣。

藉由電源下降偵測器7-1檢測到電源電壓VCC之電源下降之情形時，係如下所述。控制器4於執行迴路n所對應之程式Pn後，執行迴路n所對應之程式驗證Vn。於該程式驗證Vn中之感測期間檢測電源電壓VCC之降低，其後，於感測期間檢測到電源電壓VCC之回復之情形時，於程式驗證Vn結束後，控制器4再度執行與迴路n對應之程式驗證RVn。

其後，於未通過該程式驗證RVn之情形時，執行與迴路n+1對應之程式Pn+1。繼而，執行迴路n+1所對應之程式驗證Vn+1。另一方面於程式驗證RVn通過之情形時，移至對於下個記憶胞之迴路。

2.第2實施形態之效果

於第2實施形態中，於迴路n所對應之第1程式驗證中之感測期間內，檢測到電源電壓VCC之電源下降與電源電壓VCC之回復之情形，於第1程式驗證結束後，執行迴路n所對應之第2程式驗證，且根據該第2程式驗證之結果，決定是進行迴路n+1所對應之程式，或是移至對於下個寫入對象之記憶胞之迴路。

藉此，與第1實施形態同樣，可防止因錯誤之驗證結果(誤判定)引起之過度編程或誤寫入後直接進入下個位址。

以下，使用圖7所示之比較例，詳細說明第2實施形態之效果。

控制器4執行迴路n所對應之程式驗證，且於該程式驗證中檢測電源電壓VCC之降低，並於其後回復電源電壓VCC之情形時，於程式驗證結束後，根據該程式驗證之結果，即於程式驗證失敗之情形時，執行迴路n+1所對應之程式。另一方面，於程式驗證通過之情形時，移至對於下個寫入對象之記憶胞之迴路。

於該比較例中，亦與圖5所示之比較例同樣，若於程式驗證中之感測期間內電源電壓VCC降低，則有未正確進行程式驗證而誤判定之情況。該情形時，於寫入動作中產生過度編程或誤寫入。

與此相對，於第2實施形態中，於程式驗證中檢測到電源電壓VCC之降低與回復之情形時，於程式驗證結束後，對於相同位址，再次執行程式驗證。藉此，可根據依據電源電壓VCC回復後之程式驗證之正確判定而執行程式。

根據以上說明之第1、第2實施形態，於程式驗證(迴路n)時之感測期間中有電源電壓之電源下降之情況時，於電源電壓之回復後(於暫停模式結束後)，再次執行程式驗證(迴路n)且進行正確之感測。藉此，可防止因電源下降引起之錯誤感測而產生之過度編程或錯誤寫入，且可提高寫入動作之可靠性。

(程式與程式驗證之細節)

以下，詳細說明第1、第2實施形態之寫入動作中的程式與程式驗證。圖8係顯示針對可記憶1位元之資料之記憶胞(SLC：Single-Level Cell)之寫入動作。於1位元資料(“1”、“0”)中，於“0”資料之程式驗證時，將施加於選擇字元線之電壓設為VA。另，此處，省略了暫停之期間。

如圖8所示，首先執行迴路n所對應之程式Pn及程式驗證Vn。於程式Pn中，對選擇字元線施加寫入電壓VPGM。繼而，於程式驗證Vn中，對選擇字元線施加驗證電壓VA。於該程式驗證Vn之期間中，於電源電壓低於期望之電壓之情形時，待機直至電源電壓VCC回復至期望之電壓以上(暫停模式)。於電源電壓VCC回復後，再次重複對記憶胞之程式驗證Vn。即，再次將驗證電壓VA施加於選擇字元線。其後，根據再次之程式驗證Vn之結果，決定是執行下個迴路n+1所對應之程式Pn+1、或移至對於下個寫入對象之記憶胞之迴路。此處，顯示 執行迴路n+1所對應之程式Pn+1及程式驗證Vn+1之情形。

其次，圖9顯示針對可記憶2位元資料之記憶胞(MLC：Multi-Level Cell)之寫入動作。於2位元資料(例如，“11”、“10”(A位準)、“00”(B位準)、“01(C位準)”)中，於A位準、B位準、C位準之程式驗證時，將施加於選擇字元線之電壓分別設為VA、VB、VC。另，此處亦省略了停止期間。

如圖9所示，首先執行迴路n所對應之程式Pn及程式驗證Vn。於程式Pn中，對選擇字元線施加寫入電壓VPGM。繼而，於程式驗證Vn中，對選擇字元線施加驗證電壓VA、VB、VC。於該程式驗證Vn之期間中，於電源電壓VCC低於期望之電壓之情形時，待機直至電源電壓VCC回復至期望之電壓以上(暫停模式)。於電源電壓VCC回復後，再次重複對於記憶胞之程式驗證Vn。即，對選擇字元線再次施加驗證電壓VA、VB、VC。其後，根據再次之程式驗證Vn之結果，決定是執行下個迴路n+1所對應之程式Pn+1、或移至對於下個寫入對象之記憶胞之迴路。此處，顯示執行迴路n+1所對應之程式Pn+1及程式驗證Vn+1之情形。

[變化例]

雖於第1、第2實施形態中，例舉NAND快閃記憶體作為非揮發性半導體記憶裝置，但並未限定於此，不管是揮發性記憶體、非揮發性記憶體，均可應用於具有程式驗證之多種半導體記憶裝置。

雖說明了本發明之數個實施形態，但該等實施形態係舉例而提示者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他多種形態實施，亦可於未脫離發明主旨之範圍內，進行多種省略、置換、變更。該等實施形態或其變化係包含於發明範圍或主旨內，且包含於申請專利範圍所記述之發明及其均等之範圍內。

DET‧‧‧感測信號

FLG_RES‧‧‧暫停動作重設信號

FLG_SUS‧‧‧暫停動作設置信號

Pn‧‧‧程式

Pn+1‧‧‧程式

RVn‧‧‧程式驗證

Su‧‧‧暫停模式

SUSCONT1‧‧‧暫停控制信號

SUSCONT2‧‧‧暫停控制信號

VCC‧‧‧電源電壓

Vn‧‧‧程式驗證

Vn+1‧‧‧程式驗證

Claims (20)

1. 一種非揮發性半導體記憶裝置，其包含第1記憶胞、及控制寫入動作之控制器；上述寫入動作包含將資料寫入上述第1記憶胞之第1程式、及檢驗上述第1程式之第1驗證；上述控制器於執行上述第1記憶胞相關之上述第1驗證中，若電源電壓低於第1電壓之情形時，執行檢驗上述第1記憶胞相關之上述第1程式的第2驗證。
2. 如請求項1之非揮發性半導體記憶裝置，其中上述控制器於檢測到上述電源電壓回復至上述第1電壓以上之情形時，執行上述第2驗證。
3. 如請求項1之非揮發性半導體記憶裝置，其中上述控制器於上述第1驗證結束後移至中斷上述寫入動作之暫停模式，且於檢測到上述電源電壓回復至上述第1電壓以上時自上述暫停模式移至上述第2驗證。
4. 如請求項1之非揮發性半導體記憶裝置，其中上述控制器於上述第1驗證中之感測期間檢測上述電源電壓低於上述第1電壓。
5. 如請求項4之非揮發性半導體記憶裝置，其中上述感測期間係進行自上述第1記憶胞讀取及傳送資料之期間。
6. 如請求項1之非揮發性半導體記憶裝置，其中進而包含第2記憶胞；且上述控制器係根據上述第2驗證之判定結果，而決定對上述第1記憶胞或上述第2記憶胞之任一者之記憶胞執行程式。
7. 如請求項6之非揮發性半導體記憶裝置，其中上述控制器於上述第2驗證通過之情形時，對上述第2記憶胞執行程式。
8. 如請求項6之非揮發性半導體記憶裝置，其中上述控制器於上述第2驗證失敗之情形時，對上述第1記憶胞執行程式。
9. 如請求項1之非揮發性半導體記憶裝置，其中上述第1電壓為上述電源電壓之電壓位準為50%以上之電壓。
10. 如請求項1之非揮發性半導體記憶裝置，其中上述第1電壓為動作保證電壓。
11. 如請求項1之非揮發性半導體記憶裝置，其中上述電源電壓為自外部供給之電源。
12. 如請求項1之非揮發性半導體記憶裝置，其中上述控制器於上述第1驗證中，檢測到上述電源電壓回復至上述第1電壓以上後，執行上述第2驗證。
13. 如請求項12之非揮發性半導體記憶裝置，其中上述控制器於上述第1驗證結束後，移至上述第2驗證。
14. 如請求項12之非揮發性半導體記憶裝置，其中上述控制器於上述第1驗證中之感測期間，檢測上述電源電壓低於上述第1電壓之情形、及上述電源電壓回復至上述第1電壓以上之情形。
15. 如請求項14之非揮發性半導體記憶裝置，其中上述感測期間係進行自上述第1記憶胞讀取及傳送資料之期間。
16. 如請求項1之非揮發性半導體記憶裝置，其中上述第2驗證係與上述第1驗證同條件之程式驗證。
17. 一種非揮發性半導體記憶裝置，其包含第1記憶胞、檢測電源電壓降低至比寫入動作正常動作時之第1電壓低之偵測器、及根據上述偵測器之輸出而控制上述寫入動作之控制器；上述寫入動作包含將資料寫入上述第1記憶胞之程式、及檢驗上述程式之驗證；上述控制器於對於上述第1記憶胞之第1驗證中，藉由上述偵 測器檢測到上述電源電壓低於上述第1電壓之情形時，於檢測到上述電源電壓回復至上述第1電壓以上後，不經過對上述第1記憶胞寫入資料之上述程式之執行，而對上述第1記憶胞執行第2驗證。
18. 如請求項17之非揮發性半導體記憶裝置，其中上述第2驗證係與上述第1驗證同條件之程式驗證。
19. 如請求項18之非揮發性半導體記憶裝置，其中上述控制器於上述第2驗證失敗之情形時，對上述第1記憶胞執行程式。
20. 如請求項18之非揮發性半導體記憶裝置，其中上述控制器於上述第2驗證通過之情形時，對與上述第1記憶胞不同之第2記憶胞執行程式。