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TWI753556B - 記憶體設備及其形成方法 - Google Patents

記憶體設備及其形成方法 Download PDF

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TWI753556B
TWI753556B TW109129638A TW109129638A TWI753556B TW I753556 B TWI753556 B TW I753556B TW 109129638 A TW109129638 A TW 109129638A TW 109129638 A TW109129638 A TW 109129638A TW I753556 B TWI753556 B TW I753556B
Authority
TW
Taiwan
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transistor
memory cell
memory
charge storage
semiconductor material
Prior art date
Application number
TW109129638A
Other languages
English (en)
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TW202123427A (zh
Inventor
卡西 薩帕瓦里
科莫 Ｍ 卡爾達
杜來 維莎卡 尼爾摩 拉瑪斯瓦米
劉海濤
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
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Abstract

本發明之一些實施例包括設備及形成該等設備之方法。該等設備中之一者包括：一第一資料線，其位於該設備之一第一層級中；一第二資料線，其位於該設備之一第二層級中；一第一記憶體單元，其位於該設備之處於該第一層級與該第二層級之間的一第三層級中，該第一記憶體單元包括耦接至該第一資料線之一第一電晶體及耦接於該第一資料線與該第一電晶體之一電荷儲存結構之間的一第二電晶體；及一第二記憶體單元，其位於該設備之處於該第一層級與該第二層級之間的一第四層級中，該第二記憶體單元包括耦接至該第二資料線之一第三電晶體及耦接於該第二資料線與該第三電晶體之一電荷儲存結構之間的一第四電晶體，該第一電晶體與該第三電晶體串聯耦接於該第一資料線與該第二資料線之間。

Description

記憶體設備及其形成方法
本申請案係關於記憶體裝置，且更特定而言，係關於具有雙電晶體垂直記憶體單元及共用通道區域之記憶體裝置。
記憶體裝置廣泛用於電腦及許多其他電子物品中以儲存資訊。通常將記憶體裝置分類成兩個類型：揮發性記憶體裝置及非揮發性記憶體裝置。記憶體裝置通常具有用以儲存資訊之眾多記憶體單元。在揮發性記憶體裝置中，若供應電力自記憶體裝置斷開，則儲存於記憶體單元中之資訊丟失。在非揮發性記憶體裝置中，即使供應電力自記憶體裝置斷開，儲存於記憶體單元中之資訊仍保留。
本文中之描述涉及揮發性記憶體裝置。大部分習知揮發性記憶體裝置將資訊以電荷形式儲存於包括於記憶體單元中之電容器結構中。隨著對裝置儲存密度之需求增大，許多習知技術提供縮小記憶體單元之大小以便增加給定裝置區之裝置儲存密度的方法。然而，若記憶體單元大小待縮小至某一尺寸，則實體限制及製造約束可能會對此類習知技術構成挑戰。不同於一些習知記憶體裝置，本文中所描述之記憶體裝置包括可克服習知技術所面臨之挑戰的特徵。
本申請案公開一種設備，其包含：一第一資料線，其位於該設備之一第一層級中；一第二資料線，其位於該設備之一第二層級中；一第一記憶體單元，其位於該設備之處於該第一層級與該第二層級之間的一第三層級中，該第一記憶體單元包括耦接至該第一資料線之一第一電晶體及耦接於該第一資料線與該第一電晶體之一電荷儲存結構之間的一第二電晶體；及一第二記憶體單元，其位於該設備之處於該第一層級與該第二層級之間的一第四層級中，該第二記憶體單元包括耦接至該第二資料線之一第三電晶體及耦接於該第二資料線與該第三電晶體之一電荷儲存結構之間的一第四電晶體，該第一電晶體與該第三電晶體串聯耦接於該第一資料線與該第二資料線之間。
本申請案亦公開一種設備，其包含：一第一導電區域，其位於該設備之一第一層級中；一第二導電區域，其位於該設備之一第二層級中；一第一電荷儲存結構，其位於該設備之處於該第一層級與該第二層級之間的一第三層級中；一第一半導體材料，其位於該第一導電區域與該第一電荷儲存結構之間且接觸該第一導電區域及該第一電荷儲存結構；一第二電荷儲存結構，其位於該設備之處於該第二層級與該第三層級之間的一第四層級中；一第二半導體材料，其位於該第二導電區域與該第二電荷儲存結構之間且接觸該第二導電區域及該第二電荷儲存結構；一第三半導體材料，其在該第一層級與該第二層級之間延伸且接觸該第一導電區域及該第二導電區域；一第一介電質，其位於該第一電荷儲存結構與該第二電荷儲存結構之間且接觸該第一電荷儲存結構及該第二電荷儲存結構；及一第二介電質，其將該第三半導體材料與該第一半導體材料及該第二半導體 材料以及該第一電荷儲存結構及該第二電荷儲存結構中之每一者分開。
本申請案亦公開一種方法，其包含：形成一第一資料線；在該第一資料線上方形成一第一記憶體單元，包括在該資料線上方形成該第一記憶體單元之一第一電晶體及在該第一電晶體之至少部分上方形成該第一記憶體單元之一第二電晶體；在該第一記憶體單元上方形成一第二記憶體單元，包括在該第二電晶體之至少部分上方形成該第二記憶體單元之一第三電晶體及在該第三電晶體之至少部分上方形成該第二記憶體單元之一第四電晶體；及在該第四電晶體上方形成一第二資料線。
本申請案進一步公開一種方法，其包含：形成材料層級，包括：形成一導電材料；在該導電材料上方形成一第一半導體材料；在該第一半導體材料上方形成一第一電荷儲存材料；在該第一電荷儲存材料上方形成一介電材料；在該介電材料上方形成一第二電荷儲存材料；及在該第二電荷儲存材料上方形成一第二半導體材料；及藉由移除該等材料層級之部分以提供該等材料層級之一第一剩餘部分來在該等材料層級中形成第一溝槽，使得該等第一溝槽中之每一者包括在一第一方向上之一長度；及跨越該等材料層級之該第一剩餘部分形成第二溝槽以自該等材料層級之一第二剩餘部分的至少一部分形成記憶體單元。
100:記憶體裝置
101:記憶體陣列
102:記憶體單元
103:感測電路系統
104:存取線
105:資料線
106:位址暫存器
107:線
108:列存取電路系統
109:行存取電路系統
112:線
114:線
115:選擇電路系統
116:輸入/輸出(I/O)電路系統
118:記憶體控制單元
200:記憶體裝置
201:記憶體陣列
2010:記憶體單元群組
2011:記憶體單元群組
202:電荷儲存結構
210:記憶體單元
210':記憶體單元
211:記憶體單元
211':記憶體單元
212:記憶體單元
212':記憶體單元
213:記憶體單元
213':記憶體單元
214:記憶體單元
214':記憶體單元
215:記憶體單元
215':記憶體單元
216:記憶體單元
216':記憶體單元
217:記憶體單元
221:邊緣資料線
221':資料線
222:資料線
222':資料線
241A:存取線
241B:存取線
242A:存取線
242B:存取線
510A:部分
510B:部分
511A:部分
511B:部分
515A:介電質
515B:介電質
518B:介電質
518F:介電質
519B:介電質
519F:介電質
520:材料
525A:介電質
525B:介電質
535:介電質
541AB:部分
541AF:部分
541BB:部分
541BF:部分
542AB:部分
542AF:部分
542BB:部分
542BF:部分
590:介電質
599:基板
700:記憶體裝置
702:材料
720:材料
721':資料線
722':資料線
724:導電材料
735:介電材料
790:介電材料
799:基板
801:溝槽
802:溝槽
803:溝槽
811:結構
812:結構
861:側壁
862:側壁
863:側壁
864:側壁
911:結構
912:結構
1015A:介電材料/介電質/部分
1015B:介電材料/介電質/部分
1025A:介電材料/介電質/部分
1025B:介電材料/介電質/部分
1110A:半導體材料/部分
1110B:半導體材料/部分
1111A:半導體材料/部分
1111B:半導體材料/部分
1261:部位
1262:部位
1263:部位
1271:部位
1272:部位
1302:電荷儲存結構
1310A:部分
1310B:部分
1310A':部分
1310B':部分
1311A:部分
1311B:部分
1311A':部分
1311B':部分
1315A:部分
1315B:部分
1315A':部分
1315B':部分
1320:材料
1325A:部分
1325B:部分
1325A':部分
1325B':部分
1335:介電質
1361:溝槽
1362:溝槽
1363:溝槽
1371:結構/溝槽
1372:結構/溝槽
1506:介電質
1507:介電質
1508:介電質
1518B:介電質
1518F:介電質
1519B:介電質
1519F:介電質
1541AB:導線
1541AF:導線
1541BB:導線
1541BF:導線
1541A:存取線
1541B:存取線
1541A':導電連接
1541B':導電連接
1542AB:導線
1542AF:導線
1542BB:導線
1542BF:導線
1821:資料線
1822:資料線
ADDR:位址資訊
BL1:信號
BL1':信號
BL2:信號
BL2':信號
CAS*:行存取選通信號
CK:時脈信號
CKE:時脈啟用信號
CS*:晶片選擇信號
DQ0:信號
DQN:信號
RAS*:列存取選通信號
T1A:讀取電晶體
T1B:讀取電晶體
T2A:寫入電晶體
T2B:寫入電晶體
V0:電壓
V1:電壓
V2:電壓
V3:電壓
V4:電壓
V5:電壓
V6:電壓
V7:電壓
V8:電壓
V9:電壓
V10:電壓
V11:電壓
V12:電壓
V13:電壓
Vcc:供應電壓
Vss:供應電壓
WE*:寫入啟用信號
WL1A:信號
WL1B:信號
WL2A:信號
WL2B:信號
圖1展示根據本文中所描述之一些實施例的呈包括揮發性記憶體單元之記憶體裝置之形式的設備之方塊圖。
圖2展示根據本文中所描述之一些實施例的記憶體裝置之一部分的示意圖，該記憶體裝置包括雙電晶體(2T)記憶體單元之記憶體陣列。
圖3展示根據本文中所描述之一些實施例的圖2之記憶體裝置，包括在記憶體裝置之讀取操作期間使用的實例電壓。
圖4展示根據本文中所描述之一些實施例的圖2之記憶體裝置，包括在記憶體裝置之寫入操作期間使用的實例電壓。
圖5及圖6展示根據本文中所描述之一些實施例的圖2之記憶體裝置的結構之不同視圖。
圖7至圖18展示根據本文中所描述之一些實施例的形成記憶體裝置之製程。
本文中所描述之記憶體裝置包括揮發性記憶體單元，其中該等記憶體單元中之每一者可包括兩個電晶體(2T)。兩個電晶體中之一者具有電荷儲存結構，該電荷儲存結構可形成記憶體單元之記憶體元件以儲存資訊。本文中所描述之記憶體裝置可具有允許記憶體裝置之大小相對小於類似的習知記憶體裝置之大小的結構(例如，4F2單元佔據面積)。本文中所描述之記憶體裝置亦包括彼此堆疊之多個記憶體單元。此可進一步允許所描述記憶體裝置相較於一些揮發性習知記憶體裝置(例如，動態隨機存取記憶體(DRAM)裝置)具有相對較高的儲存密度。所描述記憶體裝置可包括單條所存取線(例如，字線)以控制記憶體單元之兩個電晶體。此可導致減少功率耗散且改善處理。下文參看圖1至圖18論述所描述記憶體裝置及其變型之其他改善及益處。
圖1展示根據本文中所描述之一些實施例的呈包括揮發性記憶體單元之記憶體裝置100之形式的設備之方塊圖。記憶體裝置100包括記憶體陣列101，該記憶體陣列可含有記憶體單元102。記憶體裝置100 可包括揮發性記憶體裝置，使得記憶體單元102可為揮發性記憶體單元。記憶體裝置100之實例包括DRAM裝置。若供應電力(例如，供應電壓Vcc)自記憶體裝置100斷開，則儲存於記憶體裝置100之記憶體單元102中的資訊可丟失(例如，無效)。在下文中，供應電壓Vcc被稱作表示一些電壓位準；然而，其不限於記憶體裝置(例如，記憶體裝置100)之供應電壓(例如，Vcc)。舉例而言，若記憶體裝置(例如，記憶體裝置100)具有基於供應電壓Vcc產生內部電壓之內部電壓產生器(圖1中未圖示)，則可使用此內部電壓而非供應電壓Vcc。
在記憶體裝置100之實體結構中，記憶體單元102中之每一者可包括在記憶體裝置100之基板(例如，半導體基板)上方的不同層級中垂直地形成(例如，堆疊於不同層上)的電晶體(例如，兩個電晶體)。記憶體裝置100亦可包括記憶體單元之多個層級(例如，多個階層)，其中記憶體單元之一個層級(例如，一個階層)可形成於額外記憶體單元之另一層級(例如，另一階層)上方(例如，堆疊於另一層級上)。包括記憶體單元102之記憶體陣列101的結構可包括下文參看圖2至圖18所描述之記憶體陣列及記憶體單元的結構。
如圖1中所展示，記憶體裝置100可包括存取線104(例如，「字線」)及資料線(例如，位元線)105。記憶體裝置100可使用存取線104上之信號(例如，字線信號)以存取記憶體單元102，且使用資料線105上之信號以提供待儲存(例如，寫入)於記憶體單元102中或自記憶體單元讀取(例如，感測)之資訊(例如，資料)。
記憶體裝置100可包括用以接收線(例如，位址線)107上之位址資訊ADDR(例如，列位址信號及行位址信號)的位址暫存器106。記 憶體裝置100可包括可操作以解碼來自位址暫存器106之位址資訊ADDR的列存取電路系統(例如，X解碼器)108及行存取電路系統(例如，Y解碼器)109。基於經解碼位址資訊，記憶體裝置100可判定待在記憶體操作期間存取哪些記憶體單元102。記憶體裝置100可執行用以將資訊儲存於記憶體單元102中之寫入操作及用以讀取(例如，感測)記憶體單元102中之資訊(例如，先前儲存之資訊)的讀取操作。記憶體裝置100亦可執行用以再新儲存於記憶體單元102中之資訊之值(例如，使該值保持有效)的操作(例如，再新操作)。記憶體單元102中之每一者可經組態以儲存資訊，該資訊可表示至多一個位元(例如，具有二進位0(「0」)或二進位1(「1」)之單個位元)，或多於一個位元(例如，具有至少兩個二進位位元之組合的多個位元)。
記憶體裝置100可接收供應電壓，包括分別在線130及132上之供應電壓Vcc及Vss。供應電壓Vss可在接地電位(例如，具有大約零伏特之值)下操作。供應電壓Vcc可包括自諸如電池或交流電至直流電(AC至DC)轉換器電路系統之外部電源供應至記憶體裝置100的外部電壓。
如圖1中所展示，記憶體裝置100可包括記憶體控制單元118，該記憶體控制單元包括用以基於線(例如，控制線)120上之控制信號控制記憶體裝置100之記憶體操作(例如，讀取及寫入操作)的電路系統(例如，硬體組件)。線120上之信號的實例包括列存取選通信號RAS*、行存取選通信號CAS*、寫入啟用信號WE*、晶片選擇信號CS*、時脈信號CK及時脈啟用信號CKE。此等信號可為提供至DRAM裝置之信號的部分。
如圖1中所展示，記憶體裝置100可包括可攜載信號DQ0至 DQN之線(例如，全域資料線)112。在讀取操作中，提供至線112之資訊(自記憶體單元102讀取)(呈信號DQ0至DQN之形式)的值(例如，「0」或「1」)可基於資料線105上之信號的值。在寫入操作中，提供至資料線105之資訊(待儲存於記憶體單元102中)的值(例如，「0」或「1」)可基於線112上之信號DQ0至DQN的值。
記憶體裝置100可包括感測電路系統103、選擇電路系統115及輸入/輸出(I/O)電路系統116。行存取電路系統109可基於位址信號ADDR選擇性地啟動線(例如，選擇線)上之信號。選擇電路系統115可對線114上之信號作出回應以選擇資料線105上之信號。資料線105上之信號可表示待儲存於記憶體單元102中之資訊的值(例如，在寫入操作期間)或自記憶體單元102讀取(例如，感測)之資訊的值(例如，在讀取操作期間)。
I/O電路系統116可操作以將自記憶體單元102讀取之資訊提供至線112(例如，在讀取操作期間)，且將來自線112之資訊(例如，由外部裝置提供)提供至資料線105以儲存於記憶體單元102中(例如，在寫入操作期間)。線112可包括記憶體裝置100內之節點或封裝上之接腳(或焊球)，記憶體裝置100可駐留於該封裝中。記憶體裝置100外部之其他裝置(例如，硬體記憶體控制器或硬體處理器)可經由線107、112及120與記憶體裝置100通信。
記憶體裝置100可包括其他組件，該等組件在圖1中未圖示以免混淆本文中所描述之實例實施例。記憶體裝置100之至少一部分(例如，記憶體陣列101之一部分)可包括類似於或相同於下文參看圖2至圖18所描述之記憶體裝置中之任一者的結構及操作。
圖2展示根據本文中所描述之一些實施例的包括2T記憶體 單元之記憶體陣列201的記憶體裝置200之一部分的示意圖。記憶體裝置200可對應於圖1之記憶體裝置100。舉例而言，記憶體陣列201可形成圖1之記憶體陣列101的部分。如圖2中所展示，記憶體裝置200可包括記憶體單元210至217，該等記憶體單元為揮發性記憶體單元(例如，DRAM單元)。為簡單起見，記憶體單元210至217當中之類似或相同元件被給予相同標記。
記憶體單元210至217中之每一者可包括兩個電晶體(例如，電晶體T1A及T2A之組合或電晶體T1B及T2B之組合)。因此，記憶體單元210至217中之每一者可被稱作2T記憶體單元(例如，2T增益單元)。電晶體T1A、T2A、T1B及T2B中之每一者可包括場效電晶體(FET)。作為實例，電晶體T1A及T1B中之每一者可為p通道FET(PFET)，且電晶體T2A及T2B中之每一者可為n通道FET(NFET)。電晶體T1A及T1B中之每一者的部分可包括p通道金屬氧化物半導體(PMOS)電晶體FET(PFET)之結構。因此，電晶體T1A及T1B中之每一者可包括類似於PMOS電晶體之操作的操作。電晶體T2A及T2B中之每一者的部分可包括n通道金屬氧化物半導體(NMOS)之結構。因此，電晶體T2A及T2B可包括類似於NMOS電晶體之操作的操作。
記憶體裝置200之電晶體T1A及T1B中之每一者可包括基於電荷儲存器之結構(例如，基於浮動閘極)。如圖2中所展示，記憶體單元210至217中之每一者可包括電荷儲存結構202，該電荷儲存結構可包括電晶體T1A或T1B之浮動閘極。電荷儲存結構202可形成記憶體單元210至215當中之各別記憶體單元的記憶體元件。電荷儲存結構202可儲存電荷。儲存於記憶體單元210至217當中之特定記憶體單元中的資訊之值(例 如，「0」或「1」)可基於彼特定記憶體單元之電荷儲存結構202中的電荷之量。
如圖2中所展示，記憶體單元210至217當中之特定記憶體單元的電晶體T2A(或T2B)(例如，電晶體之通道區域)可電耦接至(例如，直接耦接至)彼特定記憶體單元之電荷儲存結構202。因此，在記憶體裝置200之操作(例如，寫入操作)期間，電路路徑(例如，電流路徑)可直接形成於特定記憶體單元之電晶體T2A(或T2B)與彼特定記憶體單元之電荷儲存結構202之間。
記憶體單元210至217可配置於記憶體單元群組2010及2011中。舉例而言，記憶體單元群組2010可包括記憶體單元210、211、214及215，且記憶體單元群組2011可包括記憶體單元212、213、216及217。圖2展示兩個記憶體單元群組(例如，2010及2011)作為實例。然而，記憶體裝置200可包括多於兩個記憶體單元群組。
在群組2010及2011中之每一者內，記憶體單元可形成資料線對(兩條資料線)之間的不同記憶體單元對(多對記憶體單元)。舉例而言，群組2010可包括兩個記憶體單元對：資料線221與221'之間的記憶體單元對(一對記憶體單元)210至211(包括記憶體單元210及211)以及資料線221與221'之間的記憶體單元對(一對記憶體單元)214至215(包括記憶體單元214及215)。在另一實例中，群組2011可包括兩個記憶體單元對：資料線222與222'之間的記憶體單元對212至213(包括記憶體單元212及213)以及資料線222與222'之間的記憶體單元對216至217(包括記憶體單元216及217)。記憶體單元群組2010及2011可包括相同數目個記憶體單元對(例如，相同數目個記憶體單元)。圖2在記憶體單元群組2010及2011中 之每一者中展示兩個記憶體單元作為實例。然而，記憶體單元群組2010及2011中之記憶體單元對的數目可不同於兩個。
記憶體裝置200可執行用以將資訊儲存於記憶體單元210至217中之寫入操作及用以自記憶體單元210至217讀取(例如，感測)資訊之讀取操作。記憶體裝置200可經組態以作為DRAM裝置操作。然而，不同於將資訊儲存於諸如用於電容器之容器之結構中的一些習知DRAM裝置，記憶體裝置200可將呈電荷之形式的資訊儲存於電荷儲存結構202(其可為浮動閘極結構)中。如上文所提及，電荷儲存結構202可為電晶體T1A(或T1B)之浮動閘極。在記憶體裝置200之操作(例如，讀取或寫入操作)期間，存取線(例如，單條存取線)及資料線(例如，單條資料線)可用以存取選定記憶體單元(例如，目標記憶體單元)。
如圖2中所展示，記憶體裝置200可包括可攜載各別信號(例如，字線信號)WL1A、WL1B、WL2A及WL2B之存取線(例如，字線)241A、241B、242A及242B。存取線241A、241B、242A及242B可用以存取兩個記憶體單元群組2010及2011。存取線241A、241B、242A及242B中之每一者可結構化為至少一條導線(一條導線或可電耦接(例如，短接)至彼此之多條導線)。可在記憶體裝置200之操作(例如，讀取或寫入操作)期間選擇性地啟動存取線241A、241B、242A及242B，以存取記憶體單元210至217當中之選定記憶體單元(或多個選定記憶體單元)。選定單元可被稱作目標單元。在讀取操作中，可自選定記憶體單元(或多個選定記憶體單元)讀取資訊。在寫入操作中，資訊可儲存於選定記憶體單元(或多個選定記憶體單元)中。
在記憶體裝置200中，單條存取線(例如，單條字線)可用以 在記憶體裝置200之讀取或寫入操作期間控制(例如，接通或斷開)各別記憶體單元之電晶體(例如，T1A及T2A或T1B及T2B)。一些習知記憶體裝置可在讀取及寫入操作期間使用多條(例如，兩條分開的)存取線以控制對各別記憶體單元之存取。相較於此類習知記憶體裝置(將多條存取線用於同一記憶體單元)，記憶體裝置200使用記憶體裝置200中之單條存取線(例如，共用存取線)以控制各別記憶體單元之兩個電晶體(例如，T1A及T2A或T1B及T2B)，從而存取各別記憶體單元。此技術可節省空間且簡化記憶體裝置200之操作。另外，如圖2中所展示，兩個記憶體單元(例如，記憶體單元210及211)可串聯耦接於一對資料線(例如，資料線221及221')之間。
在記憶體裝置200中，電晶體T1A、T2A、T2A及T2B中之每一者的閘極可為各別存取線(例如，各別字線)之部分。如圖2中所展示，記憶體單元210之電晶體T1A及T2A中之每一者的閘極可為存取線241A之部分。記憶體單元211之電晶體T1B及T2B中之每一者的閘極可為存取線241B之部分。舉例而言，在記憶體裝置200之結構中，形成存取線241A之導電材料(或多種材料)的不同部分可形成記憶體單元210之電晶體T1A及T2A的閘極(例如，兩個閘極)。在另一實例中，形成存取線241B之導電材料(或多種材料)可形成記憶體單元211之電晶體T1B及T2B的閘極(例如，兩個閘極)。類似地，至其他記憶體單元(例如，記憶體單元212至217)中之每一者的電晶體之閘極可為各別存取線之部分。
如上文所描述，記憶體裝置200可包括資料線(例如，位元線)221、221'、222及222'。資料線221及221'可被稱作資料線對。資料線222及222'可被稱作資料線對。資料線221及221'可攜載各別信號(例如， 位元線信號)BL1及BL1'。資料線222及222'可攜載各別信號(例如，位元線信號)BL2及BL2'。在讀取操作期間，記憶體裝置200可使用資料線221及221'以獲得自記憶體單元群組2010之選定記憶體單元讀取(例如，感測)的資訊，且使用資料線222及222'以自記憶體單元群組2011之選定記憶體單元讀取資訊。在寫入操作期間，記憶體裝置200可使用資料線221及221'以提供待儲存於記憶體單元群組2010之選定記憶體單元中的資訊，且使用資料線222及222'以提供待儲存於記憶體單元群組2011之選定記憶體單元中的資訊。
在本文中之描述中，記憶體單元對係指各自串聯耦接於資料線對(例如，位元線對)之間的兩個鄰近記憶體單元。資料線對係指記憶體單元群組(例如，群組2010或2011)之兩條資料線。舉例而言，資料線221及221'(或222及222')形成資料線對。舉例而言，在圖2中，記憶體單元210及211形成記憶體單元對。
如圖2中所展示，記憶體單元對(例如，記憶體單元210及211)之電晶體T1A及T1B(例如，電晶體T1A及T1B之通道區域)可彼此串聯耦接，且可電耦接至(例如，直接耦接至)資料線221及221'。在對選定記憶體單元執行之操作(例如，讀取操作)期間，電路路徑(例如，電流路徑)可經由包括選定記憶體單元之記憶體單元對的電晶體T1A及T1B形成於資料線對(例如，資料線221及221')之間。因此，記憶體單元對之電晶體T1A及T1B可共用資料線對之間的電路路徑(例如，共用讀取通道區域)。
記憶體裝置200可包括讀取路徑(例如，電路路徑)。在讀取操作期間自選定記憶體單元讀取之資訊可經由耦接至選定記憶體單元之讀 取路徑獲得。在記憶體單元群組2010中，記憶體單元對(例如，記憶體單元210及211)之特定記憶體單元(例如，記憶體單元210)的讀取路徑可包括資料線(資料線對)221及221'之間經由彼特定記憶體單元(例如，記憶體單元210)之通道區域及記憶體單元對之另一記憶體單元(例如，記憶體單元211)之通道的電流路徑(例如，讀取電流路徑)。類似地，在記憶體單元群組2011中，記憶體單元對(例如，記憶體單元212及213)之特定記憶體單元(例如，記憶體單元212)的讀取路徑可包括資料線(資料線對)222及222'之間經由彼特定記憶體單元(例如，記憶體單元212)之通道區域及記憶體單元對之另一記憶體單元(例如，記憶體單元213)之通道的電流路徑(例如，讀取電流路徑)。
在電晶體T1A及T1B中之每一者為PFET(例如，PMOS)的實例中，讀取路徑(在讀取操作期間)中之電流可包括經由電晶體T1A及T1B之通道區域的電洞傳導(例如，在自資料線221至資料線221'之方向上的電洞傳導)。由於電晶體T1A及T1B中之每一者可用於讀取路徑中以在讀取操作期間自各別記憶體單元讀取資訊，因此電晶體T1A及T1B中之每一者可被稱作讀取電晶體，且電晶體T1A及T1B中之每一者的通道區域可被稱作讀取通道區域。
記憶體裝置200可包括寫入路徑(例如，電路路徑)。待在寫入操作期間儲存於選定記憶體單元中之資訊可經由耦接至選定記憶體單元之寫入路徑提供至選定記憶體單元。在記憶體單元群組2010中，特定記憶體單元之寫入路徑可包括彼特定記憶體單元之電晶體T2A或T2B(例如，可包括穿過電晶體T2A或T2B之通道區域的寫入電流路徑)及耦接至彼特定記憶體單元之各別資料線(例如，資料線221或221')。類似地，在記憶 體單元群組2011中，特定記憶體單元之寫入路徑可包括彼特定記憶體單元之電晶體T2A或T2B(例如，可包括穿過電晶體T2A或T2B之通道區域的寫入電流路徑)及各別資料線(例如，資料線222或222')。
在電晶體T2A及T2B為NFET(例如，NMOS)之實例中，穿過選定記憶體單元之電晶體T2A之通道區域的寫入路徑中之電流(例如，在寫入操作期間)可包括穿過選定記憶體單元之電晶體T2A之通道區域的電子傳導。穿過選定記憶體單元之電晶體T2B之通道區域的寫入路徑中之電流(例如，在寫入操作期間)可包括穿過選定記憶體單元之電晶體T2B之通道區域的電子傳導。電子傳導之方向可為自耦接至選定記憶體單元之資料線至選定記憶體單元211之電荷儲存結構202。由於電晶體T2A及T2B中之每一者可用於寫入路徑中以在寫入操作期間將資訊儲存於各別記憶體單元中，因此電晶體T2A及T2B中之每一者可被稱作寫入電晶體，且電晶體T2A及T2B中之每一者的通道區域可被稱作寫入通道區域。
電晶體T1A、T1B、T2A及T2B中之每一者可具有臨限電壓(Vt)。電晶體(例如，讀取電晶體)T1A及T1B中之每一者具有臨限電壓Vt1。電晶體(例如，寫入電晶體)T2A及T2B中之每一者具有臨限電壓Vt2。臨限電壓Vt1及Vt2之值可不同(為不等值)。舉例而言，臨限電壓Vt2之值可大於臨限電壓Vt1之值。臨限電壓Vt1及Vt2之值的差允許在讀取操作期間讀取(例如，感測)儲存於讀取路徑上之選定記憶體單元T1的讀取電晶體(例如，電晶體T1A或T1B)之電荷儲存結構202中的資訊，而不影響(例如，不接通)寫入路徑上之選定記憶體單元的寫入電晶體(例如，電晶體T2A或T2B)。此可防止電荷自電荷儲存結構202經由寫入路徑之寫入電晶體洩漏(例如，在讀取操作期間)。
在記憶體裝置200之結構中，可形成(例如，工程構造)讀取電晶體(例如，T1A及T1B)及寫入電晶體(例如，T2A及T2B)，使得讀取電晶體之臨限電壓Vt1可小於零伏特(例如，Vt1<0V)而無關於儲存於讀取電晶體之電荷儲存結構202中的資訊之值(例如，「0」或「1」)，且Vt1<Vt2。當具有值「0」之資訊儲存於電荷儲存結構202中時，電荷儲存結構202可處於狀態「0」中。當具有值「1」之資訊儲存於電荷儲存結構202中時，電荷儲存結構202可處於狀態「1」中。因此，在此結構中，臨限電壓Vt1及Vt2之值之間的關係可表現如下：用於狀態「0」之Vt1<用於狀態「1」之Vt1<0V，且Vt2=0V(或替代地，Vt2>0V)。
在記憶體裝置200之替代結構中，可形成(例如，工程構造)讀取電晶體(例如，T1A及T1B)及寫入電晶體(例如，T2A及T2B)，使得用於狀態「0」之Vt1<用於狀態「1」之Vt1，其中用於狀態「0」之Vt1<0V(或替代地，用於狀態「0」之Vt1=0V)，用於狀態「1」之Vt1>0V且Vt1<Vt2。
在另一替代結構中，可形成(例如，工程構造)讀取電晶體(例如，T1A及T1B)及寫入電晶體(例如，T2A及T2B)，使得Vt1(用於狀態「0」)<Vt1(用於狀態「1」)，其中用於狀態「0」之Vt1=0V(或替代地，用於狀態「0」之Vt1>0V)且Vt1<Vt2。
在記憶體裝置200之讀取操作期間，一次僅可選擇同一記憶體單元群組之一個記憶體單元以自選定記憶體單元讀取資訊。舉例而言，可在讀取操作期間一次一個地選擇記憶體單元群組2010之記憶體單元210、211、214及215以自選定記憶體單元(例如，在此實例中為記憶體單元210、211、214及215中之一者)讀取資訊。在另一實例中，可在讀取操 作期間一次一個地選擇記憶體單元群組2011之記憶體單元212、213、216及217以自選定記憶體單元(例如，在此實例中為記憶體單元212、213、216及217中之一者)讀取資訊。因此，在讀取操作中，在給定時間，記憶體單元群組之記憶體單元對的僅一個記憶體可為選定記憶體單元。
在讀取操作期間，可同時選擇(或替代地，可依序選擇)共用同一存取線之不同記憶體單元群組(例如，記憶體單元群組2010及2011)的記憶體單元對，且記憶體單元對中之僅一個記憶體單元可為選定記憶體單元。舉例而言，可在讀取操作期間同時選擇記憶體單元210及211中之一者(例如，記憶體單元210)以及記憶體單元212及213中之一者(例如，記憶體單元212)，以自兩個選定記憶體單元(例如，記憶體單元210及212)讀取(例如，同時讀取)資訊。在另一實例中，可在讀取操作期間同時選擇記憶體單元214及215中之一者(例如，記憶體單元215)以及記憶體單元216及217中之一者(例如，記憶體單元217)，以自兩個選定記憶體單元(例如，記憶體單元215及217)讀取(例如，同時讀取)資訊。
如上文所描述，在記憶體裝置200之讀取操作期間，記憶體單元對中之僅一個記憶體單元為選定記憶體單元，且記憶體單元對中之另一記憶體單元可為未選定記憶體單元。未選定記憶體單元之讀取電晶體(例如，電晶體T1A或T1B)可接通以作為穿通(pass)電晶體(接通開關)操作。此允許資料線對之間的一傳導電流(例如，讀取電流)耦接至選定記憶體單元。
在讀取操作期間自記憶體單元群組2010之選定記憶體單元對之選定記憶體單元讀取的資訊之值可基於自讀取路徑(上文所描述)偵測(例如，感測)之電流(例如，讀取電流)的值而判定，該讀取路徑包括記憶 體單元對之讀取電晶體(例如，電晶體T1A及T1B)以及資料線221及221'。在記憶體單元群組2011中，在讀取操作期間自選定記憶體單元對之選定記憶體單元讀取的資訊之值可基於自讀取路徑(上文所描述)偵測(例如，感測)之電流(例如，讀取電流)的值而判定，該讀取路徑包括記憶體單元對之讀取電晶體(例如，電晶體T1A及T1B)以及資料線222及222'。
記憶體裝置200可包括偵測電路系統(未圖示)，該偵測電路系統可在讀取操作期間操作以偵測(例如，感測)包括資料線221及221'之讀取路徑上的電流(例如，電流I1，未圖示)，且偵測包括資料線222及222'之讀取路徑上的電流(例如，電流I2，未圖示)。所偵測電流之值可基於儲存於選定記憶體單元中之資訊的值。舉例而言，取決於儲存於記憶體單元群組2010之選定記憶體單元中的資訊之值，資料線221上之所偵測電流的值(例如，電流I1之值)可為零或大於零。類似地，取決於儲存於記憶體單元群組2011之選定記憶體單元中的資訊之值，資料線222之間的所偵測電流之值(例如，電流I2之值)可為零或大於零。記憶體裝置200可包括用以將所偵測電流之值轉譯成儲存於選定記憶體單元中之資訊之值(例如，「0」、「1」或多位元值之組合)的電路系統(未圖示)。
在記憶體裝置200之寫入操作期間，一次僅可選擇同一記憶體單元群組之一個記憶體單元以將資訊寫入選定記憶體單元中。舉例而言，可在寫入操作期間一次一個地選擇記憶體單元群組2010之記憶體單元210、211、214及215以儲存於選定記憶體單元(例如，在此實例中為記憶體單元210、211、214及215中之一者)中。在另一實例中，可在寫入操作期間一次一個地選擇記憶體單元群組2011之記憶體單元212、213、216及217以儲存於選定記憶體單元(例如，在此實例中為記憶體單元212、 213、216及217中之一者)中。因此，在寫入操作中，在給定時間，記憶體單元群組之記憶體單元對的僅一個記憶體可為選定記憶體單元。
在寫入操作期間，可同時選擇(或替代地，可依序選擇)共用同一存取線之不同記憶體單元群組(例如，記憶體單元群組2010及2011)的記憶體單元對，且選定記憶體單元對之僅一個記憶體單元可為選定記憶體單元。舉例而言，可在寫入操作期間同時選擇記憶體單元210及211中之一者(例如，記憶體單元210)以及記憶體單元212及213中之一者(例如，記憶體單元212)，以儲存(例如，同時儲存)資訊(例如，記憶體單元210及212)。在另一實例中，可在寫入操作期間同時選擇記憶體單元214及215中之一者(例如，記憶體單元215)以及記憶體單元216及217中之一者(例如，記憶體單元217)，以儲存(例如，同時儲存)來自兩個選定記憶體單元(例如，記憶體單元215及217)之資訊。
可經由寫入路徑(上文所描述)提供待在寫入操作期間儲存於記憶體單元群組2010之選定記憶體單元中的資訊，該寫入路徑包括資料線(資料線221或221')以及選定記憶體單元之寫入電晶體(例如，電晶體T2A或T2B)。舉例而言，可經由資料線221以及記憶體單元210之電晶體T2A提供待在寫入操作期間儲存於記憶體單元210(例如，選定記憶體單元)中之資訊。在另一實例中，可經由資料線221'以及記憶體單元211之電晶體T2B提供待在寫入操作期間儲存於記憶體單元211(例如，選定記憶體單元)中之資訊。如上文所描述，儲存於記憶體單元210至217當中之特定記憶體單元中的資訊之值(例如，二進位值)可基於彼特定記憶體單元之電荷儲存結構202中的電荷量。
在寫入操作中，可藉由在寫入路徑上施加電壓來改變選定 記憶體單元之電荷儲存結構202中的電荷量(以反映儲存於選定記憶體單元中之資訊的值)，該寫入路徑包括彼特定記憶體單元之電晶體T2A或T2B及耦接至彼特定記憶體單元之資料線(例如，資料線221、221'、222或222')。舉例而言，若待儲存於耦接至資料線221之選定記憶體單元(例如，記憶體單元210或214)中之資訊具有一個值(例如，「0」)，則可在資料線221上施加具有一個值之電壓(例如，0V)(例如，將0V提供至信號BL1)。在另一實例中，若待儲存於耦接至資料線221之選定記憶體單元(例如，記憶體單元210或214)中之資訊具有另一值(例如，「1」)，則可在資料線221上施加具有另一值之電壓(例如，正電壓)(例如，將正電壓提供至信號BL1)。因此，可藉由在特定記憶體單元之寫入路徑(包括電晶體T2A或T2B)上提供待儲存之資訊(例如，呈電壓之形式)來將資訊儲存(例如，直接儲存)於彼特定記憶體單元之電荷儲存結構202中。
在記憶體裝置200(展示於圖5及圖6中)之實體結構中，每一記憶體單元對之讀取電晶體(例如，電晶體T1A及T1B)可具有各別資料線對之間的共用讀取路徑(例如，共用讀取通道區域)。舉例而言，記憶體單元210及211之電晶體T1A及T1B分別可具有資料線221與221'之間的共用讀取路徑(例如，共用讀取通道區域)。在另一實例中，記憶體單元212及213之電晶體T1A及T1B分別可具有資料線222與222'之間的共用讀取路徑(例如，共用讀取通道區域)。此配置(例如，共用讀取通道區域)允許記憶體裝置200包括直接在資料線對之間的多個記憶體單元。因此，多於一個資訊位元(例如，兩個資料位元)可儲存於直接在資料線對之間的記憶體單元區(其包括記憶體單元對)中。因此，相較於一些習知記憶體裝置(例如，一個資訊位元儲存於直接耦接於兩條資料線之間的一個記憶體單元中 的DRAM裝置)，對於給定裝置面積(例如，給定裝置佔據面積)，記憶體裝置200可具有較高密度。
圖3展示根據本文中所描述之一些實施例的圖2之記憶體裝置200，包括在記憶體裝置200之讀取操作期間使用的實例電壓V0、V1、V2、V3、V4及V5。圖3之實例假定記憶體單元210及212在讀取操作期間為選定記憶體單元(例如，目標記憶體單元)以讀取(例如，感測)儲存(例如，先前儲存)於記憶體單元210及212中之資訊。假定記憶體單元214至217為未選定記憶體單元。此意謂在圖3之實例中，不存取記憶體單元214至217，且不讀取儲存於記憶體單元214至217中之資訊，而自記憶體單元210及212讀取資訊。
在圖3中，電壓V0、V1、V2、V3、V4及V5可表示在記憶體裝置200之讀取操作期間施加至各別存取線241A、241B、242A、242B以及資料線221、221'、222及222'之不同電壓。電壓V0可為0V(例如，接地電位)。電壓V5可具有大於電壓V0之值的值。電壓V3及V4中之每一者可具有值，使得記憶體單元214至217(在此實例中為未選定記憶體單元)中之每一者的電晶體T1A、T1B、T2A及T2B可斷開(例如，禁用)。電壓V1可具有值以斷開(或禁用)記憶體單元210及212中之每一者的電晶體T2B(例如，寫入電晶體)。
亦可選擇電壓V1之值使得可接通記憶體單元210及212(在此實例中為選定記憶體單元)中之每一者的電晶體T1A(例如，讀取電晶體)。電壓V2可具有值，使得記憶體單元211及213(在此實例中為未選定記憶體單元)中之每一者的電晶體T1B(例如，讀取電晶體)可接通以作為穿通電晶體操作(例如，以傳導電流)。電壓V5可具有大於電壓V0之值的 值，使得電流路徑可分別經由記憶體單元210及211之電晶體T1A及T1B形成於資料線221與221'之間，且電流路徑可分別經由記憶體單元212及213之電晶體T1A及T1B形成於資料線222與222'之間。
電壓V3可具有值，使得電流(例如，讀取電流)可形成於資料線221與221'之間的讀取路徑上(分別經由記憶體單元210及211之電晶體T1A及T1B)，且另一電流可形成於資料線222與222'之間的讀取路徑(分開的讀取路徑)上(分別經由記憶體單元212及213之電晶體T1A及T1B)。此允許分別偵測耦接至記憶體單元210及212之讀取路徑上的電流。記憶體裝置200之偵測電路系統(未圖示)可操作以將所偵測電流(在自選定記憶體單元讀取資訊期間)之值轉譯成自選定記憶體單元讀取之資訊的值(例如，「0」、「1」或多位元值之組合)。在圖3之實例中，資料線221與221'之間的讀取路徑及資料線222與222'之間的讀取路徑上之所偵測電流的值可分別轉譯成自記憶體單元210及211讀取之資訊的值。
圖4展示根據本文中所描述之一些實施例的圖2之記憶體裝置200，包括在記憶體裝置200之寫入操作期間使用的實例電壓V6至V13。圖4之實例假定記憶體單元210及212為寫入操作期間的選定記憶體單元(例如，目標記憶體單元)以將資訊儲存於記憶體單元210及212中。假定記憶體單元211、213、214、215、216及217為未選定記憶體單元。此意謂在圖4之實例中，不存取記憶體單元211、213、214、215、216及217，且不將資訊儲存於記憶體單元211、213、214、215、216及217中，而將資訊儲存於記憶體單元210及212中。
在圖4中，電壓V6至V13可表示在記憶體裝置200之寫入操作期間施加至各別存取線241A、241B、242A、242B以及資料線221、 221'、222及222'之不同電壓。在圖4之記憶體裝置200的寫入操作中，電壓V6可具有值，使得記憶體單元210及212(選定記憶體單元)中之每一者的寫入電晶體(例如，電晶體T2A)可接通。電壓V7、V8及V9可具有值，使得記憶體單元211、213、214、215、216及217(未選定記憶體單元)中之每一者的讀取電晶體(例如，電晶體T1B)及寫入電晶體可斷開(例如，禁用)。
在資料線221、221'、222及222'處，電壓V11及V13中之每一者的值可為0V(例如，接地電位)。取決於待儲存於記憶體單元210及212中之資訊的值(例如，「0」或「1」)，電壓V10及V12可相同或不同。舉例而言，若記憶體單元210及211待儲存具有相同值之資訊，則電壓V6及V7之值可相同(例如，V6=V7)。在另一實例中，若記憶體單元210及211待儲存具有不同值之資訊，則電壓V6及V7之值可不同(例如，V6≠V7)。
在實例寫入操作中，可形成記憶體單元210之電荷儲存結構202與資料線221之間的寫入路徑，且可形成記憶體單元212之電荷儲存結構202與資料線222之間的寫入路徑。電流(例如，寫入電流)可形成於記憶體單元210之電荷儲存結構202與資料線221之間。此電流可影響(例如，改變)記憶體單元210之電荷儲存結構202上的電荷量，以反映待儲存於記憶體單元210中之資訊的值。電流(例如，另一寫入電流)可形成於記憶體單元212之電荷儲存結構202與資料線222之間。此電流可影響(例如，改變)記憶體單元212之電荷儲存結構202上的電荷量以反映待儲存於記憶體單元212中之資訊的值。
在圖4之實例寫入操作中，電壓V10之值可使記憶體單元 210之電荷儲存結構202放電或被充電，使得記憶體單元210之電荷儲存結構202上的所得電荷(例如，在放電或充電動作之後剩餘的電荷)可反映儲存於記憶體單元210中之資訊的值。類似地，在此實例中，電壓V12之值可使記憶體單元212之電荷儲存結構202放電或被充電，使得記憶體單元212之電荷儲存結構202上的所得電荷(例如，在放電或充電動作之後剩餘的電荷)可反映儲存於記憶體單元211中之資訊的值。
圖5及圖6展示根據本文中所描述之一些實施例的相對於X、Y及Z方向之圖2的記憶體裝置200之結構的不同視圖。圖5展示相對於X-Z方向之記憶體裝置200的側視圖(例如，橫截面圖)。圖6展示沿著圖5之線6-6截取的另一視圖(例如，橫截面圖)。
為簡單起見，圖5及圖6之描述集中於記憶體單元210及211(記憶體單元對210至211)之結構。圖2之記憶體裝置200的其他記憶體單元(例如，圖5中之記憶體單元對212至213及圖6中之記憶體單元對214至215)的結構可類似於或相同於圖5及圖6中所展示之記憶體單元210及211的結構。在圖5及圖6(其展示記憶體裝置200之實體結構)以及圖2(其以電路示意圖形式展示記憶體裝置200)中，相同元件被給予相同參考編號。
以下描述參看圖5及圖6。為簡單起見，在圖5及圖6之描述中不重複相同元件之詳細描述。亦為簡單起見，自圖5及圖6以及本文中所描述之圖式中的其他圖(例如，圖7至圖18)中所展示之大部分元件省略橫截面線(例如，影線)。可自圖式之特定圖省略記憶體裝置200之一些元件(例如，結構之部分)，以免混淆對描述於彼特定圖中之元件的描述。本文中所描述之圖式(例如，圖5至圖16)中的元件之尺寸不按比例繪製。
如圖5及圖6中所展示，記憶體裝置200可包括基板599。記 憶體單元210及211可按記憶體裝置200之不同層級(例如，層)形成於基板599上方(例如，相對於基板599垂直地形成)。記憶體單元212及213可按記憶體裝置200之不同層級(例如，層)形成於基板599上方(例如，相對於基板599垂直地形成)。基板599可為半導體基板(例如，矽基基板)或其他類型之基板。Z方向可為垂直於基板599之方向(例如，相對於基板599之垂直方向)。X方向及Y方向垂直於彼此且垂直於Z方向。
記憶體裝置200可包括形成於基板599之一部分上方的介電質590。介電質590可包括氧化矽。介電質590可將記憶體裝置200之底部資料線(例如，資料線221'及222')與基板599電分開。
如圖5及圖6中所展示，資料線221、221'、222及222'(分別與信號BL1、BL1'、BL2及BL2'相關聯)中之每一者可具有在Y方向上之長度(展示於圖6中)、在X方向上之寬度(展示於圖5中)及在Z方向上之厚度(展示於圖6中)。該長度大於該寬度，且該寬度可大於該厚度。資料線221、221'、222及222'中之每一者可包括可結構化為導線(例如，導電區域)之導電材料(或材料之組合)。用於資料線221、221'、222及222'之實例材料包括金屬、導電摻雜多晶矽或其他導電材料。
如圖5中所展示，資料線221及221'可包括位於記憶體裝置200之不同層級(相對於Z方向)中且彼此電分開的各別導電區域(形成資料線221及221'之各別導電材料的部分)。類似地，資料線222及222'可包括位於記憶體裝置200之不同層級中且彼此電分開的各別導電區域(形成資料線222及222'之各別導電材料的部分)。資料線221及221'可分別為底部資料線及頂部資料線(相對於基板599及Z方向)。資料線222及222'可分別為底部資料線及頂部資料線(相對於基板599及Z方向)。
如圖5及圖6中所展示，存取線241A及241B可位於記憶體裝置200之不同層級中。存取線241A及241B中之每一者可位於記憶體裝置200之各別記憶體單元的相同層級中。舉例而言，存取線241A(圖5)可位於記憶體單元210之部分及記憶體單元212之部分所位於的同一層級上(相對於Z方向)。在另一實例中，存取線241B(圖5)可位於記憶體單元211之部分及記憶體單元213之部分所位於的同一層級上(相對於Z方向)。
存取線241A(與信號WL1A相關聯)可藉由部分541AF及541AB(例如，相對於Y方向之存取線241A的前導電部分及後導電部分)之組合來結構化(可包括該組合)。部分541AF及541AB中之每一者可包括導電材料(或材料之組合)，該導電材料可結構化為具有在X方向上連續地延伸之長度(圖5)的導線(例如，導電區域)。在圖5中，部分地展示部分541AF及541AB以避免妨礙記憶體裝置200之其他元件的一些部分。
部分541AF及541AB中之每一者可包括導電材料(例如，金屬、導電摻雜多晶矽或其他導電材料)之結構(例如，片件(例如，層))。部分541AF及541AB中之每一者可具有在X方向上之長度(展示於圖5中)、在Z方向上之寬度(展示於圖5中)及在Y方向上之厚度(展示於圖6中)，其中該長度大於該寬度且該寬度可大於該厚度。
部分541AF及541AB可電耦接至彼此。舉例而言，記憶體裝置200可包括導電材料(例如，未圖示)，該導電材料可接觸(例如，電耦接至)部分541AF及541AB，使得部分541AF及541AB(其為單條存取線241A之部分)可被同時施加同一信號(例如，信號WL1A)。
存取線241B(與信號WL1B相關聯)可具有類似於存取線241A之結構的結構。舉例而言，如圖5及圖6中所展示，存取線241B藉由 部分541BF及541BB(例如，相對於Y方向之存取線241B的前導電部分及後導電部分)之組合結構化(可包括該組合)。部分541BF及541BB中之每一者可包括導電材料(或材料之組合)，該導電材料可結構化為具有在X方向上連續地延伸之長度(圖5)的導線(例如，導電區域)。在圖5中，部分地展示部分541BF及541BB以避免妨礙記憶體裝置200之其他元件的一些部分。
部分541BF及541BB中之每一者可包括導電材料(例如，金屬、導電摻雜多晶矽或其他導電材料)之結構(例如，片件(例如，層))。部分541BF及541BB中之每一者可具有在X方向上之長度(展示於圖5中)、在Z方向上之寬度(展示於圖5中)及在Y方向上之厚度(展示於圖6中)，其中該長度大於該寬度且該寬度可大於該厚度。
部分541BF及541BB可電耦接至彼此。舉例而言，記憶體裝置200可包括導電材料(例如，未圖示)，該導電材料可接觸(例如，電耦接至)部分541BF及541BB，使得部分541BF及541BB(其為單條存取線241B之部分)可被同時施加同一信號(例如，信號WL1B)。
圖5及圖6展示存取線241A及241B中之每一者包括兩個導電部分之組合(例如，部分541AF及541AB之組合或部分541BF及541BB之組合)的實例。然而，存取線241A及241B中之每一者可僅包括一個導電部分。舉例而言，在記憶體裝置200之替代結構中，可省略部分541AF及541BF。在另一實例中，在記憶體裝置200之替代結構中，可省略部分541AB及541BB。在圖5中所展示之結構中，在存取線241A及241B中之每一者中包括兩個部分可有助於在記憶體裝置200之操作(例如，讀取操作)期間較佳地控制記憶體單元210及212中之每一者的電晶體T1A。
如圖5中所展示，記憶體單元210及211(其形成記憶體單元 對)可位於(例如，直接位於)資料線221與221'之間。記憶體單元212及213(其形成記憶體單元對)可位於(例如，直接位於)資料線222與222'之間。記憶體裝置200可包括各別記憶體單元對之間的介電質(例如，氧化矽)535。介電質535可將記憶體單元對之一個記憶體單元的電荷儲存結構202與記憶體單元對之另一記憶體單元的電荷儲存結構202電分開。舉例而言，在記憶體單元210至211之對中，介電質535可將記憶體單元210之電荷儲存結構202與記憶體單元211之電荷儲存結構202電分開。
電荷儲存結構202可包括半導體材料(例如，多晶矽)之結構(例如，片件(例如，層))、金屬之結構(例如，片件(例如，層))或可捕獲電荷之材料(或多種材料)的結構(例如，片件(例如，層))。用於電荷儲存結構202以及存取線241A及241B之材料可相同或可不同。
圖5展示記憶體單元210及212中之每一者的電荷儲存結構202之頂部邊緣(邊緣資料線221)與存取線241A之部分541AF及541AB中之每一者的邊緣(例如，底部邊緣)相距特定距離(例如，圖5中所展示之距離)的實例。然而，記憶體單元210及212中之每一者之電荷儲存結構202的頂部邊緣與部分541AF及541AB中之每一者的邊緣(例如，底部邊緣)之間的距離可變化。
圖5展示記憶體單元211及213中之每一者的電荷儲存結構202之底部邊緣(更接近資料線221'之邊緣)與存取線241B之部分541BF及541BB中之每一者的邊緣(例如，頂部邊緣)相距特定距離(例如，圖5中所展示之距離)的實例。然而，記憶體單元211及213中之每一者之電荷儲存結構202的底部邊緣與部分541BF及541BB中之每一者的邊緣(例如，頂部邊緣)之間的距離可變化。
圖5展示部分541AF及541AB重疊(在Z方向上)記憶體單元210及212中之每一者之電荷儲存結構202的實例。然而，部分541AF及541AB可能不與電荷儲存結構202重疊。圖5展示部分541BF及541BB重疊(在Z方向上)記憶體單元211及213中之每一者之電荷儲存結構202的實例。然而，部分541AF及541AB可能不與電荷儲存結構202重疊。
如圖5及圖6中所展示，記憶體裝置200可包括材料520，該材料可為記憶體裝置200之記憶體單元中之每一者的寫入電晶體(例如，電晶體T2A或T2B)之寫入通道區域的部分(例如，可形成寫入通道區域)。在記憶體單元中之每一者中，材料520可接觸(例如，可電耦接至)各別記憶體單元之電荷儲存結構202且接觸(例如，可電耦接至)各別資料線。舉例而言，在記憶體單元210中，材料520(其可形成記憶體單元210之電晶體T2A的通道區域)可接觸記憶體單元210之電荷儲存結構202以及資料線221。在另一實例中，在記憶體單元211中，材料520(其可形成記憶體單元211之電晶體T2B的通道區域)可接觸記憶體單元211之電荷儲存結構202以及資料線221'。
各別材料520可形成各別記憶體單元之寫入電晶體(例如，電晶體T2A或T2B)的源極(例如，源極端子)、汲極(例如，汲極端子)、源極與汲極之間的通道區域(例如，寫入通道區域)。舉例而言，記憶體單元210中之材料520可形成記憶體單元210之電晶體T2A之源極、汲極及通道區域(例如，寫入通道區域)。因此，如圖5中所展示，記憶體單元210之電晶體T2A的源極、通道區域及汲極可由諸如材料520之相同材料的單個結構(例如，片件(例如，層))(或替代地，材料之相同組合的單個結構(例如，片件(例如，層))形成。因此，記憶體單元210之電晶體T2A的源極、 汲極及通道區域可由相同導電類型(例如，n型或p型)之相同材料(例如，材料520)形成。
類似地，記憶體單元211中之材料520可形成記憶體單元211之電晶體T2B之源極、汲極及通道區域(例如，寫入通道區域)。因此，如圖5中所展示，記憶體單元211之電晶體T2A的源極、通道區域及汲極可由諸如材料520之相同材料的單個結構(例如，片件(例如，層))(或替代地，材料之相同組合的單個結構(例如，片件(例如，層))形成。因此，記憶體單元210之電晶體TBA的源極、汲極及通道區域可由相同導電類型(例如，n型或p型)之相同材料(例如，材料520)形成。如記憶體單元210及211，其他記憶體單元(例如，圖5中之記憶體單元212及213以及圖6中之記憶體單元214及215)可具有用於寫入電晶體(T1A或T1B)的寫入通道區域(例如，由材料520形成)。
材料520可包括半導體材料之結構(例如，片件(例如，層))。在電晶體為PFET(如上文參看圖2所描述)之實例中，材料520可包括p型半導體材料(例如，p型矽)。
在另一實例中，形成材料520之材料可包括氧化物材料之結構(例如，片件(例如，層))。用於材料520之氧化物材料的實例包括半導電氧化物材料、透明導電氧化物材料及其他氧化物材料。
作為實例，材料520可包括以下各者中之至少一者：氧化鋅錫(ZTO)、氧化銦鋅(IZO)、氧化鋅(ZnOx)、氧化銦鎵鋅(IGZO)、氧化銦鎵矽(IGSO)、氧化銦(InOx、In2O3)、氧化錫(SnO2)、氧化鈦(TiOx)、氮氧化鋅(ZnxOyNz)、氧化鎂鋅(MgxZnyOz)、氧化銦鋅(InxZnyOz)、氧化銦鎵鋅(InxGayZnzOa)、氧化鋯銦鋅(ZrxInyZnzOa)、氧化鉿銦鋅 (HfxInyZnzOa)、氧化錫銦鋅(SnxInyZnzOa)、氧化鋁錫銦鋅(AlxSnyInzZnaOd)、氧化矽銦鋅(SixInyZnzOa)、氧化鋅錫(ZnxSnyOz)、氧化鋁鋅錫(AlxZnySnzOa)、氧化鎵鋅錫(GaxZnySnzOa)、氧化鋯鋅錫(ZrxZnySnzOa)、氧化銦鎵矽(InGaSiO)及磷化鎵(GaP)。
在記憶體裝置200中使用上文所列之材料為記憶體裝置200提供改善及益處。舉例而言，在讀取操作期間，為了自選定記憶體單元(例如，圖5及圖6中之記憶體單元210或211)讀取資訊，來自選定記憶體單元之電荷儲存結構202的電荷可洩漏至選定記憶體單元之寫入電晶體(例如，電晶體T2A或T2B)。將上文所列之材料用於寫入電晶體之通道區域(例如，材料520)可減少或防止此洩漏。此改善自選定記憶體單元讀取之資訊的準確性且改善儲存於本文中所描述之記憶體裝置(例如，記憶體裝置200)之記憶體單元中的資訊之保持。
上文所列之材料為材料520之實例。然而，可使用不同於上文所列之材料的其他材料(例如，相對較高帶隙材料)。
在圖5中，各別記憶體單元(例如，記憶體單元210)之材料520及電荷儲存結構202可電耦接(例如，直接耦接)至彼此，使得材料520可接觸各別記憶體單元(例如，記憶體單元210)之電荷儲存結構202，而電荷儲存結構202與材料520之間無中間材料(例如，無導電材料)。在另一實例中，材料520可電耦接至各別記憶體單元之電荷儲存結構202，使得材料520不直接耦接至(不接觸)電荷儲存結構202，但材料520經由電荷儲存結構202與材料520之間的中間材料(例如，導電材料，圖5中未圖示)耦接至(例如，間接接觸)電荷儲存結構202。
如圖5中所展示，記憶體裝置200可包括接觸資料線221及 221'之部分510A及510B，以及接觸資料線222及222'之部分511A及511B。部分510A及510B中之每一者可包括半導體材料。用於部分510A及510B中之每一者的實例材料包括矽、多晶矽(例如，未經摻雜或經摻雜多晶矽)、鍺、矽鍺或其他半導體材料及半導電氧化物材料(氧化物半導體，例如SnO或其他氧化物半導體)。
部分510A可分別形成記憶體單元210及211之電晶體T1A及T1B的共用通道區域(例如，共用讀取通道區域)。部分510B可分別形成記憶體單元210及211之電晶體T1A及T1B的共用通道區域(例如，共用讀取通道區域)。如上文參看圖2所描述，記憶體單元210及211之電晶體T1A及T1B中之每一者分別可包括通道區域(例如，讀取通道區域)。在圖5及圖6中，記憶體單元210之電晶體T1A的通道區域可包括部分510A及510B中之每一者的部分(例如，頂部部分)。記憶體單元211之電晶體T1B的通道區域可包括部分510A及510B中之每一者的部分(例如，底部部分)。如上文參看圖2所描述，記憶體單元210及211中之每一者可包括讀取路徑(例如，資料線221與222之間的電流路徑)。在圖5中，部分510A及510B可為記憶體單元210及211中之每一者的讀取路徑之部分，該讀取路徑可在自記憶體單元210或211讀取資訊之讀取操作期間攜載電流(例如，讀取電流)。舉例而言，在讀取操作期間，為了自記憶體單元210或211讀取資訊，部分510A及510B可在資料線221與221'之間傳導電流(例如，讀取電流)。讀取電流之方向可為自資料線221至資料線221'(穿過部分510A及510B)。
部分511A可分別形成記憶體單元212及213之電晶體T1A及T1B的共用通道區域(例如，共用讀取通道區域)。部分511B可分別形成記 憶體單元212及213之電晶體T1A及T1B的共用通道區域(例如，共用讀取通道區域)。記憶體單元212之電晶體T1A的通道區域可包括部分511A及511B中之每一者的部分(例如，頂部部分)。記憶體單元213之電晶體T1B的通道區域可包括部分511A及511B中之每一者的部分(例如，底部部分)。在讀取操作期間，為了自記憶體單元212或213讀取資訊，部分511A及511B可在資料線222與222'之間傳導電流(例如，讀取電流)。讀取電流之方向可為自資料線222至資料線222'(穿過部分511A及511B)。
在讀取電晶體(例如，電晶體T1A及T1B)為PFET且寫入電晶體(例如，電晶體T2A及T2B)為NFET之實例中，形成部分510A、510B、511A、511B之材料可具有與材料520(例如，寫入通道區域)不同的導電類型。舉例而言，部分510A、510B、511A及511B可包括p型半導體材料(例如，p型矽)，且材料520可包括n型半導體材料(例如，n型磷化鎵(GaP))。
如圖5中所展示，記憶體單元210可包括介電質(例如，通道氧化物區域)515A、515B、525A及525B以將讀取通道區域與各別記憶體單元對之元件分開。舉例而言，介電質515A及515B可分別將記憶體單元210及211之讀取通道區域(例如，部分510A及510B)與記憶體單元210及211之記憶體元件(例如，電荷儲存結構202)的寫入通道區域(例如，材料520)電分開。在另一實例中，介電質525A及525B可分別將記憶體單元212及213之讀取通道區域(例如，部分511A及511B)與記憶體單元212及213之記憶體元件(例如，電荷儲存結構202)的寫入通道區域(例如，材料520)電分開。用於介電質515A及515B之實例材料可包括二氧化矽、氧化鉿(例如，HfO2)、氧化鋁(例如，Al2O3)或其他介電材料。
如圖5中所展示，部分541AF之部分可橫跨(例如，在X方向上重疊)記憶體單元210之部分510A及510B的部分以及材料520之部分。如上文所描述，部分510A及510B可形成電晶體T1A之讀取通道區域的部分，且材料520可形成記憶體單元210之電晶體T2A的寫入通道區域之部分。因此，如圖5中所展示，部分541AF之部分可分別橫跨(例如，重疊)記憶體單元210之電晶體T1A及T2A的讀取通道及寫入通道兩者之部分(例如，在Y方向上之一側(例如，前側))。儘管自圖5中所展示之視圖隱藏，部分541AB之部分可橫跨(例如，在X方向上重疊)記憶體單元210之部分510A及510B的部分(例如，在Y方向上之另一側(例如，與前側相對之後側))以及材料520的部分。
如圖5中所展示，存取線241A亦可橫跨(例如，在X方向上重疊)部分511A及511B之部分(例如，記憶體單元212之電晶體T1A的讀取通道區域之部分)以及材料520之部分(例如，記憶體單元212之電晶體T2A的寫入通道區域之部分)。
類似地，存取線241B可橫跨(例如，在X方向上重疊)記憶體單元211之電晶體T1B的讀取通道區域之部分以及記憶體單元211之電晶體T2B的寫入通道區域之部分。存取線241B亦可橫跨(例如，在X方向上重疊)記憶體單元213之電晶體T1B的讀取通道區域之部分以及記憶體單元213之電晶體T2B的寫入通道區域之部分。
存取線241A橫跨(例如，重疊)記憶體單元210及212中之每一者的讀取通道及寫入通道(如上文所描述)之部分允許存取線241A(單條存取線)控制(例如，接通或斷開)記憶體單元210或記憶體單元212之兩個電晶體T1A及T2A。類似地，存取線241B橫跨(例如，重疊)記憶體單元 211及213中之每一者的讀取通道及寫入通道(如上文所描述)之部分允許存取線241B(單條存取線)控制(例如，接通或斷開)記憶體單元211或記憶體單元213之兩個電晶體T1B及T2B。
如圖6中所展示，存取線(例如，字線)中之每一者可具有鄰近於各別記憶體單元之材料520及電荷儲存結構202之各別側(例如，在X方向上之右側及左側)且與各別側分開(藉由介電質)的部分。舉例而言，部分541AF可鄰近於記憶體單元210之材料520及電荷儲存結構202中之每一者的一部分之一側(例如，在圖6之視圖中為在X方向上之右側)。在另一實例中，部分541AB可鄰近於記憶體單元210之材料520及電荷儲存結構202中之每一者的一部分之另一側(例如，在圖6之視圖中為在X方向上之左側(與右側相對))。
如圖6中所展示，記憶體裝置200可包括介電質(例如，閘極氧化物區域)518F、518B、519F及519B以將存取線(例如，字線)與各別記憶體單元對之元件電分開。舉例而言，介電質518F及518B可分別將存取線241A及241B之部分541AF、541AB、541BF及541BB與各別記憶體單元210及211之讀取通道區域(例如，圖5中所展示之記憶體單元210及211的部分510A及510B)、寫入通道區域(例如，材料520)及記憶體元件(例如，電荷儲存結構202)電分開。在另一實例中，介電質519F及519B可分別將存取線242A及242B之部分542AF、542AB、542BF及542BB與各別記憶體單元214及215之讀取通道區域(例如，圖5及圖6中未圖示)、寫入通道區域(例如，材料520)及記憶體元件(例如，電荷儲存結構202)電分開。用於介電質518F、518B、519F及519B之實例材料可包括二氧化矽、氧化鉿(例如，HfO2)、氧化鋁(例如，Al2O3)或其他介電材料。
用於介電質(例如，閘極氧化物區域)518F、518B、519F及519B之材料(或多種材料)可與用於介電質(例如，閘極氧化物區域，展示於圖5中)515A及515B之材料(或多種材料)相同(或替代地，可能不同)。另外，介電質518F、518B、519F及519B中之每一者的厚度可與介電質515A及515B中之每一者的厚度相同(或替代地，不同)。
可使用下文參看圖1至圖18所描述之技術(例如，製程)形成上文所描述之記憶體裝置200。
圖7至圖18展示根據本文中所描述之一些實施例的在形成記憶體裝置700之製程期間的元件之不同視圖。用以形成記憶體裝置700之製程中的一些或全部可用以形成上文參看圖2至圖6所描述之記憶體裝置200。
圖7展示在不同材料層級(例如，層)沿記憶體裝置700之Z方向以各別層級(例如，層)形成於基板799上方之後的記憶體裝置700。不同材料層級包括介電材料790、導電材料724、材料(例如，寫入通道材料)720、材料(例如，電荷儲存材料)702、介電材料735、材料702(另一材料層級702)及材料720(另一材料層級720)。圖7中所展示之材料層級可按一種材料接著另一種材料之依序方式形成於基板799上方。舉例而言，用於圖7中之製程可包括在基板799上方形成(例如，沈積)介電材料790；在介電材料790上方形成(例如，沈積)導電材料724；在導電材料724上方形成(例如，沈積)材料720；在材料720上方形成(例如，沈積)材料702；在材料702上方形成(例如，沈積)介電材料735；在材料735上方形成(例如，沈積)額外材料702；及在額外材料702上方形成(例如，沈積)額外材料720。
基板799可類似於或相同於圖5之記憶體裝置200的基板599。介電材料790及735可包括相同介電材料或不同介電材料。介電材料790及735中之每一者可包括氮化物材料(例如，氮化矽(例如，Si3N4))、氧化物材料(例如，SiO2)或其他介電材料。導電材料724可包括與資料線221及222相同之材料(例如，金屬、導電摻雜多晶矽或其他導電材料)。
材料720可包括與圖5之記憶體裝置200的記憶體單元(例如，記憶體單元210至215)之電晶體T2A及T2B之寫入通道區域(例如，材料520)相同的材料。舉例而言，材料720可包括半導電材料。半導電材料可包括氧化物材料。氧化物材料之實例包括半導電氧化物材料、透明導電氧化物材料及其他氧化物材料。
材料702可包括與圖5之記憶體裝置200的記憶體單元(例如，記憶體單元210至215)之電荷儲存結構202相同的材料。舉例而言，材料702可包括電荷儲存材料(或材料之組合)，該電荷儲存材料可包括半導體材料(例如，多晶矽)、金屬或可捕獲電荷之其他材料。
圖8展示在形成溝槽(例如，開口)801、802及803之後的記憶體裝置700。形成溝槽801、802及803可包括移除(例如，藉由圖案化)溝槽801、802及803之部位處的導電材料724、材料720(兩個層級)、材料702(兩個層級)及介電材料735中之每一者的一部分。導電材料724、材料720(兩個層級)、材料702(兩個層級)及介電材料735之剩餘部分包括於(設置於)結構(例如，裝置結構)811及812中，如圖8中所展示。
可在形成結構811及812時形成資料線(例如，底部資料線)721'及722'(分別與信號BL1'及BL2'相關聯)。如圖8中所展示，結構811及812處之材料724的部分可分別形成資料線721'及722'。資料線721'及722' 彼此電分開。資料線721'及722'中之每一者可具有在Y方向上之長度(自圖8中之視圖隱藏)。資料線721'及722'可為記憶體裝置700之底部資料線且可分別對應於記憶體裝置200(圖2及圖5)之資料線221'及222'。
在圖8中，溝槽801、802及803中之每一者可具有在Y方向上之長度、在X方向上之寬度(短於長度)及擱置於介電材料790之各別部分上(例如，藉由各別部分定界)的底部(未標記)。結構811及812可包括各別側壁(例如，相對之垂直側壁)861、862、863及864，該等側壁亦形成各別溝槽801、802及803之側壁。舉例而言，結構811可包括側壁861及862，且結構812可包括側壁863及864。側壁862及863可形成溝槽802之側壁。
圖9展示在形成結構911及912之後的記憶體裝置700。結構911及912分別為結構811及812之剩餘部分。形成結構911及912可包括移除溝槽801、802及803處之結構811及812中之每一者的部分(例如，側壁部分)，使得結構911及912可分別具有比結構811及812更窄的部分(在X方向上)。舉例而言，形成結構911及912可包括移除(例如，藉由蝕刻)導電材料724、材料720(兩個層級)、材料702(兩個層級)中之每一者的一部分(側壁861、862、863及864中之每一者處的一部分)。形成資料線721'及722'之材料(圖8中之材料724)可在圖9之製程期間保持不變(例如，可能不被蝕刻)，使得結構911及912中之每一者可具有寬於(在X方向上)各別結構(結構911或912)之其餘部分的一部分(例如，資料線721'及722'處之部分)。
圖10展示在介電材料(例如，介電質)1015A、1015B、1025A及1025B形成於溝槽801、802及803之部位處的各別結構911及912 之各別側壁(未標記)上之後的記憶體裝置700。如圖10中所展示，資料線721'及722'中之每一者的至少一部分在溝槽801、802及803處曝露且未被介電質1015A、1015B、1025A及1025B覆蓋。用於介電質1015A、1015B、1025A及1025B之材料可與用於記憶體裝置200之介電質(例如，通道氧化物區域)515A及515B(圖5)的材料相同。
圖11展示在半導體材料1110A、1110B、1111A及1111B分別鄰近於介電質1015A、1015B、1025A及1025B形成(例如，形成於該等介電質之側上)之後的記憶體裝置700。半導體材料1110A、1110B、1111A及1111B彼此電分開。如圖11中所展示，半導體材料1110A及1110B可接觸(例如，電耦接至)資料線721'之一部分(在圖10中之溝槽801及802中曝露的部分)。半導體材料1111A及1111B可接觸(例如，電耦接至)資料線722'之一部分(在圖10中之溝槽801及802中曝露的部分)。可隨後處理半導體材料1110A、1110B、1111A及1111B以形成記憶體裝置700之記憶體單元的各別電晶體(例如，電晶體T1A或T1B)之讀取通道區域(及各別記憶體單元對之共用讀取通道區域)。半導體材料1110A、1110B、1111A及1111B可具有與記憶體裝置200(圖5)之部分(例如，讀取通道區域)510A、510B、511A及511B相同的材料。
圖12展示相對於圖11之記憶體裝置700之X-Y方向的記憶體裝置700之俯視圖。為簡單起見，不重複圖11及圖12中所展示之相同元件的描述。如圖12中所展示，記憶體裝置700之元件可包括具有在Y方向上延伸之長度的材料條帶(例如，線)。形成記憶體裝置700之後續製程可包括向下移除(例如，在Z方向上切割(例如，蝕刻))部位1261、1262及1263處之材料直至(終止於)資料線721'及722'(圖13)。以此方式(終止於資 料線721'及722')，資料線721'及722'(其具有在Y方向上延伸之長度)中之每一者可保持在Y方向上連續地延伸且在Y方向上電耦接至記憶體單元(例如，成行)。部位1271及1272處之記憶體裝置700的材料可保留(且將為形成記憶體裝置700之各別記憶體單元之部分的結構)。
圖13展示在分別跨越部位1261、1262及1263(圖12)處之材料形成溝槽(例如，開口)1361、1362及1363之後的記憶體裝置700之俯視圖。如圖13中所展示，結構1371及1372分別形成於部位1271及1272(圖12)處。如圖13中所展示，移除基板799上方之溝槽1361、1362及1363處(部位1261、1262及1263處)的材料，終止於(例如，向下直至)資料線721'及722'。可藉由移除(例如，在X方向上切割)如上文所提及之部位1261、1262、1263(圖12)處的材料中之每一者的部分來形成溝槽1361、1362及1363。部位1271及1272(圖12)處之材料的剩餘部分形成(例如，提供)結構1371及1372(圖13)。
如圖13中所展示，結構1372可包括可形成記憶體單元210'(其可對應於圖2及圖5之記憶體裝置200的記憶體單元210)之部分的部分1310A、1310B、1315A及1315B。部分1310A、1310B、1315A及1315B(圖13)分別為在圖13之製程中移除(例如，切割)部分1110A、1110B、1015A及1015B中之每一者的部分之後的部分1110A、1110B、1015A及1015B(圖12)之剩餘部分。部分1310A及1310B(圖13)可形成記憶體單元210'(及如圖17中所展示之記憶體單元211'(在記憶體單元210'下方))的讀取通道區域。部分1315A及1315B(圖13)可形成介電質(例如，通道氧化物區域)以將部分1310A及1310B與記憶體單元210'(及圖17中所展示之記憶體單元211')之其他元件(例如，寫入通道區域及電荷儲存結構)電分開。
如圖13中所展示，結構1371亦可包括可形成記憶體單元212'(其可對應於圖2及圖5之記憶體裝置200的記憶體單元212)之部分的部分1311A、1311B、1325A及1325B。部分1311A、1311B、1325A及1325B(圖13)分別為在圖13之製程中移除(例如，切割)部分1111A、1111B、1025A及1025B(圖12)中之每一者的部分之後的部分1111A、1111B、1025A及1025B之剩餘部分。部分1311A及1311B(圖13)可形成記憶體單元212'(及圖17中所展示之記憶體單元213'(在記憶體單元212'下方))的讀取通道區域。部分1325A及1325B(圖13)可形成介電質(例如，通道氧化物區域)以將部分1311A及1311B與記憶體單元212'(及圖17中所展示之記憶體單元213')之其他元件(例如，寫入通道區域及電荷儲存結構)電分開。
如圖13中所展示，結構1371可包括可形成記憶體單元214'(其可對應於圖2及圖5之記憶體裝置200的記憶體單元214)之部分的部分1310A'、1310B'、1315A'及1315B'。部分1310A'、1310B'、1315A'及1315B'(圖13)分別為在圖13之製程中移除(例如，切割)部分1110A、1110B、1015A及1015B(圖12)中之每一者的部分之後的部分1110A、1110B、1015A及1015B之剩餘部分。部分1310A'及1310B'(圖13)可形成記憶體單元214'(及位於記憶體單元214'下方之記憶體單元(未圖示))之讀取通道區域。部分1315A'及1315B'(圖13)可形成介電質(例如，通道氧化物區域)以將部分1310A'及1310B'與記憶體單元214'(及圖17中所展示之記憶體單元215')之其他元件(例如，寫入通道區域及電荷儲存結構)電分開。
如圖13中所展示，結構1371亦可包括可形成記憶體單元216'(其可對應於圖2及圖5之記憶體裝置200的記憶體單元216)之部分的 部分1311A'、1311B'、1325A'及1325B'。部分1311A'、1311B'、1325A'及1325B'(圖13)分別為在圖13之製程中移除(例如，切割)部分1110A、1110B、1015A及1015B(圖12)中之每一者的部分之後的部分1110A、1110B、1015A及1015B之剩餘部分。部分1311A'及1311B'(圖13)可形成記憶體單元216'(及位於記憶體單元216'下方之記憶體單元(未圖示))之讀取通道區域。部分1325A'及1325B'(圖13)可形成介電質(例如，通道氧化物區域)以將部分1311A'及1311B'與記憶體單元216'(及圖17中所展示之記憶體單元217')之其他元件(例如，寫入通道區域及電荷儲存結構)電分開。圖14中展示沿著圖13之線14-14的記憶體裝置700之Y-Z方向上的另一視圖(例如，橫截面圖)。
圖14展示在Y-Z方向上之結構1371及1372中之每一者的部分。結構1371及1372中之每一者可包括不同部分(自上而下)，該等部分包括材料(例如，寫入通道區域)1320、電荷儲存結構1302、介電質1335及材料(例如，另一寫入通道區域)1320。此等部分(圖14)為在圖13之製程中移除(例如，切割)此等材料之部分之後的各別材料(展示於圖11及圖12中)之剩餘部分，該等材料包括材料720、材料702、介電材料735、額外材料702及額外材料720。如圖14中所展示，用於資料線721'之材料在形成溝槽1361、1362及1363之製程期間保留(例如，未被切割)。
圖15展示在介電質(例如，閘極氧化物)1518F、1518B、1519F及1519B、導線(例如，導電區域)1541AF、1541AB、1541BF、1541BB、1542AF、1542AB、1542BF及1542BB以及介電質1508、1507及1506形成於各別溝槽1361、1362及1363中之後的圖13之記憶體裝置700。介電質1518B、1518F、1519B及1519F以及介電質1506、1507及 1508中之每一者可包括二氧化矽或其他介電材料。導線1541AF、1541AB、1541BF、1541BB、1542AF、1542AB、1542BF及1542BB中之每一者可包括金屬、導電摻雜多晶矽或其他導電材料。
導線1541AF、1541AB、1541BF、1541BB、1542AF、1542AB、1542BF及1542BB可形成各別存取線(例如，字線)之部分以存取記憶體裝置700之記憶體單元(例如，圖15中所展示之記憶體單元210'、211'、214'及215')。記憶體單元210'、211'、214'及215'可分別對應於圖2及圖6之記憶體裝置200的記憶體單元210、211、214及215。
在圖15中，導線1541AF及1541AB可形成存取線(例如，字線)之部分以控制記憶體裝置700之記憶體單元210'及其他記憶體單元(圖15中未圖示)的電晶體T1A及T2A。此類其他記憶體單元可在X方向上與記憶體單元210'位於同一列中(例如，圖17中所展示之記憶體單元212')。
在圖15中，導線1541BF及1541BB可形成存取線(例如，字線)之部分以控制記憶體裝置700之記憶體單元211'及其他記憶體單元(圖15中未圖示)的電晶體T1B及T2B。此類其他記憶體單元可在X方向上與記憶體單元211'位於同一列中(例如，圖17中所展示之記憶體單元213')。
在圖15中，導線1542AF及1542AB可形成存取線(例如，字線)之部分以控制記憶體裝置700之記憶體單元214'及其他記憶體單元(未圖示)的電晶體T1A及T2A。此類其他記憶體單元可在X方向上與記憶體單元214'位於同一列中。
在圖15中，導線1542BF及1542BB可形成存取線(例如，字線)之部分以控制記憶體裝置700之記憶體單元215'及其他記憶體單元(未圖示)的電晶體T1B及T2B。此類其他記憶體單元可在X方向上與記憶體單 元215'位於同一列中。
如圖15中所展示，導線1541AF、1541AB、1541BF、1541BB、1542AF、1542AB、1542BF及1542BB可與各別記憶體單元之材料1320(例如，寫入通道區域)及電荷儲存結構1302之各別側(例如，在Y方向上之右側或左側)鄰近且分開(藉由介電質)。舉例而言，導線1541AF及1541AB可分別鄰近於記憶體單元210'之材料1320及電荷儲存結構1302中之每一者的一部分之右側及左側(在圖15之視圖中，在Y方向上)。類似地，如圖15中所展示，其他導線1541BF、1541BB、1542AF、1542AB、1542BF及1542BB可與記憶體裝置700之各別記憶體單元的材料1320及電荷儲存結構1302中之每一者的一部分之側(例如，在圖15之視圖中，在Y方向上)鄰近且分開。圖16中展示沿著圖15之線16-16的記憶體裝置700之另一視圖(例如，俯視圖)。
圖16展示沿著記憶體裝置700之線16-16的俯視圖。如圖16中所展示，導線1541AF、1541AB、1542AF及1542AB中之每一者可位於各別溝槽1371及1372中，且具有在X方向上之長度及在Y方向上之厚度。自圖16之記憶體裝置700的俯視圖隱藏其他導線1541BF、1541BB、1542BF及1542BB(其位於各別導線1541AF、1541AB、1542AF及1542AB下方)。
如圖16中所展示，導線1541AF、1541AB、1542AF及1542AB藉由各別介電質1518B、1518F、1519B及1519F與記憶體單元210'、212'、214'及216'之元件電分開。舉例而言，1541AF及1541AB可與記憶體單元210'之寫入通道區域(例如，材料1320)、電荷儲存結構1302(位於材料1320下方)及讀取通道區域(例如，部分1310A及1310B)電分 開。為簡單起見，圖16省略類似於記憶體單元210'之元件的記憶體單元212'、214'及216'之元件中之一些的標記。圖17中展示沿著圖16之線17-17的記憶體裝置700之另一視圖(例如，橫截面圖)。
圖17展示相對於X-Z方向之沿著圖16之線17-17的視圖。在圖17中，部分地展示導線1701及1702以避免妨礙記憶體裝置700之其他元件的一些部分。如圖17中所展示，導線1701及1702中之每一者可具有在X方向上之長度及在Z方向上之寬度(該寬度大於圖16中所展示之厚度)。
圖17展示亦展示於圖13至圖16中之記憶體單元210'、211'、212'及213'的元件。因此，為簡單起見，不重複圖13至圖17當中之相同元件(其具有相同標記)的描述。
如圖17中所展示，記憶體單元210'、211'、212'及213'中之每一者可具有讀取電晶體(例如，電晶體T1A或T1B)及寫入電晶體(例如，電晶體T2A或T2B)。部分1310A、1310B、1311A及1311B中之每一者可形成記憶體單元210'、211'、212'及213'當中之各別記憶體單元的讀取電晶體之通道區域(例如，讀取通道區域)。部分1310A、1310B、1311A及1311B中之每一者亦可形成記憶體單元210'、211'、212'及213'當中之各別記憶體單元對的讀取電晶體之共用通道區域(例如，共用讀取通道區域)。舉例而言，部分1310A可分別形成記憶體單元210'及211'之電晶體T1A及T1B的共用通道區域(例如，共用讀取通道區域)。在另一實例中，部分1310B可分別形成記憶體單元210'及211'之電晶體T1A及T1B的共用通道區域(例如，共用讀取通道區域)。在另一實例中，部分1311A可分別形成記憶體單元212'及213'之電晶體T1A及T1B的共用通道區域(例如，共用讀取通道區域)。在另一實例中，部分1311B可分別形成記憶體單元212'及 213'之電晶體T1A及T1B的共用通道區域(例如，共用讀取通道區域)。
材料1320中之每一者可形成記憶體單元210'、211'、212'及213'當中之各別記憶體單元的寫入電晶體之通道區域(例如，寫入通道區域)。介電質1315A、1315B、1325A及1325B可形成通道氧化物區域以將各別記憶體單元之讀取通道區域與各別記憶體單元之寫入通道區域及電荷儲存結構電分開。
在圖17中，導線1541AF及1541AB可為存取線(例如，字線)1541A(其可接收信號(例如，字線信號)WL1A)之部分以在記憶體裝置700之操作(例如，讀取或寫入)期間控制記憶體單元210'及212'中之每一者的電晶體T1A及T2A。導線1541BF及1541BB可為存取線(例如，字線)1541B(其可接收信號(例如，字線信號)WL1B)之部分以在記憶體裝置700之操作(例如，讀取或寫入)期間控制記憶體單元211'及213'中之每一者的電晶體T1B及T2B。存取線1541A及1541B可對應於圖2之記憶體裝置200的存取線241A及241B。
如圖17中所展示，導線1541AF及1541AB中之每一者可橫跨(例如，在X方向上重疊)記憶體單元210'之電晶體T1A的讀取通道區域(例如，部分1310A及1310B)之部分以及電晶體T2A之寫入通道區域(例如，部分1320)之部分。導線1541AF及1541AB中之每一者亦可橫跨(例如，在X方向上重疊)記憶體單元212'之電晶體T1A的讀取通道區域(例如，部分1311A及1311B)之部分以及電晶體T2A之寫入通道區域(例如，部分1320)之部分。
導線1541BF及1541BB中之每一者可橫跨(例如，在X方向上重疊)記憶體單元211'之電晶體T1B的讀取通道區域(例如，部分1310A 及1310B)之部分以及電晶體T2B之寫入通道區域(例如，部分1320)之部分。導線1541BF及1541BB中之每一者亦可橫跨(例如，在X方向上重疊)記憶體單元213'之電晶體T1B的讀取通道區域(例如，部分1311A及1311B)之部分以及電晶體T2B之寫入通道區域(例如，部分1320)之部分。
形成記憶體裝置700(例如，在圖15中)之製程可包括形成如圖17中所展示之導電連接1541A'。導電連接1541A'可包括導電材料(例如，金屬)以將導線1541AF及1541AB電耦接至彼此。類似地，形成記憶體裝置700(例如，在圖15中)之製程可包括形成如圖17中所展示之導電連接1541B'。導電連接1541B'可包括導電材料(例如，金屬)以將導線1541BF及1541BB電耦接至彼此。
圖18展示在資料線1821及1822形成(例如，沈積)於記憶體裝置700之各別記憶體單元210'及212'之元件上方之後的記憶體裝置700。如圖18中所展示，資料線1821可分別接觸(例如，電耦接至)記憶體單元210'之電晶體T1A及T2A的讀取通道區域(例如，部分1310A及1310B)及寫入通道區域(例如，材料1320)。資料線1822可分別接觸(例如，電耦接至)記憶體單元212'之電晶體T1A及T2A的讀取通道區域(例如，部分1311A及1311B)及寫入通道區域(例如，材料1320)。用於資料線1821及1822之材料可與用於資料線721'及722'之材料相同。如資料線721'及722'中之每一者，資料線1821及1822中之每一者可具有在Y方向上延伸之長度。資料線1821及1822可分別對應於圖2之記憶體裝置200的資料線221及222。
參看圖7至圖18之形成記憶體裝置700的描述可包括用以形成整個記憶體裝置之其他製程。自以上描述省略此等製程以免混淆本文中所描述之主題。
相較於一些習知製程，如上文所描述之形成記憶體裝置700的製程可具有相對減小數目個遮罩(例如，減小數目個關鍵遮罩)。舉例而言，藉由在與圖8相關聯之製程中形成溝槽801、802及803以及在與圖13相關聯之製程中形成溝槽1361、1362及1363，可減小用以形成記憶體裝置之記憶體單元的關鍵遮罩之數目。遮罩之減小數目可簡化形成記憶體裝置700之製程，減少成本或其兩者。另外，相比使用一些其他技術，使用本文中所描述之技術形成元件(例如，電荷儲存結構及寫入通道區域)中之一些可更有利。舉例而言，本文中所描述之記憶體單元的結構(例如，電荷儲存結構及寫入通道區域)中之一些可藉由將一種材料沈積於另一種材料上方(例如，之上)而非使用其他方法(例如，原子層沈積)來形成。使用本文中所描述之技術可導致所描述記憶體單元之更限定結構(例如，電荷儲存結構及寫入通道區域)。
設備(例如，記憶體裝置100、200及700)及方法(例如，記憶體裝置100及200之操作以及形成記憶體裝置700之方法)的說明意欲提供對各種實施例之結構的一般理解，且並不意欲提供對可利用本文中所描述之結構的設備之所有元件及特徵的完整描述。設備在本文中係指例如裝置(例如，記憶體裝置100、200及700中之任一者)或系統(例如，可包括記憶體裝置100、200及700中之任一者的電子物品)。
上文參看圖1至圖18所描述之組件中之任一者可用多種方式實施，包括經由軟體模擬。因此，設備(例如，記憶體裝置100、200及700)或上文所描述之此等記憶體裝置中之每一者的部分可在本文中皆特徵界定為「多個模組」(或「模組」)。視需要及/或適於各種實施例之特定實施，此類模組可包括硬體電路系統、單處理器電路及/或多處理器電路、 記憶體電路、軟體程式模組及物件及/或韌體，以及其組合。舉例而言，此類模組可包括於系統操作模擬封裝中，諸如軟體電信號模擬封裝、功率使用及範圍模擬封裝、電容-電感模擬封裝、功率/熱耗散模擬封裝、信號傳輸-接收模擬封裝，及/或用以操作或模擬各種可能實施例之操作的軟體及硬體之組合。
本文中所描述之記憶體裝置(例如，記憶體裝置100、200及700)可包括於諸如以下各者之設備(例如，電子電路系統)中：高速電腦、通信及信號處理電路系統、單處理器或多處理器模組、單個或多個嵌入式處理器、多核心處理器、訊息資訊交換器及包括多層、多晶片模組之特殊應用模組。此類設備可進一步包括為諸如以下各者之多種其他設備(例如，電子系統)內的子組件：電視、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持型電腦、平板電腦等)、工作站、收音機、視訊播放器、音訊播放器(例如，MP3(動畫專家組，音訊層3)播放器)、載具、醫療裝置(例如，心臟監測器、血壓監測器等)、機上盒及其他者。
上文參看圖1至圖18所描述之實施例包括設備及形成該等設備之方法。該等設備中之一者包括：一第一資料線，其位於該設備之一第一層級中；一第二資料線，其位於該設備之一第二層級中；一第一記憶體單元，其位於該設備之處於該第一層級與該第二層級之間的一第三層級中，該第一記憶體單元包括耦接至該第一資料線之一第一電晶體及耦接於該第一資料線與該第一電晶體之一電荷儲存結構之間的一第二電晶體；及一第二記憶體單元，其位於該設備之處於該第一層級與該第二層級之間的一第四層級中，該第二記憶體單元包括耦接至該第二資料線之一第三電晶體及耦接於該第二資料線與該第三電晶體之一電荷儲存結構之間的一第四 電晶體，該第一電晶體與該第三電晶體串聯耦接於該第一資料線與該第二資料線之間。描述了包括額外設備及方法之其他實施例。
在實施方式及申請專利範圍中，相對於兩個或多於兩個元件(例如，材料)所使用之術語「在……上(on)」(一者在另一者「上」)意謂元件之間(例如，材料之間)的至少一些接觸。術語「在……上方(over)」意謂元件(例如，材料)緊密接近，但可能具有一或多個額外介入元件(例如，材料)使得接觸為可能的但並非必需的。除非如此陳述，否則「在……上」及「在……上方」兩者皆不暗示如本文中所使用之任何方向性。
在實施方式及申請專利範圍中，由術語「……中之至少一者」接合之項目的清單可意謂所列項目之任何組合。舉例而言，若列出項目A及B，則片語「A及B中之至少一者」意謂僅A；僅B；或A及B。在另一實例中，若列出項目A、B及C，則片語「A、B及C中之至少一者」意謂僅A；僅B；僅C；A及B(排除C)；A及C(排除B)；B及C(排除A)；或全部A、B及C。項目A可包括單個元件或多個元件。項目B可包括單個元件或多個元件。項目C可包括單個元件或多個元件。
在實施方式及申請專利範圍中，由術語「……中之一者」接合之項目的清單可意謂所列項目中之僅一者。舉例而言，若列出項目A及B，則片語「A及B中之一者」意謂僅A(排除B)或僅B(排除A)。在另一實例中，若列出項目A、B及C，則片語「A、B及C中之一者」意謂僅A；僅B；或僅C。項目A可包括單個元件或多個元件。項目B可包括單個元件或多個元件。項目C可包括單個元件或多個元件。
以上描述及圖式說明本發明主題之一些實施例，以使得熟 習此項技術者能夠實踐本發明主題之實施例。其他實施例可併入有結構性改變、邏輯改變、電改變、製程改變及其他改變。實例僅代表可能的變型。一些實施例之部分及特徵可包括於其他實施例之彼等部分及特徵中或取代彼等部分及特徵。熟習此項技術者在閱讀及理解以上描述後將顯而易見許多其他實施例。
200:記憶體裝置
202:電荷儲存結構
210:記憶體單元
211:記憶體單元
212:記憶體單元
213:記憶體單元
221:資料線
221':資料線
222:資料線
222':資料線
241A:存取線
241B:存取線
510A:部分
510B:部分
511A:部分
511B:部分
515A:介電質
515B:介電質
520:材料
525A:介電質
525B:介電質
535:介電質
541AB:部分
541AF:部分
541BB:部分
541BF:部分
590:介電質
599:基板
BL1:信號
BL1':信號
BL2:信號
BL2':信號
T1A:讀取電晶體
T1B:讀取電晶體
T2A:寫入電晶體
T2B:寫入電晶體
WL1A:信號
WL1B:信號

Claims (34)

  1. 一種記憶體設備，其包含：一第一資料線，其位於該設備之一第一層級(level)中；一第二資料線，其位於該設備之一第二層級中；一第一記憶體單元，其位於該設備之處於該第一層級與該第二層級之間的一第三層級中，該第一記憶體單元包括耦接至該第一資料線之一第一電晶體及耦接於該第一資料線與該第一電晶體之一電荷儲存結構(charge storage structure)之間的一第二電晶體；及一第二記憶體單元，其位於該設備之處於該第一層級與該第二層級之間的一第四層級中，該第二記憶體單元包括耦接至該第二資料線之一第三電晶體及耦接於該第二資料線與該第三電晶體之一電荷儲存結構之間的一第四電晶體，該第一電晶體與該第三電晶體串聯(in series)耦接於該第一資料線與該第二資料線之間。
  2. 如請求項1之記憶體設備，其中該第一電晶體及該第二電晶體具有不同電晶體類型，且該第三電晶體及該第四電晶體具有不同電晶體類型。
  3. 如請求項1之記憶體設備，其中該第一電晶體及該第二電晶體具有不同臨限電壓，且該第三電晶體及該第四電晶體具有不同臨限電壓。
  4. 如請求項1之記憶體設備，其中第一電荷儲存結構及第二電荷儲存結構中之每一者包括多晶矽。
  5. 如請求項1之記憶體設備，其中：該第二電晶體包括接觸該第一資料線及第一電荷儲存結構之一第一半導電氧化物材料；且該第四電晶體包括接觸該第二資料線及第二電荷儲存結構之一第二半導電氧化物材料。
  6. 如請求項1之記憶體設備，其進一步包含：一第一導線，其橫跨該第一電晶體及該第二電晶體中之每一者的部分；及一第二導線，其橫跨該第三電晶體及該第四電晶體中之每一者的部分。
  7. 如請求項6之記憶體設備，其進一步包含：一第一額外導線，其橫跨該第一電晶體及該第二電晶體中之每一者的部分；及一第二額外導線，其橫跨該第三電晶體及該第四電晶體中之每一者的部分。
  8. 如請求項1之記憶體設備，其進一步包含：一第三資料線，其位於該第一層級中；一第四資料線，其位於該第二層級中；一第三記憶體單元，其位於該第三層級中，該第三記憶體單元包括 耦接至該第三資料線之一第五電晶體及耦接至該第五電晶體之一第六電晶體；一第四記憶體單元，其位於該第四層級中，該第四記憶體單元包括耦接至該第四資料線之一第七電晶體及耦接至該第七電晶體之一第八電晶體，該第七電晶體與該第五電晶體串聯耦接於該第三資料線與該第四資料線之間；一第一導線，其橫跨該第一電晶體及該第二電晶體中之每一者的部分以及該第五電晶體及該第六電晶體中之每一者的部分；及一第二導線，其橫跨該第三電晶體及該第四電晶體中之每一者的部分以及該第七電晶體及該第八電晶體中之每一者的部分。
  9. 如請求項8之記憶體設備，其進一步包含：一第一額外導線，其橫跨該第一電晶體及該第二電晶體中之每一者的部分以及該第五電晶體及該第六電晶體中之每一者的部分；及一第二額外導線，其橫跨該第三電晶體及該第四電晶體中之每一者的部分以及該第七電晶體及該第八電晶體中之每一者的部分。
  10. 一種記憶體設備，其包含：一第一導電區域，其位於該設備之一第一層級中；一第二導電區域，其位於該設備之一第二層級中；一第一電荷儲存結構，其位於該設備之處於該第一層級與該第二層級之間的一第三層級中；一第一半導體材料，其位於該第一導電區域與該第一電荷儲存結構 之間且接觸該第一導電區域及該第一電荷儲存結構；一第二電荷儲存結構，其位於該設備之處於該第二層級與該第三層級之間的一第四層級中；一第二半導體材料，其位於該第二導電區域與該第二電荷儲存結構之間且接觸該第二導電區域及該第二電荷儲存結構；一第三半導體材料，其在該第一層級與該第二層級之間延伸且接觸該第一導電區域及該第二導電區域；一第一介電質，其位於該第一電荷儲存結構與該第二電荷儲存結構之間且接觸該第一電荷儲存結構及該第二電荷儲存結構；及一第二介電質，其將該第三半導體材料與該第一半導體材料及該第二半導體材料以及該第一電荷儲存結構及該第二電荷儲存結構中之每一者分開。
  11. 如請求項10之記憶體設備，其進一步包含在該第一層級與該第二層級之間延伸且接觸該第一導電區域及該第二導電區域的一第四半導體材料。
  12. 如請求項11之記憶體設備，其進一步包含一第三介電質，該第三介電質將該第四半導體材料與該第一半導體材料及該第二半導體材料以及該第一電荷儲存結構及該第二電荷儲存結構中之每一者分開。
  13. 如請求項10之記憶體設備，其中：該第一電荷儲存結構形成一第一記憶體單元之一第一電晶體的部 分；該第二電荷儲存結構形成一第二記憶體單元之一第二電晶體的部分；且該第三半導體材料形成該第一電晶體及該第二電晶體之一共用通道區域。
  14. 如請求項10之記憶體設備，其中該第一半導體材料及該第二半導體材料中之每一者具有一第一導電類型，且該第三半導體材料具有一第二導電類型。
  15. 如請求項10之記憶體設備，其中該第一半導體材料及該第二半導體材料中之每一者具有一n型導電性，且該第三半導體材料具有一p型導電性。
  16. 如請求項10之記憶體設備，其中該第一半導體材料包含與第二半導電材料相同的一材料。
  17. 如請求項10之記憶體設備，其中第一額外半導體材料及第二額外半導體材料中之每一者包含一半導電氧化物材料。
  18. 如請求項10之記憶體設備，其中該第一半導體材料及該第二半導體材料中之每一者包含以下各者中之至少一者：氧化鋅錫(ZTO)、氧化銦鋅(IZO)、氧化鋅(ZnOx)、氧化銦鎵鋅(IGZO)、氧化銦鎵矽(IGSO)、氧化銦 (InOx、In2O3)、氧化錫(SnO2)、氧化鈦(TiOx)、氮氧化鋅(ZnxOyNz)、氧化鎂鋅(MgxZnyOz)、氧化銦鋅(InxZnyOz)、氧化銦鎵鋅(InxGayZnzOa)、氧化鋯銦鋅(ZrxInyZnzOa)、氧化鉿銦鋅(HfxInyZnzOa)、氧化錫銦鋅(SnxInyZnzOa)、氧化鋁錫銦鋅(AlxSnyInzZnaOd)、氧化矽銦鋅(SixInyZnzOa)、氧化鋅錫(ZnxSnyOz)、氧化鋁鋅錫(AlxZnySnzOa)、氧化鎵鋅錫(GaxZnySnzOa)、氧化鋯鋅錫(ZrxZnySnzOa)、氧化銦鎵矽(InGaSiO)及磷化鎵(GaP)。
  19. 如請求項10之記憶體設備，其進一步包含：一第三導電區域，其橫跨該第一半導體材料及該第三半導體材料中之每一者的部分；及一第四導電區域，其橫跨該第二半導體材料及該第三半導體材料中之每一者的部分。
  20. 如請求項19之記憶體設備，其進一步包含：一第三額外導電區域，其橫跨該第一半導體材料及該第三半導體材料中之每一者的部分；一第四額外導電區域，其橫跨該第二半導體材料及該第三半導體材料中之每一者的部分。
  21. 一種用於形成一記憶體設備之方法，其包含：形成一第一資料線；在該第一資料線上方形成一第一記憶體單元，包括在該資料線上方 形成該第一記憶體單元之一第一電晶體及在該第一電晶體之至少部分上方形成該第一記憶體單元之一第二電晶體；在該第一記憶體單元上方形成一第二記憶體單元，包括在該第二電晶體之至少部分上方形成該第二記憶體單元之一第三電晶體及在該第三電晶體之至少部分上方形成該第二記憶體單元之一第四電晶體；及在該第四電晶體上方形成一第二資料線。
  22. 如請求項21之方法，其中形成該第二電晶體及該第三電晶體包括自一半導體材料之一第一部分形成該第二電晶體之一通道區域及自該半導體材料之一第二部分形成該第三電晶體之一通道區域。
  23. 如請求項22之方法，其中該第二電晶體之該通道區域及該第三電晶體之該通道區域形成該第一資料線與該第二資料線之間的一電路路徑。
  24. 如請求項21之方法，其中形成該第一電晶體及該第四電晶體包括：在一基板上方沈積不同材料層級；及移除不同材料層級之部分以自該等不同材料層級之一第一材料形成該第一電晶體之一通道區域及自該等不同材料層級之一第二材料形成該第四電晶體之一通道區域。
  25. 如請求項24之方法，其中該第一材料及該第二材料包含一半導電氧化物材料。
  26. 如請求項21之方法，其中形成該第一資料線進一步包含：在基板上方形成多個材料層級；及移除該多個材料層級之部分以自該多個材料層級之一導電材料形成該第一資料線。
  27. 如請求項22之方法，其進一步包含：形成一第一導線，該第一導線橫跨該第一電晶體及該第二電晶體中之每一者的部分；及形成一第二導線，該第二導線橫跨該第三電晶體及該第四電晶體中之每一者的部分。
  28. 如請求項27之方法，其進一步包含：形成一第一額外導線，該第一額外導線橫跨該第一電晶體及該第二電晶體中之每一者的部分；及形成一第二額外導線，該第二額外導線橫跨該第三電晶體及該第四電晶體中之每一者的部分。
  29. 一種用於形成一記憶體設備之方法，其包含：形成材料層級(levels of materials)，包括：形成一導電材料；在該導電材料上方形成一第一半導體材料；在該第一半導體材料上方形成一第一電荷儲存材料；在該第一電荷儲存材料上方形成一介電材料； 在該介電材料上方形成一第二電荷儲存材料；及在該第二電荷儲存材料上方形成一第二半導體材料；及藉由移除該等材料層級之部分以提供該等材料層級之一第一剩餘部分來在該等材料層級中形成第一溝槽(trenches)，使得該等第一溝槽中之每一者包括在一第一方向上之一長度；及跨越該等材料層級之該第一剩餘部分形成第二溝槽以自該等材料層級之一第二剩餘部分的至少一部分形成記憶體單元。
  30. 如請求項29之方法，其中該等記憶體單元包括形成於該等記憶體單元中之一第二記憶體單元上方的一第一記憶體單元，該第一記憶體單元包括該第一半導體材料之一部分，且該第二記憶體單元包括該第二半導體材料之一部分。
  31. 如請求項30之方法，其中該第一記憶體單元進一步包括該第一電荷儲存材料之一部分，且該第二記憶體單元包括該第二電荷儲存材料之一部分。
  32. 如請求項29之方法，其中該第一半導體材料及該第二半導體材料中之每一者包含一半導電氧化物材料。
  33. 如請求項29之方法，其進一步包含：在該等第二溝槽中之一溝槽中形成一第一導線，該第一導線包括在一第二方向上之一長度；及 在該等第二溝槽中之該溝槽中形成一第二導線，該第二導線位於該第一導線上方且包括在該第二方向上之一長度。
  34. 如請求項33之方法，其進一步包含：在該溝槽中形成一第一額外導線，該第一額外導線包括在該第二方向上之一長度；及在該溝槽中形成一第二額外導線，該第二額外導線位於該第一額外導線上方且包括在該第二方向上之一長度。
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