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TW201830579A - 半導體裝置結構 - Google Patents

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TW201830579A
TW201830579A TW106119613A TW106119613A TW201830579A TW 201830579 A TW201830579 A TW 201830579A TW 106119613 A TW106119613 A TW 106119613A TW 106119613 A TW106119613 A TW 106119613A TW 201830579 A TW201830579 A TW 201830579A
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TW
Taiwan
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dielectric layer
semiconductor
layer
gate stack
region
Prior art date
Application number
TW106119613A
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Inventor
蕭錦濤
曾健庭
超源 楊
許義明
鄭存甫
王薏涵
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

本發明實施例提供半導體裝置結構與其形成方法。半導體裝置結構包含介電層。半導體裝置結構亦包含閘極堆疊結構於介電層中。半導體裝置結構更包含半導體線，且閘極堆疊結構圍繞部份的半導體線。此外，半導體裝置結構包含接點電極於介電層中，且接點電極電性連接至半導體線。接點電極與閘極堆疊結構自半導體線朝相反方向延伸。

Description

半導體裝置結構
本發明實施例關於半導體裝置結構，更特別關於其半導體線、接點電極、與閘極堆疊結構的相對位置。
半導體積體電路產業已經歷快速成長。積體電路材料與設計的技術進展產生一代又一代的積體電路。每代的積體電路均比前一代具有更小且更複雜的電路。
在積體電路演進中，功能密度(比如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(製程所能形成的最小構件或線路)縮小而增加。製程的尺寸縮小通常有利於增加產能並降低相關成本。
尺寸縮小亦增加積體電路的製程複雜度，為實現這些進展，積體電路製程中需要類似發展。舉例來說，可採用三維電晶體如具有奈米線的半導體裝置，以取代平面電晶體。這些較新種類的半導體積體電路裝置面臨製程挑戰，且未完全適用於所有方面。
本發明一實施例提供之半導體裝置結構，包括：第一介電層；閘極堆疊結構，位於第一介電層中；半導體線，且閘極堆疊結構圍繞部份的半導體線；以及接點電極，位於第一介電層中並電性連接至半導體線，其中接點電極與閘極堆疊 結構自半導體線朝相反方向延伸。
D1、D2、D3、D4‧‧‧距離
I-I’、II-II’‧‧‧線段
S1、S1’、S2、S3、S4、S5、S6、S7、S7’、S8‧‧‧表面
X1、X2‧‧‧方向
100‧‧‧半導體基板
100A、100B‧‧‧區域
110、150、170、210、280‧‧‧介電層
110A、120A、121、122‧‧‧部份
120‧‧‧半導體層
125、125’‧‧‧半導體線
125A‧‧‧通道區
125B‧‧‧源極/汲極區
130、160、175、220、220’、245‧‧‧溝槽
140‧‧‧黏著層
142‧‧‧側表面
152‧‧‧圖案化的遮罩層
154、290‧‧‧開口
180、250、252、252’‧‧‧閘極堆疊結構
185‧‧‧間隔物單元
190、260‧‧‧閘極介電層
200‧‧‧閘極
205‧‧‧凹陷
225‧‧‧額外步驟
230‧‧‧矽化物結構
240、240’‧‧‧接點結構
270‧‧‧金屬閘極
272‧‧‧阻障層
274‧‧‧功函數層
276‧‧‧黏結層
278‧‧‧金屬填充層
292‧‧‧導電材料
294‧‧‧導電通孔
300、301、310、311、320‧‧‧單元
400A、400B、400C‧‧‧結構
第1A至1Q圖係一些實施例中，用以形成半導體裝置結構的製程之多種階段的透視圖。
第2圖係一些實施例中，用以形成半導體裝置結構的製程之多種階段的透視圖。
第3A與3B圖係一些實施例中，半導體裝置結構的剖視圖。
第4圖係一些實施例中，半導體裝置結構的透視圖。
第5圖係一些實施例中，半導體裝置結構的透視圖。
第6圖係一些實施例中，半導體裝置結構的透視圖。
第7圖係一些實施例中，半導體裝置結構的透視圖。
第8圖係一些實施例中，半導體裝置結構的上視圖。
第9圖係一些實施例中，半導體裝置結構的透視圖。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化 說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
為了使半導體裝置結構更易理解，圖式提供X-Y-Z座標。X軸通常沿著半導體裝置結構的基板表面，且沿著橫向方向延伸。Y軸通常沿著基板表面，且垂直於X軸。Z軸通常垂直於X-Y平面。
本發明的一些實施例說明如下。第1A至1N圖係一些實施例中，用以形成半導體裝置結構的製程其多種階段的透視圖。在第1A至1N圖中的階段之前、之中、及/或之後可進行額外步驟。在其他實施例中，可置換或省略一些階段。半導體裝置結構可新增額外結構。在其他實施例中，可置換或省略下述的一些結構。
如第1A圖所示，提供半導體基板100。在一些實施例中，半導體基板100為基體半導體基板如半導體晶圓。舉例來說，半導體基板100為矽晶圓。半導體基板100可包含矽或另一半導體元素如鍺。在一些其他實施例中，半導體基板100包含半導體化合物。半導體化合物可包含鍺錫、矽鍺錫、砷化鎵、碳化矽、砷化銦、磷化銦、另一合適的半導體化合物、或上述之組合。
在一些實施例中，半導體基板100包含絕緣層上半導體基板。絕緣層上半導體基板的製作方法可採用晶圓接合製程、矽膜轉移製程、分離佈植氧製程、另一可行方法、或上述 之組合。
在一些實施例中，多個區域100A與100B定義於半導體基板100上。區域100A之一者與區域100B之一者圖示於第1A圖中。在一些實施例中，閘極堆疊與接點結構設置以分別形成在區域100A與區域100B中。閘極堆疊與接點結構將詳述於下。區域100A可稱作閘極區，而區域100B可稱作接點區。
如第1A圖所示的一些實施例，堆疊層沉積於區域100A與區域100B中的半導體基板100上。堆疊層包含多個交錯沉積的介電層110與半導體層120。介電層110與半導體層120堆疊於垂直方向的不同水平處。在一些實施例中，最底部的半導體層120覆蓋最底部的介電層110。在一些實施例中，最頂部的介電層110覆蓋最頂部的半導體層120。
雖然第1A圖中的介電層110與半導體層120沿著Z軸的厚度實質上相同，但本發明實施例不限於此。在一些實施例中，介電層110與半導體層120沿著Z軸的厚度不同。介電層110可比半導體層120厚或薄。
本發明實施例可具有多種變化及/或調整。在一些其他實施例中，多個介電層110與一半導體層120垂直地堆疊於半導體基板100上。導體層120夾設於介電層110之間。
在一些實施例中，介電層110包含氧化物、氮化物、另一合適材料、或上述之組合。舉例來說，介電層110可包含氧化鋁、氧化矽、氮化矽、氮碳化矽、碳氧化矽、或另一合適的介電材料。在一些實施例中，介電層110的沉積方法可採用化學氣相沉積製程、噴塗製程、旋轉塗佈製程、原子層沉 積製程、物理氣相沉積製程、另一可行製程、或上述之組合。
在一些實施例中，半導體層120包含矽、鍺、矽鍺、鍺錫、矽鍺錫、或另一合適的半導體材料。在一些實施例中，半導體層120的沉積方法可採用磊晶成長製程。每一半導體層120的沉積方法可採用選擇性磊晶成長製程、化學氣相沉積製程(如氣態磊晶製程、低壓化學氣相沉積製程、及/或超高真空化學氣相沉積製程)、分子束磊晶製程、另一可行製程、或上述之組合。
如第1B圖所示的一些實施例，移除區域100B中的部份介電層110與半導體層120。如此一來，可形成多個溝槽(或凹陷)130於區域100B的介電層110與半導體層120中。溝槽130之一者如第1B圖所示。在一些實施例中，溝槽130穿過介電層110與半導體層120，並露出區域100B中的半導體基板100。
在一些實施例中，進行多個光微影製程與蝕刻製程以形成溝槽130。在一些實施例中，蝕刻製程包含濕蝕刻製程、乾蝕刻製程、或另一合適的蝕刻製程。在一些實施例中，圖案化的遮罩層(未圖示)形成於最頂部的介電層110上，以幫助形成溝槽130。舉例來說，圖案化的遮罩層覆蓋區域100A並露出部份的區域100B，以定義溝槽130的位置。
如第1C圖所示的一些實施例，黏著層140沉積於區域100B中的溝槽130內。在一些實施例中，黏著層140順應性地沉積於溝槽130的側壁與下表面上。在一些實施例中，黏著層140與溝槽130所露出的介電層110及半導體層120的側表面相接。在一些實施例中，黏著層140覆蓋半導體基板100其露出的 部份。
在一些實施例中，黏著層140包含氧化物如氧化矽、氮化物、另一合適的黏著材料、或上述之組合。在一些實施例中，黏著層140具有多層結構。舉例來說，黏著層140可包含氮化物層與氧化物層。氧化物層夾設於氮化層及半導體層120之間，並夾設於氮化物層與介電層110之間。在一些實施例中，黏著層140的沉積方法可採用化學氣相沉積製程、噴塗製程、旋轉塗佈製程、另一可行製程、或上述之組合。
如第1C圖所示的一些實施例，介電層150沉積於區域100B中的溝槽中。如此一來，黏著層140與介電層150一起填滿溝槽130。在一些實施例中，介電層110與半導體層120圍繞黏著層140與介電層150。在一些實施例中，部份的黏著層140夾設於介電層110與介電層150之間。在一些實施例中，部份的黏著層140夾設於半導體層120與介電層150之間。
在一些實施例中，介電層150包含氧化物、氮化物、另一合適材料、或上述之組合。舉例來說，介電層150可包含氧化鋁、氧化矽、氮化矽、氮碳化矽、碳氧化矽、或另一合適的介電材料。在一些實施例中，介電層150與介電層110的材料不同。
在一些實施例中，介電層150的沉積方法可採用化學氣相沉積製程、噴塗製程、旋轉塗佈製程、原子層沉積製程、物理氣相沉積製程、另一可行製程、或上述之組合。在一些實施例中，沉積的黏著層140與沉積的介電層150覆蓋區域100A與區域100B中最頂部的介電層110(未圖示)。接著進行平坦化 製程，使沉積的黏著層140與沉積的介電層150向下薄化，直到露出最頂部的介電層110。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、另一可行製程、或上述之組合。
如第1D圖所示的一些實施例，圖案化的遮罩層152形成於最頂部的介電層110上。圖案化的遮罩層152覆蓋區域100B，且具有開口154以露出部份的區域100A。開口154的一者如第1D圖所示。
接著移除開口154露出之區域100A中的介電層110與半導體層120。如此一來，將露出部份的半導體基板100。每一介電層110具有保留的部份110A於區域100A中，且每一半導體層120具有保留的部份120A於區域100A中。區域100A與區域100B之間的邊界以虛線表示，以利了解此結構。在一些實施例中，蝕刻製程用以移除區域100A中部份的介電層110與部份的半導體層120。在蝕刻製程後，移除圖案化的遮罩層152。
如第1E圖所示的一些實施例，移除區域100A中介電層110的部份110A。如此一來，多個溝槽(或凹陷)160形成於區域100A中。溝槽160之一者如第1E圖所示。溝槽160產生之後用以形成介電層的空間。在一些實施例中，溝槽160穿過介電層110與半導體層120，並露出區域100A中的半導體基板100。
在一些實施例中，以蝕刻製程移除區域100A中介電層110的部份110A。在一些實施例中，移除介電層110的部份110A之蝕刻品，對介電層110與半導體層120之部份120A具有高蝕刻選擇性。如此一來，部份110A的蝕刻速率遠大於部份120A的蝕刻速率。綜上所述，此蝕刻製程可輕易移除部份110A 而不殘留，且未損傷半導體層120。
如上所述的一些實施例，介電層150的材料不同於介電層110的材料。在一些實施例中，用以形成溝槽160的蝕刻製程其採用的蝕刻品，對介電層110與介電層150具有夠高的蝕刻選擇性。如此一來，在形成溝槽160的蝕刻製程中，介電層110的蝕刻速率遠大於介電層150的蝕刻速率。舉例來說，一些實施例移除區域100A中的介電層110以形成溝槽160，且實質上不移除區域100B中的介電層150。溝槽160可形成於特定位置以對應區域100B中的介電層150。如此一來，溝槽160位於區域100A中而不形成於區域100B中。綜上所述，高選擇性的蝕刻製程可產生自對準的溝槽160，並可達到溝槽160與區域100A之間的精準對準。
如第1E圖所示的一些實施例，自區域100A移除半導體層120其部份120A下方的介電層110其部份110A。在一些實施例中，實質上沒有介電層110保留於區域100A中，因此半導體層120的部份120A在區域100A中沒有支撐。半導體層120的部份120A懸吊於區域100A中，如第1E圖所示。在一些實施例中，半導體層120的部份120A經由黏著層140，以貼合與固定至區域100B中的介電層150。如此一來，半導體層120的部份120A在後續製程中可免於偏移與彎曲，這些機制將進一步詳述於下。
如第1F圖所示的一些實施例，介電層170沉積於區域100A中的半導體基板100上。介電層170填滿溝槽160。如此一來，區域100A中的半導體層120其部份120A將埋置於介電層 170中。在一些實施例中，介電層170部份地覆蓋半導體層120的部份120A。舉例來說，介電層170覆蓋半導體層120其部份120A的三個表面，而黏著層140與介電層150覆蓋半導體層120其部份120A的一個表面。
在一些實施例中，介電層170包含氧化物、氮化物、另一合適材料、或上述之組合。舉例來說，介電層170可包含氧化鋁、氧化矽、氮化矽、氮碳化矽、碳氧化矽、或另一合適介電材料。在一些實施例中，介電層170與介電層110的材料不同。在一些實施例中，介電層170與介電層150的材料不同。在一些實施例中，介電層110、介電層150、與介電層170的材料選擇需在後續的蝕刻製程中具有夠高的選擇性，此機制將進一步詳述於後。
在一些實施例中，介電層170的沉積方法可採用化學氣相沉積製程、噴塗製程、旋轉塗佈製程、原子層沉積製程、物理氣相沉積製程、另一可行製程、或上述之組合。如前所述，半導體層120的部份120A經由黏著層140貼合至介電層150。綜上所述，在沉積介電層170時，半導體層120的部份120A不會偏移或彎曲。
在一些實施例中，之後形成多個溝槽(或凹陷)175於區域100A中的介電層170內。如此一來，可產生空間以用於後續形成閘極堆疊。溝槽175之一者如第1G圖所示。
在一些實施例中，溝槽175穿過介電層170，並露出區域100A中的半導體基板100。在一些實施例中，溝槽175露出部份的半導體層120的部份120A。在一些實施例中，溝槽 175露出部份的半導體層120的部份120A。在一些實施例中，溝槽175露出區域100B中的部份黏著層140。在一些實施例中，溝槽175之一者的寬度與第1B圖中溝槽130之一者的寬度實質上相同。溝槽175的寬度可沿著與第1B圖中Y軸(或區域100A中的介電層170與區域100B中的介電層110之間的邊界)實質上平行的方向量測。第1B圖所示的溝槽130的寬度可沿著與第B圖中Y軸(或區域100A與區域100B之間的邊界)實質上平行的方向量測。
溝槽175與溝槽130的尺寸可依需求變化。舉例來說，一些實施例中第1B圖所示的溝槽130之一者的寬度，可大於溝槽175之一者的寬度。如此一來，形成於溝槽130之一者中的介電層150，比後續形成於溝槽175之一者中的閘極堆疊寬。較寬的介電層150可進一步提供電性絕緣於後續形成的閘極堆疊與後續形成的接點結構之間。接點結構將進一步詳述於後。
在一些實施例中，進行光微影與蝕刻製程以形成溝槽175。在一些實施例中，圖案化的遮罩層(未圖示)用以幫助形成溝槽175。舉例來說，圖案化的遮罩層覆蓋區域100B並露出部份的區域100A，以定義溝槽175的位置。
如上所述，一些實施例中介電層170的材料，不同於介電層110與介電層150的材料。在一些實施例中，用以形成溝槽175的蝕刻製程其蝕刻品，對介電層170與介電層110具有夠高的蝕刻選擇性。在一些實施例中，用於形成溝槽175的蝕刻製程其蝕刻品，對介電層170與介電層150具有夠高的蝕刻選擇性。如此一來，在形成溝槽175的蝕刻製程中，介電層170的 蝕刻速率大於介電層100及介電層150的蝕刻速率。
舉例來說，一些實施例移除區域110A中部份的介電層170以形成溝槽175，並實質上不移除區域110B中的介電層110與介電層150。溝槽175可形成於特定位置以對應介電層110與介電層150。如此一來，溝槽175位於區域100A中，而不位於區域100B中。綜上所述，高選擇性的蝕刻製程可形成自對準的溝槽175。高選擇性的蝕刻製程不需額外對準溝槽175至區域100A，且可達溝槽175與區域100A之間的精準對準。
在一些實施例中，具有開口於區域100A中的圖案化的遮罩層(未圖示)，可用以定義溝槽175的位置。圖案化的遮罩層覆蓋區域100B中的介電層110與介電層150。圖案化的遮罩層之開口露出區域100A中的介電層170。若圖案化的遮罩層偏移，開口可能露出區域100B中部份的介電層110及/或介電層150。由於形成溝槽175的蝕刻製程實質上不移除介電層110與介電層150，因此溝槽175可形成於區域100A中的特定位置。如此一來，即使定義溝槽175之圖案化的遮罩層產生不想要的偏移，仍可確保溝槽175準確地位於區域100A中。
在一些實施例中，之後形成多個犧牲(或虛置)的閘極堆疊結構180於介電層170的溝槽175中。閘極堆疊結構180之一者如第1H圖所示。閘極堆疊結構180可置換為其他閘極堆疊，此機制將進一步詳述於後。
在一些實施例中，閘極堆疊結構180部份地圍繞半導體層120其露出的部份120A。舉例來說，閘極堆疊結構180覆蓋部份120A的三個表面，而黏著層140與介電層150覆蓋部份 120A的一個表面。在一些實施例中，閘極堆疊結構180與區域100B中的黏著層140相接。
如第1H圖所示的一些實施例，閘極堆疊結構180之一者包含犧牲(或虛置)的閘極介電層190與犧牲(或虛置)的閘極200。閘極介電層190與閘極200一起填滿介電層170的溝槽175。在一些實施例中，部份的閘極介電層190夾設於閘極200與黏著層140之間。在一些實施例中，部份閘極介電層190夾設於閘極200與半導體層120其露出的部份120A。
在一些實施例中，閘極介電層190之組成為介電材料。舉例來說，閘極介電層190之組成為氧化矽或另一合適材料。在一些實施例中，閘極介電層190的沉積方法可為化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、旋轉塗佈製程、另一可行製程、或上述之組合。在一些實施例中，閘極200的組成為多晶矽或另一合適材料。在一些實施例中，閘極200的沉積方法可為化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、另一可行製程、或上述之組合。
如第1I圖所示的一些實施例，移除區域100A中的介電層170與區域100B中的介電層110與半導體層120。如此一來，可形成凹陷205。凹陷205露出區域100A與100B中的半導體基板100。在一些實施例中，可進行多個光微影製程與蝕刻製程以形成凹陷205。
如上所述的一些實施例，可多次圖案化半導體層120。可移除區域100A中部份的半導體層120以形成溝槽160，如第1D圖所示。接著可移除區域100B中的半導體層120以形成 凹陷205，如第1I圖所示。在形成溝槽160與凹陷205後，半導體層120的部份120將保留於區域100A中。如此一來，多次圖案化半導體層120後可形成多個半導體線125於區域100A中。半導體線125亦可稱作奈米線。
如第1I圖所示，每一半導體線125具有部份121與122。閘極堆疊結構180覆蓋部份121，而凹陷205露出部份122。半導體線125的部份121可作為場效電晶體的通道區。半導體線125的部份122可作為場效電晶體的源極/汲極區。源極/汲極區可提供應力至通道區。在一些實施例中，半導體線125的部份122不具支撐，因此其將懸吊於區域100A中。
在一些實施例中，區域100A中的閘極堆疊結構180與區域100B中的介電層150位於半導體線125的相反兩側上。不同於介電層150，閘極堆疊180圍繞半導體線125。如此一來，閘極堆疊結構180圍繞部份的半導體線125。閘極堆疊結構180可覆蓋半導體線125的多個表面。在一些實施例中，閘極堆疊結構180覆蓋半導體線125的三個表面。在一些實施例中，介電層150覆蓋半導體線125的一個表面，且此表面直接接觸黏著層140。
如第1I圖所示的一些實施例，之後形成間隔物單元185於閘極堆疊結構180的側壁上。間隔物單元185圍繞部份的半導體線125。在一些實施例中，在形成間隔物單元185時可露出部份的半導體線125。
在一些實施例中，間隔物單元185之組成為介電材料。介電材料可包含氮化矽、氮氧化矽、氮碳化矽、碳化矽、 另一合適的介電材料、或上述之組合。在一些實施例中，介電材料的沉積方法可為化學氣相沉積製程、物理氣相沉積製程、旋轉塗佈製程、另一可行製程、或上述之組合。
如第1J圖所示的一些實施例，介電層210沉積於區域100A與區域100B中的半導體基板100上。介電層210填滿凹陷205。如此一來，介電層210圍繞半導體線125、閘極堆疊結構180、與介電層150。介電層210可作為內連線結構的層間介電層。層間介電層的材料可擇以最小化附近的導電結構之間的尺寸、傳輸延遲、與串音。
在一些實施例中，介電層210包含氧化物、氮化物、另一合適材料、或上述之組合。舉例來說，介電層210可包含氧化鋁、氧化矽、氮化矽、氮碳化矽、碳氧化矽、或另一合適的介電材料。在一些實施例中，介電層210與介電層150的材料不同。介電層210的材料可與介電層110的材料相同或不同。
在一些實施例中，介電層210的沉積方法可為化學氣相沉積製程、噴塗製程、旋轉塗佈製程、原子層沉積製程、物理氣相沉積製程、另一可行製程、或上述之組合。在一些實施例中，沉積的介電層210覆蓋閘極堆疊結構180與介電層150(未圖示)。接著可進行平坦化製程使沉積的介電層210向下薄化，直到露出閘極堆疊結構180與介電層150。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、另一可行製程、或上述之組合。
如第1K圖所示的一些實施例，移除區域100B中的 部份介電層210。如此一來，可形成多個溝槽(或凹陷)220於區域100B中的介電層210中，以產生空間以用於後續形成的接點電極。接點電極耦接至場效電晶體的源極/汲極區。在一些實施例中，溝槽220露出半導體線125的側表面。在一些實施例中，溝槽220位於介電層150的相反兩側上，且露出黏著層140的側表面142。
在一些實施例中，可進行光微影與蝕刻製程以形成溝槽220。在一些實施例中，形成圖案化的遮罩層(未圖示)，以幫助形成溝槽220。舉例來說，圖案化的遮罩層覆蓋區域100A，並露出部份的區域100B以定義溝槽220的位置。
如上所述，一些實施例的介電層210與介電層150的材料不同。在一些實施例中，用以形成溝槽220的蝕刻製程其蝕刻品，對介電層210與介電層150具有夠高的蝕刻選擇性。如此一來，在形成溝槽20的蝕刻製程中，介電層210的蝕刻速率遠大於介電層150的蝕刻速率。
舉例來說，一些實施例移除區域100B中的介電層210以形成溝槽220，且實質上不移除介電層150。溝槽220可形成於特定位置以對應介電層150。如此一來，溝槽可位於介電層150的相反兩側上。綜上所述，高選擇性的蝕刻製程產生自對準的溝槽220。高選擇性的蝕刻製程不需額外對準溝槽220以形成於介電層150的相反兩側上。
在一些實施例中，具有開口於區域100B中的圖案化的遮罩層(未圖示)用以定義溝槽220的位置。圖案化的遮罩層覆蓋區域100B中的介電層以及區域100A。圖案化的遮罩層其 開口可露出區域100B中的介電層210。若圖案化的遮罩層偏移，開口將露出區域100B中的部份介電層150。由於用以形成溝槽220的蝕刻製程實質上不移除介電層150，因此溝槽220將形成於特定位置以對應介電層150。如此一來，溝槽220可精準地位於介電層150的相反兩側上。即使定義溝槽220之位置之圖案化的遮罩層具有不想要的偏移，仍可確保溝槽220精準地形成於預定的位置。
在形成溝槽220之後可進行一或多個額外步驟225。在一些實施例中，額外步驟225包含磊晶成長製程。在一些實施例中，在第1K圖所示的結構上進行磊晶成長製程。如此一來，在磊晶成長製程後的場效電晶體其源極/汲極區可擴大。磊晶成長製程可包含選擇性磊晶成長製程、化學氣相沉積製程(比如氣相磊晶製程、低壓化學氣相沉積製程、及/或超高真空化學氣相沉積製程)、分子束磊晶製程、另一可行製程、或上述之組合。
舉例來說，在磊晶成長至程中可沉積包覆層於溝槽220露出的部份半導體線125上。如此一來，半導體線125與其上的包覆層可一起形成場效電晶體的源極/汲極區。在一些實施例中，包覆層包含矽、鍺、矽鍺、鍺錫、矽鍺錫、或另一合適半導體材料。包覆層與半導體線125可包含不同或相同的材料。
雖然第1K圖所示之半導體線125具有矩形或方形的剖面輪廓，但本發明實施例並不限於此。在一些其他實施例中，半導體線125的剖面輪廓較圓潤，或可為圓形、鑽石形、 或另一形狀。
在一些實施例中，額外步驟225包含熱處理。舉例來說，在第1K圖所示的結構上進行熱處理如回火製程，以改變半導體線125的形狀。在熱處理中，半導體線125中的原子可重排。在一些實施例中，原子重排導致半導體線125的角落圓潤化。如此一來，半導體線125可具有弧狀表面。
在一些實施例中，額外步驟225包含在第1K圖所示的結構上進行磊晶成長製程與熱處理。本發明實施例可具有許多變化及/或調整。不同實施例可置換或省略上述的一些額外步驟225。
如第1L圖所示的一些實施例，多個矽化物結構230形成於溝槽220中。矽化物結構230覆蓋半導體線125的露出表面。矽化物結構230可降低接點電阻並增加場效電晶體的源極/汲極區之導電性。如此一來，可形成用於電性連接的合適接點區域。
在一些實施例中，矽化物結構230包含金屬材料。金屬材料可包含鈦、鎳、鈷、或另一合適材料。在一些實施例中，矽化物結構230包含金屬材料與半導體線125的半導體材料之組合。舉例來說，矽化物結構230可包含鈦矽、鎳矽、或鈷矽。在一些實施例中，金屬材料的沉積方法可為物理氣相沉積製程、化學氣相沉積製程、另一可用製程、或上述之組合。
在一些實施例中，矽化物結構230的形成方法為自對準的矽化製程。舉例來說，可先順應性地沉積金屬材料於溝槽220中。接著可進行回火使金屬材料擴散至半導體線125。如 此一來，矽化物結構230形成於半導體線125的露出表面。回火製程不會使金屬材料擴散至介電層(如介電層210)，因此不會有矽化物形成於介電層上。在回火製程後，可進行清潔處理以移除金屬材料的未擴散部份。保留的矽化物結構230將自對準半導體線125的露出表面。矽化物結構230可稱作自對準的矽化物結構。
矽化製程不需額外對準矽化物結構230與半導體線125，即可在矽化物結構230與半導體線125之間達到自發性對準。在一些實施例中，矽化物結構230的形成方法不需微影圖案化製程。
如第1M圖所示的一些實施例，多個接點結構240形成於溝槽220中。接點結構240填滿溝槽220。如此一來，矽化物結構230與接點結構240一起形成接點電極，以耦接至場效電晶體的源極/汲極區。
在一些實施例中，矽化物結構230夾設於接點結構240與半導體線125之間。每一接點結構240經由矽化物結構230電性連接至半導體線125。在一些實施例中，接點結構240直接接觸間隔物單元185。在一些實施例中，接點結構240直接接觸黏著層140。在一些實施例中，介電層150自黏著層140沿著接點結構240延伸。
在一些實施例中，接點結構240包含導電材料，比如鎢、銅、鋁、或另一合適的導電材料。在一些實施例中，導電材料的沉積方法可為原子層沉積製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電電鍍製程、另一可行製程、 或上述之組合。在一些實施例中，沉積的導電材料超出溝槽220並覆蓋介電層210。接著可進行平坦化製程直到露出介電層210，即移除多餘的導電材料。如此一來，保留於溝槽220中的部份導電材料形成接點結構240。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、另一可行製程、或上述之組合。
如第1N圖所示的一些實施例，以閘極堆疊結構250置換閘極堆疊結構180。在一些實施例中，閘極堆疊結構180的移除方法可為濕蝕刻製程、乾蝕刻製程、另一可行製程、或上述之組合。如此一來，將挖空區域100A中的介電層210內的溝槽245。之後可形成包含閘極介電層260與金屬閘極270的閘極堆疊結構250於溝槽245中。閘極介電層260與金屬閘極270將進一步詳述於後。間隔物單元185與閘極堆疊結構250之側壁相接。閘極堆疊結構250可稱作金屬閘極堆疊結構。
在一些實施例中，閘極堆疊結構250電性連接至半導體線125。在一些實施例中，閘極堆疊結構250與介電層150之間隔有黏著層140。在一些實施例中，閘極介電層260夾設於金屬閘極270與介電層210之間，以及夾設於金屬閘極270與黏著層140之間。在一些實施例中，閘極堆疊結構250以及黏著層140之間的界面，與介電層210以及接點結構240之間的界面實質上共平面，如第1N圖所示。
如第1N圖所示的一些實施例，自區域100A與區域100B之間的邊界，沿著X軸延伸於區域100B中的接點結構240、黏著層140、以及介電層150，如第1N圖所示。接點結構 240位於介電層150的相反兩側上，並與介電層150重疊。閘極堆疊結構250自黏著層140沿著X軸延伸於區域100A中。由於閘極堆疊結構250未延伸於區域100B中，區域100A中的閘極堆疊結構250不會與區域100B中的接點結構240重疊。
在一些實施例中，閘極介電層260包含高介電常數介電層。高介電常數介電層之組成可為氧化鉿、氧化鋯、氧化鋁、氮氧化矽、氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、另一合適的高介電常數材料、或上述之組合。在一些實施例中，閘極介電層260的沉積方法可為原子層沉積製程、化學氣相沉積製程、旋轉塗佈製程、另一可行製程、或上述之組合。在一些實施例中，可進行高溫回火步驟以降低或消除閘極介電層260中的缺陷。
在一些實施例中，閘極介電層260包含界面層(未圖示)，其與半導體線125相鄰。界面層可用以降低高介電常數材料層與半導體線125之間的應力。在一些實施例中，界面層之組成為氧化矽。在一些實施例中，界面層的形成方法可為原子層沉積製程、熱氧化製程、另一可行製程、或上述之組合。在一些其他實施例中，閘極介電層260不含界面層。在一些實施例中，閘極介電層260直接接觸半導體線125。
閘極堆疊結構250的閘極270，可包含金屬閘極堆疊層於閘極介電層260上。在一些實施例中，金屬閘極270可包含一或多個功函數層與一或多個金屬填充層。舉例來說，一些實施例的金屬閘極270包含阻障層272、功函數層274、黏結層276、與金屬填充層278，如第1N圖所示。不同實施例可置換或 省略一些金屬閘極堆疊層。金屬閘極堆疊250的金屬閘極270可具有額外層狀物。
如第1N圖所示的一些實施例，阻障層272位於閘極介電層260與功函數層274之間。阻障層272可避免閘極介電層260與功函數層274之間的擴散。在一些實施例中，阻障層272包含氮化鈦、氮化鉭、另一合適材料、或上述之組合。
功函數層274可提供電晶體所需的功函數，以提升裝置效能如改善其臨界電壓。在形成n型電晶體的實施例中，功函數層274可為n型金屬層，其可提供適用於裝置的功函數。功函數值可實質上等於或小於約4.5eV。n型金屬層可包含金屬、金屬碳化物、金屬氮化物、其他合適材料、或上述之組合。舉例來說，n型金屬層包含氮化鈦、鉭、氮化鉭、另一合適材料、或上述之組台。
另一方面，在形成p型電晶體的實施例中，功函數層274可為p型金屬層，其可提供適用於裝置的功函數。功函數值可實質上等於或大於約4.8eV。p型金屬層可包含金屬、金屬碳化物、金屬氮化物、其他合適材料、或上述之組合。舉例來說，p型金屬層包含氮化鉭、氮化鎢、鈦、氮化鈦、其他合適材料、或上述之組合。
本發明實施例可具有多種變化及/或調整。在一些其他實施例中，功函數層274包含鉿、鋯、鋁、金屬碳化物(比如碳化鉿、碳化鋯、碳化鈦、或碳化鋁)、釕、鈀、鉑、鈷、鎳、或上述之組合。可微調功函數層274的厚度及/或組成，以調整功函數等級。
如第1N圖所示的一些實施例，黏結層276位於功函數層274與金屬填充層278之間。黏結層276可增加功函數層274與金屬填充層278之間的黏結力。如此一來，可避免金屬填充層278剝離或分層。在一些實施例中，黏結層276包含氮化鉭、氮化鈦、另一合適材料、或上述之組合。
金屬填充層278提供功函數層274與後續形成之導電通孔之間的電性連接。導電通孔耦接至金屬填充層278。在一些實施例中，金屬填充層278包含鋁、鎢、銅、金、鉑、鈷、另一合適的金屬材料、或上述之組合。
在一些實施例中，這些金屬閘極堆疊層(如阻障層272、功函數層274、黏結層276、與金屬填充層278)的沉積方法可為原子層沉積製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電電鍍製程、另一可行製程、或上述之組合。沉積的閘極介電層260與沉積的金屬閘極堆疊層一起填滿溝槽245。之後可移除超出溝槽245的部份閘極介電層260與金屬閘極堆疊層(未圖示)。位於溝槽245中的金屬閘極堆疊層形成金屬閘極270。如此一來，保留於溝槽245中的閘極介電層260與金屬閘極270一起形成閘極堆疊結構250。可進行平坦化製程以移除超出溝槽245的部份閘極層260與金屬閘極堆疊層。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、另一可行製程、或上述之組合。
如第1O圖所示的一些實施例，介電層280沉積於區域100A與區域100B中的介電層210上。介電層280覆蓋接點結構240與閘極堆疊結構250。介電層280可作為內連線結構的金 屬間介電層。
在一些實施例中，介電層280之組成可為氧化矽、氮氧化矽、硼矽酸鹽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數材料、孔洞狀的介電材料、另一合適的介電材料、或上述之組合。介電層280的材料可擇以最小化附近的導電結構之間的尺寸、傳輸延遲、與串音。在一些實施例中，介電層280的沉積方法可為化學氣相沉積製程、旋轉塗佈製程、噴塗製程、原子層沉積製程、物理氣相沉積製程、另一可行製程、或上述之組合。
如第1O圖所示的一些實施例，多個開口290形成於介電層280中。區域100A與區域100B中的開口290可分別露出接點結構240與閘極堆疊結構250。在一些實施例中，進行光微影與蝕刻製程以形成開口290。
之後如第1P圖所示，導電材料292沉積於介電層280上，以填入開口290。在一些實施例中，導電材料292包含銅、鋁、鎢、鈦、鎳、金、鉑、另一合適材料、或上述之組合。在一些實施例中，導電材料292的沉積方法可為化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、另一可行製程、或上述之組合。
接著可進行平坦化製程以移除超出開口290的部份導電材料292。如此一來，保留於開口290中的部份導電材料292形成多個導電通孔294於介電層280中，如第1Q圖所示。導電通孔294穿過介電層280。一些導電通孔294電性連接至接點結構240。一些導電通孔294電性連接至閘極堆疊結構250。
接著可形成一或多個介電層與導電結構於介電層280與導電通孔294上，以繼續形成內連線結構。導電結構可包含導電線路、導電通孔、及/或其他合適的導電結構。多種裝置單元如場效電晶體，可經由內連線結構彼此內連線，以形成積體電路裝置。
本發明實施例可具有許多變化及/或調整。舉例來說，用以形成接點電極的溝槽不限於第1K圖所示的溝槽220。在一些其他實施例中，移除區域100A與100B中部份的介電層210。如此一來，溝槽220’形成於區域100B中的介電層210中，並延伸至區域100A中，如第2圖所示。在一些實施例中，溝槽220’露出半導體線125的多個表面。舉例來說，可移除位於半導體線125之間及半導體線125之頂部上的介電層210。如此一來，溝槽220’露出半導體線125的側表面、上表面、與下表面，如第2圖所示。
第3A與3B圖係一些實施例中，半導體裝置結構的剖視圖。在一些實施例中，第3A圖係半導體裝置結構沿著第1Q圖中線段I-I’的剖視圖。在一些實施例中，第3B圖係半導體裝置結構沿著第1Q圖中線段II-II’的剖視圖。如第3A與3B圖所示的一些實施例，區域100A中的每一半導體線125包含通道區125A與源極/汲極區125B。
如第3A圖所示的一些實施例，區域100A中的閘極堆疊結構250包覆部份的通道區125A。如第3A圖所示的一些實施例，區域100B中的黏著層140在X-Z平面中，係夾設於區域100A中的通道區125A與區域100B中的介電層150之間。
在一些實施例中，閘極堆疊結構250圍繞部份的通道區125A。在一些實施例中，閘極堆疊結構250覆蓋通道區125A的多個表面，而黏著層140與介電層150覆蓋通道區125A的一個表面。以第3A圖為例，黏著層140覆蓋通道區125A的一個表面S1，而閘極堆疊結構250覆蓋通道區125A的三個表面S2、S3、與S4。如此一來，在X-Z平面中的黏著層140截斷閘極堆疊結構250與通道區125A之間的界面。在一些實施例中，X-Z平面中的閘極堆疊結構250之一者、黏著層140、與介電層150一起圍繞通道區125A。如第3A圖所示。
在一些實施例中，區域100A中的介電層210包覆源極/汲極區125B，如第3B圖所示。在一些實施例中，X-Z平面中的矽化物結構230之一者，夾設於區域100A中的源極/汲極區125B與區域100B中的接點結構240之間，如第3B圖所示。
在一些實施例中，接點電極包含矽化物結構230與接點結構240，其與源極/汲極區125B相接但未圍繞源極/汲極區125B，如第3B圖所示。在一些實施例中，矽化物結構230與接點結構240覆蓋源極/汲極區125B的一個表面，而介電層210覆蓋源極/汲極區125B的多個表面。以第3B圖為例，介電層210覆蓋源極/汲極區125B的三個表面S6、S7、與S8，而未覆蓋源極/汲極區125B的表面S5。在一些實施例中，X-Z平面中的介電層210、矽化物結構230、與接點結構240一起圍繞源極/汲極區125B，如第3B圖所示。
第4圖係一些實施例中，半導體裝置結構的透視圖。第4圖所示的結構400A與第1Q、3A、與3B圖所示的結構相 同。在第4圖中，以虛線標示結構400A的一些結構，並省略阻障層272、功函數層274、黏結層276、與金屬填充層278。結構400A可稱作電晶體結構。
如第4圖所示的一些實施例，閘極堆疊結構250與接點結構240自半導體線125沿著X軸朝相反方向延伸。在一些實施例中，閘極堆疊結構250沿著方向X1延伸於區域100A中，且不橫越區域100A與區域100B之間的邊界。在一些實施例中，接點結構240沿著方向X2延伸於區域100B中，且不橫越區域100A與區域100B之間的邊界。方向X1與方向X2相反。如此一來，閘極堆疊結構250與接點結構240實質上平行於X軸，且彼此未橫向地重疊。在一些實施例中，閘極堆疊結構250與接點結構240交錯。
在一些實施例中，閘極堆疊結構250圍繞部份的半導體線125。舉例來說，閘極堆疊結構250環繞半導體線125的三個表面。在一些實施例中，接點結構240覆蓋半導體線125的源極/汲極區125B。在一些實施例中，接點結構240覆蓋的半導體線125表面，其與閘極堆疊結構250覆蓋的半導體線125表面不共平面。在一些實施例中，接點結構240覆蓋的半導體線125表面，與閘極堆疊結構250覆蓋的半導體線125表面反向設置。
本發明實施例具有許多變化及/或調整。第5圖係一些實施例中，半導體裝置結構的透視圖。第5圖係一些實施例中，半導體裝置結構的透視圖。第5圖所示的結構400B與第6圖所示的結構400C中，以虛線標示一些結構以利了解。在一些實施例中，第1A至1Q、3A、與3B圖所示的半導體裝置結構其 材料及/或形成方法，亦可用於第5與6圖所示的實施例，因此不重複說明。結構400B與400C與第4圖所示的結構400A類似。
如第5圖所示的一些實施例，延伸於區域100B中的接點結構240橫越區域100A與區域100B之間的邊界。舉例來說，接點結構240圍繞部份的半導體線125。在一些實施例中，接點結構240圍繞半導體線125的三個表面。如此一來，閘極堆疊結構250與接點結構240沿著X軸延伸並彼此平行，且橫向地彼此少量重疊。在一些實施例中，接點結構240未覆蓋的半導體線125表面，與閘極堆疊結構250未覆蓋的半導體線125表面反向設置且未共平面。
在一些實施例中，矽化物結構230延伸橫越區域100A與區域100B之間的邊界，且圍繞部份的半導體線125。在一些實施例中，矽化物結構230與半導體線125的源極/汲極區125B為不連續或不連接。
如第6圖所示的一些實施例中，接點結構240延伸橫越區域100A與區域100B之間的邊界，且連續地圍繞半導體線125。在一些實施例中，接點結構240並未沿著閘極堆疊結構250延伸。如此一來，閘極堆疊結構250與接點結構240沿著X軸延伸且彼此實質上平行，並橫向地彼此少量重疊。
在一些實施例中，矽化物結構230延伸橫越區域100A與區域100B之間的邊界，並連續地圍繞半導體線125。在一些實施例中，矽化物結構230與半導體線125的源極/汲極區125B之間為連續界面。
在第5與6圖所示的實施例中，自區域100B延伸至 區域100A中的部份接點結構240，與區域100A中的閘極堆疊結構250橫向地重疊。如此一來，閘極堆疊結構250與接點結構240之間的寄生電容可大幅降低。
另一方面，在第4圖所示的實施例中，閘極堆疊結構250與接點結構並未橫向地彼此重疊。如此一來，可大幅消除區域100A與區域100B中閘極堆疊結構250與接點結構240之間的寄生電容。綜上所述，可抑制半導體裝置結構中閘極至接點的寄生電容。如此一來，可降低半導體裝置結構所需的功率，甚至可進一步改善半導體裝置結構的操作速度。
在一些實施例中，半導體裝置結構包含多個單元的陣列，且單元含有一或多個電晶體結構。每一電晶體結構包含通道區、源極/汲極區、閘極堆疊結構、與接點電極。第7圖係一些實施例中，半導體裝置結構的透視圖。為了簡化及清楚說明，第7圖以單元之一者(如單元300)為例。單元300的邊界以虛線標示，以利了解其結構。
如第7圖所示的一些實施例，單元300中的多個半導體線125與125’沿著X軸配置成線。在一些實施例中，閘極堆疊結構250沿著Y軸配置成線。在一些實施例中，多個閘極結構252與252’位於半導體線125與125’之間，且位於閘極堆疊結構250之線的兩側上。
每一閘極堆疊結構250圍繞部份的半導體線125與125’。閘極堆疊結構250、252與252’未覆蓋每一半導體線125的表面S1與每一半導體線125’的表面S1’。在一些實施例中，半導體線125的表面S1與半導體線125’的表面S1’對向設置且彼此 遠離，如第7圖所示。
在一些實施例中，多個接點結構240與240’沿著Y軸配置成線。每一接點結構240覆蓋半導體線125，但未圍繞半導體線125。每一接點結構240’覆蓋半導體線125’，但未圍繞半導體線125’。然而本發明實施例不限於此。接點結構240與240’可分別圍繞半導體線125與125’。
在一些實施例中，接點結構240與240’與閘極堆疊結構250、252、與252’交錯。在一些實施例中，閘極堆疊結構250、252、與252’沿著X軸延伸並實質上平行於接點結構240與240’，但未與接點結構240與240’重疊。在一些實施例中，接點結構240沿著X軸中的方向X1延伸，即朝著遠離閘極堆疊結構250、252、與252’及半導體線125的方向延伸，如第7圖所示。接點結構240’沿著X軸中的方向X2延伸，即朝著遠離閘極堆疊結構250、252、與252’及半導體線125’的方向延伸。方向X2與方向X1相反。如此一來，接點結構240未覆蓋半導體線125的表面S7，接點結構240’未覆蓋半導體線125’的表面S7’，且表面S7面對表面S7’。
在一些實施例中，接點結構240與240’之間隔有距離D1。半導體線125與125’之間隔有距離D2。如第7圖所示的一些實施例，距離D1大於距離D2。在一些實施例中，距離D1與延伸於半導體線125與125’之間的閘極堆疊結構250之一者的長度實質上相同。本發明實施例不限於此。在一些實施例中，距離D1小於或實質上等於距離D2。
在一些實施例中，沒有接點結構延伸於閘極堆疊 結構250之間。如此一來，可增加閘極堆疊結構250的尺寸以符合需求。舉例來說，可沿著Y軸定義閘極堆疊結構250的寬度。由於閘極堆疊結構250的寬度增加，因此閘極堆疊結構250可覆蓋半導體125的更多區域。如此一來，可提供較寬通道區(如第3A圖所示的通道區125A)。
在一些實施例中，沒有閘極堆疊結構250延伸於兩個接點結構240或240’之間。如此一來，可增加接點結構240或240’的尺寸以符合需求。舉例來說，可沿著Y軸定義接點結構240或240’的寬度。由於接點結構240或240’的寬度增加，溝槽(如第1K圖所示的溝槽220)可具有較低深寬比。上述溝槽可產生空間於介電層210中，之後可用以形成接點結構240或240’。綜上所述，較易形成接點結構240或240’。
在其他實施例中，可增加閘極堆疊結構250、接點結構240與240’、以及半導體線125與125’的數目以符合需求。舉例來說，可增加閘極堆疊結構250、接點結構240與240’、以及半導體線125與125’的數目，以形成更多電晶體於半導體裝置結構中。
在一些實施例中，多個n型場效電晶體或p型場效電晶體設置以形成於單元300中。以第7圖為例，單元300包含多個第4圖所示的結構400A。然而本發明實施例不限於此。在一些其他實施例中，單元300包含多個第5圖所示的結構400B，多個第6圖所示的結構400C、或其他合適的電晶體結構。第1A至1Q圖所示的半導體裝置結構其材料及/或形成方法，亦可用於第7圖所示的實施例，因此不重複說明。半導體裝置結構的 一些結構並未圖示於第7圖中，以利理解此結構。
第7圖顯示多個結構400A。一般而言，每一結構400A包含一個半導體線125或125’、一個閘極堆疊結構250、以及兩個接點結構240或240’。然而在一些實施例中，第7圖之左側上的兩個結構400A共用半導體線125的相同源極/汲極區，以及相同的接點結構240。綜上所述，三個接點結構240(而非四個接點結構240)位於第7圖的左側上。第7圖左側上的兩個結構400A彼此部份重疊。
同樣地在一些實施例中，第7圖右側上的兩個結構400A共用半導體線125’的相同源極/汲極區，以及相同的接點結構240’。綜上所述，三個接點結構240’(而非四個接點結構240’)位於第7圖之右側上。第7圖右側上的兩個結構400A彼此部份重疊。
如第7圖所示的一些實施例，四個結構400A與四個閘極堆疊結構252與252’形成單元300。單元300中的閘極堆疊結構252與252’(以粗體標示)分別物理地與電性地連接至半導體線125與125’。閘極堆疊結構252與252’彼此分開。分開的閘極堆疊結構252與252’可用以定義單元300的邊界(以虛線標示)。
雖然第7圖顯示單元300含有四個電晶體的結構400A，本發明實施例並不限於此。在一些其他實施例中，半導體裝置結構包含的單元可具有少於四個或多於四個電晶體結構。
第8題係一些實施例中，半導體裝置結構的透視 圖。如第8圖所示，單元300、310、與320組成1×3的陣列。單元300、310、與320的邊界以虛線標示，以利理解此結構。在一些實施例中，多個互補式場效電晶體(包含n型與p型場效電晶體)設置以形成於單元300、310、與320中。在一些其他實施例中，只有n型場效電晶體或p型場效電晶體設置以形成於單元300、310、與320中。
單元310與320的設置與前述單元300的設置類似或實質上相同，因此不重複說明。如第8圖所示的一些實施例，單元300、310、與320沿著X軸配置。單元310位於單元300與320之間。在一些實施例中，單元300中的接點結構240’之一者，與單元310中的接點結構240之一者彼此相連(以粗體線標示於第8圖中)。單元310中的接點結構240’之一者，與單元320中的接點結構240之一者彼此相連(以粗體線標示於第8圖中)。然而本發明實施例不限於此。在一些其他實施例中，單元310中的接點結構240’與單元320中的接點結構240分開。
如第8圖所示的一些實施例，單元310中的閘極堆疊結構250並未延伸至單元300與320中。如此一來，單元310中的閘極堆疊結構250，與單元300及320中的閘極堆疊結構250分開。如第8圖所示的一些實施例，單元300中的閘極堆疊結構250與單元310中的閘極堆疊結構250之間隔有距離D3。一些實施例中的多個接點結構240與240’，配置於單元300中的半導體線125’與單元310中的半導體線125之間。單元300中的接點結構240’與單元310中的接點結構240之間隔有距離D4，如第8圖所示。在一些實施例中，在一些實施例中，距離D3大於距離D4。 在一些實施例中，距離D3與單元300中的半導體線125’以及單元310中的半導體線125之間的距離實質上相同。
雖然第8圖顯示單元的1×3陣列，但本發明不限於此。在一些其他實施例中，半導體裝置結構可包含任何合適的單元陣列。舉例來說，一些其他實施例中不具有單元320。如此一來，半導體裝置結構包含單元300與310的1×2陣列。在一些其他實施例中，第四單元可形成於單元320之外側，以形成單元的1×4陣列。第四單元可與單元300、310、與320實質上相同。第四單元中的接點結構可與單元320中的接點結構240’相連或不相連。
本發明實施例可具有許多變化及/或調整。舉例來說，雖然第8圖顯示一列的單元300、310、與320，但本發明其他實施例可包含單元的多列。第9圖係一些實施例中，半導體裝置結構的透視圖。以第9圖為例，單元300、301、310、與311形成2×2陣列。在一些實施例中，單元301以及311的設置，分別與單元300以及單元310的設置類似或實質上相同。如此一來，單元301與311的設置已說明於第7與8圖的實施例中，因此不重複說明。
如第9圖所示的一些實施例，單元300與310沿著X軸排列成列，且單元301與311沿著X軸排列成另一列。在一些實施例中，共同的半導體線125位於單元300與301中。更特別的是，單元300與301中的半導體線125連接至閘極堆疊結構252(以粗體標示於第9圖之左側)，且閘極堆疊結構252覆蓋半導體線125。單元300與301共用相同的半導體線125。
同樣地，單元300與301共用相同的半導體線215’。單元300與301中的半導體線125’連接至閘極堆疊結構252’(以粗體標示於第9圖之左側)，且閘極堆疊結構252’覆蓋半導體線125’。在一些實施例中，單元310以及311之間的連接，與單元300以及301之間的連接類似或實質上相同。如此一來，單元310與311之間的連接已說明如上，因此不重複說明。
在一些實施例中，兩個閘極堆疊結構252與252’(以粗體標示於第9圖之左側)彼此分開。分開的閘極堆疊結構252與252’沿著單元310與311之間的邊界延伸。上述邊界以虛線標示於第9圖中。分開的閘極堆疊結構252與252’可定義單元300與301之間的邊界。同樣地，兩個閘極堆疊結構252與252’(以粗體標示於第9圖之右側)彼此分開。分開的閘極堆疊結構252與252’沿著單元310與311之間的邊界延伸。分開的閘極堆疊結構252與252’可定義單元310與311之間的邊界。
本發明實施例可具有許多變化及/或調整。舉例來說，雖然第1A至1Q、2、3A、3B、與4至9圖顯示的半導體裝置結構具有奈米線與金屬閘極堆疊，但本發明實施例不限於此。本發明一些其他實施例包含的半導體裝置結構具有奈米線與多晶矽閘極堆疊，或另一合適的半導體裝置結構。
本發明實施例形成具有奈米線的半導體裝置結構。半導體裝置結構包含電性連接至奈米線的閘極堆疊結構與接點電極。閘極堆疊結構圍繞部份奈米線。接點電極與閘極堆疊結構自奈米線朝相反方向延伸，因此可減少或實質上消除閘極堆疊結構與接點電極的重疊區域。如此一來，可緩解閘極堆 疊結構與接點電極之間的寄生電容。此外，可大幅降低半導體裝置結構中閘極至接點的寄生電容。因此可降低半導體裝置結構所需的功率，並增進半導體裝置結構的效能。本發明實施例可應用至小尺寸的低功率裝置。
在一些實施例中，提供半導體裝置結構。半導體裝置結構包括第一介電層。半導體裝置結構亦包含閘極堆疊結構於第一介電層中。半導體裝置結構更包含半導體線，且閘極堆疊結構圍繞部份的半導體線。此外，半導體裝置結構包含接點電極於第一介電層中，且接點電極電性連接至半導體線。接點電極與閘極堆疊結構自半導體線朝相反方向延伸。
在一些實施例中，上述半導體裝置結構更包括黏著層，其與閘極堆疊結構與半導體線相接；以及第二介電層，自黏著層沿著接點電極延伸。
在一些實施例中，上述半導體裝置結構的閘極堆疊結構以及黏著層之間的界面，與第一介電層以及接點電極之間的界面實質上共平面。
在一些實施例中，上述半導體裝置結構的黏著層延伸於第二介電層與接點電極之間，且黏著層亦與接點電極相接。
在一些實施例中，上述半導體裝置結構更包含間隔物單元於第一介電層中，其中間隔物單元覆蓋閘極堆疊結構的側壁，並與接點電極相接。
在一些實施例中，上述半導體裝置結構的接點電極圍繞部份的半導體線。
在一些實施例中，上述半導體裝置結構的閘極堆疊結構實質上平行於接點電極，且不與接點電極重疊。
在一些實施例中，提供半導體裝置結構。半導體裝置結構包括第一半導體線。半導體裝置結構亦包括第二半導體線。半導體裝置結構亦包含閘極堆疊結構延伸於第一半導體線與第二半導體線之間。閘極堆疊結構圍繞部份的第一半導體線與第二半導體線。此外，半導體裝置結構包含第一接點電極，其電性連接至第一半導體線。半導體裝置結構亦包含第二接點電極，其電性連接至第二半導體線。第一接點電極與第二接點電極朝相反方向延伸以遠離彼此。
在一些實施例中，上述半導體裝置結構的閘極堆疊結構與第一接點電極與第二接點電極交錯。
在一些實施例中，上述半導體裝置結構的第一接點電極與第二接點電極之間的距離，大於第一半導體線與第二半導體線之間的距離。
在一些實施例中，上述半導體裝置結構更包括第三半導體線；第四半導體線，其中第三半導體線位於第四半導體線與第二半導體線之間；第二閘極堆疊結構，延伸於第三半導體線與第四半導體線之間；以及第三接點電極，自第三半導體線朝第二半導體線延伸，其中閘極堆疊結構與第二閘極堆疊結構之間的距離，大於第二接點電極與第三接點電極之間的距離。
在一些實施例中，上述半導體裝置結構的閘極堆疊結構以及第二閘極堆疊結構之間的距離，與第二半導體線以 及第三半導體線之間的距離實質上相同。
在一些實施例中，提供半導體裝置結構的形成方法。方法包括形成堆疊層，其包括交替沉積的第一介電層與半導體層。方法亦包括移除部份的堆疊層以形成第一溝槽。方法亦包括將第二介電層填入第一溝槽。此外，方法包括移除第一介電層，與圖案化半導體層以形成半導體線。半導體線貼合至第二介電層。方法亦包括形成第三介電層，其包含第二溝槽；以及形成閘極堆疊結構於第二溝槽中。閘極堆疊結構圍繞部份的半導體線。方法亦包括形成接點電極以電性連接至半導體線。
在一些實施例中，上述方法更包括在形成第二介電層之前，先形成黏著層於第一溝槽中，其中半導體線經由黏著層貼合至第二介電層。
在一些實施例中，上述方法更包括蝕刻第三介電層以形成第二溝槽，其中在蝕刻第三介電層的步驟中，第三介電層的蝕刻速率大於第二介電層的蝕刻速率；以及在形成閘極堆疊結構之後，移除第三介電層。
在一些實施例中，上述方法更包括在形成閘極堆疊結構之後，移除第三介電層；形成第四介電層，其中閘極堆疊結構、半導體線、與第二介電層位於第四介電層中；以及蝕刻第四介電層以形成第三溝槽露出半導體線，其中在蝕刻第四介電層時，第四介電層的蝕刻速率大於第二介電層的蝕刻速率。
在一些實施例中，上述方法更包括在蝕刻第四介 電層後，在半導體線上進行磊晶成長製程。
在一些實施例中，上述方法更包括在蝕刻第四介電層之後，回火半導體線。
在一些實施例中，上述方法圖案化半導體以形成半導體線之步驟晚於閘極堆疊結構的形成步驟。
在一些實施例中，上述方法更包括形成間隔物單元於閘極堆疊結構的側壁上，其中在形成間隔物單元時，半導體線貼合至第二介電層。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之申請專利範圍的精神與範疇的前提下進行改變、替換、或更動。

Claims (1)

  1. 一種半導體裝置結構，包括：一第一介電層；一閘極堆疊結構，位於該第一介電層中；一半導體線，且該閘極堆疊結構圍繞部份的該半導體線；以及一接點電極，位於該第一介電層中並電性連接至該半導體線，其中該接點電極與該閘極堆疊結構自該半導體線朝相反方向延伸。
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