TW201839936A - 封裝基板及其製法 - Google Patents

Abstract

一種封裝基板，係將電子元件與導電柱設於線路結構上，並形成包覆該電子元件與導電柱之絕緣層，且令該導電柱之端面外露於該絕緣層，以供電子裝置堆疊於該封裝基板之導電柱之端面上，藉以縮減整體結構之堆疊高度及簡化製程。本發明復提供該封裝基板之製法。

Description

封裝基板及其製法

本發明係有關一種封裝結構，尤指一種封裝基板及其製法。

隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，例如，封裝堆疊(Package on package，簡稱PoP)等技術，以配合各種晶片上大幅增加之輸入/出埠數量，進而將不同功能之積體電路整合於單一封裝結構，此種封裝方式能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，適合應用於輕薄型各種電子產品。

第1圖係為習知用於PoP之半導體封裝件1的剖面示意圖。如第1圖所示，該半導體封裝件1係於一具有線路層(圖略)之封裝基板10上設置複數半導體元件11,12，再將電子裝置15藉由複數導電柱13堆疊於該封裝基板10 上，之後形成封裝膠體14於該封裝基板10與該電子裝置15之間，以包覆該些半導體元件11,12與該些導電柱13。

然而，習知半導體封裝件1中，係於該封裝基板10上方設置該些半導體元件11,12，故於堆疊該電子裝置15時，需考量該些半導體元件11,12及該些導電柱13之高度，因而增加該半導體封裝件1之整體封裝高度，導致難以縮小該半導體封裝件1的尺寸且製程複雜；再者，若該些導電柱13之高度不一致，將提高電子裝置15之設置困難度，甚或影響產品之良率。

因此，如何克服習知技術之種種缺點，實為目前各界亟欲解決之技術問題。

鑒於上述習知技術之缺失，本發明提供一種封裝基板，係包括：線路結構；設於該線路結構上之電子元件；設於該線路結構上之複數導電柱；以及形成於該線路結構上且包覆該電子元件及該導電柱之絕緣層，並令各該導電柱之端面外露出該絕緣層之上表面。

本發明復提供一種封裝基板之製法，係包括：於一線路結構上設置電子元件與複數導電柱；以及形成絕緣層於該線路結構上以包覆該電子元件與該導電柱，且令各該導電柱之端面外露於絕緣層之上表面。

前述之封裝基板及其製法中，該導電柱之端面凸出該絕緣層之上表面，以供接置電子裝置於該導電柱之端面上。

前述之封裝基板及其製法中，該導電柱之端面復可齊 平或低於該絕緣層之上表面，以供形成導電元件於該導電柱之端面上，用以接置電子裝置。

前述之封裝基板及其製法中，該線路結構係為大版面型式，故於該線路結構上係使用大版面型式進行模封，以形成該絕緣層。

由上可知，本發明之封裝基板及其製法，主要藉由該電子元件與該導電柱埋設於該封裝基板中之設計，以大幅降低該封裝基板上方之外露元件之高度，故相較於習知技術，於堆疊該電子裝置時，可縮減電子封裝件之整體封裝高度，以利於縮小該電子封裝件的尺寸。

再者，由於該電子元件埋設於該封裝基板中，故能縮短該電子元件與線路結構之間的導電路徑，因而能達到電性提升之目的。

又，將該電子元件與導電柱嵌埋於該封裝基板中，可簡化後續封裝流程(如省略習知封裝膠體之製作)，以降低製作成本。

1‧‧‧半導體封裝件

10,2a‧‧‧封裝基板

11,12‧‧‧半導體元件

13,23,43,53‧‧‧導電柱

14‧‧‧封裝膠體

15,25‧‧‧電子裝置

2,4,5‧‧‧電子封裝件

20‧‧‧線路結構

21,22‧‧‧電子元件

21a‧‧‧作用面

21b‧‧‧非作用面

210‧‧‧導電凸塊

22a,22b‧‧‧電極墊

220‧‧‧導電體

23a,43a,53a‧‧‧端面

24,24’‧‧‧絕緣層

24a‧‧‧第一表面

24b,24b’‧‧‧第二表面

240‧‧‧開孔

30,40‧‧‧導電元件

31‧‧‧電路板

32‧‧‧玻璃板

第1圖係為習知半導體封裝件的剖面示意圖；以及第2A至2C圖係為本發明之封裝基板之一實施例之製法的剖面示意圖；第2D圖係為應用本發明之封裝基板之一實施例的剖面示意圖；第3A及3B圖係為應用本發明之封裝基板之又一實施例的剖面示意圖； 第4A及4B圖係為應用本發明之封裝基板之再一實施例的剖面示意圖；以及第5圖係為應用本發明之封裝基板之另一實施例的剖面示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第2A至2C圖係為本發明之封裝基板之第一實施例的製法的剖面示意圖。

如第2A圖所示，於一線路結構20上結合有複數電子元件21,22及形成有複數導電柱23。

於本實施例中，該線路結構20係為大版面(panel， 簡稱PNL)型式，其具有介電層(圖未示)與結合該介電層之線路層(圖未示)，以藉由該線路層電性連接該些電子元件21,22及該導電柱23，且形成該導電柱23之材質係為如銅之金屬材或銲錫材。

再者，該電子元件21,22係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於一實施例中，該電子元件21係為半導體晶片，如微控制器(Microcontroller Unit，簡稱MCU)、特殊應用積體電路(Application Specific Integrated Circuit，簡稱ASIC)、動態隨機存取記憶體(Dynamic Random Access Memory，簡稱DRAM)或電源管理晶片(Power Management IC，簡稱PMIC)等，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊，且該電子元件21以覆晶方式(於該電極墊上形成導電凸塊210)電性連接該線路結構20之線路層；另外，該電子元件22係為被動元件，其左右兩側具有電極墊22a,22b，以於其上形成導電體220而電性連接該線路結構20之線路層。

如第2B圖所示，使用大版面(panel，簡稱PNL)型式進行模封(molding)，以形成一絕緣層24’於該線路結構20上，以令該絕緣層24’包覆該些電子元件21,22與該些導電柱23。

於本實施例中，形成該絕緣層24’之材質係為介電材，例如環氧樹脂(epoxy)為基材(base)。

再者，該絕緣層24’具有相對之第一表面24a與第二表面24b’，且以該第一表面24a結合至該線路結構20上。

如第2C圖所示，移除該絕緣層24’之第二表面24b’之部分材質，以令該導電柱23之端面23a凸出該絕緣層24之第二表面24b，以作為外接點，以獲得本發明之封裝基板2a。

另外，請參照第2D圖所示，後續可將一電子裝置25接置於該封裝基板2a中外露出該絕緣層24之導電柱23之端面23a，以構成一電子封裝件2，其中，該電子裝置25係如封裝結構或其它電子結構(如晶片)。

再者，如第3A圖所示，於該線路結構20相對該絕緣層24之另一側上(即該線路結構20下側)可藉由複數如銲球之導電元件30結合一如電路板31之外部裝置。或者，如第3B圖所示，於該線路結構20相對該絕緣層24之另一側上可結合一如玻璃板32之外部裝置。

本發明之封裝基板2a係藉由該電子元件21,22與該些導電柱23嵌埋於該封裝基板2a中，以大幅降低及有效控制該封裝基板2a上方之外露元件(僅露出該導電柱23之端面23a)之高度，故於堆疊該電子裝置25時，可縮減該電子封裝件2之整體封裝高度，以利於縮小該電子封裝件2的尺寸，同時簡化製程。

再者，由於該電子元件21,22埋設於該封裝基板2a中，故能縮短該電子元件21,22與線路結構20之間的導電路徑，因而能達到電性提升之目的。

又，將該電子元件21,22與導電柱23嵌埋於該封裝基板2a中，可簡化後續封裝流程(如省略習知封裝膠體14之製作)，以降低製作成本。

另外，該導電柱23嵌埋於該絕緣層24中，使各該導電柱23之周圍隔有絕緣材，同時可有效控制該導電柱23之端部外露尺寸，故當該導電柱23之數量增加而該些導電柱23之間的間距縮小時，能避免各該導電柱23之間發生橋接(bridge)。

第4A至4B圖係為本發明之封裝基板及其應用之電子封裝件之另一實施例的剖面示意圖。本實施例與第一實施例之差異在於該導電柱之端面高度，其它結構大致相同，故以下僅詳細說明相異處，而不再贅述相同處，特此述明。

如第4A及4B圖所示，於第2B圖所示之製程後，藉由如研磨方式之整平製程，移除該絕緣層24’之第二表面24b’之部分材質與該導電柱23之部分材質，以令該導電柱43之端面43a齊平該絕緣層24之第二表面24b。

於本實施例中，該封裝基板2a可透過於該導電柱43之端面43a上間隔如銲球之導電元件40，以接置該電子裝置25，而形成一電子封裝件4。

再者，有關該導電柱之端面齊平該絕緣層之第二表面之方式不限於上述，亦可於第2A圖所示之製程後，以模具成形之方式，直接形成其第二表面24b齊平該導電柱23之端面23a的絕緣層24。

第5圖係為本發明之封裝基板及其應用之電子封裝件 之另一實施例的剖面示意圖。本實施例與前述實施例之差異在於該導電柱之端面高度，其它結構大致相同，故以下僅詳細說明相異處，而不再贅述相同處，特此述明。

如第5圖所示，於第2C圖所示之製程中，係以開孔方式移除該絕緣層24’之第二表面24b’之部分材質，以於該絕緣層24之第二表面24b上形成有複數外露該導電柱53之端面53a的開孔240，使該導電柱53之端面53a低於該絕緣層24之第二表面24b。

於本實施例中，該封裝基板2a可透過於該些開孔240中形成複數結合該導電柱53之端面53a上之導電元件40，以接置該電子裝置25，而形成一電子封裝件5。

再者，有關該導電柱之端面低於該絕緣層之第二表面之方式不限於上述，亦可於第4A圖所示之齊平狀態下，蝕刻移除該導電柱43之部分材質，使該導電柱53之端面53a低於該絕緣層24之第二表面24b。

本發明亦提供一種封裝基板2a，其包括：一線路結構20、設於該線路結構20上之複數電子元件21,22與複數導電柱23,43,53、以及包覆該電子元件21,22與導電柱23,43,53之絕緣層24。

所述之電子元件21,22係設於該線路結構20上且嵌埋於該絕緣層24中並電性連接該線路結構20。

所述之導電柱23,43,53係設於該線路結構20上且嵌埋於該絕緣層24中並電性連接該線路結構20，同時令該些導電柱23,43,53之端面23a,43a,53a外露於該絕緣層24。

於一實施例中，該導電柱23之端面23a凸出該絕緣層24，以接置電子裝置25於該導電柱23之端面23a上。

於一實施例中，該導電柱43,53之端面43a,53a齊平或低於該絕緣層24之第二表面24b，以於該導電柱43,53之端面43a,53a上間隔導電元件40而接置電子裝置25。

於一實施例中，該線路結構20係為大版面型式。

於一實施例中，所述之封裝基板2a可於該線路結構20相對該絕緣層24之另一側上結合外部裝置(如電路板31或玻璃板32)。

綜上所述，本發明之封裝基板及其製法，係藉由將電子元件與導電柱嵌埋於該封裝基板中之設計，以利於縮減電子封裝件的尺寸及提升電性，且能簡化封裝流程而降低製作成本，並於增加導電柱之數量及應用於細間距產品時，能避免各該導電柱之間發生橋接。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (10)

1. 一種封裝基板，係包括：線路結構；設於該線路結構上之電子元件；設於該線路結構上之複數導電柱；以及形成於該線路結構上且包覆該電子元件及該導電柱之絕緣層，並令各該導電柱之端面外露出該絕緣層上表面。
2. 如申請專利範圍第1項所述之封裝基板，其中，該導電柱之端面凸出該絕緣層上表面。
3. 如申請專利範圍第1項所述之封裝基板，其中，該導電柱之端面齊平或低於該絕緣層上表面。
4. 如申請專利範圍第1項所述之封裝基板，其中，該線路結構係為大版面型式。
5. 如申請專利範圍第1項所述之封裝基板，復包括設於該導電柱之端面上之導電元件，以供接置電子裝置。
6. 一種封裝基板之製法，係包括：於一線路結構上設置電子元件與複數導電柱；以及形成絕緣層於該線路結構上以包覆該電子元件與該導電柱，且令各該導電柱之端面外露於該絕緣層上表面。
7. 如申請專利範圍第6項所述之封裝基板之製法，其中，該導電柱之端面凸出該絕緣層上表面。
8. 如申請專利範圍第6項所述之封裝基板之製法，其中， 該導電柱之端面齊平或低於該絕緣層上表面。
9. 如申請專利範圍第6項所述之封裝基板之製法，其中，該線路結構上係使用大版面型式進行模封，以形成該絕緣層。
10. 如申請專利範圍第6項所述之封裝基板之製法，復包括形成導電元件於該導電柱上，以接置電子裝置。