JP2012015213A

JP2012015213A - 記憶素子、記憶素子の製造方法、及び、メモリ

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Publication number: JP2012015213A
Application number: JP2010148219A
Authority: JP
Inventors: Hiroyuki Uchida; 裕行内田; Masakatsu Hosomi; 政功細見; Hiroyuki Omori; 広之大森; Kazuhiro Bessho; 和宏別所; Yutaka Higo; 豊肥後; Ichiyo Yamane; 一陽山根
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2010-06-29
Filing date: 2010-06-29
Publication date: 2012-01-19
Also published as: US8598671B2; TW201212315A; US20130302913A1; US20110316103A1; KR20120001617A; US9472751B2; CN102315383A; CN102315383B

Abstract

【課題】消費電力化が可能な記憶素子を提供する。
【解決手段】積層方向に電流を流して、スピン偏極した電子を注入することにより、記憶層１６の磁化Ｍ１の向きが変化して、記憶層１６に対して情報の記憶が行われる記憶素子３を構成する。この記憶素子３は、情報を磁性体の磁化状態により保持する記憶層１６と、記憶層１６に対してトンネルバリア層１５を介して設けられている磁化固定層１４とを備える。そして、トンネルバリア層１５は、厚さが０．１ｎｍ以上０．６ｎｍ以下であり、且つ、界面ラフネスが０．５ｎｍ未満である。
【選択図】図２

Description

本発明は、本発明は、膜面に対して垂直磁気異方性を有し、垂直に電流を流すことによって磁気抵抗変化を得る構成の記憶素子及び記憶素子の製造方法、この記憶素子を備えるメモリに関する。

大容量サーバからモバイル端末に至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジックなどの素子においても高集積化、高速化、低消費電力化等のさらなる高性能化が追求されている。特に半導体不揮発性メモリの進歩は著しく、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。一方、コードストレージ用、さらにはワーキングメモリへの展開を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭなどを置き換えるべくＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）などの開発が進められている。これらのうち一部はすでに実用化されている。

なかでもＭＲＡＭは、磁性体の磁化方向によりデータ記憶を行うために高速かつほぼ無限（１０^１５回以上）の書換えが可能であり、すでに産業オートメーションや航空機などの分野で使用されている。ＭＲＡＭはその高速動作と信頼性から、今後コードストレージやワーキングメモリへの展開が期待されている。しかし、現実には低消費電力化、大容量化に課題を有している。これはＭＲＡＭの記憶原理、すなわち配線から発生する電流磁界により磁化を反転させるという方式に起因する本質的な課題である。

この問題を解決するための一つの方法として、電流磁界によらない記憶、すなわち磁化反転方式が検討されている。なかでもスピントルク磁化反転に関する研究は活発である。スピントルク磁化反転の記憶素子は、ＭＲＡＭと同じくＭＴＪ（Magnetic Tunnel Junction）により構成されている。この構成は、ある方向に固定された磁性層を通過するスピン偏極電子が、他の自由な（方向を固定されない）磁性層に進入する際にその磁性層にトルクを与えることを利用したもので、あるしきい値以上の電流を流せば自由磁性層が反転する。０／１の書換えは電流の極性を変えることにより行う。この反転のための電流の絶対値は０．１μｍ程度のスケールの素子で１ｍＡ以下である。しかもこの電流値が素子体積に比例して減少するため、スケーリングが可能である。さらに、ＭＲＡＭで必要であった記憶用電流磁界発生用のワード線が不要であるため、セル構造が単純になるという利点もある。

以下、スピントルク磁化反転を利用したＭＲＡＭを、ＳＴ−ＭＲＡＭ（Spin Torque-Magnetic Random Access Memory）と呼ぶ。高速かつ書換え回数がほぼ無限大であるというＭＲＡＭの利点を保ったまま、低消費電力化、大容量化を可能とする不揮発メモリとして、ＳＴ−ＭＲＡＭに大きな期待が寄せられている。

ＳＴ−ＭＲＡＭにて低消費電力を達成するためには、トンネルバリア層を薄くすることによってＭＴＪ素子の抵抗を低くすることが必要である。これは、スケーリングに従った大容量化により素子を縮小すると、トンネルバリア層による抵抗値が大きくなる。このため、素子を低抵抗化が難しい。従って、スケーリングと低消費電力を両立するためにトンネルバリア層の薄層化が要求される。

図１１はＳＴ−ＭＲＡＭのＭＴＪ構造の断面模式図である。図１１に示すＳＴ−ＭＲＡＭは、下地層５１、反強磁性層５２、磁化固定層（固定層、参照層）５３、トンネルバリア層５４、記憶層（磁化記憶層、フリー層）５５及びキャップ層（保護層）５６から構成されている。矢印は各磁性層のＳＴ−ＭＲＡＭ動作時の磁化方向を示したものである。記憶層５５は、磁化Ｍ５５の方向が膜面に平行な方向（水平方向）に自由に変化する磁気モーメントを有する強磁性体から構成されている。磁化固定層５３は、磁化Ｍ５３の方向が固定された膜面に平行な方向（水平方向）の磁気モーメントを有する強磁性体から構成されている。情報の記憶は一軸異方性を有する自由磁化層（記憶層）の磁化方向により行う。書込み時には膜面垂直方向に電流を印加し、記憶層にスピントルク磁化反転を発生させることで行う。

ＭＴＪ素子は１ｎｍ以下のきわめて薄いトンネルバリア層を有するため、その界面はラフネスに敏感であり充分に平坦でなくてはならない。一般にトンネルバリア層として用いられるＭｇＯ層の平坦化の手法としては、例えばＭｇＯ膜形成後に真空中での加熱する方法が知られている（例えば、非特許文献１参照）。

Isogami et al., APPLIED PHYSICS LETTERS Vol.93, 192109 [2008] Kools et al., JOURNAL OF APPLIED PHYSICS Vol.85, 4466 [1999]

ＳＴ−ＭＲＡＭにおいて大きな読み出し信号を与える高磁気抵抗変化率を実現するためには、トンネルバリア層として（００１）方向に結晶配向したＭｇＯを用いることが望ましい。しかしながら、ＭｇＯトンネルバリア層の厚さを薄膜化することによって抵抗を下げる際には、次の点が問題となる。
（１）トンネルバリア層の界面ラフネスによって磁化自由層と磁化固定層の磁気的な層間結合（ネール結合）が増大する。
（２）トンネルバリア層へピンホールなどの欠陥が導入されることによるトンネルバリア層の品質が低下する。

トンネルバリア層を薄層化した場合、トンネルバリア層に膜厚分布により、トンネルバリア層を挟む磁化固定層と記憶層との間の磁気的なネール結合が生じる。例えば、薄く形成されたトンネルバリア層における、トンネルバリア層の界面ラフネスの増大とネール結合の発生との関係性について報告されている（例えば、非特許文献２参照）。ネール結合によって、ＭＴＪ素子に漏洩磁界が発生するため、外部磁界をかけずに動作させる際の支障となる。さらに、素子により必要な電流の大きさがばらつくことになる。
結果として、ＴＭＲ（Tunnel Magnetic Resistance）比やショート等を含む素子特性が劣化し、ＳＴ−ＭＲＡＭの読み出し信号の減少等のＭＴＪ素子としての動作に支障をきたす。

この問題は、ウェハーレベルの評価でも明瞭に現れている。一例として図１２に、上記ＭＴＪ素子のトンネルバリア層厚を、０．７２ｎｍ、０．６３ｎｍとして作製した２つの試料の磁化曲線を示す。ウェハーのＭＴＪ構造の磁気特性を評価すると、トンネルバリア層厚を０．６３ｎｍとした素子では、上述の２つの要素により磁化自由層を反映したヒステリシスループがネール結合によりシフトし、かつピンホール・ラフネスにより層中の個々の磁化が分散される。これにより、図１２に示すように、トンネルバリア層厚を０．６３ｎｍに薄くした試料のヒステリシスループの角型性が、トンネルバリア層厚を０．７２ｎｍとした試料に対して劣化する。
上述のように、ＳＴ−ＭＲＡＭの低消費電力化のためには、トンネルバリア層の薄型化による低抵抗域において、ラフネス等によるＭＴＪ素子の機能低下を招かない高品質なトンネルバリア層を形成することが求められている。

上述した問題の解決のため、本発明においては、低消費電力化が可能な記憶素子及び記憶素子の製造方法、並びにこの記憶素子を備えるメモリを提供するものである。

本発明の記憶素子は、積層方向に電流を流して、スピン偏極した電子を注入することにより記憶層の磁化の向きが変化し、記憶層に対して情報の記憶が行われる。この記憶素子は、情報を磁性体の磁化状態により保持する記憶層と、記憶層に対してトンネルバリア層を介して設けられている磁化固定層とを備える。そして、トンネルバリア層は、厚さが０．１ｎｍ以上０．６ｎｍ以下であり、且つ、界面ラフネスが０．５ｎｍ未満である。
また、本発明のメモリは、上記記憶素子と、この記憶素子に積層方向の電流を供給する配線とを備える。

本発明の記憶素子及びメモリによれば、トンネルバリア層の厚さを０．１ｎｍ以上０．６ｎｍ以下とすることにより、低抵抗化が可能となる。さらに、界面ラフネスを０．５ｎｍ未満とすることにより、トンネルバリア層の厚さを０．６ｎｍ以下まで薄くしても、ネール結合や欠陥の抑制が可能となる。
従って、トンネルバリア層の品質低下を招くことなく、記憶素子及びメモリの低消費電力化が可能となる。

また、本発明の記憶素子の製造方法は、磁性層を形成する工程と、磁性層上にトンネルバリア層を形成する工程とを有する。そして、トンネルバリア層を形成する工程において、トンネルバリア層を２回以上の工程に分けて所定の厚さに形成する。

本発明の記憶素子の製造方法によれば、トンネルバリア層を形成する工程において、トンネルバリア層全体を形成する際に、工程を２回以上に分割して所定の厚さまで形成する。このように、トンネルバリア層の形成工程を２回以上に分けて行うことで、充分な平坦性を有するトンネルバリア層が得られる。このため、トンネルバリア層のラフネスの悪化による記憶素子の品質低下を抑制し、低消費電力化が可能な記憶素子を製造することができる。

本発明によれば、低消費電力化が可能な記憶素子及びメモリを提供することができる。

本発明の実施の形態のメモリの概略構成図（斜視図）である。本発明の第１の実施の形態の記憶素子の断面図である。本発明の他の実施の形態の記憶素子の断面図である。実験例１〜４の素子の磁化曲線を示す図である。実験例１〜４の素子と実験例５〜８の素子の界面ラフネスを示す図である。本発明の第２の実施の形態の記憶素子の断面図である。実験例９及び実験例１０の素子の磁化曲線を示す図である。本発明の第３の実施の形態の記憶素子の断面図である。Ａ、Ｂは、実験例１１の素子の磁化曲線を示す図である。実験例１２の素子の磁化曲線を示す図である。従来の記憶素子の断面図である。従来の記憶素子の磁化曲線を示す図である。

以下、本発明を実施するための形態例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．本発明の第１の実施の形態
２．本発明の記憶素子の製造方法
３．第１の実施の形態の記憶素子の実験例
４．本発明の第２の実施の形態
５．第２の実施の形態の記憶素子の実験例
６．本発明の第３の実施の形態
７．第３の実施の形態の記憶素子の実験例

〈１．本発明の第１の実施の形態〉
［メモリの構成例］
本発明の第１の実施の形態のメモリの概略構成図（斜視図）を図１に示す。
このメモリは、互いに直交する２種類のアドレス配線（例えばワード線とビット線）の交点付近に、磁化状態で情報を保持することができる記憶素子が配置されて成る。
即ち、シリコン基板等の半導体基体１０の素子分離層２により分離された部分に、各メモリセルを選択するための選択用トランジスタとして、ドレイン領域８、ソース領域７、及びゲート電極１が、それぞれ形成されている。このうち、ゲート電極１は、図中前後方向に延びる一方のアドレス配線（例えばワード線）を兼ねている。
ドレイン領域８は、図中左右の選択用トランジスタに共通して形成されており、このドレイン領域８には、配線９が接続されている。

そして、ソース領域７と、上方に配置された、図中左右方向に延びる他方のアドレス配線（例えばビット線）６との間に、記憶素子３が配置されている。この記憶素子３は、スピン注入により磁化の向きが反転する強磁性層から成る記憶層を有する。
また、この記憶素子３は、２種類のアドレス配線１、６の交点付近に配置されている。
この記憶素子３は、ビット線６と、ソース領域７とに、それぞれ上下のコンタクト層４を介して接続されている。
これにより、２種類のアドレス配線１、６を通じて記憶素子３に電流を供給することができる。そして、記憶素子３に上下方向（記憶素子３の積層方向）の電流を流すことで、スピン注入により記憶層の磁化の向きを反転させることができる。

［記憶素子の構成例］
第１の実施の形態の記憶素子３の断面図を図２に示す。
図２に示すように、この記憶素子３は、基体１１上に、下地層１２、反強磁性層１３、磁化固定層（参照層）１４、トンネルバリア層１５、記憶層（磁化自由層、フリー層）１６、及び、キャップ層（保護層）１７が順次積層された積層構造を有する。そして、キャップ層１７上に図示しない上部電極が設けられ、下地層１２の底部に図示しない下部電極が設けられる。さらに、上部電極にビット線と接続される配線が設けられて記憶素子３が構成される。

記憶素子３は、一軸異方性を有する記憶層１６の磁化Ｍ１の方向により情報の記憶が行われる。また、膜面垂直方向に電流を印加し、記憶層にスピントルク磁化反転を発生させることで書込みが行われる。
スピン注入により磁化Ｍ１の向きが反転する記憶層１６に対して、下層に磁化固定層１４が設けられている。磁化固定層１４の下に反強磁性層１３が設けられ、この反強磁性層１３により、磁化固定層１４の磁化Ｍ１４の向きが固定される。記憶層１６と磁化固定層１４との間には、トンネルバリア層１５が設けられ、記憶層１６と磁化固定層１４とにより、ＭＴＪ素子が構成されている。

磁化固定層１４は、強磁性層のみにより形成されていてもよく、或いは、反強磁性層と強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成としてもよい。また、磁化固定層１４は、単層の強磁性層から成る構成、或いは、複数層の強磁性層がトンネルバリア層を介して積層した積層フェリ構造である。
磁化固定層１４を積層フェリ構造としたときは、磁化固定層の外部磁界に対する感度を低下させることができるため、外部磁界による磁化固定層の不要な磁化変動を抑制して、記憶素子を安定して動作させることができる。さらに、各強磁性層の厚さを調整することができ、磁化固定層からの漏洩磁界を抑えることができる。
磁化固定層１４は、記憶層１６よりも磁化反転電流が大きい必要あるため、記憶層１６よりも厚さを大きくする必要がある。磁化固定層１４は、記憶層１６との反転電流差が充分に大きな差となる、例えば１ｎｍ〜４０ｎｍで構成される。

磁化固定層１４を構成する強磁性層の材料としては、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ等を用いることができる。積層フェリ構造を形成するトンネルバリア層の材料としては、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ、またはこれらの合金等を用いることができる。

反強磁性層１３の材料としては、ＦｅＭｎ合金、ＰｔＭｎ合金、ＰｔＣｒＭｎ合金、ＮｉＭｎ合金、ＩｒＭｎ合金、ＮｉＯ、Ｆｅ_２Ｏ_３等の磁性体を挙げることができる。また、これらの磁性体に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を添加して、磁気特性を調整してもよい。また、その他の結晶構造や結晶性や物質の安定性等の各種物性を調整してもよい。反強磁性層１３は、例えば１ｎｍ〜４０ｎｍで構成される。
また、記憶素子３の積層構造は、記憶層１６が磁化固定層１４の上側に配置される構成でもよく、また、下側に配置される構成でもよい。

記憶層１６は、主としてＣｏ、Ｆｅ、Ｎｉ、Ｇｄ等の強磁性材料から構成され、これら２種以上の合金を一つの層として、一層又は二層以上の積層状態で形成される。各強磁性層には、飽和磁化量等の磁気特性や、結晶構造（結晶質、微結晶構造、アモルファス構造）の制御のために合金元素が添加してもよい。例えば、ＣｏＦｅ合金、ＣｏＦｅＢ合金、Ｆｅ合金或いはＮｉＦｅ合金を主成分として、Ｇｄ等の磁性元素や、他の元素として、Ｂ、Ｃ、Ｎ、Ｓｉ、Ｐ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ、Ｎｂ、Ｃｕ、Ｚｒ、Ｗ、Ｖ、Ｈｆ、Ｇｄ、Ｍｎ、Ｐｄが１種或いは複数添加された材料を用いることができる。また、例えば、ＣｏにＺｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉから選ばれる１種類以上の元素を添加したアモルファス材料、ＣｏＭｎＳｉ、ＣｏＭｎＡｌやＣｏＣｒＦｅＡｌ等のホイスラー材料を用いることができる。記憶層１６の厚さは、２ｎｍ〜８ｎｍの範囲であれば記憶素子の動作に支障はない。

キャップ層１７は、例えば、Ｌｉ、Ｂｅ、Ｎａ、Ｍｇ、Ｎｂ、Ｔｉ、Ｖ、Ｔａ及びＢａのうち１つ以上の元素、若しくは、これら元素を含む酸化物、又は、Ｔｉ及びＶのうち１つ以上の元素の窒化物から構成される。
また、下地層１２は、例えば、Ｍｇ、Ｃａ、Ｖ、Ｎｂ、Ｍｎ、Ｆｅ、Ｃｏ及びＮｉのうちの少なくとも１つ以上の元素、若しくは、これら元素を含む酸化物から構成される。下地層１２は、厚すぎると平滑性が低下し、薄すぎると機能しないため３〜３０ｎｍで形成される。

記憶層１６と磁化固定層１４との間のトンネルバリア層１５の材料には、酸化マグネシウム（ＭｇＯ）を用いることができる。また、酸化マグネシウムの他にも、例えば酸化アルミニウム、窒化アルミニウム、ＳｉＯ_２、Ｂｉ_２Ｏ_３、ＭｇＦ_２、ＣａＦ、ＳｒＴｉＯ_２、ＡｌＬａＯ_３、Ａｌ−Ｎ−Ｏ等の各種の絶縁体、誘電体、半導体を用いて構成することもできる。記憶素子３において大きな読み出し信号を与える高磁気抵抗変化率を実現するためには、トンネルバリア層１５として（００１）方向に結晶配向したＭｇＯを用いることが好ましい。

また、トンネルバリア層１５は、厚さが０．１ｎｍ以上０．６ｎｍ以下であり、且つ、界面ラフネスが０．５ｎｍ未満である。
トンネルバリア層を０．６ｎｍ以下に薄く形成することにより、素子の低抵抗化が可能である。また、界面ラフネスを０．５ｎｍに形成することにより、ネール結合を抑制することができ、駆動電流の増加を抑制することができる。また、トンネルバリア層の厚さの下限は、使用する材料に応じて実際にトンネル絶縁膜として機能する最低限の厚さ、例えば０．１ｎｍとすればよい。例えば、トンネルバリア層をＭｇＯで構成した場合には、ＭｇＯ結晶の１単位セルが０．４２ｎｍであるため、これを基準として実際にトンネル絶縁膜として機能すると考えられる約０．３ｎｍ以上とすることが好ましい。さらに、界面ラフネスを０．５ｎｍ未満に形成することにより、トンネルバリア層のピンホール等の欠陥の導入が抑制される。これは、ラフネスが０．５ｎｍ未満となるようにトンネルバリア層を精密に形成することにより、平坦性、結晶性に優れた層となる。このため、従来のトンネルバリア層の薄層化により発生する欠陥等の問題を解消することができる。

〈２．本発明の記憶素子の製造方法〉
次に、上述の記憶素子の製造方法の実施の形態について説明する。
本実施の形態の記憶素子３は、下地層１２からキャップ層１７までを真空装置内で、スパッタリング、真空蒸着、ＣＶＤ、ＰＶＤ等を用いて連続的に形成し、その後エッチング等の加工により記憶素子３のパターンを形成することにより、製造することができる。

まず、基体１１上に下地層１２を形成する。基体１１としては、例えば、熱酸化層付シリコン基体を用いる。基体１１上に、下地層１２として例えばＴａ層を３ｎｍ〜３０ｎｍ形成する。
次に、下地層１２上に反強磁性層１３を形成する。反強磁性層１３としては、上述の材料例えばＰｔＭｎを用いて、下地層１２上に１ｎｍ〜４０ｎｍ形成する。
そして、反強磁性層１３上に磁化固定層１４を形成する。磁化固定層１４としては上述の強磁性層の材料を用いて、１ｎｍ〜４０ｎｍ形成する。磁化固定層１４を積層フェリ構造とする場合には、上述のトンネルバリア層を、例えば、０．４ｎｍ〜２．５ｎｍで形成する。

次に、磁化固定層１４上にトンネルバリア層１５を形成する。トンネルバリア層１５は、上述の元素の酸化物又は窒化物、例えばＭｇＯのターゲットを用いたスパッタリングにより０．１ｎｍ〜０．６ｎｍ形成する。また、トンネルバリア層１５としては、上述の元素と、上述の元素の酸化物又は窒化物との積層体、例えばＭｇとＭｇＯとの積層体であるＭｇＯ／Ｍｇ積層体やＭｇ／ＭｇＯ／Ｍｇ積層体を形成する。

また、トンネルバリア層１５は、トンネルバリア層１５全体の厚さを形成する際に、積層工程を２回以上の工程に分けて、所定の厚さに形成する。例えば、トンネルバリア層１５を２回の工程に分けて形成する場合には、第１工程として、磁化固定層１４上に、所定のトンネルバリア層１５の厚さよりも薄い、第１トンネルバリア層を形成する。そして、第２工程において、第１工程で形成した第１トンネルバリア層上に、さらに同じ材料により第２トンネルバリア層を形成する。この２つの工程により、所定の厚さのトンネルバリア層１５を形成する。
トンネルバリア層１５全体の厚さを０．６ｎｍ以下に形成することで、記憶素子の低抵抗化及び低消費電力化が可能となる。また、トンネルバリア層１５の形成工程を２回に分けることにより、トンネルバリア層の界面ラフネスを０．５ｎｍ未満に形成することができる。これは、トンネルバリア層１５の形成を数回に分けて行うことで、膜形成処理の中断中に成膜時の余剰熱による元素の再配置が起きるためと推測される。

次に、トンネルバリア層１５上に記憶層１６を形成する。記憶層１６は、上述の強磁性材料を用いたスパッタリングにより２ｎｍ〜８ｎｍ形成する。そして、記憶層１６上にキャップ層１７を形成する。キャップ層１７としては上述の元素、又は上述の元素の酸化物及び窒化物を用いて形成する。
以上の工程により図２に示す構成の記憶素子３を製造することができる。

［記憶素子の変形例：膜面垂直磁化］
上述の第１の実施の形態では、面内磁気異方性を有する記憶層を備える記憶素子について説明しているが、膜面に対し垂直磁気異方性を有する記憶素子にも本発明を適用することができる。
図３に、垂直磁化型のＳＴ−ＭＲＡＭの断面模式図を示す。ＳＴ−ＭＲＡＭは、基体１１上に、結晶配向用の下地層１２、反強磁性層１３、磁化固定層（参照層）１９、トンネルバリア層１５、記憶層（磁化自由層、フリー層）１８、及び、キャップ層１７（保護層）が順次積層された積層構造を有する。そして、キャップ層１７上に図示しない上部電極が設けられ、下地層１２の底部に図示しない下部電極が設けられる。さらに、上部電極にビット線と接続される配線が設けられて記憶素子が構成される。

記憶層１８は、磁化Ｍ１８の方向が層面垂直方向に自由に変化する磁気モーメンを有する強磁性体から構成されている。磁化固定層１９は、磁化Ｍ１９が膜面垂直方向に固定された磁気モーメントを有する強磁性体から構成されている。情報の記憶は一軸異方性を有する記憶層１８の磁化Ｍ１８の向きにより行う。書込みは、膜面垂直方向に電流を印加し、スピントルク磁化反転を起こすことにより行う。
このように、スピン注入により磁化Ｍ１８の向きが反転する記憶層１８に対して、下層に磁化固定層１９が設けられている。そして、磁化固定層１９の下に反強磁性層１３が設けられ、この反強磁性層１３により、磁化固定層１９の磁化Ｍ１９の向きが固定される。記憶層１８と磁化固定層１９との間には、トンネルバリア層１５が設けられ、記憶層１８と磁化固定層１９とにより、ＭＴＪ素子が構成されている。

垂直磁化型のＳＴ−ＭＲＡＭの磁化固定層と記憶層を除く構成は、面内磁気型の記憶素子と同じ構成であるため、上述の第１実施形態と同様に構成することができる。このため、磁化固定層１９と記憶層１８以外の構成の説明は省略する。

記憶層１８は、垂直異方性を有する磁性材料から構成される。このような磁性材料としては、ＴｂＣｏＦｅ等の希土類−遷移金属合金、Ｃｏ／Ｐｄ多層膜等の金属多層膜、ＦｅＰｔ等の規則合金がある。ＳＴ−ＭＲＡＭにおいて大きな読み出し信号を与える高磁気抵抗変化率を実現するためにトンネルバリア層１５としてＭｇＯが用いることが好ましい。これを考慮すると、（００１）面が配向したＦｅＰｔ、ＦｅＰｄ、ＦｅＮｉ及びＭｎＡｌ合金を用いることが好ましい。

磁化固定層１９としては、反転電流の大きな磁性層を用いる。記憶層１９よりも反転電流の大きな磁性層を用いることにより、高性能な記憶素子を構成することができる。
磁化固定層１９としては、例えば、Ｃｏを主成分とし、Ｃｒ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｈｆ、Ｔｉ、Ｚｒ、Ｐｔ、Ｐｄ、Ｆｅ及びＮｉのうち１つ以上の元素を含む合金を用いることができる。例えば、ＣｏＣｒ、ＣｏＰｔ、ＣｏＣｒＴａ及びＣｏＣｒＰｔ等を用いることができる。また、Ｔｂ、Ｄｙ、Ｇｄと遷移金属とのアモルファス合金を用いることができる。例えば、ＴｂＦｅ、ＴｂＣｏ及びＴｂＦｅＣｏ等を用いることができる。
また、磁化固定層１９は、強磁性層のみにより形成されていてもよく、或いは複数層の強磁性層がトンネルバリア層を介して積層した積層フェリ構造としてもよい。

なお、垂直磁化を有するＳＴ−ＭＲＡＭにおいても、トンネルバリア層は、積層工程を２回以上の工程に分けて、厚さ０．１ｎｍ以上０．６ｎｍ以下、界面ラフネス０．５ｎｍ未満に形成されている。本実施形態では、トンネルバリア層として、（００１）面配向のＭｇＯを用いることが好ましい。

一般に、垂直磁気異方性を有する記憶素子とすることにより、面内磁気異方性を有する記憶素子よりも低電力化、大容量化に適しているとされている。これは垂直磁化の方がスピントルク磁化反転の際に超えるべきエネルギバリアが低く、また垂直磁化膜の有する高い磁気異方性が、大容量化により微細化した記憶担体の熱安定性を保持するのに有利なためである。

〈３．第１の実施の形態の記憶素子の実験例〉
本発明の記憶素子の構成において、実際にＭＴＪ素子を構成し、その特性を調べた。
［磁化特性の比較］
（実験例１）
熱酸化膜付きシリコン基板上に下地層１２として、Ｔａ５ｎｍを形成した。次に、反強磁性層１３としてＰｔＭｎ２０ｎｍを形成し、磁化固定層１４としてＣｏＦｅ２ｎｍ／Ｒｕ０．８ｎｍ／ＣｏＦｅＢ２ｎｍを順次形成した。ここでは反強磁性体１３を利用したスピンバルブ構造、且つ、磁化固定層１４はＲｕを介した積層フェリ構造を用いた。
次に、トンネルバリア層を第１工程においてＭｇＯ０．４ｎｍを形成した後、第２工程において残りのＭｇＯ０．０７ｎｍを形成した。最後に、自由磁化層ＣｏＦｅＢ３ｎｍとキャップ層を順次形成した。上記構成の積層体を形成後、３２０℃で磁場中熱処理を行った。以上の工程により、トンネルバリア層の厚さが０．４７ｎｍの実験例１のＭＴＪ素子を作製した。

（実験例２〜４）
トンネルバリア層を形成する第２工程において、形成するＭｇＯ層の厚さを０．１３ｎｍ、０．１９ｎｍ、及び、０．２３ｎｍとした以外は、実験例１と同様の方法により実験例２〜４のＭＴＪ素子を作製した。実験例２〜４のＭＴＪ素子は、トンネルバリア層の厚さがそれぞれ０．５３ｎｍ（実験例２）、０．５９ｎｍ（実験例３）、及び、０．６３ｎｍ（実験例４）である。

（磁化曲線の比較）
作製した実験例１〜４のＭＴＪ素子の各試料について、記憶層の磁化曲線を図４に示す。図４において、横軸は印加磁場Ｈ［Ｏｅ］であり、縦軸は磁化Ｍ［ａ．ｕ］である。

実験例１〜４の素子では、トンネルバリア層の平坦化に起因した良好な角型性が示されている。
実験例４のトンネルバリア層厚０．６３ｎｍにおいて、トンネルバリア層の平坦化に起因した良好な角型性が示されている。これに対し、従来技術によって形成されたＭＴＪ素子の磁化曲線（図１２）では、ＭｇＯ厚０．７２ｎｍにおいて良好な角型性を示し、ＭｇＯ厚０．６３ｎｍにおいて角形性が劣化している。この結果から、実験例４において作製されたＭＴＪ素子は、トンネルバリア層厚０．６３ｎｍとしても、ラフネスの低下が発生していないことがわかる。
これは、従来技術では、０．６３ｎｍまでトンネルバリア層を薄く形成すると、ネール結合やピンホール・ラフネスによりトンネルバリア層の品質が低下していたのに対し、実験例１では、トンネルバリア層の品質劣化が抑制されたことによる。

さらに、実験例２〜４の磁化曲線から、ＭｇＯ厚を０．５９ｎｍ（実験例３）、０．５３ｎｍ（実験例２）、０．４７ｎｍ（実験例１）と徐々に薄くしていった場合にも、良好な角型性が保たれている。
この結果から、実験例１〜４のＭＴＪ素子では、トンネルバリア層の厚さを０．４７ｎｍまで薄くした場合にも、平坦性の維持とピンホール等の欠陥の導入が抑制されていることが明瞭である。

［トンネルバリア層の界面ラフネスの比較］
次に、上述の実験例１〜４の記憶素子におけるトンネルバリア層の界面ラフネスについて説明する。
上述の非特許文献２では、トンネルバリア層の界面のネール結合（Ｈｆ）とトンネルバリア層の厚さとの相関について、界面ラフネスｈを含む下記式（１）が定められている。

［式１］

式（１）においてＭｐは磁化固定層の磁気モーメント、ｔｆは磁化自由層の厚さ、ｔＭｇＯはトンネルバリア層の厚さ、λは膜面内の均一性、ｈは界面ラフネスを表している。

実験例１〜４のトンネルバリア層の厚さｔＭｇＯとネール結合Ｈｆとの関係について、上記式（１）によるフィッティングを行うことで界面ラフネスｆの評価が可能である。つまり、ＳＴ−ＭＲＡＭの作製において、厚さが異なるトンネルバリア層を、同じ製造条件で形成する。そして、このトンネルバリア層の厚さが異なる複数の素子に対して、ネール結合Ｈｆとトンネルバリア層の厚さとを、上記式（１）を用いてフィッティングする。この方法により、ＳＴ−ＭＲＡＭにおいて、その製造条件により形成されるトンネル絶縁層の界面ラフネスｈを求めることができる。
また、ネール結合Ｈｆは、フリー層ヒステリシスループのゼロ磁界からのシフト量と定義する。ネール結合Ｈｆは、例えば、ウェハーに関しては磁化曲線からシフト量を求めることができる。また、素子に関しては磁気抵抗曲線よりシフト量を求めることがでる。
なお、上記式（１）は、トンネルバリア層としてＭｇＯを用いた場合に限定して使用される式ではなく、磁性層をスペーサで区切る構造を有する場合に適用することができる。例えば、酸化アルミニウム等の他の材料によりトンネルバリア層を形成した素子にも適用することができる。

（実験例５〜８）
トンネルバリア層を形成する工程において、ＭｇＯ層の全体の厚さを単一工程で作製した以外は、上述の実験例１と同様の方法により、同じ製造条件で実験例５〜８のＭＴＪ素子を作製した。実験例５〜８のＭＴＪ素子は、ＭｇＯ層の厚さがそれぞれ、０．７２ｎｍ（実験例５）、０．６６ｎｍ（実験例６）、０．６３ｎｍ（実験例７）、及び０．５９ｎｍ（実験例８）である。

上述の実験例１〜４のＭＴＪ素子と、実験例５〜８のＭＴＪ素子とについて、トンネルバリア層の厚さｔＭｇＯとネール結合Ｈｆとの関係を図５に示す。また、図５において、実験例１〜４のＭＴＪ素子に、式（１）をフィッティングした結果を実線で示し、実験例５〜８のＭＴＪ素子に、式（１）をフィッティングした結果を破線で示す。

実験例１〜４のＭＴＪ素子に式（１）をフィッティングした結果、実験例１〜４のトンネルバリア層の界面ラフネスｈは、０．３ｎｍであった。また、実験例５〜８のＭＴＪ素子に式（１）をフィッティングした結果、実験例５〜８のトンネルバリア層の界面ラフネスｈは、０．５ｎｍであった。

この界面ラフネスの結果と上述の磁化曲線の結果とから、トンネルバリア層は、界面ラフネスが０．５ｎｍの場合、厚さ０．７２ｎｍで磁化曲線の角形性が良好であり、厚さ０．６３ｎｍで磁化曲線が劣化する。また、トンネルバリア層は、界面ラフネスが０．３ｎｍの場合、厚さ０．６３ｎｍ以下であっても磁化曲線の角形性が良好である。つまり、厚さ０．６ｎｍ以下のトンネルバリア層を形成したＳＴ−ＭＲＡＭでは、トンネルバリア層の界面ラフネスを０．５ｎｍ未満とすることで良好な特性が得られる。以上の結果から、界面ラフネスを低下させることにより、トンネルバリア層を薄く形成しても品質の劣化が抑制されることがわかる。

また、トンネルバリア層は、上述のように２回以上の工程に分けて積層することにより、平坦性が高い層を形成することができる。このため、トンネルバリア層を従来よりも薄く形成した場合にも、界面ラフネスの悪化による記憶素子のネール結合やトンネルバリア層の品質を改善することができる。また、界面ラフネスが０．５ｎｍ未満の平坦性、結晶性に優れた精密なトンネルバリア層を形成することにより、ピンホール等の欠陥の導入が抑制される。このため、従来のトンネルバリア層の薄膜化により発生する欠陥等の問題を解消することができる。従って、高品質なトンネルバリア層の薄型化により、記憶素子の品質を劣化させずに低抵抗化が可能である。

〈４．記憶素子の第２の実施の形態〉
［デュアル構造の記憶素子１］
次に、本発明の第２の実施の形態の記憶素子について説明する。第２の実施の形態の記憶素子も、上述の第１の実施の形態のメモリの記憶素子に適用することができる。

第２の実施の形態の記憶素子の断面図を図６に示す。
第２の実施の形態の記憶素子は、基体２１上に、下地層２２、第１反強磁性層３１、第１磁化固定層２４、第１トンネルバリア層２５、及び、記憶層２６が順次積層された積層構造を有する。さらに、記憶層２６上に、第２トンネルバリア層２７、第２磁化固定層２８、第２反強磁性層３２、及び、キャップ層２９が順次積層された積層構造を有する。そして、キャップ層２９上に図示しない上部電極が設けられ、下地層２２の底部に図示しない下部電極が設けられる。さらに、上部電極にビット線と接続される配線が設けられて記憶素子が構成される。

図６に示すように、この記憶素子は、スピン注入により磁化Ｍ２６の向きが反転する記憶層２６に対して、下層に第１磁化固定層２４が設けられ、上層に第２磁化固定層２８が設けられている。
そして、第１磁化固定層２４の下に第１反強磁性層３１が設けられ、この第１反強磁性層３１により、第１磁化固定層２４の磁化Ｍ２４の向きが固定されている。また、第２磁化固定層２８は、第２磁化固定層２８の上に第２反強磁性層３２が設けられ、この第２反強磁性層３２により、第２磁化固定層２８の磁化Ｍ２８の向きが固定されている。記憶層２６と第１磁化固定層２４との間には第１トンネルバリア層２５が設けられ、また、記憶層２６と第２磁化固定層２８との間には第２トンネルバリア層２７が設けられている。つまり、記憶層２６に対して、上下２つの第１及び第２磁化固定層２４，２８を設けた構成のＭＴＪ素子（Ｄｕａｌ−ＭＴＪ素子）である。

第２の実施の形態の記憶素子は、記憶層２６とキャップ層２９との間に第２トンネルバリア層２７、第２磁化固定層２８及び第２反強磁性層３２とを設ける以外は、上述の第１の実施の形態の記憶素子（Ｓｉｎｇｌｅ−ＭＴＪ素子）と同様の構成とすることができる。

第２磁化固定層２８は、強磁性層のみにより形成されていてもよく、或いは、複数層の強磁性層がトンネルバリア層を介して積層された積層フェリ構造としてもよい。第２磁化固定層２８を積層フェリ構造としたときには、磁化固定層の外部磁界に対する感度を低下させることができるため、外部磁界による磁化固定層の不要な磁化変動を抑制して、記憶素子を安定して動作させることができる。さらに、各強磁性層の厚さを調整することができ、磁化固定層からの漏洩磁界を抑えることができる。

第２磁化固定層２８は、記憶層２６よりも磁化反転電流が大きい必要あるため、記憶層２６よりも厚さを大きくする必要がある。第２磁化固定層２８は、記憶層２６との反転電流差が充分大きな差となる厚さとし、例えば１ｎｍ〜４０ｎｍで構成される。
また、第２磁化固定層２８を構成する強磁性層の材料としては、上述の第１の実施の形態の磁化固定層と同様に、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ等を用いることができる。積層フェリ構造を形成するトンネルバリア層の材料としては、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ、またはこれらの合金等を用いることができる。

記憶層２６と第２磁化固定層２８との間の第２トンネルバリア層２７の材料には、酸化マグネシウムを用いることができる。また、酸化マグネシウムの他にも、例えば酸化アルミニウム、窒化アルミニウム、ＳｉＯ_２、Ｂｉ_２Ｏ_３、ＭｇＦ_２、ＣａＦ、ＳｒＴｉＯ_２、ＡｌＬａＯ_３、Ａｌ−Ｎ−Ｏ等の各種の絶縁体、誘電体、半導体を用いて構成することもできる。

第２トンネルバリア層２７は、厚さを０．１ｎｍ以上０．６ｎｍ以下とする第２トンネルバリア層２７を０．６ｎｍ以下に薄く形成することにより、素子の低抵抗化が可能である。また、Ｄｕａｌ−ＭＴＪ構造では特に第２トンネルバリア層２７を形成する際、下地の積層構造がＳｉｎｇｌｅ−ＭＴＪ構造よりも複雑になるため平坦性が損なわれやすい。上部第２磁化固定層２８の平坦性が失われると、記憶層２６と第２磁化固定層２８とが磁気的に結合し、同時に磁化反転を起こす等、素子としての機能を失う場合がある。
従って、第２トンネルバリア層２７の界面ラフネスを０．５ｎｍ未満とする。界面ラフネスを０．５ｎｍに形成することにより、ネール結合を抑制することができ、駆動電流の増加を抑制することができる。さらに、界面ラフネスを０．５ｎｍ未満に形成することにより、トンネルバリア層のピンホール等の欠陥の導入が抑制される。

なお、上述の第２の実施の形態の記憶素子では、記憶層２６を挟んで第１トンネルバリア層２５と第２トンネルバリア層２７とを備えるが、少なくともいずれか一方が、厚さ０．１ｎｍ以上０．６ｎｍ以下、界面ラフネス０．５ｎｍ未満であればよい。少なくとも一方が、上記の条件を満たすことにより、トンネルバリア層のラフネスの悪化に起因する品質劣化を抑制し、低抵抗化が可能な記憶素子を構成することができる。特に、第２トンネルバリア層２７が、上記の条件を満たすことが好ましい。或いは、第１トンネルバリア層２５と第２トンネルバリア層２７との両方が、上記の条件を満たすことが好ましい。

〈５．第２の実施の形態の記憶素子の実験例〉
上述の第２の実施の形態の記憶素子の構成において、実際にＤｕａｌ−ＭＴＪ素子を構成し、その特性を調べた。
［磁化特性］
（実験例９）
熱酸化膜付きシリコン基板上に下地層２２として、Ｔａ３ｎｍを形成した。次に、第１反強磁性層３１としてＰｔＭｎ２０ｎｍを形成し、第１磁化固定層２４としてＣｏＦｅ２ｎｍ／Ｒｕ０．８ｎｍ／ＣｏＦｅ４ｎｍ／Ｒｕ０．８ｎｍ／ＣｏＦｅＢ２ｎｍを順次形成した。ここでは第１反強磁性層３１を利用したスピンバルブ構造、且つ、第１磁化固定層２４はＲｕを介した積層フェリ構造を用いた。
次に、第１トンネルバリア層２５としてＭｇＯ０．７５ｎｍを形成した後、記憶層２６としてＣｏＦｅＢ３ｎｍを形成した。さらに、記憶層２６上に、第２トンネルバリア層２７として第１工程においてＭｇＯ０．４ｎｍを形成した後、第２工程において残りのＭｇＯ０．１９ｎｍを形成した。
さらに、第２磁化固定層２８としてＣｏＦｅＢ１ｎｍ／ＣｏＦｅ２ｎｍ／Ｒｕ０．９ｎｍ／ＣｏＦｅ２ｎｍを順次形成した。さらに、第２反強磁性層３２としてＰｔＭｎ２０ｎｍを形成した。ここでは、第２磁化固定層２８はＲｕを介した積層フェリ構造とし、第２反強磁性層３２を用いて磁化方向が固定できる構造とした。また、第２磁化固定層２８のうち第２トンネルバリア層２７に接する磁性層は、第１磁化固定層２４の磁化方向と反平行になるように磁性層の厚さが調整されている。最後にキャップ層２９を形成した。上記構成の積層体を形成後、３２０℃で磁場中熱処理を行った。以上の工程により、実験例９のＤｕａｌ−ＭＴＪ素子を作製した。

（実験例１０）
第２トンネルバリア層を形成する工程において、ＭｇＯ０．５９ｎｍを単一工程で作製した以外は、上述の実験例９と同様の方法により、実験例１０のＤｕａｌ−ＭＴＪ素子を作製した。

（磁化曲線）
作製した実験例９、１０のＤｕａｌ−ＭＴＪ素子の記憶層の磁化曲線を図７に示す。図７において、横軸は印加磁場Ｈ［Ｏｅ］であり、縦軸は磁化Ｍ［ａ．ｕ］である。また、図７では、実験例９の磁化曲線を実線で示し、実験例１０の磁化曲線を破線で示している。

第２トンネルバリア層２７を２回の工程により形成した実験例９の素子では、上述の第１の実施の形態のＭＴＪ素子と同様に、良好な角型性を示している。これに対し、単一工程で第２トンネルバリア層を形成した実験例１０では、第２トンネルバリア層の品質低下により崩れたヒステリシスループを描いている。この結果から、実験例９のＤｕａｌ−ＭＴＪ素子では、第２トンネルバリア層の平坦性が確保され、ネール結合とヒステリシスループの角型性がともに改善された結果が得られたことがわかる。

〈６．記憶素子の第３の実施の形態〉
［デュアル構造の記憶素子２］
次に、本発明の第３の実施の形態の記憶素子について説明する。第３の実施の形態の記憶素子も、上述の第１の実施の形態のメモリの記憶素子に適用することができる。

第３の実施の形態の記憶素子の断面図を図８に示す。
第３の実施の形態の記憶素子は、基体２１上に、下地層２２、反強磁性層２３、第１磁化固定層２４、第１トンネルバリア層（第１トンネルバリア層）２５、及び、記憶層２６が順次積層された積層構造を有する。さらに、記憶層２６上に、第２トンネルバリア層（第２トンネルバリア層）２７、第２磁化固定層２８、及び、キャップ層２９が順次積層された積層構造を有する。そして、キャップ層２９上に図示しない上部電極が設けられ、下地層２２の底部に図示しない下部電極が設けられる。さらに、上部電極にビット線と接続される配線が設けられて記憶素子が構成される。

図８に示すように、この記憶素子は、スピン注入により磁化Ｍ２６の向きが反転する記憶層２６に対して、下層に第１磁化固定層２４が設けられ、上層に第２磁化固定層２８が設けられている。そして、第１磁化固定層２４の下に第１反強磁性層３１が設けられ、この第１反強磁性層３１により、第１磁化固定層２４の磁化Ｍ２４の向きが固定されている。また、第２磁化固定層２８は、第１磁化固定層２４とは面内反対方向に磁化Ｍ２８が固定されている。記憶層２６と第１磁化固定層２４との間には第１トンネルバリア層２５が設けられ、また、記憶層２６と第２磁化固定層２８との間には第２トンネルバリア層２７が設けられている。つまり、記憶層２６に対して、上下２つの第１及び第２磁化固定層２４，２８を設けた構成のＭＴＪ素子（Ｄｕａｌ−ＭＴＪ素子）である。

上述の第３の実施の形態の記憶素子は、第２の実施の形態の記憶素子から、第２反強磁性層３２を除いた構成である。上述の第２の実施の形態の記憶素子は、第２磁化固定層上に第２反強磁性層を設けた構成としたが、第２磁化固定層の磁化の方向が固定できれば、第２磁化固定層上に反強磁性層を設けない構成とすることもできる。第３の実施の形態の記憶素子は、第２磁化固定層２８の積層フェリ構造の保磁力差で、磁化方向を決めることができる。

第３の実施の形態の記憶素子は、上述の第２の実施の形態の記憶素子と、第２磁化固定層２８とキャップ層２９との間に第２反強磁性層を設けないこと以外は、上述の第２の実施の形態の記憶素子（Ｄｕａｌ−ＭＴＪ素子）と同様の構成とすることができる。
なお、上述の第３の実施の形態の記憶素子では、第２の実施の形態の記憶素子と同様に、第１トンネルバリア層２５と第２トンネルバリア層２７とのうち、少なくともいずれか一方が、厚さ０．１ｎｍ以上０．６ｎｍ以下、界面ラフネス０．５ｎｍ未満であればよい。特に、第２トンネルバリア層２７が上記の条件を満たすことが好ましい。或いは、第１トンネルバリア層２５と第２トンネルバリア層２７との両方が、上記の条件を満たすことが好ましい。

〈７．第３の実施の形態の記憶素子の実験例〉
上述の第３の実施の形態の記憶素子の構成において、実際にＤｕａｌ−ＭＴＪ素子を構成し、その特性を調べた。
［磁化特性］
（実験例１１）
熱酸化膜付きシリコン基板上に下地層２２として、Ｔａ３ｎｍを形成した。次に、反強磁性層２３としてＰｔＭｎ２０ｎｍを形成し、第１磁化固定層２４としてＣｏＦｅ２ｎｍ／Ｒｕ０．８ｎｍ／ＣｏＦｅ４ｎｍ／Ｒｕ０．８ｎｍ／ＣｏＦｅＢ２ｎｍを順次形成した。ここでは反強磁性層２３を利用したスピンバルブ構造、且つ、第１磁化固定層２４はＲｕを介した積層フェリ構造を用いた。
次に、第１トンネルバリア層としてＭｇＯ０．７５ｎｍを形成した後、記憶層２６としてＣｏＦｅＢ３ｎｍを形成した。さらに、記憶層２６上に、第２トンネルバリア層２７として第１工程においてＭｇＯ０．４ｎｍを形成した後、第２工程において残りのＭｇＯ０．１９ｎｍを形成した。
さらに、第２磁化固定層２８としてＣｏＦｅＢ１．５ｎｍ／ＣｏＦｅ２ｎｍ／Ｒｕ０．９ｎｍ／ＣｏＦｅ２ｎｍ／ＣｏＦｅＢ１．５ｎｍを順次形成した。ここでは、第２磁化固定層２８は、Ｒｕを介した積層フェリ構造を用いており、保磁力差によって第２トンネルバリア層２７に接する側の磁性層と、第１磁化固定層の磁化方向が反平行になるように磁性層の厚さが調整されている。最後に保護層としてキャップ層２９を形成した。上記構成の積層体を形成後、３２０℃で磁場中熱処理を行った。以上の工程により、実験例１１のＤｕａｌ−ＭＴＪ素子を作製した。

（実験例１２）
第２トンネルバリア層を形成する工程において、ＭｇＯ０．７ｎｍを単一工程で作製した以外は、上述の実験例１１と同様の方法により、実験例１２のＤｕａｌ−ＭＴＪ素子を作製した。

（磁化曲線）
作製した実験例１１のＤｕａｌ−ＭＴＪ素子の記憶層の磁化曲線を図９Ａ、Ｂに示す。また、作製した実験例１２のＤｕａｌ−ＭＴＪ素子の記憶層の磁化曲線を図１０に示す。図９、１０において、横軸は印加磁場Ｈ［Ｏｅ］であり、縦軸は磁化Ｍ［ａ．ｕ］である。

実験例１２のＤｕａｌ−ＭＴＪ素子は、図１０に示すように、第２トンネルバリア層２７側の厚さが０．７ｎｍと比較的厚いにもかかわらず、設計と異なる挙動となった。これは、記憶層２６と第２磁化固定層２８との磁気的な結合が、第２トンネルバリア層２７によって遮断されず、２層が同時に磁化反転を起こしたためと考えられる。
この結果は、第２トンネルバリア層２７が、第１トンネルバリア層２５に比べて大きなラフネスを持つことを示している。この傾向は、低抵抗域、特に第１トンネルバリア層２５及び第２トンネルバリア層２７を薄型化した際にさらに顕著になる。

これに対し、第２トンネルバリア層２７を２回の工程により０．５９ｎｍで形成した実験例１１の素子では、図９Ａ、Ｂに示すように、自由磁化層と上部磁化固定層の磁気的な分離が有意になされ、保磁力差を有する構造が確認できた。さらに、低磁界域にて磁化曲線を測定することで自由磁化層を反映したヒステリシスループが得られ、意図した構造が形成されていることが分かった。
この結果から、実験例１１のＤｕａｌ−ＭＴＪでは、第２トンネルバリア層２７を薄型化した場合にも、第２トンネルバリア層の平坦性が確保され、ネール結合やヒステリシスループの角型性が改善された。

なお、上述の第２の実施の形態、及び、第３の実施の形態のＤｕａｌ−ＭＴＪ構造の記憶素子では、面内磁気異方性を有する記憶層を備える記憶素子について説明しているが、垂直磁気異方性を有する記憶素子にも本発明を適用することができる。垂直磁気異方性を有する記憶素子とする場合には、記憶層２６と第１及び第２磁化固定層２４、２８とを、上述の第１の実施の形態の変形例として示す、膜面垂直磁化の記憶素子と同様の構成を適用することができる。そして、記憶層２６を膜面垂直方向に自由に変化する磁気モーメンを有する強磁性体から構成し、第１及び第２磁化固定層２４、２８を、膜面垂直方向のそれぞれ異なる方向に固定された磁化を備える構成とする。このような構成とすることにより、垂直磁気異方性を有するＤｕａｌ−ＭＴＪ構造の記憶素子を構成することができる。

なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。

１ゲート電極、２素子分離層、３記憶素子、４コンタクト層、６アドレス配線、７ソース領域、８ドレイン領域、９配線、１０半導体基体、１１、２１基体、１２、２２、５１下地層、１３、２３、５２反強磁性層、１４、１９、５３磁化固定層、１５、５４トンネルバリア層、１６、１８、２６、５５記憶層、１７、２９、５６キャップ層、３１第１反強磁性層、２４第１磁化固定層、２５第１トンネルバリア層、２７第２トンネルバリア層、２８第２磁化固定層、３２第２反強磁性層、Ｍ１、Ｍ１４、Ｍ１８、Ｍ１９、Ｍ２４、Ｍ２６、Ｍ２８、Ｍ５３、Ｍ５５磁化

Claims

情報を磁性体の磁化状態により保持する記憶層と、
前記記憶層に対してトンネルバリア層を介して設けられている磁化固定層とを備え、
前記トンネルバリア層の厚さが０．１ｎｍ以上０．６ｎｍ以下であり、且つ、界面ラフネスが０．５ｎｍ未満であり、
積層方向に電流を流して、スピン偏極した電子を注入することにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記憶が行われる
記憶素子。
前記トンネルバリア層に、ＭｇＯが含まれている請求項１に記載の記憶素子。
前記記憶層を挟むように設けられた第１トンネルバリア層及び第２トンネルバリア層と、前記第１トンネルバリア層の前記記憶層とは反対側に配置された第１磁化固定層と、前記第２トンネルバリア層の前記記憶層とは反対側に配置された第２磁化固定層とを備え、前記第１トンネルバリア層及び記第２トンネルバリア層のうち少なくともいずれか一方のが、厚さが０．１ｎｍ以上０．６ｎｍ以下であり、且つ、界面ラフネスが０．５ｎｍ未満である請求項１に記載の記憶素子。
前記磁化固定層は反強磁性層と交換結合することにより、磁性層の磁化が一方向異方性を有する請求項１に記載の記憶素子。
前記記憶層及び前記磁化固定層が、膜面に垂直方向の磁気異方性を有する請求項１に記載の記憶素子。
前記トンネルバリア層が、２回以上の工程により形成されている請求項１に記載の記憶素子。
磁性層を形成する工程と、
前記磁性層上にトンネルバリア層を形成する工程とを有し、
前記トンネルバリア層を形成する工程において、前記トンネルバリア層を２回以上の工程に分けて所定の厚さに形成する
記憶素子の製造方法。
前期比磁性層はＭｇＯターゲットを用いたスパッタリングにより形成する請求項７に記載の記憶素子の製造方法。
情報を磁性体の磁化状態により保持する記憶層、厚さが０．１ｎｍ以上０．６ｎｍ以下、且つ、界面ラフネスが０．５ｎｍ未満のトンネルバリア層、及び、前記記憶層に対して前記トンネルバリア層を介して設けられている磁化固定層を有し、層方向に電流を流して、スピン偏極した電子を注入することにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記憶が行われる記憶素子と、
前記記憶素子に積層方向の電流を供給する配線と、を備える
メモリ。