TW201813008A - 半導體封裝及其製造方法 - Google Patents

Abstract

本揭露提供一種半導體封裝，包含一第一半導體結構、一第一接合介電質於該第一半導體結構上方並且環繞一第一接合金屬化結構、一貫穿通路位於該第一接合介電質上方、以及一被動裝置電耦合至該貫穿通路與該第一接合金屬化結構。本揭露亦提供製造半導體封裝的方法，包含提供一第一晶粒、接合一第二晶粒與該第一晶粒，其中該第二晶粒局部覆蓋該第一晶粒，藉以在該第一晶粒之一未覆蓋的部分上方形成一間隙，以介電質填充該第一晶粒上方的該間隙、在該填充的間隙中形成一貫穿介電通路(through dielectric via，TDV)、以及在該第二晶粒與該TDV上方形成一被動裝置。

Description

半導體封裝及其製造方法

本揭露係關於一種半導體封裝及其製造方法。

半導體裝置使用於各種電子應用中，例如個人電腦、行動電話、數位相機、以及其他的電子設備。半導體裝置的製造涉及在半導體基板上連續沉積絕緣或介電層、傳導層、以及半導體層，並且使用微影與蝕刻製程圖案化各種材料層，以於該半導體基板上形成電路組件與元件。 半導體產業藉由持續縮小最小特徵尺寸，而持續改良各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積體密度，使得在給定面積整合更多組件。輸入與輸出(input and output，I/O)連接的數目顯著增加。發展較小的封裝結構，使用較小面積或較小高度，用以封裝半導體裝置。例如，嘗試進一步增加電路密度，已經研究三維(3D)IC。 已經發展新的封裝技術以改良半導體裝置的密度與功能。半導體裝置之這些相對新型的封裝技術面臨製造挑戰。

本揭露的實施例提供一種一種半導體封裝，包括一第一半導體結構，具有一主動區域；一第一接合介電質，位於該第一半導體結構上方且環繞一第一接合金屬化結構；一貫穿通路，位於該第一接合介電質上方；以及一被動裝置，位於該貫穿通路上方且電耦合至該貫穿通路與該第一接合金屬化結構。

本揭露提供了數個不同的實施方法或實施例，可用於實現本發明實施例的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與/或配置之間的關聯性。 另外，本揭露在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同（旋轉90度或其它方位），而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。 儘管本揭露之廣範圍所主張的數值範圍與參數係約略植，在特定範例中所闡述的數值係盡可能精準。然而，任何數值本質上含有在個別測試量測中得到之標準偏差所必然造成的一些誤差。再者，在本文中，「約」通常係指在給定值或範圍的10%、5%、1%或0.5%內。或者，「約」係指在該技藝中具有通常技術者可接受之平均的標準偏差內。在操作/工作範例之外，除非特別指名，否則本文所揭露之所有的數值範圍、數量、值、與比例，例如材料的量、時間期間、溫度、操作條件、數量的比例、及其類似者應被理解為受到「約」字修飾。據此，除非有相反的指示，本揭露以及所附隨之申請專利範圍所闡述的數值參數係約略數，其可視需要而變化。至少，應根據所報導之有意義的位數數目並且使用通常的進位技術，解讀各個數值參數。本文中，範圍可表示為從一端點至另一端點，或是在兩個端點之間。除非特別聲明，否則本文揭露的所有範圍皆包含端點。 各種實施例包含用於形成半導體裝置封裝的方法與對應結構。不同的實施例整合多個功能性晶片於單一的裝置封裝中，並且實施晶片對晶圓(例如已知的良好晶粒)用於晶圓上晶片(Chip-on-Wafer，CoW)級封裝。功能性晶片可使用接合層(例如藉由融合接合與/或混合接合)直接接合至其他功能性晶片，以降低形成焊料凸塊(例如微凸塊)與底膠填充的需求。不同的實施例可另有利地提供具有較小尺寸架構、增加輸入/輸出密度、以及低通路深寬比(via aspect ratio)的封裝中系統(system-in-package，SiP)方案。因此，可降低製造錯誤與成本。 在先前技術中，積體被動裝置(integrated passive device，IPD)例如感應器或電容器係整合於半導體晶片之金屬化結構的頂部數個金屬層，造成IPD的直接投影(direct projection)之下的裝置區域與該區域附近無法實施主動裝置，例如電晶體或記憶體。換言之，由於事實為IPD產生的縮小電流可能不當影響下方主動裝置的效能，因而IPD的佈局實質限制主動裝置真實階級(active device real estate)。在一些例子中，不僅IPD下方直接投影而且該直接投影約15微米的周邊皆保留不佈置任何主動裝置。這造成IPD消耗總裝置面積之約10%至20%，並且維持高尺寸架構。 另一方面，隨著半導體技術的進一步發展，已經合併堆疊的半導體裝置，例如3D積體電路(3DIC)，作為有效的替代品以進一步降低半導體裝置的實體尺寸。在堆疊的半導體裝置中，在不同的半導體晶圓上製造主動電路，例如邏輯、記憶體、處理器電路以及類似物。可在彼此頂部設置二或多個半導體晶圓，以進一步縮小半導體裝置的尺寸架構。 可經由合適的接合技術，將兩個半導體晶圓或晶粒接合在一起。通常使用的接合技術包含直接接合、化學活化接合、電漿活化接合、陽極結合、共晶接合、玻璃料接合(glass frit bonding)、黏著接合、熱壓縮接合、反應性接合、與/或類似者。可在堆疊的半導體晶圓之間提供電性連接。堆疊的半導體裝置可提供較高的密度與較小的尺寸架構，並且考量增加的效能與較低的功率消耗。 本揭露提供一種多晶片半導體封裝或是3DIC封裝，其需要至少一個IPD。該IPD位於多晶片半導體封裝中，而不限制任何的主動裝置真實階級(active device real estate)並且對於主動裝置的效能不造成任何不利影響。因此，多晶片半導體封裝中的晶片之尺寸架構縮小，降低晶片之每單位面積的製造成本。 參閱圖1，圖1係根據本揭露的一些實施例說明半導體封裝100的剖面示意圖。半導體封裝100包含半導體結構101與另一半半導體結構102。半導體結構101具有基板部分101’與金屬化部分101”，該金屬化部分101”包含自基板部分101’中的主動區域延伸之互連結構。在一些實施例中，主動區域包含各種主動裝置(未繪示)，例如電晶體、電容器、電阻器、二極體、光二極體、熔絲等。互連結構可形成於主動裝置上方。本揭露所使用之「面」或「前」表面一詞係指主動裝置與互連結構形成於其上的裝置之主要表面。同樣地，晶粒的「背」表面係與該面或前相對的主要表面。如圖1所示，半導體結構101具有前表面1011與背表面1012。 互連結構可包含層間介電(inter-layer dielectric，ILD)與/或金屬間介電(inter-metal dielectric，IMD)層，其含有使用任何合適方法形成的傳導元件(例如包括銅、鋁、鎢、其組合、以及類似物之導線與通路)。ILD與IMD層可包含低介電常數介電材料於該等傳導元件之間，該低介電常數介電材料具有k值，例如低於約4.0或甚至低於2.0。在一些實施例中，ILD與IMD層可由任何合適的方法，例如旋塗、化學氣相沉積(chemical vapor deposition，CVD)與電漿輔助CVD(plasma-enhanced CVD，PECVD)所形成之例如磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、SiO_x C_y 、玻璃上旋塗、聚合物上旋塗、矽碳材料、其化合物、其複合物、其組合物、或類似物。互連結構地連接各種主動裝置，以於半導體結構101中形成功能性電路。此等電路提供的功能可包含邏輯結構、記憶體結構、處理結構、感測器、放大器、功率分佈、輸入/輸出電路、或類似物。該技藝中具有通常技術者可理解上述範例僅供說明之用，以進一步解釋不同實施例的應用，而非限制本揭露。可使用其他電路適當用於給定的應用。 半導體封裝100亦具有接合介電質101A於半導體結構101上方，環繞接合金屬化結構101B。接合介電質101A包含介電材料1013，例如氧化物或氮化物。介電質與金屬線暴露於接合金屬化結構101B的頂表面，成為待接合(ready-to-bond)表面附加於半導體結構101。 貫穿介電通路105係位於半導體結構101與接合介電質101A上方。在一些實施例中，複數個貫穿介電通路105受到介電質1053環繞。介電質1053可與接合介電質101A的介電質1013相同或不同。在本實施例中，貫穿通路105係受到介電質1053環繞，因而貫穿介電通路105可稱為貫穿介電通路(through dielectric via，TDV)。貫穿介電通路105與接合接介電質101A接近的一端係電耦合接合金屬化101B，遠離接合介電質101A之貫穿介電通路105的另一端係電耦合貫穿介電通路105上方的金屬化103。金屬化103包含如上所述之傳導元件。此外，金屬化103的傳導元件亦包含被動裝置(passive device，PD)110，例如感應器或電容器。例如，在半導體封裝100中，PD 110需要感應器的圖案，經由金屬化103中的傳導元件而電連接至貫穿介電通路105。在其他實施例中，PD 110可直接接觸貫穿介電通路105。 注意，PD 110與半導體結構101之基板部分101’之間的分隔(separation)S為至少15微米。藉由此分隔S，PD 110產生的感應電流與電場對於半導體結構101之基板部分101’中的主動區域造成許可的、最小的影響，甚至在主動區域係於PD 110的投影之下時，如圖1所示。若分隔S小於約15微米，實驗數據顯示仍具有對於主動裝置之上述不利影響。在本揭露中，PD 110的配置不佔據半導體結構101中的任何主動區域，因而降低半導體結構101的尺寸架構與製造成本。再者，由於PD 110電耦合至半導體結構101與102，此PD 110的實施亦不會縮小半導體結構102中的任何主動區域。 半導體封裝100另包含另一半導體結構102於半導體結構101上方。在一些實施例中，類似於半導體結構101，半導體結構102包含基板部分102’，以及金屬化部分102”於基板部分102’的前表面。接合金屬化結構102A係未於半導體結構102的金屬化102”之頂部金屬上方。如上所述，半導體結構102包含前表面1021與背表面1022。如圖1所示，半導體結構101的前表面接合至半導體結構102的前表面。換言之，半導體封裝100呈現面對面接合(face-to-face bonding)。在一些實施例中，由於接合界面(以虛線繪示)包含金屬與介電材料，因此採用混合接合用於接合半導體結構101、102。圖4D的說明提供半導體結構101、102之間混合接合的細節。在其他實施例中，可在半導體結構101與半導體結構102之間用面對背(face-to-back)接合架構，在金屬化103中實施PD 110。 如圖1所示，半導體結構102覆蓋半導體結構101的第一部分P1，而該等貫穿介電通路105覆蓋半導體結構101的第二部分P2。半導體結構102與接合介電質102A一起具有總厚度H’。H’係自半導體結構102的背表面1022至半導體結構101的接合金屬化101A所量測的距離。貫穿介電通路105具有高度H，自連接金屬化103之貫穿介電通路105的一端至接合金屬化101A所量測。在一些實施例中，高度H大於厚度H’。高度H與厚度H’的差△H係約一金屬化層的厚度。在一些實施例中，差△H係約1微米。或者，貫穿介電通路105的高度H大於半導體結構102與接合介電質102A的厚度總和，這是由於在接合半導體結構101、102與填充第二部分P2上方的間隙之後，在貫穿介電通路105的溝渠形成之前，在所填充的間隙與半導體結構102的背側上方沉積實質等於△H厚度的另一介電層。圖4G的相關說明段落提供詳細的製造說明。 參閱圖1，貫穿介電通路105包含具有間距(pitch)的複數個貫穿介電通路，該間距約10微米。如圖1所示，相對於半導體結構102的側壁而言，PD 110位於第二貫穿介電通路105上方。然而，圖1為建議PD 110應遠離半導體結構102的主動區域。在其他的實施例中，本揭露的範圍應包括自半導體結構102的側壁將PD 110定位於第一貫穿介電通路105上方。該技藝中具有通常技術者可理解半導體結構102中的裝置晶粒包含接近半導體結構102之周邊的密封環區域，因此，半導體結構102之基板部分102’中的主動區域係橫向方向中遠離PD 110的至少一密封環區域。在一些實施例中，半導體結構102中的主動裝置與PD 110之間的橫向分隔為至少20微米。 在一些實施例中，半導體結構101與半導體結構102包含不同的半導體晶片或晶粒。例如，半導體結構101可為普通的矽晶圓、載體、塊狀矽、摻雜或未摻雜、或是絕緣體上半導體(semiconductor-on-insulator，SOI)基板的主動層。通常，SOI基板包括形成於絕緣層上的半導體材料層，例如矽。該絕緣層可為例如包埋的氧化物(buried oxide，BOX)層或是氧化矽層。該絕緣層提供於基板上，例如矽或玻璃基板。或者，該基板可包含另一元素半導體，例如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、與/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、 GaInAs、GaInP與/或GaInAsP；或其組合。亦可使用其他基板，例如多層或梯度基板。半導體結構102可為已知的良好晶粒(known good die，KGD)，以通過各種電性與/或結構測試。半導體結構102可為半導體晶粒，並且可為任何形式的積體電路，例如應用處理器、邏輯電路、記憶體、類比電路、數位電路、混合信號、以及類似者。 在一些實施例中，相較於半導體結構102，半導體結構101具有較大的裝置面積。然而，在其他實施例中，半導體結構101與半導體結構101具有相同的裝置面積，以及半導體結構102、102設置具有橫向移位(transversal shift)。圖1所示的介電質1053可填充由半導體結構面積差或半導體結構對準偏移所造成的間隙。 在一些實施例中，半導體結構102與半導體結構101可包含不同晶粒。例如，半導體結構102可包含較小的晶粒面積並且具有小於約10奈米或7奈米的關鍵尺寸之元件，而半導體結構101可具有較大的晶粒面積，具有或不具有主動區域。半導體結構101的關鍵尺寸可實質大於半導體結構102的關鍵尺寸。在一些實施例中，相較於半導體結構101中的晶粒，半導體結構102中的晶粒係較先進的邏輯晶片。 在金屬化103上方，亦可選擇性形成其他元件，例如輸入/輸出(I/O)接點107、鈍化層108、焊球109以及/或凸塊下金屬(under bump metallurgy，UBM)層。可藉由任何合適的方法形成半導體封裝100的各種元件，本揭露不再詳細說明。再者，上述半導體封裝100的一般元件與架構僅為一範例實施例，並且半導體封裝100可包含任何數目之上述元件與其他元件的任何組合。 參閱圖2，圖2係根據本揭露的一些實施例說明半導體封裝200的剖面示意圖。在本揭露中，相同的元件符號係指相同或實質相同的組件，並且為了簡潔，不再重複說明這些組件。在圖2中，PD 110係位於半導體結構102上方，以及另一貫穿矽通路105’電連接PD 110與半導體結構102的主動區域。換言之，貫穿矽通路105’耦合PD 110、半導體結構102與半導體結構101。半導體結構101與102亦以面對面方式堆疊，如前所述。 參閱圖3，圖3係根據本揭露的一些實施例說明半導體封裝300的剖面示意圖。在圖3中，PD 110係位於貫穿介電通路105上方，以及另一貫穿矽通路105’係電連接半導體結構102的主動區域與半導體結構101的接合介電質101A。換言之，貫穿矽通路105’未耦合至PD 110。然而，PD 110仍電耦合半導體結構101的主動區域與半導體結構102。如圖3所示，貫穿矽通路(through silicon via，TSV)105’係受到第二半導體結構102的基板部分環繞。半導體結構102的接合介電質102A形成於背表面1022，經配置以混合接合至半導體結構101的接合介電質101A。半導體結構101與102以面對背方式堆疊，亦即半導體結構101的前表面1011接合至半導體結構102的背表面1022。 圖4A至圖4I係根據本揭露的一些實施例說明製造半導體封裝的方法順序之剖面示意圖。在圖4A中，形成半導體結構101。半導體結構101包括基板部分101’，例如具有一或多個主動裝置形成於其中的半導體。晶粒重佈層(redistribution layer，RDL)係位於基板部分101’上，形成金屬化部分101”的一部分(圖4A僅繪示金屬化部分101”的頂部金屬)。金屬化部分101”包括一或多個介電層，具有傳導元件位於該等介電層中。金屬化部分101”係形成於基板部分101’之具有該等主動裝置的該側上方，具有傳導元件連接至基板部分101’上的該等主動裝置。在介電層403的開口中，形成連接至金屬化部分101”的傳導墊401。在一些實施例中，傳導墊401為鋁墊。 圖4B與圖4C說明接合金屬化101A的形成。在形成傳導墊401之後，進行平坦化操作，以將半導體結構101的頂表面升級。例如，在圖4B中，在傳導墊401與介電層403上方，沉積接合介電質1013。在此等實施例中，接合介電質1013可包含氧化物或氮化物，例如氮化矽、氧化矽、氮氧化矽、或其他介電質，並且係藉由CVD、PECVD或其他製程而形成。而後，藉由例如研磨、CMP、蝕刻、或其他製程，縮小或平坦化介電質1013。例如，當介電質1013為例如氧化物或氮化物之絕緣膜時，使用乾式蝕刻或CMP，以縮小或平坦化接合介電質1013的頂表面。在接合介電質1013中，形成接合金屬化結構101B。在一些實施例中，使用鑲嵌製程，形成接合金屬化結構101B，其中蝕刻開口至接合介電質1013中，以傳導材料填充該開口，以及使用平坦化製程移除接合介電質1013上方過多的傳導材料。在另一實施例中，沉積晶種層(未繪示)，使用具有多個開口於其中的遮罩以定義接合金屬化結構101B的圖案，以及用傳導材料填充該遮罩的開口(例如使用無電鍍製程或類似者)。接著，移除該遮罩與該晶種層之過多部分，以及在所得之接合金屬化結構101B附近形成介電材料。介電材料可包括與接合介電質1013相同的材料，並且而後亦稱為接合介電質1013。在一些實施例中，接合金屬化結構101B包含接合墊金屬，其橫向延伸於接合介電質1013與接合墊通路中，其垂直延伸於接合介電質1013中並且連接至該等接合墊金屬。如圖4C所示，半導體結構101的頂表面暴露接合金屬化101b的一部分，例如接合墊金屬與接合介電質1013的一部分。 圖4D說明半導體結構101與半導體結構102的接合操作。使用例如混合接合製程，藉由接合介電質1013、1023與接合金屬化101B、102B，形成導體對導體接合以及介電質對介電質接合，而接合半導體結構101與半導體結構102。因此，在實施例封裝中，用於接合晶粒之焊料接頭(solder joint)需求減少，其降低製造缺陷與成本。在一些實施例中，半導體結構101與半導體結構102可實質相同。在混合接合製程中，例如半導體結構101的接合金屬化101B之該傳導元件與例如半導體結構102的接合金屬化102B之該傳導元件可被對準且接觸。接合介電質1013、1023，分別例如半導體結構101與半導體結構102的ILD/IMD層，亦可被接觸。而後，可進行退火操作，以將傳導與介電材料直接接合在一起。接合界面104係以虛線繪示作為說明的視覺導覽。在一些實施例中，如圖4D所示，相較於半導體結構101，半導體結構102具有較小的足跡(footprint)。在接合之後，半導體結構102藉由第一部分P1接合至半導體結構101，因而在半導體結構101的第二部分P2上方產生空的間隙。 圖4E說明間隙填充操作，以使接合的半導體結構101與半導體結構102齊平。介電質1053形成於半導體結構102附近，以及形成於接合介電1013與接合金屬化101B上。在一些實施例中，介電質1053係沉積於基板部分102’的背表面上方，而後進行平坦化操作。可使用CVD製程、ALD製程、PVD製程、其他可應用的製程、或其組合，沉積介電質1053。 在一些實施例中，在半導體結構102附近形成介電質1053。介電質1053的材料(而後稱為「介電材料」)沿著半導體結構102的側壁延伸，並且由上而下俯視圖式(未繪示)，介電材料可包圍半導體結構102。介電材料可包括模塑料、聚合物材料、介電材料、其組合、或類似物。可基於半導體結構102的厚度，選擇作為介電質1053的實際材料。例如，較薄的半導體結構102可使用介電材料被使用作為介電質1053，其可有利地提供改良的製程控制、較低的製造成本、以及縮小的熱膨脹係數(coefficient of thermal expansion，CTE)錯配，其有利地降低所得封裝之翹曲。在另一範例中，可使用聚合物材料或甚至模塑料，用於較厚的半導體結構102，以提供改良的結構支撐。 在介電材料包括介電材料的實施例中，介電材料可為氧化物、氮化物、其組合、或類似物。在此等實施例中，氧化物或氮化物絕緣膜可包含氮化矽、氧化矽、氮氧化矽、或其他介電材料，並且係藉由CVD、PECVD、或其他製程而形成。 在介電材料包括模塑料或聚合物的實施例中，可使用例如模型(未繪示)將介電材料成形或塑形，該模型可具有邊界或其他元件用於保留所施加的介電材料。此模型可用於壓模晶粒102A附近的介電材料，施力使得介電材料進入多個開口與凹槽中，消除介電材料中的氣袋(air pocket)或類似者。接著，進行硬化製程，以固化介電材料。在此等實施例中，介電材料包括環氧化合物、樹脂、可成形的聚合物，例如PBO、或其他可成形的材料。例如，介電材料為經由化學反應或藉由乾燥而硬化的環氧化合物或樹脂。在另一實施例中，介電材料為紫外線(UV)硬化的聚合物。可使用其他合適的製程，例如轉移成形、液體囊封物成形、以及類似者，以形成介電材料。 在形成介電質1053之後，藉由例如研磨、化學機械拋光(chemical-mechanical polish，CMP)、蝕刻或其他製程，縮小或平坦化介電質1053。在一些實施例中，在平坦化之後，介電質1053延伸於半導體結構102上方，以及在其他的實施例中，介電質1053縮小，因而暴露半導體結構102。在一些實施例中，基板部分102’在與介電質1053相同的製程中被薄化或縮小，造成晶粒102背表面與模塑料表面實質共平面。對於基板部分102’使用薄化製程，以縮小整體厚度成為所欲之厚度。在一些實施例中，所欲之厚度可小於約100微米或小於約10微米。在其他的實施例中，所欲之厚度可依裝置設計而不同。薄化製程可包含對於半導體結構102之基板部分102’施加機械研磨製程、化學機械拋光(CMP)、回蝕製程、或類似者。 圖4F說明貫穿介電通路(TDV)溝渠105A形成。在圖4E所述之平坦化與薄化操作之後，於介電質1053與薄化的基板部分102’上方沉積介電材料層。如前所述，介電材料的厚度約為△H，其係TDV 105與半導體結構102及其接合介電質102A總和的厚度差。 形成穿過介電質1053的通路開口105A，以暴露接合金屬化101B。在一實施例中，蝕刻通路開口105A如下。在具有厚度約為△H之新沉積的介電層上方，形成第一遮罩(未繪示)。在此實施例中，第一遮罩形成於介電質1053上方，並且被圖案化以形成多個開口。在一些實施例中，第一遮罩為經沉積、曝光與顯影的光阻。第一遮罩中的多個開口在傳導元件上方對準，該傳導元件例如接合介電質101A中的金屬化101B。相鄰但非位在半導體結構102上方的通路開口105A局部延伸穿過介電質1053。 圖4G與圖4H說明在半導體結構102與TDV 105上方形成金屬化結構103。在圖4G中，藉由例如電鍍或示類似方法，以傳導材料填充通路開口105A，以形成通路TDV 105。阻障層、晶種層與傳導材料層依序形成在該等通路開口105A中，而後藉由CMP或類似方法縮小以與TDV 105的頂表面齊平，因而對準除了該等TDV 105之外的半導體結構102上方之介電層的頂表面。在TDV 105的頂表面上方，形成金屬化結構103的第一層。如前所述，類似於接合介電質101A與接合金屬化101B，金屬化結構103亦包含藉由使用前述之任何合適的方法所形成的層間介電質(inter-layer dielectric，ILD)與/或金屬間介電質(inter-metal dielectric，IMD)層，其含有傳導元件(例如包括銅、鋁、鎢、其組合、以及類似物之傳導線與通路)。 如圖4G所述，在該介電質中形成第一層的傳導線。接著，以適當的對準與微影操作，在該第一層的傳導線上方形成第一層的傳導通路。在圖4H中，形成第二層的傳導線。接著，在此實施例中，該第二層的傳導線包括被動裝置(PD)110，例如感應器或電容器。第二層的傳導線之圖案經設計具有線圈形狀或重疊，其構成感應器或電容器經由TDV 105而電耦合於至少第一半導體結構101。在一些實施例中，PD 110進一步經由混合接合傳導途徑而耦合至第二半導體結構102。然而，PD 110不限於形成於第二層的傳導線中或第二層的傳導線上方。在一些實施例中，PD 110亦可形成於第一層的傳導線中，直接與該等TDV 105交界。 圖4I說明後續的外部終端形成。例如，受到鈍化層108環繞的傳導柱、接墊107與焊球108係形成於金屬化結構103上方。 圖5A與圖5B係根據本揭露的一些實施例說明製造半導體封裝200的方法之經選擇的順序之剖面示意圖。半導體封裝200的製造操作類似於圖4A至圖4I所述之製造操作，差別在於一額外操作，在半導體結構102的基板部分102’中形成貫穿矽通路105’(TSV)。在一些實施例中，藉由製備對應的遮罩開口，同時形成TSV溝渠105B與TDV溝渠105A，如圖4F所示。在TDV 105’與TSV 105形成之後，在第二半導體結構102與TDV 105上方，形成金屬化結構103，金屬化結構103包括被動裝置(PD)於TSV 105’上方。如圖5B所示，在TDV 105與TSV 105’上方，形成後續的外部終端。 圖6A至圖6C係根據本揭露的一些實施例說明製造半導體封裝300的方法之經選擇的順序之剖面示意圖。在圖6A中，分別描述在接合操作之前的半導體結構101、102。在此實施例中，半導體結構102的背表面1022係面對半導體結構101的前表面1011。而後，在半導體結構102的背表面1022，形成接合金屬化102A。在接合金屬化102B與環繞接合金屬化102B的接合介電質102A形成之前，在基板部分102’中，預先形成貫穿矽通路(TSV)105’。TSV 105’的一端對準接合金屬化102B。在半導體結構102的前側1021互連上方，進一步形成半導體結構101的接觸層10C。 如圖6B所示，在半導體結構102的接合介電質102A混合接合至圖4E所示之半導體結構101的接合介電質101A與經填充的間隙之後，在接觸層102C與介電質1053上方進一步沉積介電層，而後形成TDV溝渠105’。圖6C說明後續的金屬化結構103、PD 110、以及外部終端形成，如前所述。 本揭露的一些實施例提供一種半導體封裝。該半導體封裝包含一第一半導體結構、位於該第一半導體結構上方且環繞一第一接合金屬化結構的一第一接合介電質、位於該第一接合介電質上方的一貫穿通路、以及電耦合至該貫穿通路的一被動裝置。該第一金屬化結構係電耦合至該貫穿通路。 本揭露的一些實施例提供一種多晶片半導體封裝。該多晶片半導體封裝包含具有一前側的一第一晶粒、位於該前側之一第一部分上方的一第二晶粒、位於該前側的一第二部分上方且與該第二晶粒相鄰的一貫穿介電通路(TDV)、以及位於該第二晶粒與該TDV結構上方的一金屬化結構。該金屬化結構包括一被動裝置。 本揭露的一些實施例提供製造半導體封裝的方法。該方法包含提供一第一晶粒、形成一第一接合金屬化於該第一晶粒上方、經由該第一接合金屬化而接合一第二晶粒與該第一晶粒，其中該第二晶粒局部覆蓋該第一晶粒，因而在該第一晶粒的一未覆蓋部分上方形成一間隙、以介電質填充該第一晶粒上方的該間隙、在經填充的間隙中形成一貫穿介電通路(TDV)、以及在該第二晶粒與該TDV上方形成一被動裝置。 前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。 再者，本申請案的範圍不受限於說明書中所述之製程、機器、製造、物質組合物、手段、方法與步驟的特定實施例。該技藝中具有通常技術者可由本發明實施例的揭露理解根據本發明實施例，可使用實質進行與本發明實施例所述對應實施例相同的功能或達到實質相同的結果之現存或未來發展之製程、機器、製造、物質組合物、手段、方法、或步驟。據此，申請專利範圍係包含此等製程、機器、製造、物質組合物、手段、方法或步驟。

100‧‧‧半導體封裝

101‧‧‧半導體結構

101’‧‧‧基板部分

101”‧‧‧金屬化部分

101A‧‧‧接合介電質

101B‧‧‧接合金屬化

102‧‧‧半導體結構

102’‧‧‧基板部分

102”‧‧‧金屬化部分

102A‧‧‧接合介電質

102B‧‧‧接合金屬化

102C‧‧‧接觸層

103‧‧‧金屬化結構

104‧‧‧接合界面

105‧‧‧貫穿介電通路

105’‧‧‧貫穿矽通路

105A‧‧‧通路開口

105B‧‧‧TSV溝渠

107‧‧‧接墊

108‧‧‧鈍化層

109‧‧‧焊球

110‧‧‧被動裝置

200‧‧‧半導體封裝

300‧‧‧半導體封裝

401‧‧‧傳導墊

403‧‧‧介電層

1011‧‧‧前表面

1012‧‧‧背表面

1013‧‧‧接合介電質

1021‧‧‧前側

1022‧‧‧背表面

1023‧‧‧接合介電質

1053‧‧‧介電質

為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。 圖1係根據本揭露的一些實施例說明半導體封裝的剖面示意圖。 圖2係根據本揭露的一些實施例說明半導體封裝的剖面示意圖。 圖3係根據本揭露的一些實施例說明半導體封裝的剖面示意圖。 圖4A至圖4I係根據本揭露一些實施例說明製造半導體封裝之方法順序的剖面示意圖。 圖5A與圖5B係根據本揭露的一些實施例說明製造半導體封裝的方法之經選擇的順序的剖面示意圖。 圖6A至圖6C係根據本揭露的一些實施例說明製造半導體封裝的方法之經選擇的順序的剖面示意圖。

Claims (1)

1. 一種半導體封裝，包括： 一第一半導體結構，具有一主動區域； 一第一接合介電質，位於該第一半導體結構上方並且環繞一第一接合金屬化結構； 一貫穿通路，位於該第一接合介電質上方；以及 一被動裝置，位於該貫穿通路上方並且電耦合至該貫穿通路與該第一接合金屬化結構。