TWI848511B

TWI848511B - 積體電路封裝及其形成方法

Info

Publication number: TWI848511B
Application number: TW112100896A
Authority: TW
Inventors: 盧思維; 蔡宗甫; 陳啟祥
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-06-10
Filing date: 2023-01-09
Publication date: 2024-07-11
Also published as: CN220121823U; US20230402346A1; TW202349598A

Abstract

一種積體電路封裝包括：封裝基底；中介層，具有接合至封裝基底的第一側；第一晶粒，接合至中介層的第二側，所述第二側與所述第一側相對；環，位於封裝基底上，其中所述環環繞第一晶粒及中介層；模製化合物，設置於所述環與第一晶粒之間，其中模製化合物與所述環實體接觸；以及多個導熱層，位於模製化合物及第一晶粒之上且與模製化合物及第一晶粒實體接觸，其中模製化合物設置於所述多個導熱層與所述環之間。

Description

積體電路封裝及其形成方法

本發明實施例是有關於一種封裝及其形成方法，且特別是有關於一種積體電路封裝及其形成方法。

自開發出積體電路(integrated circuit，IC)以來，半導體業已因各種電子組件(即，電晶體、二極體、電阻器、電容器等)的積體密度的持續改善而經歷連續快速發展。在很大程度上，積體密度的該些改善來自於最小特徵大小(feature size)的重複減小，此使得更多組件能夠被整合至給定面積中。

該些積體度改善在本質上主要是自二維(two-dimensional，2D)層面而言，原因在於積體組件所佔據的面積主要位於半導體晶圓的表面上。增大的密度及積體電路的面積的相應減小一般而言超出了將積體電路晶片直接接合至基底上的能力。已使用中介層(interposer)將球接觸面積自晶片的面積重佈線至中介層的較大面積。此外，中介層已使得能夠達成包括多個晶片的三維(three-dimensional，3D)封裝。亦已開發出其他封裝來併入3D態樣。

依據本發明實施例，一種積體電路封裝包括：封裝基底、中介層、第一晶粒、環、模製化合物以及多個導熱層。中介層，具有接合至封裝基底的第一側。第一晶粒，接合至中介層的第二側，所述第二側與所述第一側相對。環，位於封裝基底上，其中所述環環繞第一晶粒及中介層。模製化合物，設置於所述環與第一晶粒之間，其中模製化合物與所述環實體接觸。多個導熱層，位於模製化合物及第一晶粒之上且與模製化合物及第一晶粒實體接觸，其中模製化合物設置於所述多個導熱層與所述環之間。

依據本發明實施例，一種積體電路封裝包括：封裝組件、基底、環、第一導熱層以及散熱結構。封裝組件，包括第一晶粒以及中介層。基底，電性連接至所述第一晶粒，其中所述中介層設置於所述第一晶粒與所述基底之間。環，貼合至所述基底；模製化合物，環繞所述封裝組件，其中所述模製化合物設置於所述環的內側壁與所述封裝組件的側壁之間。第一導熱層，位於所述環、所述模製化合物及所述封裝組件之上。散熱結構，位於所述第一導熱層之上且耦合至所述第一導熱層，其中所述散熱結構與所述第一導熱層不同。

依據本發明實施例，一種形成積體電路封裝的方法包括：將封裝組件貼合至基底；將環貼合至所述基底，其中所述環環繞所述封裝組件；在所述環、所述封裝組件及所述基底之上形成模製化合物，其中所述模製化合物填充於所述環的內側壁與所述封裝組件的側壁之間的空間；以及使用沈積製程在所述模製化合物及所述封裝組件之上沈積多個導熱層，所述多個導熱層與所述模製化合物及所述封裝組件實體接觸。

10、20:封裝結構/積體電路封裝

60:主體

62:主動表面

64、76:內連線結構

68、68A、68B:晶粒

70、300:基底

72:第一表面

74:穿孔(TV)

77:金屬柱/電性連接件/微凸塊/凸塊電性連接件

78:電性連接件/金屬頂蓋層/頂蓋層/微凸塊/凸塊電性連接件

79:金屬柱/電性連接件/柱

91:導電接點

92:第二封裝區/區

94:切割道區

96:組件

100、228:底部填充膠材料

112:包封體

116:第二表面

117:介電層

118:金屬化圖案

120:電性連接件/金屬柱連接件

140:表面裝置

200:封裝組件

229:黏合材料

230:環

231:模製化合物

232、233、234:金屬子層

235、236:導熱層

237:熱界面材料(TIM)

238:冷卻裝置

242:光阻

243:電漿

244A:基座部分

244B:突出部

246:電極板

248:壓力

250:奈米配線

260:第一分組/分組

D1、D2:距離

H1、H2:高度

P1:間距

T1:厚度

W1:寬度

藉由接合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1至圖16A是根據一些實施例的製造封裝結構的中間階段的剖視圖。

圖16B是根據一些其他實施例的製造封裝結構的中間階段的剖視圖。

圖17A至圖17F是根據一些其他實施例的製造封裝結構的中間階段的剖視圖。

以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所例示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

各種實施例包括用於形成裝置封裝(例如，基底上晶圓上晶片(chip-on-wafer-on-substrate，CoWoS)封裝)的方法，所述裝置封裝包括封裝組件(例如，包括接合至中介層的一個或多個半導體晶片的晶圓上晶片封裝組件)及接合至中介層的與所述一個或多個半導體晶片相對的側的封裝基底。將環貼合至基底，其中所述環環繞封裝組件，且形成模製化合物以填充於所述環與封裝組件之間的空間。然後在封裝組件及模製化合物之上形成多個導熱金屬層，且所述多個導熱金屬層與封裝組件與模製化合物實體接觸。在所述多個導熱金屬層的頂表面施加熱界面材料 (thermal interface material，TIM)，且此後藉由TIM將液體冷卻裝置(例如，液體冷卻式冷板(liquid cooled cold-plate)或其他合適的裝置)耦合至所述多個導熱金屬層。本文中所揭露的一些實施例的有利特徵包括僅施加一次TIM，此使得液體冷卻裝置熱阻降低並提升冷卻效能。

將針對特定上下文(即，使用基底上晶圓上晶片(CoWoS)處理的晶粒-中介層-基底堆疊封裝)來闡述實施例。然而，亦可對其他封裝(例如晶粒-晶粒-基底堆疊封裝、積體晶片上系統(System-on-Integrated-Chip，SoIC)裝置封裝、積體扇出型(Integrated Fan-Out，InFO)封裝以及其他處理)應用其他實施例。

圖1至圖16A例示出根據一些實施例的製造封裝結構10的中間階段的剖視圖。圖1例示出一個或多個晶粒68。晶粒68的主體(main body)60可包括任意數目的晶粒、基底、電晶體、主動裝置、被動裝置或類似裝置。在實施例中，主體60可包括塊狀半導體基底、絕緣層上半導體(semiconductor-on-insulator，SOI)基底、多層式半導體基底或類似基底。主體60的半導體材料可為：矽；鍺；化合物半導體，包括矽鍺、碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底(例如多層式基底或梯度基底)。主體60可為經摻雜的或未經摻雜的。可在主體60的主動表面62中及/或主動表面62上形成例如電晶體、電容器、電阻器、二極體及類似裝置等裝置。

在主動表面62上形成包括一個或多個介電層及相應金屬化圖案的內連線結構64。介電層中的金屬化圖案可例如使用通孔及/或跡線而在所述裝置之間路由電性訊號，且所述介電層中的所述金屬化圖案亦可含有各種電性裝置(例如電容器、電阻器、電感器或類似裝置)。可對所述各種裝置與金屬化圖案進行內連以執行一個或多個功能。所述功能可包括記憶體結構、處理結構、感測器、放大器、功率分佈、輸入/輸出電路系統或類似功能。另外，在內連線結構64中及/或內連線結構64上形成例如導電柱(例如，包含例如銅等金屬)等晶粒連接件以向所述電路系統及裝置提供外部電性連接。

做為形成內連線結構64的層的實例，可形成金屬間介電(inter-metallization dielectric，IMD)層。可藉由此項技術中所習知的任何合適的方法(例如旋塗(spinning)、化學氣相沈積(chemical vapor deposition，CVD)、電漿增強型CVD(plasma-enhanced CVD，PECVD)、高密度電漿化學氣相沈積(high-density plasma chemical vapor deposition，HDP-CVD)或類似方法)而由例如以下材料來形成IMD層：低介電常數(low-K)介電材料，例如磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、SiO_xC_y、旋塗玻璃(Spin-On-Glass)、旋塗聚合物(Spin-On-Polymer)、矽碳材料、其化合物、其複合物、其組合或類似材料。可例如藉由以下方式在IMD層中形成金屬化圖案：使用微影技術在IMD層上沈積光阻材料並對所述光阻材料進行圖案化以暴露出IMD層的將變成所述金屬化圖案的部分。可使用蝕刻製程(例如非等向性乾式蝕刻製程)在IMD層中形成與IMD層的被暴露出的部分對應的凹槽及/或開口。可使用擴散阻障層對凹槽及/或開口進行襯墊且使用導電材料對凹槽及/或開口進行填充。擴散阻障層可包括藉由原子層沈積(atomic layer deposition，ALD)或類似製程而沈積的氮化鉭、鉭、氮化鈦、鈦、鈷鎢、類似材料或其組合形成的一個或多個層。金屬化圖案的導電材料可包括藉由CVD、物理氣相沈積(physical vapor deposition，PVD)或類似製程而沈積的銅、鋁、鎢、銀及其組合或類似材料。可例如使用化學機械研磨(chemical mechanical polish，CMP)來移除位於IMD層上的任何過量的擴散阻障層及/或導電材料。可藉由重複進行該些步驟來形成內連線結構64的附加層。

在圖2中，將包括內連線結構64的主體60單體化成各別的晶粒68。晶粒68中的每一者通常含有相同的電路系統(例如相同的裝置及金屬化圖案)，但晶粒68中的一些晶粒68或全部晶粒68可具有不同的電路系統。所述單體化可包括鋸切、切割或類似單體化。

晶粒68中的每一者可包括一個或多個邏輯晶粒(例如，中央處理單元(central processing unit)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-a-chip，SoC)、現場可程式化閘陣列(field-programmable gate array，FPGA)、微控制器或類似邏輯晶粒)、記憶體晶粒(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒或類似記憶體晶粒)、電源管理晶粒(例如，電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如，類比前端(analog front-end，AFE)晶粒)、類似晶粒或其組合。另外，在一些實施例中，晶粒68可具有不同大小(例如，不同高度及/或表面積)，且在其他實施例中，晶粒68可具有相同大小(例如，相同高度及/或表面積)。

圖3例示出處理期間的一個或多個組件96。組件96可為中介層或其他晶粒。基底70可形成組件96的主體。基底70可為晶圓。基底70可包括塊狀半導體基底、SOI基底、多層式半導體基底或類似基底。基底70的半導體材料可為：矽；鍺；化合物半導體，包括矽鍺、碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底(例如多層式基底或梯度基底)。基底70可為經摻雜的或未經摻雜的。可在基底70的第一表面72(亦可被稱為主動表面)中及/或第一表面72上形成例如電晶體、電容器、電阻器、二極體及類似裝置等裝置。在其中組件96為中介層的實施例中，在組件96中一般將不包括主動裝置，但中介層可包括形成於第一表面72中及/或第一表面72上的被動裝置。在此種實施例中，組件96可不具有位於基底70上的任何主動裝置。

形成自基底70的第一表面72延伸至基底70中的穿孔(through-via，TV)74。當基底70是矽基底時，TV 74有時亦被稱為基底穿孔或矽穿孔。可藉由使用例如蝕刻、碾磨(milling)、雷射技術、其組合及/或類似技術在基底70中形成凹槽而形成TV 74。可例如使用氧化技術在凹槽中形成薄介電材料。可例如藉由CVD、ALD、PVD、熱氧化、其組合及/或類似製程在基底70的前側之上及在開口中共形地沈積薄阻障層。阻障層可包含氮化物或氮氧化物(例如，氮化鈦、氮氧化鈦、氮化鉭、氮氧化鉭、氮化鎢、其組合及/或類似材料)。可在薄阻障層之上及在開口中沈積導電材料。可藉由電化學鍍覆製程、CVD、ALD、PVD、其組合及/或類似製程形成導電材料。導電材料的實例為銅、鎢、鋁、銀、金、其組合及/或類似材料。藉由例如CMP自基底70的前側移除過量的導電材料及阻障層。因此，TV 74可包括導電材料以及位於導電材料與基底70之間的薄阻障層。

在基底70的第一表面72之上形成內連線結構76，且內連線結構76用於將積體電路裝置(若存在)及/或TV 74電性連接於一起及/或將積體電路裝置(若存在)及/或TV 74電性連接至外部裝置。內連線結構76可包括一個或多個介電層及位於所述介電層中的相應金屬化圖案。金屬化圖案可包括用於將任意裝置及/或TV 74內連於一起及/或將任意裝置及/或TV 74內連至外部裝置的通孔及/或跡線。介電層可包含氧化矽、氮化矽、碳化矽、氮氧化矽、低介電常數介電材料(例如PSG、BPSG、FSG、SiO_xC_y、旋塗玻璃、旋塗聚合物、矽碳材料、其化合物、其複合物、其組合或類似材料)。可藉由此項技術中所習知的任何合適的方法(例如旋塗、CVD、PECVD、HDP-CVD或類似方法)來沈積介電層。可例如藉由以下方式在介電層中形成金屬化圖案：使用微影技術在介電層上沈積光阻材料並對所述光阻材料進行圖案化以暴露出所述介電層的將變成所述金屬化圖案的部分。可使用蝕刻製程(例如非等向性乾式蝕刻製程)在介電層中形成與所述介電層的被暴露出的部分對應的凹槽及/或開口。可使用擴散阻障層對凹槽及/或開口進行襯墊且使用導電材料對凹槽及/或開口進行填充。擴散阻障層可包含藉由ALD或類似製程而沈積的TaN、Ta、TiN、Ti、CoW或類似材料形成的一個或多個層，且導電材料可包括藉由CVD、PVD或類似製程而沈積的銅、鋁、鎢、銀及其組合或類似材料。可例如使用CMP來移除位於介電層上的任何過量的擴散阻障層及/或導電材料。

在內連線結構76的頂表面處(例如在內連線結構76的介電層中形成的導電墊上)形成電性連接件77/78。在一些實施例中，電性連接件77/78包括金屬柱77，金屬柱77具有位於金屬柱77之上的金屬頂蓋層78，金屬頂蓋層78可為焊料頂蓋。電性連接件77/78(包括柱77及頂蓋層78)有時被稱為微凸塊77/78。在一些實施例中，金屬柱77包含導電材料(例如銅、鋁、金、鎳、鈀、類似材料或其組合)且可藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程來形成。金屬柱77可為無焊料的且具有實質上垂直的側壁。在一些實施例中，相應金屬頂蓋層78形成於金屬柱77的相應頂表面上。金屬頂蓋層78可包含鎳、錫、錫-鉛、金、銅、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程來形成。

在另一實施例中，電性連接件77/78不包括金屬柱且電性連接件77/78是焊料球及/或凸塊(例如受控塌陷晶片連接(controlled collapse chip connection，C4)、無電鍍鎳浸金(electroless nickel immersion Gold，ENIG)、無電鍍鎳鈀浸金技術(electroless nickel electroless palladium immersion gold technique，ENEPIG)形成的凸塊或類似連接件)。在此種實施例中，凸塊電性連接件77/78可包含導電材料(例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合)。電性連接件77/78可藉由以下方式來形成：在開始時藉由例如蒸鍍(evaporation)、電鍍、印刷、焊料轉移(solder transfer)、植球(ball placement)或類似方法等方法形成焊料層。一旦已在所述結構上形成焊料層，便可執行迴焊以將材料塑形成所期望的凸塊形狀。

在圖4中，例如藉由晶粒上的電性連接件77/78及金屬柱79而藉由倒裝晶片接合(flip-chip bonding)將晶粒68(包括晶粒68A及晶粒68B)貼合至組件96的第一側以形成導電接點91。金屬柱79可相似於金屬柱77且在本文中不再對其予以贅述。可使用例如拾取及放置工具(pick-and-place tool)將晶粒68放置於電性連接件77/78上。在一些實施例中，金屬頂蓋層78形成於晶粒68的金屬柱77(如圖3中所示)、金屬柱79、或金屬柱77及金屬柱79二者上。

晶粒68A與晶粒68B可為不同類型的晶粒。在一些實施例中，晶粒68A包括邏輯晶粒(例如，中央處理單元、圖形處理單元、系統晶片、現場可程式化閘陣列(FPGA)、微控制器或類似邏輯晶粒)、記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒或類似記憶體晶粒)、電源管理晶粒(例如，電源管理積體電路(PMIC)晶粒)、射頻(RF)晶粒、感測器晶粒、微機電系統(MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前端晶粒(例如，類比前端(AFE)晶粒)、類似晶粒或其組合)。在一些實施例中，晶粒68A是系統晶片(SoC)或圖形處理單元(GPU)晶粒，且晶粒68B是可被晶粒68A利用的記憶體晶粒。在一些實施例中，晶粒68B包括一個或多個記憶體晶粒，例如記憶體晶粒堆疊(例如，DRAM晶粒、SRAM晶粒、高頻寬記憶體(High-Bandwidth Memory，HBM)晶粒、混合記憶體立方體(Hybrid Memory Cube，HMC)晶粒或類似晶粒)。在記憶體晶粒堆疊實施例中，晶粒68B可包括記憶體晶粒及記憶體控制器二者，例如(舉例而言)由四個或八個記憶體晶粒與記憶體控制器形成的堆疊。另外，在一些實施例中，晶粒68B可具有與晶粒68A不同的大小(例如，不同的高度及/或表面積)，且在其他實施例中，晶粒68B可具有與晶粒68A相同的大小(例如，相同的高度及/或表面積)。在一些實施例中，晶粒68B可具有與晶粒68A的高度相似的高度(如圖4中所示)，或者在一些實施例中，晶粒68A與晶粒68B可具有不同的高度。

導電接點91經由內連線結構64將晶粒68中的電路電性耦合至組件96中的內連線結構76及TV 74。另外，內連線結構76將晶粒68A與晶粒68B電性內連至彼此。

在一些實施例中，在對電性連接件77/78進行接合之前，使用焊劑(未示出)(例如免清洗焊劑(no-clean flux))對電性連接件77/78進行塗佈。可將電性連接件77/78浸入焊劑中或可將所述焊劑噴射至電性連接件77/78上。在另一實施例中，亦可將焊劑施加至電性連接件79/78。在一些實施例中，電性連接件77/78及/或79/78可具有在電性連接件77/78及/或79/78被迴焊之前形成於電性連接件77/78及/或79/78上的環氧樹脂焊劑(未示出)，所述環氧樹脂焊劑的環氧樹脂部分中的至少一些環氧樹脂部分將在晶粒68貼合至組件96之後存留。此種存留的環氧樹脂部分可充當底部填充膠以減小應力並保護因對電性連接件77/78/79進行迴焊而得到的接點。

晶粒68與組件96之間的接合可為焊料接合或直接金屬對金屬(例如銅對銅或錫對錫)接合。在實施例中，藉由迴焊製程將晶粒68接合至組件96。在此迴焊製程期間，電性連接件77/78/79進行接觸以將晶粒68在實體上耦合且電性耦合至組件96。在接合製程之後，在金屬柱77/79與金屬頂蓋層78的界面處可形成IMC(未示出)。

在圖4及後續各圖中，例示出分別用於形成第一封裝及第二封裝的第一封裝區90及第二封裝區92。切割道區94位於相鄰的封裝區之間。如圖4中所例示，在第一封裝區90及第二封裝區92中的每一者中貼合單個晶粒68A及多個晶粒68B。

在圖5中，在晶粒68與內連線結構76之間的間隙中分配底部填充膠材料100。底部填充膠材料100可沿著晶粒68A的側壁及晶粒68B的側壁向上延伸。底部填充膠材料100可為任何可接受的材料(例如聚合物、環氧樹脂、模製底部填充膠或類似材料)。底部填充膠材料100可在對晶粒68進行貼合之後藉由毛細流動製程(capillary flow process)來形成，或者可在對晶粒68進行貼合之前藉由合適的沈積方法來形成。

在圖6中，在各種組件上形成包封體112。包封體112可為模製化合物、環氧樹脂或類似材料且可藉由壓縮模製、轉移模製或類似模製來施加。執行固化步驟(例如熱固化、紫外 (Ultra-Violet，UV)固化或類似固化)以使包封體112固化。在一些實施例中，晶粒68埋入於包封體112中，且可在使包封體112固化之後執行平坦化步驟(例如磨削)，以移除包封體112的過量的部分，所述過量的部分位於晶粒68的頂表面之上。因此，晶粒68的頂表面被暴露出且與包封體112的頂表面齊平。在一些實施例中，晶粒68B可具有與晶粒68A不同的高度，且在平坦化步驟之後，晶粒68B仍將被包封體112覆蓋。

圖7至圖10例示出組件96的第二側的形成。在圖7中，翻轉圖6所示結構以準備形成組件96的第二側。儘管未示出，然而對於圖7至圖10所示製程而言，所述結構可置於載體或支撐結構上。

在圖8中，對基底70的第二側執行薄化製程，以對基底70進行薄化，直至暴露出TV 74。薄化製程可包括用於基底70的第二表面116的蝕刻製程、磨削製程、類似製程或其組合。

在圖9中，在基底70的第二表面116上形成重佈線結構，且重佈線結構用於將TV 74電性連接於一起及/或將TV 74電性連接至外部裝置。重佈線結構包括介電層117及位於介電層117中及/或介電層117上的金屬化圖案118。金屬化圖案可包括用於將TV 74內連於一起及/或將TV 74內連至外部裝置的通孔及/或跡線。金屬化圖案118有時被稱為重佈線走線(Redistribution Line，RDL)。介電層117可包含氧化矽、氮化矽、碳化矽、氮氧化矽、低介電常數介電材料(例如PSG、BPSG、FSG、SiO_xC_y、旋塗玻璃、旋塗聚合物、矽碳材料、其化合物、其複合物、其組合或類似材料)。可藉由此項技術中所習知的任何合適的方法(例如旋塗、CVD、PECVD、HDP-CVD或類似方法)來沈積介電層117。可例如藉由以下方式在介電層117中形成金屬化圖案118：使用微影技術在介電層117上沈積光阻材料並對所述光阻材料進行圖案化以暴露出介電層117的將變成金屬化圖案118的部分。可使用蝕刻製程(例如非等向性乾式蝕刻製程)在介電層117中形成與介電層117的被暴露出的部分相對應的開口。在介電層117的被暴露出的表面之上及所述開口中形成晶種層(未單獨示出)。在一些實施例中，晶種層為金屬層，其可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD或類似製程來形成晶種層。然後在晶種層上形成光阻並對所述光阻進行圖案化。光阻可藉由旋轉塗佈或類似製程來形成且可被暴露於光以進行圖案化。光阻的圖案對應於金屬化圖案118。所述圖案化形成穿過光阻以暴露出晶種層的開口。然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由鍍覆(例如電鍍或無電鍍覆或類似鍍覆)來形成導電材料。導電材料可包括金屬(例如銅、鈦、鎢、鋁或類似金屬)。然後移除光阻以及晶種層的上面未形成導電材料的部分。可藉由可接受的灰化製程或剝離製程(例如使用氧電漿或類似電漿)移除光阻。一旦光阻被移除，便例如使用可接受的蝕刻製程來移除晶種層的被暴露出的部分。晶種層的剩餘部分與導電材料的剩餘部分形成金屬化圖案118。

在圖10中，在金屬化圖案118上形成電性連接件120且電性連接件120電性耦合至TV 74。電性連接件120形成於金屬化圖案118上的重佈線結構的頂表面處。在一些實施例中，金屬化圖案118包括凸塊下金屬(under-bump metallization，UBM)。電性連接件120可形成於UBM上。

在一些實施例中，電性連接件120是焊料球及/或凸塊，例如球柵陣列(ball grid array，BGA)球、C4微凸塊、ENIG形成的凸塊、ENEPIG形成的凸塊或類似連接件。電性連接件120可包含導電材料(例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合)。在一些實施例中，電性連接件120是藉由以下方式來形成：在開始時藉由例如蒸鍍、電鍍、印刷、焊料轉移、植球或類似方法等方法形成焊料層。一旦已在所述結構上形成焊料層，便可執行迴焊以將材料塑形成所期望的凸塊形狀。在另一實施例中，電性連接件120是藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似方法形成的金屬柱(例如銅柱)。金屬柱可為無焊料的且具有實質上垂直的側壁。在一些實施例中，在金屬柱連接件120的頂部上形成金屬頂蓋層(未示出)。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程來形成。

電性連接件120將用於接合至附加的電子組件，所述電子組件可為半導體基底、封裝基底、印刷電路板(Printed Circuit Board，PCB)或類似電子組件(參見圖12)。

在圖11中，在相鄰的區90與區92之間沿著切割道區94對組件96進行單體化，以形成封裝組件200，除其他組件外封裝組件200包括晶粒68A、組件96及晶粒68B。可藉由鋸切、切割或類似方法進行所述單體化。

圖12例示出將封裝組件200貼合於基底300上。電性連接件120與基底300的接合墊對準且被放置成抵靠基底300的接合墊。可對電性連接件120進行迴焊以在基底300與組件96之間形成接合件(bond)。基底300可包括封裝基底，例如其中包括芯體(core)的增層基底(build-up substrate)、包括多個疊層介電膜的疊層基底、PCB或類似基底。基底300可包括與封裝組件200相對的電性連接件(未示出)(例如焊料球)以使得基底300能夠安裝至另一裝置。可在封裝組件200與基底300之間且環繞電性連接件120分配底部填充膠材料228。底部填充膠材料228可為任何可接受的材料(例如聚合物、環氧樹脂、模製底部填充膠或類似材料)。

另外，可將一個或多個表面裝置140連接至基底300。表面裝置140可用於向封裝組件200或整個所述封裝提供附加的功能性或程式設計。在實施例中，表面裝置140可包括表面安裝裝置(surface mount device，SMD)或積體被動裝置(integrated passive device，IPD)，所述積體被動裝置(IPD)包括被期望連接至封裝組件200或所述封裝的其他部分並與封裝組件200或所述封裝的所述其他部分接合使用的被動裝置，例如電阻器、電感器、電容器、跨接線(jumper)、其組合或類似裝置。根據各種實施例，表面裝置140可放置於基底300的第一主表面上、基底300的相對主表面上、或所述第一主表面及所述相對主表面二者上。

在圖13中，在基底300上分配黏合材料229。黏合材料229可包括適合用於將例如環230或散熱片(heat spreader)(例如熱蓋或熱環)等組件密封至基底300上的任何材料，例如環氧樹脂、胺基甲酸脂(urethane)、聚氨基甲酸脂(polyurethane)、矽酮彈性體及類似材料。黏合材料229可被分配至基底300的外部分或周邊或邊緣。

進一步參照圖13，將環230置於基底300上，使得環230環繞封裝組件200。環230可由具有高熱導率(thermal conductivity)的材料(例如金屬，例如銅、鋼、鐵或類似金屬)形成。環230保護封裝組件200。在實施例中，環230的高度H1可介於自0.5毫米至2毫米的範圍內。可在將環放置於基底300上之後執行合適的固化製程，所述固化製程使黏合材料229固化以使得能夠將環230牢固地貼合至基底300。

在圖14中，在所述各種組件上形成模製化合物231。可藉由壓縮模製、轉移模製或類似模製來施加模製化合物231。可執行固化步驟(例如熱固化、紫外(UV)固化或類似固化)來使模製化合物231固化。在一些實施例中，晶粒68埋入於模製化合物231中，其中模製化合物設置於環230與封裝組件200之間且與環 230及封裝組件200實體接觸。在實施例中，模製化合物231設置於環230的內側壁與封裝組件200的側壁之間。在使模製化合物231固化之後，可執行平坦化步驟(例如磨削)以移除模製化合物231的過量的部分，所述過量的部分位於環230的頂表面、包封體112的頂表面、晶粒68的頂表面之上。因此，包封體112的頂表面及晶粒68的頂表面被暴露出且與模製化合物231的頂表面齊平。儘管圖14例示出模製化合物231位於環230的頂表面之上，然而在其他實施例中，模製化合物231的頂表面可與環230的頂表面齊平。在一些實施例中，模製化合物包括高熱導率材料，例如氧化鋁、金剛石、氮化鋁、氮化硼或類似材料。舉例而言，模製化合物可包括分散於聚合物材料中的該些高熱導率的小區塊或其組合。

在圖15中，在包封體112的頂表面、晶粒68的頂表面及模製化合物231的頂表面之上形成導熱層235。導熱層235可為單一金屬層或包括由不同金屬形成的多個子層的複合層。可使用例如沈積製程(例如PVD或類似沈積製程)來形成所述多個子層中的每一者。舉例而言，可使用第一沈積製程在包封體112的頂表面、晶粒68的頂表面及模製化合物的頂表面之上形成所述多個子層中的第一子層。然後可使用第二沈積製程在第一子層之上形成所述多個子層中的第二子層。然後可使用第三沈積製程在第二子層之上形成所述多個子層中的第三子層。第一沈積製程、第二沈積製程及第三沈積製程中的每一者可為例如不同的PVD製程。在一些實施例中，導熱層235可包括由鋁、鈦、鎳釩、金、銅或類似材料形成的金屬子層。在實施例中，導熱層235可包括金屬子層232、金屬子層233及金屬子層234，其中金屬子層232/233/234中的每一者由彼此不同的材料製成。金屬子層232/233/234可包含導熱材料。金屬子層232沈積於模製化合物231及封裝組件200上，金屬子層233沈積於金屬子層232上且金屬子層234沈積於金屬子層233上。舉例而言，在實施例中，金屬子層232可包含鋁，金屬子層233可包含鈦且金屬子層234可包含鎳釩。在實施例中，金屬子層232可包含鋁，金屬子層233可包含鈦且金屬子層234可包含銅。儘管圖15例示出導熱層235包括三個金屬子層，然而導熱層235可包括少於或多於三個金屬子層。舉例而言，在其中導熱層235包括四個金屬子層的實施例中，導熱層235可包括鋁層、位於鋁層之上的鈦層、位於鈦層之上的鎳釩層及位於鎳釩層之上的金層。

參照圖15，然後在導熱層235上形成導熱層236。可藉由以下方式形成導熱層236：首先在導熱層235之上形成光阻，且然後對光阻進行圖案化以穿過光阻形成暴露出導熱層235的開口。然後使用例如鍍覆(例如，電鍍或無電鍍覆)、沈積(例如，PVD)或類似技術等技術在光阻的開口中及導熱層235的被暴露出的部分上形成導電材料。導熱層236可包含銅或類似材料。在實施例中，導熱層236可具有介於自5微米至5000微米的範圍內的厚度T1。在形成導熱層236之後，可藉由合適的移除製程(例如灰化或化學剝離)來移除光阻。

在圖16A中，在導熱層236的頂部施加熱界面材料(TIM)237。TIM 237可包括但不限於熱油脂(thermal grease)、相變材料、金屬填充的聚合物基體(matrix)以及鉛、錫、銦、銀、銅、鉍及類似材料的焊料合金(最優選的是銦或鉛/錫合金)。若TIM 237是固體，則TIM 237可被加熱至經歷固體至液體轉變的溫度，且然後可以液體形式施加至導熱層236的頂表面。

參照圖16A，將冷卻裝置238置於導熱層236上，其中冷卻裝置238藉由TIM 237耦合至導熱層236。隨後亦可將冷卻裝置稱為散熱結構。在實施例中，冷卻裝置238可為液體冷卻式冷板。以此種方式，冷卻裝置238可用於藉由使冷卻液體在冷卻裝置238的一個或多個通道中循環來耗散所產生的熱量。在其他實施例中，冷卻裝置可為可用於散熱的任何其他合適的裝置。舉例而言，在實施例中，冷卻裝置238可為熱管冷卻裝置、空氣(風扇)冷卻裝置或類似冷卻裝置。冷卻裝置238包括與導熱層235及236不同的結構。儘管圖16A示出TIM 237的側壁及導熱層236的側壁與導熱層235的側壁偏置開，然而TIM 237的側壁及導熱層236的側壁可與導熱層235的側壁對準(例如，如圖16B中所例示，圖16B示出根據一些其他實施例的積體電路封裝10)。

因形成包括結合至基底300的封裝組件200的封裝結構10且其後將環230貼合至基底300(其中所述環環繞封裝組件200)而達成一些優點。模製化合物231被形成以填充環230與封裝組件200之間的空間。然後在封裝組件200之上形成導熱層235及236，且導熱層235及236與封裝組件200實體接觸。然後藉由TIM 237將冷卻裝置238耦合至導熱層235及236。這些優點包括僅使用一次TIM 237施加，而熱阻降低，散熱更佳以及冷卻裝置238的冷卻效能提升，但並非僅限於此。

亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對3D封裝或三維積體電路(three-dimensional integrated circuit，3DIC)裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試墊，以便能夠對3D封裝或3DIC進行測試、對探針及/或探針卡(probe card)進行使用以及進行類似操作。可對中間結構以及最終結構執行驗證測試。另外，可將本文中所揭露的結構及方法與包括對已知良好晶粒進行中間驗證的測試方法接合使用，以提高良率並降低成本。

圖17A至圖17F例示出根據一些其他實施例的製造封裝結構20的中間階段的剖視圖。除非另有說明，否則本實施例(以及隨後論述的實施例)中相同的參考編號代表圖1至圖16B中所示實施例中藉由相同製程形成的相同組件。因此，在本文中可不再對製程步驟及可應用的材料予以贅述。此實施例的初始步驟與圖1至圖15中所示的步驟相同。此實施例的封裝結構20使得能夠使用兩相浸漬冷卻(two-phase immersion cooling)，以自封裝結構20進行散熱。

在圖17A中，在導熱層235及導熱層236之上形成光阻 242，且使用微影技術對光阻242進行圖案化以形成暴露出導熱層236的一些部分的開口。

在圖17B中，將導熱層236的頂表面暴露於源自O₂氣體的電漿243，以移除可能存在於導熱層236的頂表面上的任何氧化。

在圖17C中，將模板(template)244放置於圖17B中所示結構的頂部上(例如光阻242的頂表面上及導熱層236的頂表面之上)。模板244可包括具有所期望機械性質(例如，所期望的結構完整性及楊氏模量(Young’s modulus))的任何合適的海綿(sponge)或海綿模板化合物，使得模板244可用於形成多條奈米配線250(隨後在圖17E中示出)。模板244可包括位於基座部分(base portion)244A上的多個突出部244B，其中所述多個突出部244B中的每一者與所述多個突出部244B中相鄰的一者間隔開。將模板244放置成使得所述多個突出部244B設置於基座部分244A與導熱層236之間。如隨後將在圖17E中所闡述，在所述多個突出部244B中相鄰的突出部244B之間的空間中形成所述多條奈米配線250中的每一者。

在圖17D中，將電極板246放置於基座部分244A的表面上，且將整個結構浸漬於電解質溶液中。電極板246可包含銅或類似材料。向電極板246的頂表面施加壓力248，使得所述多個突出部244B的底表面壓靠導熱層236的頂表面。在實施例中，所述多個突出部244B的第一部分與導熱層236的頂表面實體接觸。所述多個突出部244B的與光阻242交疊的第二部分可因壓力248而變形。

在圖17E中，然後使用電鍍製程在導熱層236上及所述多個突出部244B的第一部分中的相鄰突出部244B之間的空間中形成多條奈米配線250。在電鍍製程期間，向電極板246(參見圖17D)施加直流電流以將電極板246的原子溶解於電解質溶液中，且使用所溶解的金屬離子形成所述多條奈米配線250。可在自電極板246朝向導熱層236延伸的方向上形成奈米配線250，其中奈米配線250在所述多個突出部244B的第一部分之間的空間中進行填充。所述多條奈米配線250可包含銅或類似材料。在形成所述多條奈米配線250之後，可移除模板244及電極板246。

在圖17F中，例如藉由合適的移除製程(例如膠帶脫離/分離)移除光阻242。在實施例中，所述多條奈米配線250排列於分組260中，其中第一分組260與相鄰的分組260之間的距離D1介於自0.1毫米至10毫米的範圍內。在實施例中，同一分組260中的所述多條奈米配線250中相鄰的奈米配線250之間的距離D2介於自5奈米至300奈米的範圍內。在實施例中，所述多條奈米配線250中的每一者的寬度W1可介於自10奈米至1500奈米的範圍內。在實施例中，所述多條奈米配線250的高度H2可小於0.5毫米。在實施例中，所述多條奈米配線250中的第一奈米配線的中心線與所述多條奈米配線250中的相鄰奈米配線的中心線之間的間距P1可大於10奈米且小於300奈米。儘管在圖17F中例示出所述多條奈米配線250的四個分組260，然而所述多條奈米配線250的分組260的數目可大於四或小於四。儘管在圖17F中將所述多條奈米配線250的每一分組260例示為示出三條奈米配線，然而每一分組260可包括所述多條奈米配線250中的任意數目的奈米配線。在其他實施例(圖中未示出)中，所述多條奈米配線250可以單個分組260的形式設置於導熱層236上，所述單個分組260跨越導熱層236的頂表面的整個寬度。在封裝結構20上形成所述多條奈米配線250使得能夠使用兩相浸漬冷卻，以自封裝結構20進行散熱。此涉及包括在操作期間將封裝結構20直接浸漬於介電質液體中的製程。

可因形成包括接合至基底300的封裝組件200的封裝結構20且此後將環230貼合至基底300而達成優點，其中所述環環繞封裝組件200。模製化合物231被形成為對環230與封裝組件200之間的空間進行填充。然後在封裝組件200之上形成導熱層235及236且導熱層235及236與封裝組件200實體接觸，且在導熱層236上形成所述多條奈米配線250。該些優點包括無需多次施加熱界面材料，因而可以降低熱阻，散熱更佳以及冷卻效能提升，但並非僅限於此。

根據實施例，一種積體電路封裝包括：封裝基底；中介層，具有接合至所述封裝基底的第一側；第一晶粒，接合至所述中介層的第二側，所述第二側與所述第一側相對；環，位於所述封裝基底上，其中所述環環繞所述第一晶粒及所述中介層；模製化合物，設置於所述環與所述第一晶粒之間，其中所述模製化合物與所述環實體接觸；以及多個導熱層，位於所述模製化合物及所述第一晶粒之上且與所述模製化合物及所述第一晶粒實體接觸，其中所述模製化合物設置於所述多個導熱層與所述環之間。在實施例中，所述裝置更包括冷卻裝置，所述冷卻裝置位於所述多個導熱層之上且使用熱界面材料耦合至所述多個導熱層。在實施例中，所述冷卻裝置包括液體冷卻式冷板、熱管冷卻裝置或風扇冷卻裝置。在實施例中，所述裝置更包括位於所述多個導熱層上的多條奈米配線。在實施例中，所述裝置更包括位於所述封裝基底與所述中介層之間的底部填充膠，其中所述底部填充膠與所述模製化合物實體接觸。在實施例中，所述多個導熱層包括：第一導熱層；第二導熱層，位於所述第一導熱層之上；第三導熱層，位於所述第二導熱層之上，其中所述第一導熱層、所述第二導熱層及所述第三導熱層包含不同的材料；以及銅層，位於所述第三導熱層之上。在實施例中，所述第一導熱層是鋁，所述第二導熱層是鈦且所述第三導熱層是鎳釩。在實施例中，所述第一導熱層是鋁，所述第二導熱層是鈦且所述第三導熱層是鎳銅。

根據實施例，一種積體電路封裝包括：封裝組件，包括第一晶粒以及中介層；基底，電性連接至所述第一晶粒，其中所述中介層設置於所述第一晶粒與所述基底之間；環，貼合至所述基底；模製化合物，環繞所述封裝組件，其中所述模製化合物設置於所述環的內側壁與所述封裝組件的側壁之間；以及第一導熱層，位於所述環、所述模製化合物及所述封裝組件之上；以及散熱結構，位於所述第一導熱層之上且耦合至所述第一導熱層，其中所述散熱結構與所述第一導熱層不同。在實施例中，所述散熱結構包括液體冷卻式冷板、熱管冷卻裝置或風扇冷卻裝置，且其中所述散熱結構使用熱界面材料耦合至所述第一導熱層。在實施例中，所述第一導熱層包含銅。在實施例中，所述裝置更包括設置於所述第一導熱層與所述封裝組件之間的多個導熱層，所述多個導熱層包括：第二導熱層，位於所述封裝組件及所述模製化合物之上且與所述封裝組件及所述模製化合物實體接觸；第三導熱層，位於所述第二導熱層之上；以及第四導熱層，位於所述第三導熱層之上，其中所述第四導熱層與所述第一導熱層實體接觸。在實施例中，所述第一導熱層、所述第二導熱層、所述第三導熱層及所述第四導熱層包含不同的材料。在實施例中，所述多個導熱層的側壁與所述第一導熱層的側壁對準。

根據實施例，一種形成積體電路封裝的方法包括：將封裝組件貼合至基底；將環貼合至所述基底，其中所述環環繞所述封裝組件；在所述環、所述封裝組件及所述基底之上形成模製化合物，其中所述模製化合物填充於所述環的內側壁與所述封裝組件的側壁之間的空間；以及使用沈積製程在所述模製化合物及所述封裝組件之上沈積多個導熱層，所述多個導熱層與所述模製化合物及所述封裝組件實體接觸。在實施例中，所述方法更包括對所述模製化合物進行平坦化，使得所述模製化合物的頂表面與所述封裝組件的頂表面齊平，其中沈積所述多個導熱層包括在所述模製化合物、所述封裝組件及所述基底之上依序沈積第一導熱層、第二導熱層及第三導熱層。在實施例中，所述方法更包括：在所述第三導熱層之上沈積第四導熱層；向所述第四導熱層的頂表面施加熱界面材料；以及使用所述熱界面材料將散熱結構耦合至所述第四導熱層。在實施例中，所述第一導熱層的側壁、所述第二導熱層的側壁、所述第三導熱層的側壁及所述第四導熱層的側壁彼此對準。在實施例中，所述方法更包括：在所述第三導熱層之上形成晶種層；以及自所述晶種層鍍覆出多條奈米配線。在實施例中，所述第一導熱層、所述第二導熱層、所述第三導熱層及所述晶種層包含不同的材料。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露做為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

10:封裝結構/積體電路封裝

68A、68B:晶粒