TW201810565A

TW201810565A - 封裝、半導體元件及封裝的形成方法

Info

Publication number: TW201810565A
Application number: TW105137770A
Authority: TW
Inventors: 謝正賢; 吳集錫; 余振華; 葉德強; 陳憲偉; 許立翰; 吳偉誠
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-09-09
Filing date: 2016-11-18
Publication date: 2018-03-16
Also published as: US9741690B1; US10475768B2; US20210193618A1; US20200058616A1; DE102017117810A1; KR20180028920A; TWI637473B; DE102017117810B4; CN107808870B; KR101908859B1; CN107808870A; US20180076175A1; US10950577B2; US11508695B2

Abstract

一種封裝，其包括第一積體電路晶粒、密封體以及導線。密封體圍繞第一積體電路晶粒。導線將第一導通孔電性連接至第二導通孔。導線包括第一線段以及第二線段。第一線段位於第一積體電路晶粒上方且具有在第一方向上延伸的第一縱向尺寸。第二線段具有在不同於第一方向的第二方向上延伸的第二縱向尺寸。第二線段在第一積體電路晶粒與密封體之間的邊界上方延伸。

Description

封裝、半導體元件及封裝的形成方法

本發明實施例是有關於一種封裝，且特別是有關於一種具有特定線路設計的重佈線層的封裝。

由於多種電子元件（例如，電晶體、二極體、電阻器、電容器等）的整合密度不斷地被改良，半導體工業也經歷了快速發展。主要地，整合密度的改良源自於最小特徵大小的反覆縮小，而能允許更多元件整合於給定區域中。隨著對於縮小的電子元件的需求增長，出現了對於更小且更具創造性的半導體晶粒的封裝技術的需求。此等封裝系統例如是疊層封裝（Package-on-Package；PoP）技術。在PoP元件中，頂部半導體封裝堆疊於底部半導體封裝的頂部上，以提供高整合度以及組件密度。PoP技術大致上使得具有增強的功能性以及印刷電路板（printed circuit board；PCB）上的小佔據面積（small footprints）的半導體元件能夠被生產。

以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件以及配置的特定實例以簡化本揭露。當然，此等組件以及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵以及第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。此重複是出於簡化以及清楚的目的，且本身並不指示所論述各種實施例及/或組態之間的關係。

此外，諸如，「在……下」、「在……下方」、「下部」、「在……上方」、「上部」以及其類似者的空間相對術語在本文中為了易於描述而用以描述如諸圖中所說明的一個元件或特徵與另一元件或特徵的關係。除諸圖中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。元件可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞同樣可相應地進行解釋。

本文中所論述的實施例可在特定內容脈絡中加以論述，亦即，本發明實施例的封裝結構包括在半導體-密封體邊界（例如，矽/模製化合物（silicon/molding compound；Si/MC）邊界）處能夠實現較佳可靠性以及堅固性的重佈線層（redistribution layer；RDL）佈線設計。封裝結構可包括扇出型封裝或扇入型封裝，且可包含一或多個重佈線層。舉例而言，將以晶圓形式呈現的封裝自室溫加熱至攝氏220度（ºC）會因為在半導體-密封體邊界處的熱膨脹係數（coefficient of thermal expansion；CTE）不匹配（mismatch）而造成彎曲（curvature）改變而產生對重佈線層的高彎曲應力（bending stress）。半導體可為晶粒/晶片。跨此邊界轉移的應力可能會導致重佈線層斷裂。因此，在一些實施例中，重佈線層佈線設計可根據此CTE的不匹配對應配置，並用於改良可靠性以及堅固性，藉以達到更少製造缺陷。

此外，本揭露內容的教示適用於包括跨越於具有不同CTE的不同材料上方的一或多個導電層的任何封裝結構。其他實施例涵蓋其他應用，諸如，對於一般熟習此項技術者在閱讀本揭露內容後顯而易見的不同封裝類型或不同組態。值得注意的是，本文中所論述的實施例可不必說明可於結構中呈現的每一元件或特徵。舉例而言，當對元件中的一者的論述可充分傳達實施例的態樣時，可自圖式省略多個元件。另外，本文中所論述的實施例的方法可以依據特定次序予以執行；然而，其他的實施例的方法也可以依據其他邏輯次序予以執行。

圖1至圖15為根據本發明一些實施例的形成第一封裝結構的製程期間的中間步驟的剖面圖。圖1繪示了載板100以及形成於載板100上的釋放層102。另一方面，亦繪示了分別用於形成第一封裝以及第二封裝的第一封裝區域600以及第二封裝區域602。

載板100可為玻璃載板、陶瓷載板或類似者。載板100可為晶圓，以使得多個封裝體可在載板100上同時形成。釋放層102可由聚合物基材料形成，且可將其連同載板100一起自在後續步驟中形成的上覆結構移除。在一些實施例中，釋放層102為在加熱時損失其黏著特性的環氧樹脂基熱釋放材料，諸如，光-熱轉換（light-to-heat-conversion；LTHC）釋放塗層。在其他實施例中，釋放層102可為在暴露於紫外線（ultra-violet；UV）光時損失其黏著特性的UV黏膠。釋放層102可在液體狀態下被配置並經固化而形成，釋放層102也可為疊層至載板100上的疊層薄膜，或可為類似者。釋放層102的頂部表面可經水平化，且可具有高度共面性（coplanarity）。

在圖2中，形成介電層104以及金屬化圖案106。如圖2所示，介電層104形成於釋放層102上。介電層104的底部表面可與釋放層102的頂部表面接觸。在一些實施例中，介電層104由聚合物，諸如，聚苯并噁唑（polybenzoxazole；PBO）、聚醯亞胺（polyimide）、苯環丁烷（benzocyclobutene；BCB）、或類似者形成。在其他實施例中，介電層104由以下各者形成：氮化物，諸如，氮化矽；氧化物，諸如，氧化矽、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、硼摻磷矽酸鹽玻璃（boron-doped phosphosilicate glass；BPSG）或類似者；或類似者。介電層104可藉由任何可接受的沈積製程形成，諸如，旋轉塗佈、化學氣相沈積（chemical vapor deposition；CVD）、疊層（laminating）、類似者，或其組合。

金屬化圖案106形成於介電層104上。作為形成金屬化圖案106的一實例，晶種層（seed layer；未繪示）形成於介電層104上方。在一些實施例中，晶種層為金屬層，其可為單層或具有由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。可使用例如是物理氣相沈積（physical vapor deposition；PVD）或類似方式形成晶種層。接著在晶種層上形成並圖案化光阻。光阻可藉由旋轉塗佈或類似方式形成且可暴露於光下以用於圖案化。光阻的圖案對應於金屬化圖案106。圖案化的製程形成穿過光阻的開口以暴露出晶種層。導電材料形成於光阻的開口中以及形成於晶種層經暴露的部分上。導電材料可藉由鍍覆（plating）形成，諸如，電鍍（electroplating）或無電電鍍（electroless plating），或類似方法。導電材料可包括銅、鈦、鎢、鋁，或類似者等金屬。接著，移除光阻以及上方未形成導電材料的晶種層的部分。可藉由可接受的灰化（ashing）或剝離（stripping）製程移除光阻，諸如，使用氧電漿（oxygen plasma）或類似方法。一旦光阻經移除，則可以藉由使用可接受的蝕刻製程（例如濕式或乾式蝕刻）移除晶種層經暴露的部分。晶種層以及導電材料剩餘的部分形成金屬化圖案106。

在圖3中，介電層108形成於金屬化圖案106以及介電層104上。在一些實施例中，介電層108由聚合物形成，且聚合物可為可使用微影罩幕圖案化的感光性材料（例如PBO、聚醯亞胺、BCB、或類似者）。在其他實施例中，介電層108由以下各者形成：氮化物，諸如，氮化矽；氧化物，諸如，氧化矽、PSG、BSG、BPSG；或類似者。可藉由旋轉塗佈、疊層、CVD、類似方法或其組合形成介電層108。接著圖案化介電層108以形成開口來暴露出部分的金屬化圖案106。圖案化可以藉由可接受的製程來達成，諸如，當介電層108為感光性材料時將介電層108暴露於光下或藉由使用例如非等向性蝕刻進行蝕刻。

介電層104、108以及金屬化圖案106可被稱為背側重佈線結構110。如圖所示，背側重佈線結構110包括兩個介電層104、108以及一個金屬化圖案106。在其他實施例中，背側重佈線結構110可包括任何數目的介電層、金屬化圖案以及通孔（through via）。可藉由重複執行形成金屬化圖案106以及介電層108的製程而在背側重佈線結構110中形成一或多個額外金屬化圖案以及介電層。可在形成金屬化圖案期間藉由在下伏介電層的開口中形成金屬化圖案的晶種層以及導電材料而形成通孔。通孔可因此內連且電性耦接至各種金屬化圖案。

此外，在圖3中，形成通孔112。作為形成通孔112的一實例，在背側重佈線結構110（如圖所示，介電層108以及被暴露出的金屬化圖案106）上形成晶種層。在一些實施例中，晶種層為金屬層，其可為單層或具有由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。可使用例如是PVD或類似方式形成晶種層。在晶種層上形成且圖案化光阻。光阻可藉由旋轉塗佈或類似方式形成且可暴露於光下以用於圖案化。光阻的圖案對應於通孔。圖案化的製程形成穿過光阻的開口以暴露出晶種層。導電材料形成於光阻的開口中以及形成於晶種層經暴露的部分上。導電材料可藉由鍍覆形成，諸如，電鍍或無電電鍍，或類似方法。導電材料可包括銅、鈦、鎢、鋁，或類似者等金屬。移除光阻以及上方未形成導電材料的晶種層的部分。可藉由可接受的灰化或剝離製程移除光阻，諸如，使用氧電漿或類似方法。一旦光阻經移除，則可以藉由使用可接受的蝕刻製程（例如濕式或乾式蝕刻）移除晶種層的經暴露的部分。晶種層以及導電材料剩餘的部分形成通孔112。

在圖4中，積體電路晶粒114藉由黏著劑116黏附至介電層108。如圖4所示，兩個積體電路晶粒114黏附於第一封裝區域600以及第二封裝區域602中的每一者中，且在其他實施例中，更多或更少積體電路晶粒114可黏附於各區域中。舉例來說，在一實施例中，僅一個積體電路晶粒114可黏附於各區域中。積體電路晶粒114可為邏輯晶粒（例如，中央處理單元（central processing unit）、微控制器（microcontroller）等）、記憶體晶粒（例如，動態隨機存取記憶體（dynamic random access memory；DRAM）晶粒、靜態隨機存取記憶體（static random access memory；SRAM）晶粒等）、功率管理晶粒（例如，功率管理積體電路（power management integrated circuit；PMIC）晶粒）、射頻（radio frequency；RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system；MEMS）晶粒、訊號處理晶粒（例如，數位信號處理（digital signal processing；DSP）晶粒）、前端晶粒（例如，類比前端（analog front-end；AFE）晶粒）、其類似者、或其組合。另一方面，在一些實施例中，積體電路晶粒114可為不同大小（例如，不同高度及/或表面積），且在其他實施例中，積體電路晶粒114可為相同大小（例如，相同高度及/或表面積）。

在黏附至介電層108之前，可根據適用的製造製程處理積體電路晶粒114，以在積體電路晶粒114中形成積體電路。舉例來說，積體電路晶粒114各自包括半導體基板118，諸如，摻雜或未摻雜矽、或絕緣層上半導體（semiconductor-on-insulator；SOI）基板的主動層。半導體基板可包含其他半導體材料，諸如，鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半導體；或其組合。亦可使用其他基板，諸如多層或梯度（gradient）基板。諸如電晶體、二極體、電容器、電阻器等的元件可形成於半導體基板118中及/或形成於半導體基板118上，且可藉由例如是半導體基板118上的一或多個介電層中的金屬化圖案形成的互連結構120互連，以形成積體電路。

積體電路晶粒114進一步包括接墊122（例如鋁接墊），以進行外部連接。接墊122配置在被稱作積體電路晶粒114的主動側（active side）上。鈍化薄膜124在積體電路晶粒114上且在接墊122的部分上。開口穿過鈍化薄膜124至接墊122。例如為導電柱（例如包括銅等金屬）的晶粒連接件126位於穿過鈍化薄膜124的開口中，且機械地（mechanically）以及電性地耦接至各個接墊122。晶粒連接件126可以藉由例如是鍍敷或類似方法形成。晶粒連接件126電性耦接積體電路晶粒114的各個積體電路。

介電材料128位於積體電路晶粒114的主動側上，諸如，在鈍化薄膜124以及晶粒連接件126上。介電材料128側向地密封晶粒連接件126，且介電材料128與各個積體電路晶粒114側向地相接（coterminous）。介電材料128可為聚合物，諸如，PBO、聚醯亞胺、BCB或類似者；氮化物，諸如，氮化矽或類似者；氧化物，諸如，氧化矽、PSG、BSG、BPSG或類似者；其類似者；或其組合，且可例如是藉由旋轉塗佈、疊層、CVD或類似方法形成。

黏著劑116在積體電路晶粒114的背側上，且將積體電路晶粒114黏附至背側重佈線結構110（例如，所繪示的介電層108）。黏著劑116可為任何適合的黏著劑、環氧樹脂、晶粒貼合膜（die attach film；DAF），或類似者。黏著劑116可塗覆於積體電路晶粒114的背側（諸如，塗覆於各個半導體晶圓的背側）或可塗覆於載板100的表面上。積體電路晶粒114可藉由例如鋸割或切割而單體化，且可使用例如是抓放工具（pick-and-place tool）藉由黏著劑116將積體電路晶粒114黏附至介電層108。

在圖5中，密封體130形成於各種元件上。密封體130可為模製化合物（molding compound）、環氧樹脂或類似者，且可藉由壓縮模製（compression molding）、轉移模製（transfer molding）或類似者形成。在固化之後，密封體130可經過研磨製程以暴露出通孔112以及晶粒連接件126。在研磨製程之後，通孔112的頂部表面、晶粒連接件126的頂部表面以及密封體130的頂部表面共平面（coplanar）。在一些實施例中，可在通孔112以及晶粒連接件126已暴露的情況下省略研磨步驟。

在圖6至圖15以及圖19中，形成前側重佈線結構（重佈線層）160。如將在圖19中所說明，前側重佈線結構160包括介電層132、140、148、156以及金屬化圖案138、146、154。

在圖6中，介電層132沈積於密封體130、通孔112以及晶粒連接件126上。在一些實施例中，介電層132由聚合物形成，聚合物可為可使用微影罩幕圖案化的感光性材料（例如PBO、聚醯亞胺、BCB，或類似者）。在其他實施例中，介電層132由以下各者形成：氮化物，諸如，氮化矽；氧化物，諸如，氧化矽、PSG、BSG、BPSG；或類似者。可藉由旋轉塗佈、疊層、CVD、其類似方法或其組合形成介電層132。

在圖7中，接著圖案化介電層132。圖案化的製程形成開口以暴露出部分的通孔112以及晶粒連接件126。圖案化可以藉由可接受的製程來達成，諸如，當介電層132為感光性材料時將介電層132暴露於光下或藉由使用例如非等向性蝕刻進行蝕刻。若介電層132為感光性材料，則介電層132可在曝光之後顯影。

在圖8中，在介電層132上形成具有通孔的金屬化圖案138。作為形成金屬化圖案138的一實例，晶種層（未繪示）形成於介電層132上方，且形成於穿過介電層132的開口中。在一些實施例中，晶種層為金屬層，金屬層可為單層或具有由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。可使用例如是PVD或類似方式形成晶種層。接著在晶種層上形成並圖案化光阻。光阻可藉由旋轉塗佈或類似方式形成且可暴露於光下以用於圖案化。光阻的圖案對應於金屬化圖案138。圖案化的製程形成穿過光阻的開口以暴露出晶種層。導電材料形成於光阻的開口中以及形成於晶種層經暴露的部分上。導電材料可藉由鍍覆形成，諸如，電鍍或無電電鍍，或類似方法。導電材料可包括銅、鈦、鎢、鋁，或類似者等金屬。接著，移除光阻以及上方未形成導電材料的晶種層的部分。可藉由可接受的灰化或剝離製程移除光阻，諸如，使用氧電漿或類似方法。一旦光阻經移除，則可以藉由使用可接受的蝕刻製程（例如濕式或乾式蝕刻）移除晶種層經暴露的部分。晶種層以及導電材料剩餘的部分形成金屬化圖案138以及通孔。通孔形成於穿過介電層132至例如是通孔112及/或晶粒連接件126的開口中。

在圖9中，介電層140沈積於金屬化圖案138以及介電層132上。在一些實施例中，介電層140由聚合物形成，且聚合物可為可使用微影罩幕圖案化的感光性材料（例如PBO、聚醯亞胺、BCB，或類似者）。在其他實施例中，介電層140由以下各者形成：氮化物，諸如，氮化矽；氧化物，諸如，氧化矽、PSG、BSG、BPSG；或類似者。可藉由旋轉塗佈、疊層、CVD、類似方法或其組合形成介電層140。

在圖10中，接著圖案化介電層140。圖案化的製程形成開口以暴露出部分的金屬化圖案138。圖案化可以藉由可接受的製程來達成，諸如，當介電層140為感光性材料時將介電層140暴露於光下或藉由使用例如非等向性蝕刻進行蝕刻。若介電層140為感光性材料，則介電層140可在曝光之後顯影。

在圖11中，在介電層140上形成具有通孔的金屬化圖案146。作為形成金屬化圖案146的一實例，晶種層（未繪示）形成於介電層140上方，且形成於穿過介電層140的開口中。在一些實施例中，晶種層為金屬層，金屬層可為單層或具有由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。可使用例如是PVD或類似方式形成晶種層。接著在晶種層上形成並圖案化光阻。光阻可藉由旋轉塗佈或類似方式形成且可暴露於光下以用於圖案化。光阻的圖案對應於金屬化圖案146。圖案化的製程形成穿過光阻的開口以暴露出晶種層。導電材料形成於光阻的開口中以及形成於晶種層經暴露的部分上。導電材料可藉由鍍覆形成，諸如，電鍍或無電電鍍，或類似方法。導電材料可包括銅、鈦、鎢、鋁，或類似者等金屬。接著，移除光阻以及上方未形成導電材料的晶種層的部分。可藉由可接受的灰化或剝離製程移除光阻，諸如，使用氧電漿或類似方法。一旦光阻經移除，則可以藉由使用可接受的蝕刻製程（例如濕式或乾式蝕刻）移除晶種層經暴露的部分。晶種層以及導電材料剩餘的部分形成金屬化圖案146以及通孔。通孔形成於穿過介電層140至例如金屬化圖案138的部分的開口中。

在圖12中，介電層148沈積於金屬化圖案146以及介電層140上。在一些實施例中，介電層148由聚合物形成，且聚合物可為可使用微影罩幕圖案化的感光性材料（例如PBO、聚醯亞胺、BCB，或類似者）。在其他實施例中，介電層148由以下各者形成：氮化物，諸如，氮化矽；氧化物，諸如，氧化矽、PSG、BSG、BPSG；或類似者。可藉由旋轉塗佈、疊層、CVD、類似方法或其組合形成介電層148。

在圖13中，接著圖案化介電層148。圖案化的製程形成開口以暴露出部分的金屬化圖案146。圖案化可以藉由可接受的製程來達成，諸如，藉由當介電層148為感光性材料時將介電層148暴露於光下或藉由使用例如非等向性蝕刻進行蝕刻。若介電層148為感光性材料，則介電層148可在曝光之後顯影。

在圖14中，在介電層148上形成具有通孔的金屬化圖案154。作為形成金屬化圖案154的一實例，晶種層（未繪示）形成於介電層148上方，且形成於穿過介電層148的開口中。在一些實施例中，晶種層為金屬層，金屬層可為單層或具有由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。可使用例如是PVD或類似方式形成晶種層。接著在晶種層上形成並圖案化光阻。光阻可藉由旋轉塗佈或類似方式形成且可暴露於光下以用於圖案化。光阻的圖案對應於金屬化圖案154。圖案化的製程形成穿過光阻的開口以暴露出晶種層。導電材料形成於光阻的開口中以及形成於晶種層經暴露的部分上。導電材料可藉由鍍覆形成，諸如，電鍍或無電電鍍，或類似方法。導電材料可包括銅、鈦、鎢、鋁，或類似者等金屬。接著，移除光阻以及上方未形成導電材料的晶種層的部分。可藉由可接受的灰化或剝離製程移除光阻，諸如，使用氧電漿或類似方法。一旦光阻經移除，則可以藉由使用可接受的蝕刻製程（例如濕式或乾式蝕刻）移除晶種層經暴露的部分。晶種層以及導電材料剩餘的部分形成金屬化圖案154以及通孔。通孔形成於穿過介電層148至例如金屬化圖案146的部分的開口中。

在圖15中，介電層156沈積於金屬化圖案154以及介電層148上。在一些實施例中，介電層156由聚合物形成，且聚合物可為可使用微影罩幕圖案化的感光性材料（例如PBO、聚醯亞胺、BCB，或類似者）。在其他實施例中，介電層156由以下各者形成：氮化物，諸如，氮化矽；氧化物，諸如，氧化矽、PSG、BSG、BPSG；或類似者。可藉由旋轉塗佈、疊層、CVD、類似方法或其組合形成介電層156。

圖16以及圖17為根據本發明一些實施例的重佈線層佈線的簡化平面圖。圖16繪示了圖15的第一封裝結構中的一者的簡化平面圖。所繪示的平面圖包括積體電路晶粒114中的一者與密封體130之間的邊界702。另一方面，亦繪示了上覆金屬化圖案154/146/138（重佈線層圖案）的導線704以及710。亦在重影（ghost）中繪示了導通孔706A、706B、712A以及712B（例如，晶粒連接件126、通孔112及/或金屬化圖案154/146/138的通孔）以供參考。並未繪示介電層132、140、148以及156。為了簡單起見，圖16所繪示的平面圖中的各個特徵僅繪示為單層。在各個實施例中，可根據圖15的剖面圖而將圖16中的特徵配置於不同層中。此外，導線704以及710可配置於封裝內的同一金屬化圖案中或不同金屬化圖案中。舉例而言，導線704與導線710可配置於同一層內，導線704也可以配置於導線710上方或下方。

如圖16所示，導線704以及710在積體電路晶粒114與密封體130之間的邊界702上方延伸。導線704以及710可以電性以及機械連接積體電路晶粒114上方的導通孔706A以及712A至密封體130中及/或上方的導通孔706B以及712B。如上文所論述，由於積體電路晶粒114的材料與密封體130的材料之間的CTE的不匹配，元件封裝的彎曲可在邊界702處發生，且此彎曲在邊界702的位置處向導線704以及710施加應力。然而，已觀察到可藉由改變導線704以及710在各個通孔706A/706B/712A/712B與邊界702之間的縱向方向而緩和對導線704以及710的此應力。舉例而言，每一導線704以及710包括配置於積體電路晶粒114上方且配置於各個通孔706A/712A與邊界702之間的至少一個彎曲部。每一導線704以及710可進一步包括配置於密封體130上方且配置於各個通孔706B/712B與邊界702之間的至少一彎曲部。已觀察到，藉由根據積體電路晶粒114與密封體130之間的CTE的不匹配而以本文中所描述的方式對導線進行配置，對在晶粒/模製化合物邊界上方延伸的導線的應力可減少50%或更多。藉由減少施加至導線的應力，可減少重佈線層中的金屬化圖案的斷裂及/或其他製造缺陷。

舉例來說，在圖16中，導線704包含三個導線線段704A、704B以及704C，所述線段具有在圖16的平面圖中在不同方向上延伸的縱向尺寸。導線704的橫向尺寸W1可為約5 µm至約34 µm。在其他實施例中，導線704的橫向尺寸W1可為不同值。

導線線段704A自第一導通孔706A（例如在積體電路晶粒114上方）延伸至導線線段704B。導線線段704B自導線線段704A延伸至導線線段704C。導線線段704C自導線線段704B延伸至第二導通孔706B（例如在密封體130中及/或上方）。在一實施例中，導線線段704A的縱向尺寸L1大於約15 µm，且導線線段704C的縱向尺寸L2大於約15 µm。縱向尺寸L1與L2可以實質上相等或不相等。在其他實施例中，導線線段704A及/或704C的縱向尺寸可具有不同值。

如圖所示，導線線段704A以及704C不平行於延伸穿過導通孔706A以及706B的各別中心的線708。舉例來說，導線線段704A與線708之間的角度θ1可為約30º至約60º，且導線線段704C與線708之間的角度θ2可為約30º至約60º。角度θ1與角度θ2可以實質上相等或不相等。此外，導線線段704B不平行於導線線段704A以及704C。舉例來說，導線線段704A與導線線段704B之間的角度θ3可為約120º至約150º，且導線線段704B與導線線段704C之間的角度θ4可為約120º至約150º。角度θ3與角度θ4可以實質上相等或不相等。已觀察到，當角度θ1、θ2、θ3及/或θ4設置於上述範圍中時，可減少對導線704的應力，藉此減少導線斷裂的風險。在其他實施例中，各個導線線段704A、704B及/或704C的相對角度可為不同值。此外，導線線段704C與邊界702之間的角度僅僅為說明性的，且導線線段704C可按某一角度跨邊界702配置。線708與邊界702之間的角度亦僅僅為說明性的，且線708可按某一角度跨邊界702配置。

如本文所描述，導線704包含兩個彎曲部，其包括在鄰接導線線段704A與704B處的第一彎曲部以及在鄰接導線線段704B與704C處的第二彎曲部。第一彎曲部配置於第一導通孔706A（例如在積體電路晶粒114上方）與邊界702之間。第二彎曲部配置於第二導通孔706B（例如在密封體130中及/或上方）與邊界702之間。導線704在第一導通孔706A與邊界702之間改變方向，且導線704亦在邊界702與第二導通孔706B之間改變方向。在其他實施例中，在邊界702上方延伸的各種導線可包括不同數目的彎曲部，諸如，大於兩個彎曲部。舉例來說，如圖16所示，導線710包括四個彎曲部以及在圖16的平面圖中具有在不同方向上延伸的縱向尺寸的導線線段710A、710B、710C、710D以及710E。導線710的橫向尺寸W2可為約5 µm至約34 µm。在其他實施例中，導線710的橫向尺寸W2可為不同值。

導線線段710A自第一導通孔712A（例如在積體電路晶粒114中及/或上方）延伸至導線線段710B。導線線段710B自導線線段710A延伸至導線線段710C。導線線段710C在邊界702上方延伸，且導線線段710C自導線線段710B延伸至導線線段710D。導線線段710D自導線線段710C延伸至導線線段710E。導線線段710E自導線線段710D延伸至第二導通孔712B（例如在密封體130中及/或上方的）。在一實施例中，導線線段710A的縱向尺寸L3大於約15 µm，且導線線段710E的縱向尺寸L4大於約15 µm。縱向尺寸L3與L4可以實質上相等或不相等。在其他實施例中，導線線段710A及/或710E的縱向尺寸可具有不同值。

如圖所示，導線線段710A、710C以及710E不平行於延伸穿過導通孔712的各別中心的線714。舉例來說，導線線段710A與線714之間的角度θ5可為約30º至約60º，且導線線段710E與線714之間的角度θ6可為約30º至約60º。角度θ5與角度θ6可以實質上相等或不相等。此外，導線線段710B以及710D不平行於導線線段710A以及710E。舉例來說，導線線段710A與導線線段710B之間的角度θ7可為約120º至約150º，且導線線段710D與導線線段710E之間的角度θ8可為約120º至約150º。角度θ7與角度θ8可以實質上相等或不相等。此外，導線線段710B以及710D不平行於導線線段710C。舉例來說，導線線段710B與導線線段710C之間的角度θ9可為約120º至約150º，且導線線段710D與導線線段710C之間的角度θ10可為約120º至約150º。角度θ9與角度θ10可以實質上相等或不相等。已觀察到，當角度θ5、θ6、θ7、θ8、θ9及/或θ10設置於上述範圍中時，可減少對導線710的應力，藉此減少導線斷裂的風險。在其他實施例中，可按不同角度配置導線線段710A、710B、710C、710D及/或710E。

導線710中的至少一個彎曲部在第一導通孔712A與邊界702之間，且導線710中的至少一個彎曲部在邊界702與第二導通孔712B之間。此外，導線線段710C與邊界702之間的角度僅僅為說明性的，且導線線段710C可按某一角度跨邊界702配置。線714與邊界702之間的角度亦僅僅為說明性的，且線714可按某一角度跨邊界702配置。

在圖16中，導通孔706B以及712B配置於密封體130上方或之中。在其他實施例中，導通孔706B以及712B可配置於第二積體電路晶粒114上方。舉例來說，圖17繪示了密封於密封體130中的兩個積體電路晶粒114A以及114B。在一實施例中，兩個積體電路晶粒114A與114B之間的距離W3可為約50 µm至約300 µm。在另一實施例中，兩個積體電路晶粒114A與114B之間的距離W3可為不同值。第一積體電路晶粒114A以及密封體130之間共用第一邊界702A，且第二積體電路晶粒114B以及密封體130之間共用第二邊界702B。

第一導通孔706A以及712A配置於第一積體電路晶粒114A上方，且第二導通孔706B以及712B配置於第二積體電路晶粒114B上方。導線704電性以及以機械連接第一導通孔706A至第二導通孔706B，且導線710電性以及機械連接第一導通孔712A至第二導通孔712B。此外，每一導線704以及710可具有配置於每一積體電路晶粒114A/114上方的至少一個彎曲部。舉例來說，每一導線704以及710包括配置於第一積體電路晶粒114A上方且配置於各個第一導通孔706A/712A與第一邊界702A之間的至少一個彎曲部。每一導線704以及710可進一步包括配置於第二積體電路晶粒114B上方且配置於各個第二導通孔706B/712B與第二邊界702B之間的至少一個彎曲部。已觀察到，當導線704以及710形成為本文中所描述且由圖17所繪示的配置時，可達成減少對導線704以及710的應力。圖17中的導線704以及710的各種細節實質上類似於圖16中的各個導線704以及710，其中類似的標號表示使用類似製程所形成的類似元件（例如，如圖1至圖15中所描述的）。因此，為簡潔起見省略圖17中的導線704以及710的額外描述。

在一些實施例中，僅將上述重佈線層佈線設計技術應用於上覆積體電路晶粒114以及密封體130的第一金屬化圖案（例如金屬化圖案138），而並不針對剩餘金屬化圖案依據圖16以及圖17中所描述的配置進行佈線。在一些其他實施例中，也可將上述重佈線層佈線設計技術應用於上覆積體電路晶粒114以及密封體130的所有金屬化圖案（例如，金屬化圖案138、146以及154）。

圖18至圖24為根據本發明一些實施例的進一步形成第一封裝以及將其他封裝結構連接至第一封裝的製程期間的中間步驟的剖面圖。

在圖18中，接著圖案化介電層156。圖案化的製程形成開口以暴露出部分的金屬化圖案154。圖案化可以藉由可接受的製程來達成，諸如，當介電層156為感光性材料時將介電層156暴露於光下或藉由使用例如非等向性蝕刻進行蝕刻。若介電層156為感光性材料，則介電層156可在曝光之後顯影。

圖中所繪示的前側重佈線結構160僅為一例子。較多或較少的介電層以及金屬化圖案可形成於前側重佈線結構160中。若形成較少的介電層以及金屬化圖案，則可省略上文所論述的步驟以及製程。若形成較多的介電層以及金屬化圖案，則可重複上文所論述的步驟以及製程。本領域具有通常知識者將容易理解哪些步驟以及製程將被省略或重複。

儘管本文中所描述的重佈線層佈線設計是應用於前側重佈線結構160，但上述重佈線層佈線製程亦可應用於背側重佈線結構110。

在圖19中，接墊162形成於前側重佈線結構160的外部側上。接墊162用以耦接至導電連接件166（見圖21），且可稱作凸塊下金屬（under bump metallurgy；UBM）162。在所說明的實施例中，接墊162穿過開口而形成，且開口穿過介電層156至金屬化圖案154。作為形成接墊162的一實例，晶種層（未繪示）形成於介電層156上方。在一些實施例中，晶種層為金屬層，金屬層可為單層或具有由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層以及在鈦層上方的銅層。可使用例如是PVD或類似方式形成晶種層。接著在晶種層上形成並圖案化光阻。光阻可藉由旋轉塗佈或類似方式形成且可暴露於光下以用於圖案化。光阻的圖案對應於接墊162。圖案化的製程形成穿過光阻的開口以暴露出晶種層。導電材料形成於光阻的開口中以及形成於晶種層經暴露的部分上。導電材料可藉由鍍覆形成，諸如，電鍍或無電電鍍，或類似方法。導電材料可包括銅、鈦、鎢、鋁，或類似者等金屬。接著，移除光阻以及上方未形成導電材料的晶種層的部分。可藉由可接受的灰化或剝離製程移除光阻，諸如，使用氧電漿或類似方法。一旦光阻經移除，則可以藉由使用可接受的蝕刻製程（例如濕式或乾式蝕刻）移除晶種層經暴露的部分。晶種層以及導電材料剩餘的部分形成接墊162。在以不同方式形成接墊162的實施例中，可利用更多光阻以及圖案化步驟。

在圖20中，導電連接件166形成於接墊（UBM）162上。導電連接件166可為球柵陣列封裝（ball grid array；BGA）連接件、焊料球、金屬柱、受控塌陷晶粒連接（controlled collapse chip connection；C4）凸塊、微凸塊、化學鍍鎳鈀浸金（electroless nickel-electroless palladium-immersion gold technique；ENEPIG）技術形成的凸塊、或類似者。導電連接件166可包含導電材料，諸如，焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者或其組合。在一些實施例中，導電連接件166最初可藉由諸如蒸發（evaporation）、電鍍、列印、焊料轉移、植球（ball placement）或類似方法等來形成焊料層。一旦焊料層已形成於結構上，則可執行回焊以便將材料塑形成所要凸塊形狀。在另一實施例中，導電連接件166為藉由濺鍍（sputtering）、列印、電鍍、無電電鍍、CVD或類似方法所形成的金屬柱（例如銅柱）。金屬柱可以不具有焊料且具有實質上垂直的側壁。在一些實施例中，金屬頂蓋層（未繪示）形成於金屬柱連接件166的頂部上。金屬頂蓋層可包括鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似者或其組合，且可藉由鍍敷製程形成。

在圖21中，執行載板剝離程序以將載板100自背側重佈線結構110（例如介電層104）拆離（剝離）。根據一些實施例，剝離程序包括使用諸如雷射光或UV光的光投影於釋放層102上，以使得釋放層102在光熱下分解並移除載板100。接著翻轉結構且將其置放於膠帶190上。

如圖22中進一步所示，形成穿過介電層104的開口以暴露出部分的金屬化圖案106。舉例來說，可使用雷射鑽孔、蝕刻、或類似方法形成開口。

在圖23中，藉由沿著切割道區域（例如，在鄰近的區域600與區域602之間）鋸割184以執行單體化（singulation）製程。鋸割184將第一封裝區域600自第二封裝區域602單體化。

圖23繪示了所得到的經單體化的封裝200，封裝200可來自第一封裝區域600或第二封裝區域602中的一者。封裝200亦可被稱作積體扇出型（integrated fan-out；InFO）封裝200。

圖24繪示了包括封裝200（可稱作第一封裝200）、第二封裝300以及基板400的封裝結構500。第二封裝300包含基板302以及耦接至基板302的一或多個堆疊式晶粒308（308A以及308B）。基板302可由半導體材料製成，諸如，矽、鍺、金剛石或類似者。在一些實施例中，亦可使用化合物材料，諸如，矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺碳化物、磷化砷化鎵、磷化鎵銦、其組合及其類似者。另外，基板302可為絕緣層上矽（silicon-on-insulator；SOI）基板。通常，SOI基板包含諸如，矽、鍺、矽鍺、SOI、絕緣層上矽鍺（silicon germanium on insulator；SGOI）或其組合的半導體材料的外延（epitaxial）層。在一個替代性實施例中，基板302基於諸如玻璃纖維加固樹脂芯（fiberglass reinforced resin core）的絕緣芯。芯材料例如是包括FR4的玻璃纖維樹脂。芯材料的替代材料包括雙馬來醯亞胺三嗪（bismaleimide-triazine；BT）樹脂，或替代地、其他印刷電路板（PCB）材料或薄膜。累積式薄膜，例如味之素積膜（Ajinomoto build-up film；ABF）或其他疊層物也可用於基板302。

基板302可包括主動以及被動元件（圖24中未示）。如本領域具有通常知識者所知的，電晶體、電容器、電阻器、其組合以及類似者等廣泛的多種元件可用以產生滿足半導體封裝300的結構以及功能要求的設計。可使用任何適合的方法形成元件。

基板302亦可包括金屬化層（未繪示）以及通孔306。金屬化層可形成於主動以及被動元件上方，且經設計以連接各種元件以形成功能電路。金屬化層可由介電質（例如低k介電材料）與導電材料（例如銅）的交替層所形成，其中通孔互連導電材料層且可經由任何適合的製程（例如沈積、鑲嵌（damascene）、雙鑲嵌（dual damascene）、或類似方式）予以形成。在一些實施例中，基板302實質上不含主動以及被動元件。

基板302可在基板302的第一側上具有接合墊303以耦接至堆疊式晶粒308，且在基板302的第二側上具有接合墊304，以耦接至導電連接件314。基板302的第二側與第一側相對。在一些實施例中，藉由在基板302的第一側以及第二側上將凹陷（未繪示）形成至介電層（未繪示）中來形成接合墊303以及304。凹陷的形成可以允許接合墊303以及304嵌入於介電層中。在其他實施例中可省略凹陷，而是將接合墊303以及304形成於介電層上。在一些實施例中，接合墊303以及304包括由銅、鈦、鎳、金、鈀、類似者、或其組合製成的薄晶種層（未繪示）。接合墊303以及304的導電材料可沈積於薄晶種層上方。可藉由電化學鍍敷（electro-chemical plating）製程、無電電鍍製程、CVD、ALD、PVD、類似方法、或其組合形成導電材料。在一實施例中，接合墊303以及304的導電材料為銅、鎢、鋁、銀、金、類似者、或其組合。

在一實施例中，接合墊303以及304為包含三個導電材料層（例如鈦層、銅層以及鎳層）的UBM。然而，本領域具有通常知識者應知，有很多適合於形成接合墊（UBM）303以及304的材料及層的配置存在，諸如，鉻/鉻銅合金/銅/金的配置、鈦/鈦鎢/銅的配置，或銅/鎳/金的配置。可用於接合墊（UBM）303以及304任何適合的材料或材料層全部意欲包含於當前申請案的範疇內。在一些實施例中，通孔306延伸穿過基板302且將至少一個結合接墊303耦接至至少一個結合接墊304。

在所說明實施例中，堆疊式晶粒308藉由打線接合（wire bonds）310耦接至基板302，但也可以使用其他連接件，諸如，導電凸塊。在一實施例中，堆疊式晶粒308為堆疊式記憶體晶粒。舉例而言，堆疊式記憶體晶粒308可包含低功率（low-power；LP）雙資料速率（double data rate；DDR）記憶體模組，諸如，LPDDR1、LPDDR2、LPDDR3、LPDDR4、或類似記憶體模組。

在一些實施例中，堆疊式晶粒308以及打線接合310可由模製材料312密封。模製材料312可藉由例如壓縮模製模製於堆疊式晶粒308以及打線接合310上。在一些實施例中，模製材料312為模製化合物、聚合物、環氧樹脂、氧化矽填充物材料、類似者、或其組合。可執行固化步驟以固化模製材料312，其中固化可為熱固化、UV固化、類似方式、或其組合。

在一些實施例中，堆疊式晶粒308以及打線接合310埋入於模製材料312中，且在固化模製材料312之後，執行例如是研磨的平坦化步驟以移除模製材料312的過量部分以及為第二封裝300提供實質上平面的表面。

在形成第二封裝300之後，封裝300藉助於導電連接件314、接合墊304以及金屬化圖案106接合至第一封裝200。在一些實施例中，堆疊式記憶體晶粒308可經由打線接合310、接合墊303以及304、通孔306、導電連接件314以及通孔112耦接至積體電路晶粒114。

導電連接件314可類似於上文所描述的導電連接件166，故並不在本文中重複描述。然而，導電連接件314與導電連接件166不必相同。在一些實施例中，在接合導電連接件314之前，導電連接件314塗佈有助焊劑（未繪示），諸如，免清助焊劑（no-clean flux）。導電連接件314可浸漬於助焊劑中，或助焊劑可噴射至導電連接件314上。在另一實施例中，助焊劑可塗覆於金屬化圖案106的表面。

在一些實施例中，導電連接件314可具有在回焊前即形成於其上的環氧樹脂助焊劑（未繪示）。在第二封裝300連接至第一封裝200之後，環氧樹脂助焊劑的部分環氧樹脂會剩餘。此剩餘環氧樹脂部分可充當底填充料（underfill）以減小應力以及保護藉由回焊導電連接件314所產生的接點。在一些實施例中，底填充料（未繪示）可形成於第二封裝300與第一封裝200之間且環繞導電連接件314。可在第二封裝300連接之後藉由毛細流動（capillary flow）製程形成底填充料，或可在第二封裝300連接之前藉由適合的沈積方法形成底填充料。

第二封裝300與第一封裝200之間的接合可為焊料接合或直接金屬至金屬（例如銅至銅或錫至錫）接合。在一實施例中，藉由回焊製程將第二封裝300接合至第一封裝200。在此回焊製程期間，導電連接件314與接合墊304以及金屬化圖案106接觸，以實體以及以電性耦接第二封裝300至第一封裝200。在接合製程之後，金屬間化合物（intermetallic compound；IMC；未繪示）可形成於金屬化圖案106與導電連接件314的界面處，及亦形成於導電連接件314與接合墊304之間的界面處（未繪示）。

半導體封裝500包或安裝至基板400的封裝200以及300。基板400可被稱作封裝基板400。封裝200藉由導電連接件166安裝至封裝基板400。

封裝基板400可由半導體材料製成，諸如，矽、鍺、金剛石或類似者。或者，亦可使用化合物材料，諸如，矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺碳化物、磷化砷化鎵、磷化鎵銦、其組合及類似者。另外，封裝基板400可為SOI基板。通常，SOI基板包含諸如，矽、鍺、矽鍺、SOI、SGOI、或其組合的半導體材料的外延層。在一個替代實施例中，封裝基板400基於諸如玻璃纖維加固樹脂芯的絕緣芯。芯材料例如是包括FR4的玻璃纖維樹脂。芯材料的替代材料包括雙馬來醯亞胺三嗪BT樹脂，或替代地，其他PCB材料或薄膜。累積式薄膜，例如ABF或其他疊層物也可用於封裝基板400。

封裝基板400可包括主動以及被動元件（圖24中未繪示）。如本領域具有通常知識者所知的，電晶體、電容器、電阻器、其組合及類似者等廣泛的多種元件可用以產生滿足半導體封裝500的結構以及功能要求的設計。可使用任何適合的方法形成元件。

封裝板400亦可包括金屬化層以及通孔（未繪示），以及在金屬化層與通孔上方的接合墊402。金屬化層可形成於主動以及被動元件上方，且經設計以連接各種元件以形成功能電路。金屬化層可由介電質（例如低k介電材料）與導電材料（例如銅）的交替層所形成，其中通孔互連導電材料層且可經由任何適合的製程（例如沈積、鑲嵌、雙鑲嵌、或類似方式）予以形成。在一些實施例中，封裝基板400實質上不含主動以及被動元件。

在一些實施例中，可回焊導電連接件166以將封裝200連接至接合墊402。導電連接件166將基板400（包括基板400中的金屬化層）電性及/或實體耦接至第一封裝200。

導電連接件166可具有在回焊前即形成於其上的環氧樹脂助焊劑（未繪示）。在封裝200連接至基板400之後，環氧樹脂助焊劑的部分環氧樹脂會剩餘。此剩餘環氧樹脂部分可充當底填充料以減小應力以及保護藉由回焊導電連接件166所產生的接點。在一些實施例中，底填充料（未繪示）可形成於第一封裝200與基板400之間且環繞導電連接件166。可在封裝200連接之後藉由毛細流動製程形成底填充料，或可在封裝200連接之前藉由適合的沈積方法形成底填充料。

本揭露實施例的元件以及方法具有許多優點。詳言之，重佈線層（RDL）佈線設計在半導體至密封體邊界（例如，矽/模製化合物（Si/MC）邊界）處能夠實現較佳可靠性以及堅固性。舉例而言，將以晶圓形式呈現的封裝自室溫加熱至220℃會因為在半導體-密封體邊界處的CTE不匹配而造成大幅度彎曲改變而產生對重佈線層的高彎曲應力。由扇入區域傳輸至扇出區域的應力會使得在晶粒轉角以及晶粒側壁處導致重佈線層斷裂。因此，在一些實施例中，利用重佈線層佈線設計（見圖16以及圖17）以提高可靠性以及堅固性。

根據本發明一些實施例，一種封裝包括第一積體電路晶粒、密封體以及導線。密封體圍繞所述第一積體電路晶粒。導線將第一導通孔電性連接至第二導通孔。所述導線包括第一線段以及第二線斷。第一線段位於所述第一積體電路晶粒上方且具有在第一方向上延伸的第一縱向尺寸。第二線段具有在不同於所述第一方向的第二方向上延伸的第二縱向尺寸的第二線段。所述第二線段在所述第一積體電路晶粒與所述密封體之間的邊界上方延伸。

根據本發明一些實施例，所述導線更包括第三線段，所述第三線段具有在不同於所述第二方向的第三方向上延伸的第三縱向尺寸，其中所述第二線段配置於所述第一線段與所述第三線段之間。

根據本發明一些實施例，沿著所述第一方向配置的第一線不平行於延伸穿過所述第一導通孔的中心以及所述第二導通孔的中心的第二線。

根據本發明一些實施例，所述第一線與所述第二線之間的角度為約30º至約60º。

根據本發明一些實施例，所述第一線段與所述第二線段之間的角度為約120º至約150º。

根據本發明一些實施例，所述導線更包括在所述第一線段與所述第二線段之間的第四線段，其中所述第四線段具有在不同於所述第一方向以及所述第二方向的第四方向上延伸的第四縱向尺寸。

根據本發明一些實施例，所述第二導通孔延伸至所述密封體中或配置於所述密封體上方。

根據本發明一些實施例，封裝更包括相鄰於所述第一積體電路晶粒的第二積體電路晶粒，其中所述密封體配置於所述第一積體電路晶粒與所述第二積體電路晶粒之間，且所述第二導通孔配置於所述第二積體電路晶粒上方。

根據本發明一些替代性實施例，一種半導體元件包括第一積體電路晶粒、第二積體電路晶粒以及密封體。密封體圍繞所述第一積體電路晶粒。所述第一積體電路晶粒的側壁以及所述密封體的側壁界定第一邊界。所述半導體元件更包括多個通孔以及重佈線層。通孔延伸穿過所述密封體且電性連接至所述第一積體電路晶粒。重佈線層配置於所述第一積體電路晶粒以及所述密封體上方。所述重佈線層中的導線將所述第一積體電路晶粒上方的第一導通孔連接至第二導通孔。所述導線在所述半導體元件的上視圖中在所述第一導通孔與所述第一邊界之間包括第一彎曲部，且在所述半導體元件的所述上視圖中在所述第一邊界與所述第二導通孔之間包括第二彎曲部。

根據本發明一些替代性實施例，一種半導體元件包括第一積體電路晶粒、第二積體電路晶粒以及密封體。密封體配置於所述第一積體電路晶粒與所述第二積體電路晶粒之間。所述半導體元件更包括多個通孔，所述通孔延伸穿過所述密封體且電性連接至所述第一積體電路晶粒、所述第二積體電路晶粒、以及所述第一積體電路晶粒與所述密封體上方的重佈線層。所述重佈線層中的導線將所述第一積體電路晶粒上方的第一導通孔連接至所述第二積體電路晶粒上方的第二導通孔。所述導線包括：第一線段、第二線段以及第三線段。第一線段位於所述第一積體電路晶粒上方。第二線段在所述半導體元件的上視圖中按與所述第一線段不同的角度而配置。第三線段在所述第二積體電路晶粒上方且在所述半導體元件的上視圖中按與所述第二線段不同的角度而配置。所述第二線段在所述第一積體電路晶粒與所述密封體之間的第一界面上方延伸。

根據本發明一些替代性實施例，所述第一線段不平行於延伸穿過所述第一導通孔的中心以及所述第二導通孔的中心的線，且所述第三線段不平行於延伸穿過所述第一導通孔的中心以及所述第二導通孔的中心的所述線。

根據本發明一些替代性實施例，所述第一線段與所述線之間的第一角度在約30°至約60°之間，且所述第一線段與所述第二線段之間的第二角度在約120°至約150°之間。

根據本發明一些替代性實施例，所述第二線段在所述第二積體電路晶粒與所述密封體之間的第二界面上方延伸。

根據本發明一些替代性實施例，所述第二導通孔配置於相鄰所述第一積體電路晶粒的第二積體電路晶粒上方，且所述第二積體電路晶粒的側壁以及所述密封體的側壁界定第二邊界。

根據本發明一些替代性實施例，所述導線更包括第四線段以及第五線段。第四線段位於所述第一線段與所述第二線段之間，其中所述第四線段按與所述第一線段以及所述第二線段不同的角度而配置。第五線段位於所述第二線段與所述第三線段之間，其中所述第五線段按與所述第二線段以及所述第三線段不同的角度而配置。

根據本發明另一些替代性實施例，一種封裝的形成方法至少包括以下步驟。將第一積體電路晶粒密封於密封體中。在所述第一積體電路晶粒以及所述密封體上方形成重佈線層（RDL）。所述重佈線層包括第一導通孔以及導線。第一導通孔在所述第一積體電路晶粒上方。導線將所述第一導通孔電性連接至第二導通孔。所述導線包括第一線段、第二線段以及第三線段。第一線段位於所述第一積體電路晶粒上方且沿著第一方向延伸。第二線段在不同於所述第一方向的第二方向中在所述第一積體電路晶粒與所述密封體之間的邊界上方延伸。第三線段沿著不同於所述第二方向的第三方向延伸。所述第二線段配置於所述第一線段與所述第三線段之間。

根據本發明另一些替代性實施例，所述導線更包括在所述第一線段與所述第二線段之間的第四線段，其中所述第四線段在不同於所述第一方向以及所述第二方向的第四方向上配置。

根據本發明另一些替代性實施例，所述第二導通孔延伸穿過所述密封體。

根據本發明另一些替代性實施例，所述第二導通孔配置於所述密封體上方。

根據本發明另一些替代性實施例，所述第二導通孔配置於第二積體電路晶粒以及所述第一積體電路晶粒上方。

根據本發明另一些替代性實施例，所述第一線段與延伸穿過所述第一導通孔的中心以及所述第二導通孔的中心的線之間的角度為約30º至約60º。

前文概述數個實施例的特徵，以使得熟習此項技術者可較佳地理解本揭露內容的態樣。熟習此項技術者應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程以及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露內容的精神以及範疇，且其可在不脫離本揭露內容的精神以及範疇的情況下在本文中進行各種改變、替代以及更改。

100‧‧‧載板
102‧‧‧釋放層
104、108、132、140、148、156‧‧‧介電層
106、138、146、154‧‧‧金屬化圖案
110‧‧‧背側重佈線結構
112、306‧‧‧通孔
114、114A、114B‧‧‧積體電路晶粒
116‧‧‧黏著劑
118‧‧‧半導體基板
120‧‧‧互連結構
122、162‧‧‧接墊
124‧‧‧鈍化薄膜
126‧‧‧晶粒連接件
128‧‧‧介電材料
130‧‧‧密封體
160‧‧‧前側重佈線結構
166、314‧‧‧導電連接件
184‧‧‧鋸割
190‧‧‧膠帶
200、300‧‧‧封裝
302、400‧‧‧基板
303、304、402‧‧‧接合墊
308、308A、308B‧‧‧堆疊式晶粒
310‧‧‧打線接合
312‧‧‧模製材料
500‧‧‧封裝結構
600、602‧‧‧封裝區域
702、702A、702B‧‧‧邊界
704、710‧‧‧導線
704A、704B、704C、710A、710B、710C、710D、710E‧‧‧導線線段
706A、706B、712A、712B‧‧‧導通孔
708、714‧‧‧線
L1、L2、L3、L4‧‧‧縱向尺寸
W1、W2、W3、W4‧‧‧橫向尺寸
θ1、θ2、θ3、θ4、θ5、θ6、θ7、θ8、θ9、θ10‧‧‧角度

當結合附圖閱讀時，自以下實施方式最好地理解本揭露內容的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意增加或減小各種特徵的尺寸。圖1至圖15為根據本發明一些實施例的形成第一封裝結構的製程期間的中間步驟的剖面圖。圖16至圖17為根據本發明一些實施例的導電層佈線的平面圖。圖18至圖24為根據本發明一些實施例的進一步形成第一封裝以及將其他封裝結構連接至第一封裝的製程期間的中間步驟的剖面圖。

114‧‧‧積體電路晶粒

130‧‧‧密封體

702‧‧‧邊界

704、710‧‧‧導線

704A、704B、704C、710A、710B、710C、710D、710E‧‧‧導線線段

706A、706B、712A、712B‧‧‧導通孔

708、714‧‧‧線

L1、L2、L3、L4‧‧‧縱向尺寸

W1、W2‧‧‧橫向尺寸

θ1、θ2、θ3、θ4、θ5、θ6、θ7、θ8、θ9、θ10‧‧‧角度

Claims

一種封裝，包括：第一積體電路晶粒；密封體，圍繞所述第一積體電路晶粒；導線，其將第一導通孔電性連接至第二導通孔，其中所述導線包括：第一線段，位於所述第一積體電路晶粒上方且具有在第一方向上延伸的第一縱向尺寸；以及第二線段，具有在不同於所述第一方向的第二方向上延伸的第二縱向尺寸，其中所述第二線段在所述第一積體電路晶粒與所述密封體之間的邊界上方延伸。
如申請專利範圍第1項所述的封裝，其中沿著所述第一方向配置的第一線不平行於延伸穿過所述第一導通孔的中心以及所述第二導通孔的中心的第二線，且所述第一線與所述第二線之間的角度為約30º至約60º。
如申請專利範圍第1項所述的封裝，其中所述第一線段與所述第二線段之間的角度為約120º至約150º。
一種半導體元件，其包括：第一積體電路晶粒；第二積體電路晶粒；密封體，配置於所述第一積體電路晶粒與所述第二積體電路晶粒之間；多個通孔，延伸穿過所述密封體且電性連接至所述第一積體電路晶粒；重佈線層，位於所述第一積體電路晶粒、所述第二積體電路晶粒以及所述密封體上方，其中所述重佈線層中的導線將所述第一積體電路晶粒上方的第一導通孔連接至所述第二積體電路晶粒上方的第二導通孔，且所述導線包括：第一線段，位於所述第一積體電路晶粒上方；第二線段，在所述半導體元件的上視圖中按與所述第一線段不同的角度而配置，其中所述第二線段在所述第一積體電路晶粒與所述密封體之間的第一界面上方延伸；以及第三線段，在所述第二積體電路晶粒上方且在所述半導體元件的所述上視圖中按與所述第二線段不同的角度而配置。
如申請專利範圍第4項所述的半導體元件，其中所述第一線段不平行於延伸穿過所述第一導通孔的中心以及所述第二導通孔的中心的線，且所述第三線段不平行於延伸穿過所述第一導通孔的中心以及所述第二導通孔的中心的所述線。
如申請專利範圍第4項所述的半導體元件，其中所述第二線段在所述第二積體電路晶粒與所述密封體之間的第二界面上方延伸。
如申請專利範圍第4項所述的半導體元件，其中所述第二導通孔配置於相鄰所述第一積體電路晶粒的第二積體電路晶粒上方，且所述第二積體電路晶粒的側壁以及所述密封體的側壁界定第二邊界。
一種封裝的形成方法，包括：將第一積體電路晶粒密封於密封體中；在所述第一積體電路晶粒以及所述密封體上方形成重佈線層（RDL），其中所述重佈線層包括：第一導通孔，位於所述第一積體電路晶粒上方；以及導線，其將所述第一導通孔電性連接至第二導通孔，其中所述導線包括：第一線段，位於所述第一積體電路晶粒上方且沿著第一方向延伸；第二線段，在不同於所述第一方向的第二方向中在所述第一積體電路晶粒與所述密封體之間的邊界上方延伸；以及第三線段，沿著不同於所述第二方向的第三方向延伸，其中所述第二線段配置於所述第一線段與所述第三線段之間。
如申請專利範圍第8項所述的封裝的形成方法，其中所述第二導通孔配置於所述密封體上方。
如申請專利範圍第8項所述的封裝的形成方法，其中所述第一分段與延伸穿過所述第一導通孔的中心以及所述第二導通孔的中心的線之間的角度為約30º至約60º。