CN107808870A - 半导体封装件中的再分布层及其形成方法 - Google Patents

Abstract

实施例封装件包括第一集成电路管芯，围绕第一集成电路管芯的密封剂以及将第一导电通孔电连接到第二导电通孔的导线。该导线包括位于第一集成电路管芯上方并且具有沿第一方向延伸的第一长度方向尺寸的第一段，以及具有沿与第一方向不同的第二方向延伸的第二纵向尺寸的第二段。第二段在第一集成电路管芯和密封剂之间的边界上方延伸。本发明的实施例还提供了一种形成半导体器件的方法。

Description

半导体封装件中的再分布层及其形成方法

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及半导体封装件 中的再分布层及其形成方法。

背景技术

由于许多电子组件(例如，晶体管、二极管、电阻器、电容器等)的 集成度的不断提高，半导体工业经历了快速发展。大多数情况下，这种集 成度的改进来自于最小特征尺寸的连续减小，这允许更多的组件集成到给 定的区域。随着对缩小电子器件的需求的增长，已经出现了对更小和更具 创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层封装 (PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件 的顶部上以提供高水平的集成和部件密度。PoP技术通常能够生产具有增 强的功能和在印刷电路板(PCB)上占用小封装面积(footprint)的半导体 器件。

发明内容

根据本发明的一个方面，提供了一种封装件，包括：第一集成电路管 芯；密封剂，围绕所述第一集成电路管芯；导线，将第一导电通孔电连接 到第二导电通孔，其中，所述导线包括：第一段，在所述第一集成电路管 芯上方，并且具有沿第一方向延伸的第一纵向尺寸；和第二段，具有沿与 所述第一方向不同的第二方向延伸的第二纵向尺寸，其中，所述第二段在 所述第一集成电路管芯和所述密封剂之间的边界上方延伸。

根据本发明的另一个方面，提供了一种半导体器件，包括：第一集成 电路管芯；第二集成电路管芯；密封剂，设置在所述第一集成电路管芯和 所述第二集成电路管芯之间；多个通孔，延伸穿过所述密封剂并且电连接 到所述第一集成电路管芯；再分布层，在所述第一集成电路管芯、所述第 二集成电路管芯和所述密封剂上方，其中，所述再分布层中的导线将所述 第一集成电路管芯上方的第一导电通孔连接到所述第二集成电路管芯上方的第二导电通孔，并且所述导线包括：第一段，在第一集成电路管芯上方； 第二段，在所述器件的平面图中以与所述第一段不同的角度设置，其中， 所述第二段在所述第一集成电路管芯和所述密封剂之间的第一界面上方延 伸；和第三段，在第二集成电路管芯上方并且在所述器件的平面图中以与 所述第二段不同的角度布置。

根据本发明的又一个方面，提供了一种形成半导体器件的方法，包括： 将第一集成电路管芯封装在密封剂中；在所述第一集成电路管芯和所述密 封剂上形成再分布层(RDL)，其中，所述RDL包括：第一导电通孔，在 第一集成电路管芯上方；和导线，将所述第一导电通孔电连接到第二导电 通孔，其中，所述导线包括：第一段，在所述第一集成电路管芯上方并且 沿第一方向延伸；第二段，以与第一方向不同的第二方向在所述第一集成 电路管芯和所述密封剂之间的边界上延伸；和第三段，以与所述第二方向 不同的第三方向延伸，其中，所述第二段设置在所述第一段和所述第三段 之间。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个 方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际 上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1至图15示出了根据一些实施例的用于形成第一封装件结构的工艺 期间的中间步骤的截面图。

图16至图18示出了根据一些实施例的导电层布线的平面图。

图19至图23示出了根据一些实施例的用于进一步形成第一封装件和 用于将其它封装件结构附接到第一封装件的工艺期间的中间步骤的截面 图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实 施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这 些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件 上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式 形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外 的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚 的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、 “下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元 件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位 外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以 其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地做出相应的解释。

本文讨论的实施例可以在特定的背景中讨论，即，包括再分布层(RDL) 布线设计的封装结构，该再分布层(RDL)布线设计能够在半导体-封装剂 的边界处(例如，硅/模塑料(Si/MC)边界)实现更大的可靠稳健性。封 装结构可以包括扇出式封装件或扇入式封装件，并且可以包括一个或多个 RDL。例如，由于热膨胀系数(CTE)不匹配而导致的曲率变化，将晶圆 形式的封装件从室温加热至220摄氏度(℃)导致半导体-封装剂边界处的 RDL上的高弯曲应力。半导体可以是管芯/芯片。跨越这种边界的应力会导 致RDL开裂。因此，在一些实施例中，RDL布线设计可以根据该CTE不 匹配来配置，并且用于提高可靠稳健性和更少的制造缺陷。

此外，本公开的教导适用于包括横跨具有不同CTE的不同材料的一个 或导电层的任何封装结构。其他实施例预期其他应用，诸如本领域普通技 术人员在阅读本发明之后将显而易见的不同封装件类型或不同配置。应该 注意，本文讨论的实施例不必示出可能存在于结构中的每一个元件或部件。 例如，可从附图中省略多个部件，诸如当讨论一个元件可能足以表达实施 例的各个方面时。此外，可将本文讨论的方法实施例讨论为按特殊顺序实施；然而，可按任何逻辑顺序实施其他方法实施例。

图1至图15示出了根据一些实施例的用于形成第一封装结构的工艺期 间的中间步骤的截面图。图1示出了载体衬底100和形成在载体衬底100 上的释放层102。分别示出了用于形成第一封装件和第二封装件的第一封 装区域600和第二封装区域602。

载体衬底100可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底100 可以是晶圆，从而使得可以在载体衬底100上同时形成多个封装件。释放 层102可以由基于聚合物的材料形成，其与载体衬底100一起从将在随后 的步骤中形成的上面的结构处去除。在一些实施例中，释放层102是加热 时失去其粘性的基于环氧树脂的热释放材料，诸如光热转换(LTHC)释放 涂层。在其他实施例中，释放层102可以是紫外(UV)胶，当紫外(UV) 胶暴露于UV光时失去其粘性。释放层102可以作为液体分配然后固化， 释放层102可以是层压在载体衬底100上的层压膜等。可使释放层102的 顶面齐平并且所述顶面可具有高度的平面性。

在图2中，形成介电层104和金属化图案106。如图2所示，在释放 层102上形成介电层104。介电层104的底表面可以与释放层102的顶表 面接触。在一些实施例中，介电层104可以由诸如聚苯并恶唑(PBO)、 聚酰亚胺、苯并环丁烯(BCB)等聚合物形成。在其他实施例中，介电层 104由诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸 盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等氧化物等形成。介电 层104可以通过任何可接受的沉积工艺(诸如旋涂、化学汽相沉积(CVD)、 层压等或它们的组合)形成。

在电介质层104上形成金属化图案106。作为形成金属化图案106的 实例，在电介质层104上形成晶种层(未示出)。在一些实施例中，晶种 层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。 在一些实施例中，晶种层包括钛层和在钛层上的铜层。晶种层可以使用例 如PVD等形成。然后在晶种层上形成光刻胶并且将其图案化。光刻胶可以 通过旋涂等形成，并且可以曝光以进行图案化。光刻胶的图案对应于金属 化图案106。图案化形成穿过光刻胶的开口以暴露晶种层。导电材料形成 在光刻胶的开口中和晶种层的暴露部分上。导电材料可以通过诸如电镀或 化学镀等的镀法形成。导电材料可以包括金属，例如铜、钛、钨、铝等。 然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接 受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。一旦去除光 刻胶，例如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除 晶种层的暴露部分。晶种层和导电材料的剩余部分形成金属化图案106。

在图3中，在金属化图案106和电介质层104上形成电介质层108。 在一些实施例中，电介质层108由聚合物形成，聚合物可以是使用光刻掩 模来图案化的感光材料，诸如PBO、聚酰亚胺、BCB等。在其他实施例中， 介电层108由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧 化物等形成。介电层108可以通过旋涂、层压、CVD等或它们的组合形成。然后将电介质层108图案化以形成开口以暴露金属化图案106的各部分。 图案化可以通过可接受的工艺，例如当介电层是光敏材料时通过将介电层 108暴露于光，或者通过使用例如各向异性蚀刻的蚀刻。

电介质层104和108以及金属化图案106可以被称为背侧再分布结构 110。如图所示，背侧再分布结构110包括两个介电层104和108以及一个 金属化图案106。在其他实施例中，背侧再分布结构110可以包括任何数 量的介电层、金属化图案和通孔。可以通过重复用于形成金属化图案106 和介电层108的工艺在背侧再分布结构110中形成一个或多个额外的金属 化图案和电介质层。可以在通过在下层电介质层的开口中形成金属化图案 的晶种层和导电材料而形成金属化图案的期间来形成通孔。因此，通孔可 以互连并电连接各种金属化图案。

此外，在图3中，形成通孔112。作为形成贯穿通孔112的实例，在 背侧再分布结构110(例如，如图所示的介电层108和金属化图案106的 暴露部分)上方形成晶种层。在一些实施例中，晶种层是金属层，其可以 是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶 种层包括钛层和在钛层上的铜层。晶种层可以使用例如PVD等形成。在晶 种层上形成且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露 于光以图案化。光刻胶的图案对应于贯穿通孔。图案形成穿过光刻胶的开 口以暴露晶种层。导电材料形成在光刻胶的开口中和晶种层的暴露部分上。 导电材料可以通过例如电镀或化学镀等镀法形成。导电材料可以包括金属， 如铜、钛、钨、铝等。去除光刻胶和晶种层的其上未形成导电材料的部分。 可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。 一旦光刻胶被去除，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或 干蚀刻，去除晶种层的暴露部分。晶种层和导电材料的剩余部分形成贯穿 通孔112。

在图4中，集成电路管芯114通过粘合剂116粘附到介电层108。如 图4所示，两个集成电路管芯114粘附在第一封装区域600和第二封装区 域602中的每一个中，并且在其他实施例中，可以在每个区域中粘附更多 或更少的集成电路管芯114。例如，在一个实施例中，在每个区域中仅可 以粘附一个集成电路管芯114。集成电路管芯114可以是逻辑管芯(例如， 中央处理单元，微控制器等)、存储器管芯(例如，动态随机存取存储器 (DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管 芯(例如，功率管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器 管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组 合。此外，在一些实施例中，集成电路管芯114可以具有不同的尺寸(例 如，不同的高度和/或表面积)，并且在其他实施例中，集成电路管芯114 可以具有相同的尺寸(例如，相同的高度和/表面积)。

在粘附到介电层108之前，可以根据适用的制造工艺来处理集成电路 管芯114，以在集成电路管芯114中形成集成电路。例如，集成电路管芯 114每个都包括半导体衬底118，例如掺杂或未掺杂的硅或绝缘体上半导体 (SOI)衬底的有源层。半导体衬底可以包括其它半导体材料，例如锗；化 合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟； 合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/ 或GaInAsP；或它们的组合。也可以使用其它衬底，例如多层或梯度衬底。 诸如晶体管、二极管、电容器、电阻器等器件可以形成在半导体衬底118 中和/或上，并且可以通过互连结构120互连以形成集成电路，互连结构120 由例如半导体衬底118上的一个或多个介电层中的金属化图案形成。

集成电路管芯114还包括焊盘122，例如铝焊盘，外部连接到该焊盘。 焊盘122位于可称为集成电路管芯114的相应有源侧上。钝化膜124在集 成电路管芯114上和焊盘122的部分上。开口通过钝化膜124到达焊盘122。 诸如导电柱(例如，包括诸如铜的金属)的管芯连接件126位于穿过钝化 膜124的开口中，并且机械地和电气地连接到相应的焊盘122。管芯连接 件126可以由例如电镀等形成。管芯连接件126电连接集成电路管芯114 的相应集成电路。

电介质材料128在集成电路管芯114的有源侧上，诸如在钝化膜124 和管芯连接件126上。电介质材料128横向封装管芯连接件126，并且电 介质材料128与相应的集成电路管芯114横向相连。介电材料128可以是 诸如PBO、聚酰亚胺、BCB等聚合物；诸如氮化硅等氮化物；诸如氧化硅、 PSG、BSG、BPSG等氧化物；或它们的组合，并且可以例如通过旋涂、层 压、CVD等形成。

粘合剂116在集成电路管芯114的背面上并将集成电路管芯114粘附 到背侧再分布结构110，例如在图示中的介电层108。粘合剂116可以是任 何合适的粘合剂，环氧树脂，管芯附接膜(DAF)等。粘合剂116可以施 加到集成电路管芯114的背侧，例如施加到相应半导体晶片的背面，或者 可以施加在载体衬底100的表面上。集成电路管芯114可以是例如通过锯 切或切割分割，并且使用例如贴片工具通过粘合剂116粘附到介电层108。

在图5中，在各种部件上形成密封剂130。密封剂130可以是模塑料、 环氧树脂等，并且可以通过压缩模塑、传递模塑等施加。在固化之后，密 封剂130可经历研磨工艺以暴露通孔112和管芯连接件126。通孔112、管 芯连接件126和密封剂130的顶表面在研磨工艺之后共面。在一些实施例 中，例如，如果通孔112和管芯连接件126已经暴露，则可以省略研磨。

在图6至图15和图19中，形成前侧再分布结构160。如图19所示， 前侧再分布结构160包括介电层132、140、148和156以及金属化图案138、 146和154。

在图6中，电介质层132沉积在密封剂130、通孔112和管芯连接件 126上。在一些实施例中，电介质层132由聚合物形成，其可以是可以使 用光刻掩模来图案化的光敏材料，诸如PBO，聚酰亚胺，BCB等。在其他 实施例中，介电层132由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、 BPSG的氧化物等形成。介电层132可以通过旋涂、层压、CVD等或它们 的组合形成。

在图7中，然后图案化介电层132。图案化形成开口以暴露通孔112 和管芯连接件126的部分。图案化可以利用可接受的工艺，例如当介电层 132是光敏材料时通过将介电层132暴露于光，或者通过使用例如各向异 性蚀刻的蚀刻。如果介电层132是光敏材料，则可以在曝光之后显影介电 层132。

在图8中，在电介质层132上形成具有通孔的金属化图案138。作为 形成金属化图案138的实例，在电介质层132上以及通过电介质层的开口 中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是 单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种 层包括钛层和在钛层上的铜层。晶种层可以使用例如PVD等形成。然后在 晶种层上形成光刻胶并且将其图案化。光刻胶可以通过旋涂等形成，并且 可以曝光以用于图案化。光刻胶的图案对应于金属化图案138。图案形成 穿过光刻胶的开口以暴露晶种层。导电材料形成在光刻胶的开口中和晶种 层的暴露部分上。导电材料可以通过镀，例如电镀或化学镀等形成。导电 材料可以包括金属，例如铜、钛、钨、铝等。然后，去除光刻胶和晶种层 的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺(例如 使用氧等离子体等)去除光刻胶。一旦去除光刻胶，例如通过使用可接受 的蚀刻工艺，例如通过湿蚀刻或干蚀刻，去除晶种层的暴露部分。晶种层 和导电材料的剩余部分形成金属化图案138和通孔。通孔形成为穿过介电 层132的开口直至例如通孔112和/或管芯连接件126。

在图9中，电介质层140沉积在金属化图案138和电介质层132上。 在一些实施例中，电介质层140由聚合物形成，聚合物可以是可以使用光 刻掩模来图案化的感光材料，例如PBO、聚酰亚胺、BCB等。在其他实施 例中，介电层140由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG 的氧化物等形成。介电层140可以通过旋涂、层压、CVD等或它们的组合形成。

在图10中，然后图案化介电层140。图案化形成开口以暴露金属化图 案138的各部分。图案化可以通过可接受的工艺，例如当介电层是光敏材 料时通过将介电层140暴露于光，或者通过使用例如各向异性蚀刻的蚀刻。 如果介电层140是光敏材料，则可以在曝光之后显影介电层140。

在图11中，在电介质层140上形成具有通孔的金属化图案146。作为 形成金属化图案146的实例，在电介质层140上以及通过电介质层140的 开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可 以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中， 晶种层包括钛层和在钛层上的铜层。晶种层可以使用例如PVD等形成。然 后在晶种层上形成光刻胶并且将其图案化。光刻胶可以通过旋涂等形成， 并且可以曝光以用于图案化。光刻胶的图案对应于金属化图案146。图案 化形成穿过光刻胶的开口以暴露晶种层。导电材料形成在光刻胶的开口中 和晶种层的暴露部分上。导电材料可以通过例如电镀或化学镀等镀法形成。 导电材料可以包括金属，例如铜，钛，钨，铝等。然后，去除光刻胶和晶 种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺(例如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，例如通过使用可接 受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻来去除晶种层的暴露部分。晶种 层和导电材料的剩余部分形成金属化图案146和通孔。通孔形成在穿过介 电层140的开口中直至例如金属化图案138的部分上。

在图12中，电介质层148沉积在金属化图案146和电介质层140上。 在一些实施例中，电介质层148由聚合物形成，聚合物可以是可以使用光 刻掩模来图案化的感光材料，例如PBO、聚酰亚胺、BCB等。在其他实施 例中，介电层148由诸如氮化硅的氮化物；诸如氧化硅，PSG，BSG，BPSG 的氧化物等形成。介电层148可以通过旋涂、层压、CVD等或它们的组合形成。

在图13中，然后图案化介电层148。图案化形成开口以暴露金属化图 案146的部分。图案化可以通过可接受的工艺，例如当介电层是光敏材料 时通过将介电层148暴露于光，或者通过使用例如各向异性蚀刻的蚀刻。 如果介电层148是光敏材料，则可以在曝光之后显影介电层148。

在图14中，在电介质层148上形成具有通孔的金属化图案154。作为 形成金属化图案154的实例，在电介质层148上方和穿过电介质层的开口 中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是 单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种 层包括钛层和在钛层上的铜层。晶种层可以使用例如PVD等形成。然后在 晶种层上形成光刻胶并且将其图案化。光刻胶可以通过旋涂等形成，并且 可以曝光以用于图案化。光刻胶的图案对应于金属化图案154。图案化形 成穿过光刻胶的开口以暴露晶种层。导电材料形成在光刻胶的开口中和晶 种层的暴露部分上。导电材料可以通过例如电镀或化学镀等镀法形成。导 电材料可以包括金属，例如铜、钛、钨、铝等。然后，去除光刻胶和晶种 层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺(例 如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，例如通过使用可接 受的蚀刻工艺，例如通过湿蚀刻或干蚀刻来去除晶种层的暴露部分。晶种 层和导电材料的剩余部分形成金属化图案154和通孔。通孔形成在穿过介 电层148的开口中直至例如金属化图案146的部分。

在图15中，电介质层156沉积在金属化图案154和电介质层148上。 在一些实施例中，电介质层156由聚合物形成，聚合物可以是使用光刻掩 模来图案化的感光材料，诸如PBO，聚酰亚胺，BCB等。在其他实施例中， 介电层156由诸如氮化硅的氮化物；诸如氧化硅，PSG，BSG，BPSG的氧 化物等形成。介电层156可以通过旋涂、层压、CVD等或它们的组合形成。

图16和17示出了根据一些实施例的RDL布线的简化平面图。图16 示出了图15的第一封装结构之一的简化平面图。所示的平面图包括在集成 电路管芯114之一和密封剂130之间的边界702。示出了覆盖金属化图案 154/146/138(RDL图案)的导线704和710。导电通孔706A，706B、712A 和712B(例如，金属化图案154/146/138的管芯连接件126，通孔112和/或通孔)也以虚线示出以供参考。未示出介电层132、140、148和156。 为了简单起见，图16所示的平面图的各种部件在单层中示出。在各种实施 例中，根据图15的横截面视图，图16中的部件可以设置在不同的层中。 此外，导线704和710可以设置在封装件内的同一金属化图案或不同金属 化图案中。例如，导线704可以设置在导线710的同一层内，或在导线710 的上方或下方。

如图16所示，导线704和710在集成电路管芯114和密封剂130之间 的边界702上延伸。导线704和710可以将在集成电路管芯114上方的导 电通孔706A和712A电连接和机械连接至在封装件130中和/或上方的导电 通孔706B和712B。如上所述，由于集成电路管芯114和密封剂130的材 料之间的CTE不匹配，器件封装件的弯曲可能发生在边界702处，该弯曲对边界702的位置处的导线704和710施加应力。已经观察到，可以通过 改变相应的通孔706A/706B/712A/712B和边界702之间的导线704和710 之间的纵向来减轻对导线704和710的该应力。例如，导线704和710中 的每一个包括设置在集成电路管芯114上方并且设置在相应的通孔 706A/712A和边界702之间的至少一个弯曲。导线704和710中的每一个 可以进一步包括设置在密封剂130上方并且设置在相应的通孔706B/712B 和边界702之间的至少一个弯曲。已经观察到，通过根据在集成电路管芯 114和封装件130之间的CTE不匹配以本文描述的方式配置导线，对在管 芯/模塑料边界上延伸的导线的应力可以减小50％或更多。通过减小施加到 导线的应力，可以减少RDL的金属化图案中的开裂和/或其他制造缺陷。

例如，在图16中，导线704包括在图16的平面图中具有在不同方向 上延伸的纵向尺寸的三个导线段704A，704B和704C。导线704的宽度方 向尺寸W1可以为约5μm至约34μm。在其他实施例中，导线704的 宽度方向尺寸W1可以是不同的值。

导线段704A从第一导电通孔706A(例如，在集成电路管芯114上方) 延伸到导线段704B。导线段704B从导线段704A延伸到导线段704C。导 线段704C从导线段704B延伸到第二导电通孔706B(例如，在密封剂130 中和/或上方)。在实施例中，导线段704A的纵向尺寸L1大于约15μm， 并且导线段704C的纵向尺寸L2大于约15μm。纵向尺寸L1和L2可以 或可以基本不相等。在其他实施例中，导线段704A和/或705C的纵向尺寸 可以具有不同的值。

如图所示，导线段704A和704C不平行于延伸穿过导电通孔706A和 706B的相应中心的线708。例如，导线段704A和线708之间的角度θ1 可以为约30°至约60°，并且导线段704C与线708之间的角度θ2可以 为约30°至约60°。角度θ1和θ2可以或可以不基本相等。此外，导线 段704B与导线段704A和704B不平行。例如，导线段704A与导线段704B 之间的角度θ3可以为约120°至约150°，导线段704B与导线段704C之 间的角度θ4可以为约120°至约150°。角度θ3和θ4可以或可以不基本 相等。已经观察到，当角度θ1、θ2、θ3和/或θ4设置在上述范围内时， 可以减小对导线704的应力，这降低了导线开裂的风险。在其他实施例中， 各个导线段704A、704B和/或704C的相应角度可以是不同的值。此外， 导线段704C和边界702之间的角度是纯粹说明性的，并且导线段704C可 以以跨越边界702的角度设置。线708和边界702之间的角度也仅仅是说 明性的，并且线708可以以跨越边界702的角度设置。

如本文所述，导线704包括两个弯曲，包括邻接的导线段704A和704B 处的第一弯曲和邻接的导线段704B和704C处的第二弯曲。第一弯曲设置 在第一导电通孔706A(例如，在集成电路管芯114上方)和边界702之间。 第二弯曲设置在第二导电通孔706B(例如，在密封剂130内和/或上方)和 边界702之间。导线704改变第一导电通孔706A和边界702之间的方向， 并且导线704也改变在边界702和第二导电通孔706B之间的方向。在其他 实施例中，在边界702上方延伸的各种导线可以包括不同数量的弯曲，例 如大于两个弯曲。例如，也如图16所示，导线710包括四个弯曲部分和导 线段710A，710B，710C，710D和710E，每段具有在图16的平面图中沿 不同方向延伸的纵向尺寸。导线710的宽度尺寸W2可以是大约5μm至 大约34μm。在其他实施例中，导线710的宽度方向尺寸W2可以是不同 的值。

导线段710A从第一导电通孔712A(例如，在集成电路管芯114中和/ 或上方)延伸到导线段710B。导线段710B从导线段710A延伸到导线段710C。导线段710C在边界702上延伸，导线段710C从导线段710B延伸 到导线段710D。导线段710D从导线段710C延伸到导线段710E。导线段 710E从导线段710D延伸到第二导电通孔712B(例如，在密封剂130中和 /或上方)。在一个实施例中，导线段710A的纵向尺寸L3大于约15μm， 并且导线段710E的纵向尺寸L4大于约15μm。纵向尺寸L3和L4可以 或可以不基本相等。在其他实施例中，导线段710A和710E的纵向尺寸可 以具有不同的值。

如图所示，导线段710A，710C和710E与延伸穿过导电通孔712的相 应中心的线714不平行。例如，导线段710A和线714之间的角度θ5可以 是约30°至约60°，并且导线段710E与线714之间的角度θ6可以为约 30°至约60°。角度θ1和θ2可以或可以不基本相等。此外，导线段710B 和710D与导线段710A和710E不平行。例如，导线段710A和导线段710B 之间的角度θ7可以为约120°至约150°，导线段710D与导线段710E之 间的角度θ8可以为约120°至约150°。角度θ7和θ8可以或可以不基本 相等。此外，导线段710B和710D与导线段710C不平行。例如，导线段 710B和导线段710C之间的角度θ9可以为约120°至约150°，导线段 710D与导线段710C之间的角度θ10可以为约120°至约150°。角度θ9 和θ10可以或可以不基本相等。已经观察到，当角度θ5、θ6、θ7、θ8、 θ9和/或θ10设置在上述范围内时，可以减小对导线710的应力，这降低 了导线断裂的风险。在其他实施例中，导线段710A、710B、710C、710D 和/或710E可以以不同的角度设置。

导线710中的弯曲中的至少一个在第一导电通孔712A和边界702之 间，并且导线710中的弯曲中的至少一个在边界702和第二导电通孔712B 之间。此外，导线段710C和边界702之间的角度仅是说明性的，并且导线 段710C可以以跨越边界702的角度设置。线714和边界702之间的角度也 仅仅是说明性的，并且线714可以以跨越边界702的角度设置。

在图16中，导电通孔706B和712B设置在密封剂130之上或之中。 在其他实施例中，导电通孔706B和712B可以设置在第二集成电路管芯114 上方。例如，图17示出了封装在封装件130中的两个集成电路管芯114A 和114B。在一个实施例中，两个集成电路管芯114A和114B之间的距离 W3可以为约50μm至约300μm。在另一实施例中，两个集成电路管芯 114A和114B之间的距离W3可以是不同的值。第一边界702A被第一集 成电路管芯114A和密封剂130共享，并且第二边界702B被第二集成电路 管芯114B和密封剂130共享。

第一导电通孔706A和712A设置在第一集成电路管芯114A上方，并 且第二导电通孔706B和712B设置在第二集成电路管芯114B上方。导线 704将第一导电通孔706A电连接和机械连接到第二导电通孔706B，导线 710将第一导电通孔712A电连接和机械连接到第二导电通孔712B。此外， 导线704和710中的每一个可以具有设置在每个集成电路管芯114A/114上 方的至少一个弯曲部。例如，导线704和710中的每个包括设置在第一集 成电路管芯114A上方并且设置在相应的第一导电通孔706A/712A和第一 边界702A之间的至少一个弯曲。导线704和710中的每个还可以包括设置 在第二集成电路管芯114B上方并且设置在相应的第二导电通孔706B/712B 和第二边界702B之间的至少一个弯曲。已经观察到，当导线704和710 以本文描述和图17所示的配置形成时，可以实现对导线704和710的应力 减小。图17中的导线704和710的各种细节可以基本上类似于图16中的 相应导线704和710，其中相同的附图标记表示使用相似的工艺(例如， 如图1至15中所描述的)形成的相同的元件。因此，为了简洁，省略了图 17中的导线704和710的额外描述。

在一些实施例中，上述RDL布线设计技术仅应用于覆盖集成电路管芯 114和密封剂130的第一金属化图案(例如，金属化图案138)，剩余的金 属化图案被布线而不考虑在图16和17中描述的配置。在一些其它实施例 中，上述RDL布线设计技术应用于覆盖集成电路管芯114和密封剂130的 所有金属化图案(例如，金属化图案138，146和154)。

图18至23示出根据一些实施例的在用于进一步形成第一封装件和用 于将其它封装结构附接到第一封装件的工艺期间的中间步骤的截面图。

在图18中，然后图案化介电层156。图案化形成开口以暴露金属化图 案154的部分。图案化可以通过可接受的工艺，例如当介电层是光敏材料 时通过将介电层156暴露于光，或者通过使用例如各向异性蚀刻的蚀刻。 如果介电层156是光敏材料，则可以在曝光之后显影介电层156。

前侧再分布结构160被示为示例。可以在前侧再分布结构160中形成 更多或更少的电介质层和金属化图案。如果要形成更少的电介质层和金属 化图案，则可以省略上面讨论的步骤和工艺。如果要形成更多的电介质层 和金属化图案，则可以重复上面讨论的步骤和工艺。本领域的普通技术人 员将容易地理解哪些步骤和过程将被省略或重复。

尽管针对前侧再分布结构160讨论了本文所描述的RDL布线设计，但 是RDL布线工艺的教导也可以应用于背侧再分布结构110。

在图19中，焊盘162形成在前侧再分布结构160的外侧上。焊盘162 用于连接到导电连接件166(参见图20)，并且可以被称为凸块下金属 (UBM)162。在所示实施例中，焊盘162通过穿过介电层156到金属化 图案154的开口形成。作为形成焊盘162的实例，在介电层156上形成晶 种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包 括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛 层和在钛层上的铜层。晶种层可以使用例如PVD等形成。然后在晶种层上 形成光刻胶并其将其图案化。光刻胶可以通过旋涂等形成，并且可以曝光 以用于图案化。光刻胶的图案对应于焊盘162。图案化形成穿过光刻胶的 开口以暴露晶种层。导电材料形成在光刻胶的开口中和晶种层的暴露部分 上。导电材料可以通过镀，例如电镀或化学镀等形成。导电材料可以包括 金属，例如铜、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成 导电材料的部分。可以通过可接受的灰化或剥离工艺(例如使用氧等离子 体等)去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺， 诸如通过湿蚀刻或干蚀刻，去除晶种层的暴露部分。晶种层和导电材料的 剩余部分形成焊盘162。在焊盘162被不同地形成的实施例中，可以利用 更多的光刻胶和图案化步骤。

在图20中，导电连接件166形成在UBM 162上。导电连接件166可 以是BGA连接件，焊球，金属柱，受控塌陷芯片连接(C4)凸块，微凸 块，化学镀镍-钯浸金技术(ENEPIG)形成的凸块等。导电连接件166可 以包括诸如焊料，铜，铝，金，镍，银，钯，锡等导电材料或其组合。在 一些实施例中，通过最初通过诸如蒸发，电镀，印刷，焊料转移，置球等 通常使用的方法形成焊料层来形成导电连接件166。一旦在结构上形成了 焊料层，就可以执行回流，以便将材料成形为期望的凸块形状。在另一实 施例中，导电连接件166是通过溅射，印刷，电镀，化学镀，CVD等形成 的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有基本上垂直的侧 壁。在一些实施例中，金属盖层(未示出)形成在金属柱连接件166的顶 部上。金属盖层可以包括镍，锡，锡铅，金，银，钯，铟，金，镍-金等或 其组合，并且可以通过镀工艺形成。

在图21中，执行载体衬底去接合以从背侧再分布结构处(例如，电介 质层104)分离(去接合)载体衬底100。根据一些实施例，去接合包括在 释放层102上投射诸如激光或UV光的光，使得释放层102在光的热量下 分解，并且可以去除载体衬底100。然后将结构翻转并放置在带190上。

如图21进一步所示，开口形成为穿过介电层104以暴露金属化图案 106的部分。可以例如使用激光钻孔、蚀刻等形成开口。

在图22中，通过沿着例如相邻区域600和602之间的划线区域锯切 184来执行切割工艺。锯切184将第二封装区域602与第一封装区域600 分割。

图22示出了所得的单个封装件200，其可以来自第一封装区域600和 第二封装区域602之一。封装200还可以被称为集成扇出(InFO)封装件 200。

图23示出了包括封装件200(可以称为第一封装件200)、第二封装 件300和衬底400的封装结构500。第二封装件300包括衬底302和连接 到衬底302的一个或多个堆叠管芯308(308A和308B)。衬底302可以由 诸如硅、锗、金刚石等半导体材料制成。在一些实施例中，也可以使用化 合物材料，例如硅锗，碳化硅，砷化镓，砷化铟，磷化铟，碳化硅锗，磷 化镓砷，磷化镓铟，这些的组合等。另外，衬底302可以是绝缘体上硅(SOI) 衬底。通常，SOI衬底包括半导体材料(诸如外延硅，锗，硅锗，SOI，绝 缘体上硅锗(SGOI)或其组合)层。在一个替代实施例中，衬底302基于 绝缘芯，例如玻璃纤维增强树脂芯。一种示例性芯材料是玻璃纤维树脂， 例如FR4。芯材料的替代物包括双马来酰亚胺-三嗪(BT)树脂，或者可选 地，其它印刷电路板(PCB)材料或膜。诸如味之素积层膜(ABF)或其 它层压体的积层膜可用于衬底302。

衬底302可以包括有源和无源器件(图23中未示出)。如本领域普通 技术人员将认识到的，可以使用诸如晶体管，电容器，电阻器，这些的组 合等各种器件来产生用于半导体封装300的设计的结构和功能要求。器件 可以使用任何合适的方法形成。

衬底302还可以包括金属化层(未示出)和通孔306。金属化层可以 形成在有源和无源器件之上，并且被设计为连接各种器件以形成功能电路。 金属化层可以由电介质(例如，低k电介质材料)和导电材料(例如，铜) 的交替层形成，同时通孔将各导电材料层互连，并且可以通过任何合适的 工艺(例如沉积、镶嵌、双镶嵌等)形成。在一些实施例中，衬底302基 本上没有有源和无源器件。

衬底302可以具有在衬底302的第一侧上的连接到堆叠的管芯308的 接合焊盘303，以及在衬底302的第二侧上的连接至导电连接件314的接 合焊盘304，第二侧与衬底的第一侧相对302。在一些实施例中，通过在衬 底302的第一和第二侧上的介电层(未示出)中形成凹槽(未示出)来形 成接合焊盘303和304。沟槽被形成为允许接合焊盘303和304嵌入到各 电介质层中。在其他实施例中，省略了凹槽，因为接合焊盘303和304可 以形成在电介质层上。在一些实施例中，接合焊盘303和304包括由铜、 钛、镍、金、钯等或它们的组合制成的薄晶种层(未示出)。接合焊盘303 和304的导电材料可以沉积在薄晶种层上。导电材料可以通过电-化学镀工 艺、无电镀工艺、CVD、ALD、PVD等或它们的组合形成。在一个实施例中，接合焊盘303和304的导电材料是铜、钨、铝、银、金等或它们的组 合。

在一个实施例中，接合焊盘303和304是包括三层导电材料的UBM， 例如钛层、铜层和镍层。然而，本领域的普通技术人员将认识到，存在许 多合适的材料和层的布置，例如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的 布置、铜/镍/金的布置，这些布置适合于形成UBM 303和304。可用于UBM 303和304的任何合适的材料或材料层完全旨在包括在本申请的范围内。 在一些实施例中，通孔306延伸穿过衬底302并将至少一个接合焊盘303 连接到至少一个接合焊盘304。

在所示实施例中，堆叠管芯308通过引线接合310连接到衬底302， 但是可以使用其他连接，例如导电凸块。在实施例中，堆叠管芯308是堆 叠的存储器管芯。例如，堆叠的存储器管芯308可以包括诸如LPDDR1， LPDDR2，LPDDR3，LPDDR4或类似存储器模块的低功率(LP)双倍数据 速率(DDR)存储器模块。

在一些实施例中，堆叠的管芯308和引线接合310可以由模制材料312 封装。例如，可以使用压缩模制，在层叠管芯308和引线接合310上模制 模制材料312。在一些实施例中，模制材料312是模塑料、聚合物、环氧 树脂、氧化硅填充材料等或它们的组合。可以执行固化步骤以固化模制材 料312，其中固化可以是热固化、UV固化等或它们的组合。

在一些实施例中，堆叠的管芯308和引线接合310被掩埋在模制材料 312中，并且在模制材料312固化之后，执行平面化步骤，诸如研磨，以 去除模制材料312的多余的部分并为第二封装件300提供基本上平坦的表 面。

在形成第二封装件300之后，通过导电连接件314、接合焊盘304和 金属化图案106将封装件300接合到第一封装件200。在一些实施例中， 堆叠的存储器管芯308可以通过引线接合310、接合焊盘303和304、通孔 306、导电连接件314和通孔112连接到集成电路管芯114。

导电连接件314可以类似于上述的导电连接件166，因此这里不再重 复描述，尽管导电连接件314和166不需要是相同的。在一些实施例中， 在接合导电连接件314之前，导电连接件314涂覆有焊剂(未示出)，诸 如免洗焊剂。导电连接件314可以浸入焊剂中，或者焊剂可以喷射到导电 连接件314上。在另一个实施例中，焊剂可以施加到金属化图案106的表面。

在一些实施例中，导电连接件314可以在它们被回流之前具有在其上 形成的环氧树脂助焊剂(未示出)，同时，在第二封装件300附接到第一 封装件200之后环氧树脂助焊剂的环氧树脂部分的至少一些保留。该剩余 的环氧树脂部分可以用作底部填充物以减少应力并保护由于回流导电连接 件314而产生的接头。在一些实施例中，底部填充物(未示出)可以形成 在第二封装件300和第一封装件200之间并且包围导电连接件314。底部 填充物可以在附接第二封装件300之后通过毛细管流动工艺形成，或者可 以在附接第二封装件300之前通过合适的沉积方法形成。

第二封装件300和第一封装件200之间的接合可以是焊接接合或直接 金属-金属(例如铜-铜或锡-锡)接合。在一个实施例中，第二封装件300 通过回流工艺接合到第一封装件200。在该回流工艺期间，导电连接件314 与接合焊盘304和金属化图案106接触，以将第二封装件300物理地和电 连接到第一封装件200。在接合工艺之后，IMC(未示出)可以在金属化图 案106和导电连接件314的界面处以及在导电连接件314和接合焊盘304 (未示出)之间的界面处形成。

半导体封装件500包括安装到衬底400的封装件200和300。衬底400 可以称为封装衬底400。使用导电连接件166将封装件200安装到封装衬 底400。

封装衬底400可以由诸如硅，锗，金刚石等半导体材料制成。或者， 也可以使用诸如硅锗，碳化硅，砷化镓，砷化铟，磷化铟，碳化硅锗，磷 化镓砷，磷化镓铟，它们的组合等的化合物材料。此外，封装衬底400可 以是SOI衬底。通常，SOI衬底包括诸如外延硅，锗，硅锗，SOI，SGOI 或它们的组合的半导体材料层。在一个替代实施例中，封装衬底400基于 绝缘芯，例如玻璃纤维增强树脂芯。一种示例性芯材料是玻璃纤维树脂， 例如FR4。芯材料的替代物包括双马来酰亚胺-三嗪BT树脂，或可选地， 其它PCB材料或膜。诸如ABF或其他层压体的积层膜可以用于封装衬底 400。

封装衬底400可以包括有源和无源器件(图23中未示出)。如本领域 普通技术人员将认识到的，可以使用诸如晶体管、电容器、电阻器、这些 的组合等的各种器件来产生用于半导体封装件500的设计的结构和功能要 求。器件可以使用任何合适的方法形成。

封装衬底400还可以包括在金属化层和通孔(未示出)和在金属化层 和通孔上方的接合焊盘402。金属化层可以形成在有源和无源器件之上， 并且被设计为连接各种器件以形成功能电路。金属化层可以由电介质(例 如，低k电介质材料)和导电材料(例如，铜)的交替层形成，同时通孔 互连各导电材料层，并且可以通过任何合适的工艺(例如沉积、镶嵌、双 镶嵌等)形成。在一些实施例中，封装衬底400基本上没有有源和无源器 件。

在一些实施例中，导电连接件166可被回流以将封装件200附接到接 合焊盘402。导电连接件166将衬底400(包括衬底400中的金属化层)电 和/或物理连接到第一封装件200。

导电连接件166可以在它们回流之前具有形成在其上的环氧树脂助焊 剂(未示出)，同时，在封装200附接到衬底400之后，环氧树脂助焊剂 的环氧树脂部分的至少一些保留。该剩余的环氧树脂部分可用作底部填充 物以减少应力并保护由回流导电连接件166而产生的接头。在一些实施例 中，可在第一封装件200与衬底400之间并围绕导电连接件166形成底部 填充(未示出)。底部填充物可以在附接封装200之后通过毛细流动工艺 形成，或者可以在附接封装200之前通过合适的沉积方法形成。

本公开中的器件和方法的实施例具有许多优点。特别地，在半导体密 封剂边界(例如硅/模塑料(Si/MC)边界)处实现更可靠的稳健性的再分 布层(RDL)布线设计。例如，由于曲率因为CTE失配而剧烈变化，将晶 圆形式的封装件从室温加热到220℃导致在半导体封装剂边界处的RDL上 的高弯曲应力。从扇入转移到扇出区域的应力可能导致RDL在管芯角部和 管芯侧部的破裂。因此，在一些实施例中，RDL布线设计(参见图16和 17)可用于可靠稳健性。

根据实施例，一种封装件包括第一集成电路管芯、围绕第一集成电路 管芯的密封剂、以及将第一导电通孔电连接到第二导电通孔的导线。导线 包括在第一集成电路管芯上方并且具有在第一方向延伸的第一纵向尺寸的 第一段和具有在不同于第一方向的第二方向延伸的第二纵向尺寸的第二 段。第二段在第一集成电路管芯和封装机之间的边界上方延伸。

在一些实施例中，所述导线还包括：第三段，具有沿与所述第二方向 不同的第三方向延伸的第三纵向尺寸，其中，所述第二段设置在所述第一 段和所述第三段之间。

在一些实施例中，沿着所述第一方向设置的第一线不平行于延伸穿过 所述第一导电通孔的中心和所述第二导电通孔的中心的第二线。

在一些实施例中，所述第一线和所述第二线之间的角度为约30°至约 60°。

在一些实施例中，所述第一段和所述第二段之间的角度为约120°至 约150°。

在一些实施例中，所述导线还包括：第四段，在所述第一段和所述第 二段之间，其中，所述第四段具有沿与所述第一方向和所述第二方向不同 的第四方向延伸的第四纵向尺寸。

在一些实施例中，所述第二导电通孔延伸到所述密封剂中或者设置在 所述密封剂上方。

在一些实施例中，所述的封装件还包括：第二集成电路管芯，与所述 第一集成电路管芯相邻，其中，所述密封剂设置在所述第一集成电路管芯 和所述第二集成电路管芯之间，并且所述第二导电通孔设置在所述第二集 成电路上方。

根据另一实施例，一种器件包括第一集成电路管芯，第二集成电路管 芯和第一集成电路管芯周围的密封剂。第一集成电路管芯的侧壁和密封剂 的侧壁限定第一边界。该器件还包括延伸穿过密封剂并且电连接到第一集 成电路管芯的多个通孔和在第一集成电路管芯和密封剂上方的再分布层。 再分布层中的导线将第一集成电路管芯上方的第一导电通孔连接到第二导 电通孔。导线包括在所述器件的平面视图中的所述第一导电通路和所述第 一边界之间的第一弯曲部以及在所述器件的平面图中的所述第一边界与所 述第二导电通孔之间的第二弯曲部。

在一些实施例中，所述第一段不平行于穿过所述第一导电通孔的中心 和所述第二导电通孔的中心的线，并且所述第三段不平行于穿过所述第一 导电通孔的中心和所述第二导电通孔的中心的线。

在一些实施例中，所述第一段和所述线之间的第一角度在约30°至约 60°之间，并且所述第一段和所述第二段之间的第二角度在约120°至约 150°之间。

在一些实施例中，所述第二段在所述第二集成电路管芯和所述密封剂 之间的第二界面上方延伸。

在一些实施例中，所述第二导电通孔设置在邻近所述第一集成电路管 芯的第二集成电路管芯上方，所述第二集成电路管芯的侧壁和所述密封剂 的侧壁限定第二边界。

在一些实施例中，所述导线还包括：第四段，位于所述第一段和所述 第二段之间，其中，所述第四段设置成与所述第一段和所述第二段不同的 角度；以及第五段，位于所述第二段和所述第三段之间，其中，所述第五 段设置成与所述第二段和所述第三段不同的角度。

根据另一实施例，一种器件包括第一集成电路管芯，第二集成电路管 芯和设置在第一集成电路管芯和第二集成电路管芯之间的密封剂。该器件 还包括延伸穿过密封剂并且电连接到第一集成电路管芯，第二集成电路管 芯的多个通孔和第一集成电路管芯和密封剂上的再分布层。再分布层中的 导线将第一集成电路管芯上的第一导电通孔连接到第二集成电路管芯上的 第二导电通孔。导线包括第一集成电路管芯上方的第一段，在器件的平面 图中以与第一段不同的角度设置的第二段，以及在第二集成电路管芯上方 并且在设备的平面图中以不同于第二个段的角度设置的第三段。第二段在 第一集成电路管芯与密封剂之间的第一界面上方延伸。

根据另一个实施例，一种方法包括将第一集成电路管芯密封在密封剂 中并且在第一集成电路管芯和密封剂上方形成再分布层(RDL)。RDL包 括在第一集成电路管芯上的第一导电通孔和将第一导电通孔电连接到第二 导电通孔的导线。所述导线包括在所述第一集成电路管芯上方且沿着第一 方向延伸的第一段，以与所述第一方向不同的第二方向上在所述第一集成 电路管芯和所述密封剂之间的边界上延伸的第二段，以及沿着与第二方向 不同的第三方向延伸的第三段。第二段设置在第一段和第三段之间。

在一些实施例中，所述导线还包括：第四段，在所述第一段和所述第 二段之间，其中，所述第四段设置在与所述第一方向和所述第二方向不同 的第四方向上。

在一些实施例中，所述第二导电通孔延伸穿过所述密封剂。

在一些实施例中，所述第二导电通孔设置在所述密封剂上方。

在一些实施例中，所述第二导电通孔设置在第二集成电路管芯和所述 第一集成电路管芯上方。

在一些实施例中，所述第一段与延伸穿过所述第一导电通孔的中心和 所述第二导电通孔的中心的线之间的角度为约30°至约60°。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明 作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实 现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同 构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的 情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种封装件，包括：

第一集成电路管芯；

密封剂，围绕所述第一集成电路管芯；

导线，将第一导电通孔电连接到第二导电通孔，其中，所述导线包括：

第一段，在所述第一集成电路管芯上方，并且具有沿第一方向延伸的第一纵向尺寸；和

第二段，具有沿与所述第一方向不同的第二方向延伸的第二纵向尺寸，其中，所述第二段在所述第一集成电路管芯和所述密封剂之间的边界上方延伸。

2.根据权利要求1所述的封装件，其中，所述导线还包括：第三段，具有沿与所述第二方向不同的第三方向延伸的第三纵向尺寸，其中，所述第二段设置在所述第一段和所述第三段之间。

3.根据权利要求1所述的封装件，其中，沿着所述第一方向设置的第一线不平行于延伸穿过所述第一导电通孔的中心和所述第二导电通孔的中心的第二线。

4.根据权利要求3所述的封装件，其中，所述第一线和所述第二线之间的角度为约30°至约60°。

5.根据权利要求1所述的封装件，其中，所述第一段和所述第二段之间的角度为约120°至约150°。

6.一种半导体器件，包括：

第一集成电路管芯；

第二集成电路管芯；

密封剂，设置在所述第一集成电路管芯和所述第二集成电路管芯之间；

多个通孔，延伸穿过所述密封剂并且电连接到所述第一集成电路管芯；

再分布层，在所述第一集成电路管芯、所述第二集成电路管芯和所述密封剂上方，其中，所述再分布层中的导线将所述第一集成电路管芯上方的第一导电通孔连接到所述第二集成电路管芯上方的第二导电通孔，并且所述导线包括：

第一段，在第一集成电路管芯上方；

第二段，在所述器件的平面图中以与所述第一段不同的角度设置，其中，所述第二段在所述第一集成电路管芯和所述密封剂之间的第一界面上方延伸；和

第三段，在第二集成电路管芯上方并且在所述器件的平面图中以与所述第二段不同的角度布置。

7.根据权利要求6所述的器件，其中，所述第一段不平行于穿过所述第一导电通孔的中心和所述第二导电通孔的中心的线，并且所述第三段不平行于穿过所述第一导电通孔的中心和所述第二导电通孔的中心的线。

8.一种形成半导体器件的方法，包括：

将第一集成电路管芯封装在密封剂中；

在所述第一集成电路管芯和所述密封剂上形成再分布层(RDL)，其中，所述再分布层包括：

第一导电通孔，在第一集成电路管芯上方；和

导线，将所述第一导电通孔电连接到第二导电通孔，其中，所述导线包括：

第一段，在所述第一集成电路管芯上方并且沿第一方向延伸；

第二段，以与第一方向不同的第二方向在所述第一集成电路管芯和所述密封剂之间的边界上延伸；和

第三段，以与所述第二方向不同的第三方向延伸，其中，所述第二段设置在所述第一段和所述第三段之间。

9.根据权利要求8所述的方法，其中，所述导线还包括：第四段，在所述第一段和所述第二段之间，其中，所述第四段设置在与所述第一方向和所述第二方向不同的第四方向上。

10.根据权利要求8所述的方法，其中，所述第二导电通孔延伸穿过所述密封剂。