TW201810555A - 半導體封裝及其製造方法 - Google Patents

Abstract

本揭露提供一種半導體封裝，其包含一第一層、一第二層及一導電陣列。該第一層包含具有一載體表面及一模製表面之一封裝晶粒，及接近於該載體表面之一第一晶粒結構。該第一晶粒結構之一主動區透過一焊料電耦合至該封裝晶粒。該第二層包含一第二晶粒結構，該第二晶粒結構藉由一第一重佈層(RDL)連接至該第一晶粒結構之該主動區。該導電陣列藉由一第二RDL連接至該第二晶粒結構之一主動區。本揭露亦提供一種用於製造該前述半導體封裝之方法。

Description

半導體封裝及其製造方法

本發明實施例係關於半導體封裝及其製造方法。

半導體裝置用於諸如個人電腦、蜂巢式電話、數位相機及其他電子設備之多種電子應用中。半導體裝置之製造涉及：在一半導體基板上方循序地沈積絕緣或介電層、導電層及半導體層；及使用微影及蝕刻製程圖案化各個材料層以在半導體基板上形成電路組件及元件。 半導體產業藉由持續縮減最小特徵大小(此容許將更多組件整合至一給定面積中)而持續改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)之整合密度。輸入及輸出(I/O)連接之數目顯著增加。發展出利用較小面積或較小高度之較小封裝結構以封裝半導體裝置。例如，在嘗試進一步增加電路密度時，已研究三維(3D) IC。 已發展出新穎封裝技術以改良半導體裝置之密度及功能性。半導體裝置之此等相對新穎類型的封裝技術面臨製造挑戰。

根據本發明之實施例，一種半導體封裝包括一第一層、一第二層及一導電陣列。該第一層包括：一封裝晶粒，其具有一載體表面及一模製表面；及一第一晶粒結構，其接近於該載體表面，該第一晶粒結構之一主動區透過一焊料電耦合至該封裝晶粒。該第二層包括一第二晶粒結構，該第二晶粒結構藉由一第一重佈層(RDL)連接至該第一晶粒結構之該主動區。該導電陣列藉由一第二RDL連接至該第二晶粒結構之一主動區。 根據本發明之實施例，一種多晶片堆疊結構包括：一記憶體晶片層；一晶片上矽(SOC)層，其藉由一第一重佈層(RDL)及一貫穿絕緣體通路(TIV)連接至該記憶體晶片層；及一球柵陣列，其透過一第二RDL連接至該SOC層，其中該記憶體晶片層包括覆晶接合至該第一RDL且由一焊料包圍之一記憶體晶片。 根據本發明之實施例，一種用於製造一半導體封裝之方法包括：在一玻璃基板上方形成一底部重佈層(RDL)；在該底部RDL上方形成一貫穿絕緣體通路(TIV)；在該底部RDL上方覆晶接合一第一晶粒；模製該第一晶粒及該TIV；在該第一晶粒上方形成一上RDL；在該上RDL上方覆晶接合一第二晶粒；及將一第三封裝晶粒堆疊於該第二晶粒上方且透過焊接將該第三封裝晶粒電連接至該第一晶粒。

優先權主張及交叉參考 本申請案係2016年6月17日申請之美國臨時申請案第62/351,509號之一正規申請案，且主張其之優先權。 以下揭露提供用於實施所提供之標的之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等實例僅為實例且並不意欲為限制性的。例如，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可未直接接觸之實施例。另外，本揭露可在各項實例中重複元件符號及/或字母。此重複係用於簡單及清楚之目的且其本身並不指示所論述之各種實施例及/或組態之間之一關係。 此外，為便於描述，空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」及類似者)在本文中可用於描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所繪示。除了圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)，且因此可同樣解釋本文中所使用之空間相對描述符。 雖然闡述本揭露之廣泛範疇之數值範圍及參數係近似值，但已儘可能精確地報告特定實例中所闡述之數值。然而，任何數值固有地含有必然由各自測試量測中所存在的標準偏差引起之特定誤差。又，如本文中所用，術語「約」通常意謂在一給定值或範圍之10%、5%、1%或0.5%內。或者，術語「約」在由一般技術者考量時意謂在平均值之一可接受標準誤差內。除了在操作/運作實例中，或除非另有明確指定，諸如本文中揭示之材料量、持續時間、溫度、操作條件、數量比及其類似者之全部數值範圍、數量、值及百分比應理解為在全部例項中由術語「約」修飾。因此，除非有相反指示，否則本揭露及附隨申請專利範圍中闡述之數值參數係可如所需般變化之近似值。至少，應至少根據所報告之有效數字之數目藉由應用普通捨入法來解釋各數值參數。本文中可將範圍表達為從一個端點至另一端點或在兩個端點之間。除非另有指定，否則本文中揭示之全部範圍包含端點。 各種實施例包含用於形成一半導體裝置封裝之方法及對應結構。各種實施例將多個功能晶片整合於一單一裝置封裝中且實施晶片至晶圓(例如，已知良好晶粒)以用於晶圓上晶片(CoW)級封裝。功能晶片可使用接合層(例如，藉由熔合接合及/或混合接合)直接接合至其他功能晶片，以減少對形成焊料凸塊(例如，微凸塊)及底膠填充物之需要。各種實施例可進一步有利地提供具有較小外觀尺寸、增大的輸入/輸出密度及低通路縱橫比之一系統級封裝(SiP)解決方案。因此，製造誤差及成本可降低。 本申請案係關於一種半導體封裝及其製造方法，且更特定言之係關於一種具有以一層疊封裝(PoP)方式堆疊之一多層晶片之半導體封裝及其製造方法。 垂直晶粒/晶片堆疊之趨勢可有效地減小一可印刷電路板(PCB)上之被佔據晶粒/晶片面積。例如，應用晶粒、一動態隨機存取記憶體(DRAM)及一快閃記憶體之一垂直堆疊有效地縮小載體上之獨立面積。因此需要不同層之間之最佳垂直訊號連接。 本揭露之一般目的提供以下優點之一或多者：(1)針對諸如NAND快閃記憶體或DRAM之熱敏裝置產生一熱友好的操作序列；(2)視情況實施較少個模製操作且因此減輕最終封裝翹曲；(3)針對較低成本實施較少貫穿絕緣體通路(TIV)；(4)容許藉由覆晶接合將具有不同厚度之晶片配置於一相同層中；及(5)藉由將一嵌入式晶片包含於多層之一者中而降低最終封裝高度。 本揭露亦提供一種可實施於本半導體封裝中之微凸塊結構。所提供之微凸塊結構包含一對應微凸塊接納件與導電網格之結合處之一頸部區段以沿導電網格約束焊料濕潤。 參考圖1，圖1係根據本揭露之一些實施例之一半導體封裝10之一剖面圖。半導體封裝10包含一第一層101及一第二層102。第一層101進一步包含一封裝晶粒1011及一第一晶粒結構1012。封裝晶粒1011具有例如由模塑料111囊封且放置於一載體110上方之一堆疊晶粒113。模塑料111可為一環氧樹脂、聚醯亞胺、聚矽氧橡膠等或其等之一組合。可使用可接受技術(諸如，壓縮模製)施覆模塑料111。如圖1中所示，第一層101包含一模製表面111S及與模製表面111S相對之一載體表面110S。第一晶粒結構1012概括地包含複數個晶粒121、123、125 (電連接自其等延伸)及與晶粒121、123、125在相同層級處之一層間連接。如圖1中描繪，電連接包含圍繞相同層之晶粒121、123、125放置之焊料120。 在一些實施例中，堆疊晶粒113包含經垂直堆疊且線接合至載體110上之導電跡線115之多個晶粒。線接合可用來形成自諸如晶片電阻器或晶片電容器之晶片組件至基板之電連接。兩個功能晶片堆疊於複數個基板層之頂部上。晶片藉由複數個接合金線連接至基板。亦可使用其他形式的線，諸如鋁線。功能晶片、金線及基板形成一線接合(WB)封裝。 在一些實施例中，晶粒結構1012包含覆晶接合至一第一重佈層(RDL) 1310之數個晶粒121、123、125。晶粒結構1012之一主動區1012A透過一焊料120、導電跡線115及接合線連接至堆疊晶粒113。主動區1012A包含自晶粒121、123、125之本體延伸之互連結構。互連結構可包含層間介電(ILD)層及/或金屬間介電(IMD)層，其等含有使用任何適合方法形成之導電構件(例如，包括銅、鋁、鎢、其等之組合之導電線及通路，及類似者)。ILD及IMD層可包含放置於此等導電構件之間之低介電係數材料，該材料具有例如低於約4.0或甚至2.0之k值。在一些實施例中，ILD及IMD層可由例如藉由任何適合方法(諸如自旋、化學氣相沈積(CVD)及電漿輔助CVD (PECVD))形成之磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、SiO_x C_y 、旋塗式玻璃、旋塗式聚合物、矽碳材料、其等之化合物、其等之複合物、其等之組合或類似者製成。互連結構電連接各種主動裝置以在晶粒121、123、125內形成功能電路。由此等電路提供之功能可包含邏輯結構、記憶體結構、處理結構、感測器、放大器、功率分佈、輸入/輸出電路或類似者。一般技術者將瞭解，上述實例僅針對闡釋性目的提供以進一步說明各種實施例之應用且係非限制性的。其他電路可視情況用於一給定應用。 在一些實施例中，晶粒121、123、125可為由一測試或探測操作判定之已知良好晶粒(KGD)。使用一取置工具附接KGD。一基本覆晶(FC)封裝技術包括一IC、一互連系統及一基板。一功能晶片用複數個焊料凸塊連接至基板，其中焊料凸塊形成晶片與基板之間之一冶金互連件。功能晶片、焊料凸塊及基板形成一覆晶封裝。 在一些實施例中，歸因於封裝晶粒1011可為一NAND快閃記憶體且第一晶粒結構1012可包含至少一個DRAM之事實，封裝晶粒1011及第一晶粒結構1012可組合稱為一記憶體晶片層。換言之，記憶體晶片層包含實質上等效於晶粒121、123、125之一者之一記憶體晶片及實質上等效於封裝晶粒1011之一記憶體封裝。記憶體晶片及記憶體封裝透過一焊料120電連接。 半導體封裝10之第二層102包含另一晶粒結構1022。晶粒結構1022包含覆晶接合至第二RDL 1510之數個晶粒131、133、135。晶粒結構1022之一主動區1022A透過一導電插塞130連接至晶粒結構1012。在一些實施例中，導電插塞130係一貫穿絕緣體通路(TIV)。第二晶粒結構1022概括地包含複數個晶粒131、133、135 (電連接自其等延伸)及與晶粒131、133、135在相同層級處之一層間連接。如圖1中描繪，電連接包含圍繞相同層之晶粒131、133、135放置之導電插塞13或TIV。 在一些實施例中，歸因於第二層102可包含至少一個晶片上矽(SOC)晶粒之事實，第二層102可稱為一SOC層。 在一些實施例中，晶粒結構1012及晶粒結構1022包含不同半導體晶片或晶粒。例如，晶粒結構1012可包含一平直矽晶圓、一載體、摻雜或無摻雜之塊狀矽或一絕緣體上半導體(SOI)基板之一主動層。通常，一SOI基板包括形成於一絕緣體層上之一半導體材料(諸如，矽)之一層。絕緣體層可為例如一埋藏氧化物(BOX)層或氧化矽層。絕緣體層提供於一基板(諸如，矽或玻璃基板)上。或者，基板可包含另一基本半導體，諸如：鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。亦可使用其他基板，諸如多層或梯度基板。晶粒結構1022可為例如已通過各種電氣及/或結構測試之一已知良好晶粒(KGD)。晶粒結構1022可為一半導體晶粒且可為任何類型的積體電路，諸如一應用處理器、邏輯電路、記憶體、類比電路、數位電路、混合訊號及類似者。 半導體封裝10進一步包含透過第二RDL 1510電耦合至晶粒結構1022之一導電陣列103。在一些實施例中，導電陣列103包含球柵陣列(BGA)。BGA封裝技術通常係一先進半導體封裝技術，其特徵在於一半導體晶片安裝於一基板之一前表面上，且諸如焊球之複數個導電元件配置成基板之一背表面上之一矩陣陣列，習慣上稱為球柵陣列。球柵陣列容許半導體封裝接合且電連接至一外部PCB或其他電子裝置。如圖1中所示，導電陣列103耦合至第二RDL 1510之一輸入/輸出。 第一層101與第二層102之間之第一RDL 1310以及導電陣列103與第二層102之間之第二RDL 1510根據以下描述形成。一晶種層(諸如銅、鈦或類似者)諸如藉由濺鍍或另一物理氣相沈積(PVD)製程沈積於第二層102之模塑料上。一光阻劑沈積於晶種層上且藉由光微影圖案化以暴露晶種層之部分。圖案用於正面上之一第一金屬層。第一金屬層之導電材料(諸如，銅、鋁等或其等之一組合)諸如藉由無電式電鍍、電鍍或類似者沈積於經暴露晶種層上。光阻劑藉由一灰化及/或沖洗製程而移除。經暴露晶種層諸如藉由一濕式或乾式蝕刻而移除。剩餘導電材料形成第一金屬層，該第一金屬層之部分電耦合至下方的導電構件。一第一層間介電質(ILD)沈積於第一金屬層上方。第一ILD層可為聚醯亞胺、聚苯并㗁唑(PBO)、苯環丁烯(BCB)等或其等之一組合。第一ILD層可藉由一塗覆製程、一層壓製程等或其等之一組合而沈積。開口可使用可接受的光微影技術形成穿過第一ILD層而至第一金屬層。後續金屬層及ILD層(諸如一第二金屬層及一第二ILD層)可使用如關於第一金屬層及第一ILD層論述之相同或類似製程而形成。在形成一後續金屬層期間沈積之導電材料可沈積於先前形成之ILD層之開口中以電耦合各自金屬層。在形成最頂部ILD層(在此實施例中，第二ILD層)之後，開口經形成穿過最頂部正面ILD層而用於耦合於最頂部正面金屬層(諸如第二金屬層)與另一封裝、另一晶粒及/或另一基板之間之連接件。應注意，可形成任何數目個金屬層及ILD層，且兩者在此實施例中之使用用作一實例。 此外，將一底膠填充物127施覆於晶粒121、123、125與具有第一RDL 1310之基板之間。類似地，將一底膠填充物137施覆於晶粒131、133、135與具有第二RDL 1510之基板之間。將一底膠材料(諸如，液體環氧樹脂、可變形凝膠、矽橡膠等或其等之一組合)施配於晶粒121、123、125、131、133、135與對應基板之間並加以固化。或者，可未將底膠填充物施覆於前述晶粒與對應基板之間。 歸因於覆晶接合技術，晶粒121、123、125、131、133、135可根據封裝設計而具有不同厚度且擁有不同類型的功能。 在一些實施例中，第一層101之晶粒121、123、125可包含不同類型的功能晶粒。例如，晶粒121及123係具有約3密耳之一厚度之記憶體晶粒，其等諸如藉由受控倒疊晶片連接(C4)凸塊穿過開口附接至第一RDL 1310中之導電構件。對於另一實例，晶粒125係一整合式被動裝置(IPD)，諸如一電容器或一電感器，其使用一可接受取置工具及晶粒125與第一RDL 1310之間之回焊連接件附接。因此，連接件可為一跡線上凸塊(BOT)。晶粒125可具有小於3密耳之一厚度。從圖4A至圖6B進一步論述晶粒121、123、125與第一RDL 1310之間之詳細連接。 在一些實施例中，第二層102之晶粒131、133、135可包含不同類型的功能晶粒。例如，晶粒133係具有約3密耳之一厚度之一邏輯電路晶粒或一晶片上矽(SOC)晶粒，其諸如藉由受控倒疊晶片連接(C4)凸塊穿過開口附接至第二RDL 1510中之導電構件。對於另一實例，晶粒131、135係整合式被動裝置(IPD)，諸如一電容器或一電感器，其使用一可接受取置工具及晶粒131、135與第二RDL 1510之間之回焊連接件附接。因此，連接件可為一跡線上凸塊(BOT)。晶粒131、135可具有小於3密耳之厚度。從圖4A至圖6B進一步論述晶粒131、133、135與第二RDL 1510之間之詳細連接。 此外，如圖1中所示，一晶粒141定位於與導電陣列103之相同層級處。例如，晶粒141係具有連接至第二RDL 1510之導電跡線之一IPD。在一些實施例中，晶粒141透過底膠填充物147進一步附接至第二層102之基板。如在圖1中，晶粒141安裝於與導電陣列103之相同層級處，即，與第二層102之基板或載體相同之側處。 參考圖2，圖2係根據本揭露之一些實施例之一半導體封裝20之一剖面圖。為簡潔起見，相同數字註解表示相同或類似元件且本文中將不再重複。半導體封裝20與半導體封裝10之間之差別在於除第二晶粒結構1022外，第一晶粒結構1012亦由模塑料201模製。如圖2中所示，第二晶粒結構1022之模塑料201'可具有不同於第一晶粒結構1012之模塑料201之一CTE。視情況，運用模塑料201，可移除第一晶粒結構1012之底膠填充物1012A。類似地，運用模塑料201'，可移除第二晶粒結構1022之底膠填充物1022A。在一些實施例中，半導體封裝20無底膠填充物1012A、1022A。 參考圖3，圖3係根據本揭露之一些實施例之一半導體封裝30之一剖面圖。為簡潔起見，相同數字註解表示相同或類似元件且本文中將不再重複。半導體封裝30與半導體封裝10之間之差別在於第一晶粒結構1012係透過一焊料120'及一導電凸塊130'電連接至封裝晶粒1011。應注意，半導體封裝30之導電凸塊130'擁有小於半導體封裝10之導電凸塊130之一高度。半導體封裝30之焊料120'擁有小於半導體封裝10之焊料120之一高度。容許根據半導體封裝之臨界尺寸調整連接第一晶粒結構1012與封裝晶粒1011之焊料120、120'之大小。 例如，若封裝晶粒1011擁有一150 μm節距，則應採用一80 μm半徑之焊球120'，如圖3中所示。然而，在晶粒121、123、125之厚度經預先判定之情況下，80 μm半徑之焊球120'可能不足以用於層間分離。可實施一導電凸塊130'以藉由間隙第一RDL 1310與80 μm半徑之焊球120'而補償層間分離。因此，隨後在已知封裝晶粒1011之節距及焊球120'之半徑之後判定導電凸塊130'之高度。另一方面，若封裝晶粒1011擁有一300 μm節距，則應採用一180 μm半徑之焊球120，如圖1中所示。在前述情形下，無需額外導電凸塊。在一些實施例中，導電凸塊130'佔據層間分離之一半以上。 如圖3中所示，未模製第一晶粒結構1012。換言之，晶粒121、123、125之一背面、焊料120'及導電凸塊130'皆暴露於環境。 圖4A及圖4B展示根據本揭露之一些實施例之一半導體封裝之一部分放大剖面圖。圖4A及圖4B描繪第二晶粒結構1022之晶粒131、133、135之一者與第二RDL 1510之間之一微凸塊連接之一放大視圖。如圖4A中所示，繪示一微凸塊133A在晶粒133之一主動表面上。一錫140層或類似者放置於微凸塊133A上方。各別地，第二RDL 1510進一步包含一導電線151C、耦合至導電線151C之一微凸塊接納件或一凸塊下金屬(UBM) 151A，及連接至UBM之一接地網格151B。一導電凸塊130形成於UBM 151A上方。應注意，錫140層僅針對測試目的施覆至微凸塊133A而非施覆於UBM 151A及接地網格151B上方，此係歸因於一額外錫層將防止導電插塞130鍍覆至第二RDL 1510之UBM 151A之事實。在一些實施例中，接地網格151B根據不同佈局設計連接一些相鄰UBM。換言之，一些UBM未連接至接地網格151B。隨後在本揭露之圖7中論述線AA'之一俯視圖。圖4A中之箭頭指示晶粒133將透過UBM 151A焊接至第二RDL 1510。 在焊接操作完成之後，如圖4B中所示，導電凸塊130下方之UBM 151A未與晶粒133之微凸塊133A下方之UBM 151A連接。在圖4B中，在回焊之後，錫140層可在UBM 151A上方濕潤且延伸至接地網格151B。為防止錫140之過度延伸，連結UBM 151A與接地網格151B之一頸部部分經設計以約束焊料濕潤之程度。 圖5A及圖5B展示根據本揭露之一些實施例之一半導體封裝之一部分放大剖面圖。圖5A及圖5B描繪第一晶粒結構1012之晶粒121、123、125之一者與第一RDL 1310之間之一微凸塊連接之一放大視圖。如圖5A中所示，繪示一微凸塊123A在晶粒123之一主動表面上。一錫140層或類似者放置於微凸塊123A上方。各別地，第一RDL 1310進一步包含一導電線131C及耦合至導電線131C之一微凸塊接納件或一凸塊下金屬(UBM) 131A。一導電凸塊130'形成於UBM 131A上方。圖5A中之箭頭指示晶粒123將透過UBM 131A焊接至第一RDL 1310。圖5A中環繞焊料120'之虛線指示當晶粒123正附接至第一RDL 1310時，焊料120'未放置於導電凸塊130'上方。如圖5B中所示，一焊球安裝於封裝晶粒1011上且接著封裝晶粒1011經由焊料120'及導電凸塊130'附接至第一RDL 1310，如圖5B中所示。 在焊接操作完成之後，如圖5B中所示，UBM 131A連接至導電凸塊130'，且一封裝晶粒1011進一步附接至焊料120'。晶粒123透過微凸塊123A、焊料140及UBM 131A連接至第一RDL 1310。 圖6A及圖6B展示根據本揭露之一些實施例之一半導體封裝之一部分放大剖面圖。圖6A及圖6B描繪第一晶粒結構1012之晶粒121、123、125之一者與第一RDL 1310之間之一微凸塊連接之一放大視圖。如圖6A中所示，繪示一微凸塊123A及連接至微凸塊123A之一接地網格123B在晶粒123之一主動表面上。一錫140層或類似者放置於微凸塊123A上方。各別地，第一RDL 1310進一步包含一導電線131C及耦合至導電線131C之一微凸塊接納件或一凸塊下金屬(UBM) 131A。一焊球120形成於UBM 131A上方。應注意，錫140層不僅施覆至微凸塊123A及接地網格123B而且施覆於UBM 131A上方，此係歸因於在本實施例中無需將導電插塞鍍覆於UBM 131A上方之事實。隨後在本揭露之圖7中論述圖6B中之線AA'之一俯視圖。圖6A中之箭頭指示晶粒123將透過UBM 131A焊接至第一RDL 1310。圖6A中環繞焊料120之虛線指示當晶粒123正附接至第一RDL 1310時，焊料120未放置於UBM 131A上方。如圖6B中所示，一焊球安裝於封裝晶粒1011上且接著封裝晶粒1011經由焊料120附接至第一RDL 1310，如圖6B中所示。 在焊接操作完成之後，如圖6B中所示，導電凸塊130下方之UBM 131A未與晶粒133之微凸塊133A下方之UBM 131A連接。在圖4B中，在回焊之後，錫140層可在UBM 151A上方濕潤且延伸至接地網格151B。為防止錫140之過度延伸，連結UBM 151A與接地網格151B之一頸部部分經設計以約束焊料濕潤之程度。 圖7展示根據本揭露之一些實施例之一導電凸塊與接地網格線之一結合之一俯視圖。再參考圖6B，以一俯視視角描繪晶粒123上之導電凸塊123A及接地網格123B。導電凸塊123A及接地網格123B透過一頸部部分1231連接。頸部部分1231具有實質上比接地網格123B之一寬度窄之一寬度。頸部部分1231如此設計以防止焊球廣泛濕潤朝向接地網格123B。類似地，一導電凸塊123A可連接至一個以上接地網格123B。其等之各結合可包含如圖7中描繪之一頸部部分1231。 在一些實施例中，類似頸部部分1231可實施於如先前在圖4A中論述之第二RDL 1510之UBM 151A與接地網格151B之結合處。 圖8A至圖8J展示根據本揭露之一些實施例之用於製造一半導體封裝10之一方法之一序列之剖面圖。再參考圖8A之前的圖，為簡潔起見，相同數字註解表示相同或類似元件且本文中將不再重複。在圖8A中，在一玻璃載體800上方形成一底部RDL 1510或與玻璃載體800接觸之RDL。先前已論述RDL形成且可對其進行參考。隨後，一貫穿絕緣體通路(TIV) 130藉由例如一電鍍操作形成於底部RDL 1510上方。TIV 130電連接至底部RDL 1510。一光阻劑(未展示)諸如藉由可接受光微影技術沈積並圖案化於底部RDL 1510之導電跡線上方。一晶種層沈積於經圖案化光阻劑之開口中。晶種層可為銅、鈦等或其等之一組合，且可藉由濺鍍、另一PVD製程等或其等之一組合而沈積。一導電材料(諸如，銅、鋁等或其等之一組合)藉由無電式電鍍、電鍍或類似者沈積於開口中。光阻劑諸如藉由一灰化及/或沖洗製程而移除。TIV 130連同任何進一步金屬圖案一起保留。 在圖8B中，一底部晶粒結構覆晶接合至底部RDL 1510且因此由先前形成之TIV 130包圍。底部晶粒結構可包含具有不同厚度及不同功能之數個晶粒131、133、135。用於底部晶粒結構之晶粒131、133、135可為一取置KGD。在圖8C中，施覆一模塑料201'以模製底部晶粒結構及TIV 130。其後接著一平坦化操作以至少暴露TIV 130之一頂表面，以暴露金屬部分以進行後續操作。在一些實施例中，為了避免矽基板上方之銅污染，晶粒131、133、135之任一者之一背表面未自模塑料201'暴露。或者，雖然圖8C中未繪示，但晶粒131、133、135之任一者之一背表面自模塑料201'暴露。 在圖8D中，一上RDL 1310形成於模塑料201'之平坦化表面上方且透過TIV 130電連接至底部晶粒結構。在圖8E中，一上晶粒結構覆晶接合至上RDL 1310。上晶粒結構可包含至少一個晶粒123或具有不同厚度及功能之數個晶粒。用於上晶粒結構之晶粒可為一取置KGD。如圖8G中繪示，可在安裝晶粒123之後或替代地在接合封裝晶粒1011之後施覆底膠填充物。在圖8F中，一封裝晶粒1011經製備且透過一焊接操作接合至上RDL 1310。應注意，一封裝晶粒1011包含將焊球安置於封裝之載體110側處。藉由考慮上晶粒結構之厚度及封裝晶粒1011之臨界尺寸或節距而判定焊球之大小。若封裝晶粒1011之臨界尺寸或節距係小的，則可採用一較小焊球以將其安置於封裝晶粒1011之載體110側處。可看到封裝晶粒1011之載體110側與上RDL 1310之一經暴露金屬之間之一焊料連接。應注意，載體110金屬(未展示)容許自焊料120至定位於載體110之另一側處且由模塑料111包圍之堆疊晶粒之一導電路徑。 在圖8G中，施覆一底膠填充物127以強化晶粒123、焊料120與上RDL 1310之間之接合。參考圖8H，將玻璃載體800與底部RDL 1510去接合且暴露底部RDL 1510背離底部晶粒結構之一側151S。採用一光微影操作以自包圍金屬之介電層暴露底部RDL 1510之側151S處之金屬或導電接點。光微影操作包含一回蝕操作。去接合可包括將底部RDL 1510與玻璃載體800之間之一黏著劑暴露於UV光(諸如一雷射)，或將黏著劑暴露於一溶劑。玻璃載體800可包括例如玻璃、氧化矽、氧化鋁、其等之一組合。黏著劑可為當暴露於UV光時失去其之黏著性質之任何適合黏著劑，諸如UV黏膠。進一步在圖8I中，將焊球103放置於底部RDL 1510之側151S處之金屬上方而形成一外部導電層。應注意，可在與焊球103之相同層級處將一進一步晶粒141安裝於底部RDL 1510之側151S上方。在圖8J中，藉由晶粒鋸切進行半導體封裝之進一步單粒化。 圖9A至圖9D展示根據本揭露之一些實施例之用於製造一半導體封裝30之一方法之一序列之剖面圖。半導體封裝30之製造方法類似於如先前論述之半導體封裝10之製造方法，惟從圖9A至圖9D繪示之數個操作除外。半導體封裝30之製造操作實質上與圖8A至圖8D相同。在圖9A中，在將晶粒123安置於上晶粒結構處之前，一導電凸塊130'進一步形成於上RDL 1310上方，如圖9B中繪示。如圖9C中繪示，可在安裝晶粒123之後或替代地在接合封裝晶粒1011之後施覆底膠填充物。具有一焊球120b (其相較於圖8F中描述之焊球而言較小)之封裝晶粒1011經由圖9C中之一對準操作及一回焊操作附接至導電凸塊130'。在圖9D中，將一底膠填充物127施覆至上晶粒結構而囊封晶粒123、導電凸塊130'及焊料120'。在圖9D之後，可應用從圖8H至圖8J描繪之製造操作。 本揭露之一些實施例提供一種半導體封裝。該半導體封裝包含一第一層、一第二層及一導電陣列。第一層包含具有一載體表面及一模製表面之一封裝晶粒，及接近於載體表面之一第一晶粒結構。第一晶粒結構之一主動區透過一焊料電耦合至封裝晶粒。第二層包含一第二晶粒結構，第二晶粒結構藉由一第一重佈層(RDL)連接至第一晶粒結構之主動區。導電陣列藉由一第二RDL連接至第二晶粒結構之一主動區。 本揭露之一些實施例提供一種多晶片半導體結構。該多晶片半導體結構包含一記憶體晶片層、由一第一重佈層(RDL)及一貫穿絕緣體通路連接至記憶體晶片層之一晶片上矽層，及透過一第二RDL連接至SOC層之一球柵陣列。記憶體晶片層包括覆晶接合至第一RDL且由一焊料包圍之一記憶體晶片。 本揭露之一些實施例提供一種用於製造一半導體封裝之方法。該方法包含：在一玻璃基板上方形成一底部重佈層(RDL)；在底部RDL上方形成一貫穿絕緣體通路(TIV)；在底部RDL上方覆晶接合一第一晶粒；模製第一晶粒及TIV；在第一晶粒上方形成一上RDL；在上RDL上方覆晶接合一第二晶粒；及將一第三封裝晶粒堆疊於第二晶粒上方且透過焊接將第三封裝晶粒電連接至第一晶粒。 前文概述數種實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為設計或修改其他操作及結構一基礎以實行本文中引入之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應認識到，此等效構造不脫離本揭露之精神及範疇，且其等可在本文中進行各種改變、置換及更改而不脫離本揭露之精神及範疇。 此外，本申請案之範疇不意欲受限於本說明書中描述之處理、加工、製造、物質組成、手段、方法及步驟之特定實施例。如一般技術者自本發明實施例之揭露將容易瞭解，可根據本發明實施例利用目前存在或以後發展之執行與本文中描述之對應實施例實質上相同之功能或達成實質上相同之結果之處理、加工、製造、物質組成、手段、方法或步驟。因此，隨附申請專利範圍意欲將此等處理、加工、製造、物質組成、手段、方法或步驟包含於其等範疇內。

10‧‧‧半導體封裝
20‧‧‧半導體封裝
30‧‧‧半導體封裝
101‧‧‧第一層
102‧‧‧第二層
103‧‧‧導電陣列/焊球
110‧‧‧載體
110S‧‧‧載體表面
111‧‧‧模塑料
111S‧‧‧模製表面
113‧‧‧堆疊晶粒
115‧‧‧導電跡線
120‧‧‧焊料/焊球
120'‧‧‧焊料/焊球
120b‧‧‧焊球
121‧‧‧晶粒
123‧‧‧晶粒
123A‧‧‧微凸塊/導電凸塊
123B‧‧‧接地網格
125‧‧‧晶粒
127‧‧‧底膠填充物
130‧‧‧導電插塞/導電凸塊/貫穿絕緣體通路(TIV)
130'‧‧‧導電凸塊
131‧‧‧晶粒
131A‧‧‧凸塊下金屬(UBM)
131C‧‧‧導電線
133‧‧‧晶粒
133A‧‧‧微凸塊
135‧‧‧晶粒
137‧‧‧底膠填充物
140‧‧‧錫/焊料
141‧‧‧晶粒
147‧‧‧底膠填充物
151A‧‧‧凸塊下金屬(UBM)
151B‧‧‧接地網格
151C‧‧‧導電線
151S‧‧‧側
201‧‧‧模塑料
201'‧‧‧模塑料
800‧‧‧玻璃載體
1011‧‧‧封裝晶粒
1012‧‧‧第一晶粒結構
1012A‧‧‧主動區/底膠填充物
1022‧‧‧第二晶粒結構
1022A‧‧‧主動區/底膠填充物
1231‧‧‧頸部部分
1310‧‧‧第一重佈層(RDL)/上重佈層(RDL)
1510‧‧‧第二重佈層(RDL)/底部重佈層(RDL)

當結合附圖閱讀時，自以下[實施方式]最佳理解本揭露之態樣。應注意，根據產業中之標準實踐，各個構件未按比例繪製。事實上，為清楚論述，各個構件之尺寸可任意增大或縮小。 圖1係根據本揭露之一些實施例之一半導體封裝之一剖面圖； 圖2係根據本揭露之一些實施例之一半導體封裝之一剖面圖； 圖3係根據本揭露之一些實施例之一半導體封裝之一剖面圖； 圖4A及圖4B展示根據本揭露之一些實施例之一半導體封裝之一部分放大剖面圖； 圖5A及圖5B展示根據本揭露之一些實施例之一半導體封裝之一部分放大剖面圖； 圖6A及圖6B展示根據本揭露之一些實施例之一半導體封裝之一部分放大剖面圖； 圖7展示根據本揭露之一些實施例之一導電凸塊與接地網格線之一結合之一俯視圖； 圖8A至圖8J展示根據本揭露之一些實施例之用於製造一半導體封裝之一方法之一序列之剖面圖；及 圖9A至圖9D展示根據本揭露之一些實施例之用於製造一半導體封裝之一方法之一序列之剖面圖。

10‧‧‧半導體封裝

101‧‧‧第一層

102‧‧‧第二層

103‧‧‧導電陣列/焊球

110‧‧‧載體

110S‧‧‧載體表面

111‧‧‧模塑料

111S‧‧‧模製表面

113‧‧‧堆疊晶粒

115‧‧‧導電跡線

120‧‧‧焊料/焊球

121‧‧‧晶粒

123‧‧‧晶粒

125‧‧‧晶粒

127‧‧‧底膠填充物

130‧‧‧導電插塞/導電凸塊/貫穿絕緣體通路(TIV)

131‧‧‧晶粒

133‧‧‧晶粒

135‧‧‧晶粒

137‧‧‧底膠填充物

141‧‧‧晶粒

147‧‧‧底膠填充物

1011‧‧‧封裝晶粒

1012‧‧‧第一晶粒結構

1012A‧‧‧主動區/底膠填充物

1022‧‧‧第二晶粒結構

1022A‧‧‧主動區/底膠填充物

1310‧‧‧第一重佈層(RDL)/上重佈層(RDL)

1510‧‧‧第二重佈層(RDL)/底部重佈層(RDL)

Claims (1)

1. 一種半導體封裝，其包括： 一第一層，其包括： 一封裝晶粒，其具有一載體表面及一模製表面；及 一第一晶粒結構，其接近於該載體表面，該第一晶粒結構之一主動區透過一焊料電耦合至該封裝晶粒； 一第二層，其包括一第二晶粒結構，該第二晶粒結構藉由一第一重佈層(RDL)連接至該第一晶粒結構之該主動區；及 一導電陣列，其藉由一第二RDL連接至該第二晶粒結構之一主動區。