TWI694565B - 一種半導體元件及其形成方法 - Google Patents

Abstract

本揭露提供一種半導體元件。該半導體元件包括一第一晶粒及一導電層。該第一晶粒經配置以在一方向上與該半導體元件外部的一第二晶粒接合。該導電層在該方向上位於該第一晶粒及該第二晶粒之間，經配置以實現一參考接地。

Description

一種半導體元件及其形成方法

本申請案主張2018/06/22申請之美國正式申請案第16/015,559號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件及其形成方法，特別是關於封裝系統的一種半導體元件及其形成方法。

系統級封裝(system in package，SiP)是將多個積體電路封裝在單個模組(封裝)中。SiP執行電子系統的所有或大多數功能，並且通常使用在手機、數位音樂播放器或其他電子設備的內部。包含積體電路的晶粒可以垂直堆疊在基板上。晶粒透過接合打線以在內部彼此連接。SiP解決方案可能包括多種封裝技術，如覆晶技術(flip chip)、打線接合(wire bonding)，晶圓級封裝(wafer-level packaging)等。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露提供一種半導體元件。該半導體元件包括一第一晶粒與一導電層。該第一晶粒經配置以在一方向上與該半導體元件外部的一第二晶粒接合。該導電層設置在該方向上且位於該第一晶粒和該第二晶粒之間，經配置以實現一參考接地。

在一些實施例中，該第二晶粒經配置以接合該第一晶粒，以及透過將該第二晶粒投影至該第一晶粒上界定出一投影區域，並且該導電層佔據該投影區域。

在一些實施例中，該半導體元件更包括一重佈結構。該重佈結構經配置以做為該第一晶粒的走線，並且圍繞並覆蓋該導電層。

在一些實施例中，該導電層是一第一導電層。該重佈結構包括一第二導電層。該第二導電層經配置以當該第二導電層傳送除該參考接地之外的一訊號時，與該第一導電層電性隔離。

在一些實施例中，該導電層是一第一導電層。該重佈結構包括一第二導電層。該第二導電層經配置以當該第二導電層傳送該參考接地時，被耦合到該第一導電層。

在一些實施例中，該重佈結構更包括該導電層上的一介電層。該半導體元件更包括一插栓。該插栓設置在該介電層中，並且經配置以耦合該第一導電層到該第二導電層。

在一些實施例中，該第二晶粒經配置以接合該第一晶粒，並且透過將該第二晶粒投影至該第一晶粒上界定出一投影區域，該導電層延伸至該投影區域之外。

在一些實施例中，該第一晶粒包括一鈍化層，其中該導電層經設置於該鈍化層上。

在一些實施例中，該導電層包括銅，且該導電層具有一網狀結構。

本揭露另提供一半導體元件。該半導體元件包括一第一晶粒、一導電層及一重佈結構。該導電層設置在該第一晶粒上並在該第一晶粒上延伸，經配置以一實現參考接地。該重佈結構覆蓋並圍繞該導電層。

在一些實施例中，該導電層是一第一導電層。該重佈結構包括一介電層及一第二導電層。該介電層覆蓋該導電層。該第二導電層經設置在該介電層上。該半導體元件更包括一插栓。該插栓設置在該介電層中。該第二導電層透過該插栓提供該第一導電層該參考接地。

在一些實施例中，該第一晶粒包括該第一晶粒一頂表面上的一鈍化層，該鈍化層接觸該導電層。

本揭露另提供一種半導體元件的形成方法。該形成方法包括：提供一第一晶粒，以及在該第一晶粒和將與該第一晶粒接合的該第二晶粒之間形成一導電層。

在一些實施例中，該形成方法更包括形成一重佈結構覆蓋該導電層。

在一些實施例中，該形成方法更包括在一投影區域中的該第一晶粒上形成該導電層。該第二晶粒經配置以接合該第一晶粒，並且透過將該第二晶粒投影至該第一晶粒上界定出該投影區域。

在比較的半導體元件中，如果該第一晶粒及該第二晶粒同時以相對較高操作頻率操作時，該第一晶粒及該第二晶粒彼此會出現射頻(radio frequency，RF)的干擾。

在本揭露中，導電層能夠有效地屏蔽該第一晶粒和該第二晶粒。因此，即使該第一晶粒及該第二晶粒同時以相對較高的操作頻率操作時，該第一晶粒不再受到來自該第二晶粒的RF干擾。此外，不需要大幅改變電路設計。原始電路設計仍然可以使用，唯一改變是添加導電層和插栓，這減少了電路設計者的負擔。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。

圖1是一比較封裝半導體元件1的示意圖。參照圖1，比較封裝半導體元件1包括一半導體元件2，半導體元件2包括一第一晶粒10及半導體元件2外的一第二晶粒20。

第一晶粒10包括例如一動態隨機存取記憶體(dynamic random access memory，DRAM)。在一些實施方式中，第一晶粒10可包括邏輯晶片(例如，中央處理單元、微控制器)、記憶體晶片(例如，靜態隨機存取記憶體(static random access memory，SRAM)晶片)、電源管理晶片(例如，電源管理積體電路(power management integrated circuit，PMIC)晶片、射頻(radio frequency，RF)晶片、感測晶片、微機電系統(micro-electro-mechanical-system，MEMS)晶片、訊號處理晶片(例如，數位訊號處理(digital signal processing，DSP)晶片、前段晶片(例如，類比前端(analog front-end，AFE)晶片)或其組合。

第二晶粒20在一方向(例如，一垂直方向)上，透過例如系統級封裝(system in package，SiP)技術堆疊並接合到第一晶粒10。在一些實施方式中，第二晶粒20透過例如直接表面接合、金屬對金屬接合、混合接合或其它接合製程而接合到第一晶粒10。第二晶粒20包括例如一系統單晶片(system on chip，SoC)。第二晶粒20執行的功能可以與第一晶粒10的不同。在本比較例示中的第二晶粒20的面積小於第一晶粒10的面積。但是，本揭露不限於此。在一些實施方式中，第二晶粒20可包括邏輯晶片(例如，中央處理單元、微控制器)、記憶體晶片(例如，靜態隨機存取記憶體(SRAM)晶片)、電源管理晶片(例如，電源管理積體電路(PMIC)晶片、射頻(RF)晶片、感測晶片、微機電系統(MEMS)晶片、訊號處理晶片(例如，數位訊號處理(DSP)晶片、前段晶片(例如，類比前端(AFE)晶片)或其組合。

第一晶粒10透過第一晶粒10上的接墊110、112、120和122以及第二晶粒20上的接墊212和222與第二晶粒20連通。為簡潔和清楚起見，僅描繪四個接墊110、112、120及122。但是，本揭露不限於此。

更詳細地說，第一晶粒10分別透過第一晶粒10上的接墊110和第二晶粒20上的接墊212將一參考接地與第二晶粒20連通。然而，接墊110可能經設置地離接墊212很遠。如果接墊110直接接合到接墊212，則需要具有相對較長的導線將接墊110接合到接墊212。這種導線可能會導致不利的影響。為了解決此種問題，導入了接墊112和半導體元件2的一重佈結構14，其中重佈結構14經配置以做為第一晶粒10的走線，請參考圖2詳細說明。透過重佈結構14(將於圖2詳細說明)，接墊110為接墊112提供參考接地，而相較於於接墊110，接墊112相對較靠近接墊212。

同樣地，第一晶粒10分別藉由第一晶粒10上的接墊120和第二晶粒20上的接墊222，將不同於參考接地的一訊號與第二晶粒20連通。此訊號例如包括資料訊號、時脈訊號或其他合適的訊號。為解決上述問題，藉由重佈結構14，接墊120提供一訊號到接墊122，而接墊122相較於接墊120，相對較靠近接墊222。

在操作中，如果第一晶粒10和第二晶粒20均以相對較高的操作頻率操作，則第一晶粒10和第二晶粒20彼此會出現出射頻(radio frequency，RF)的干擾。理論上，消除此種RF干擾的可能方法是調整第一晶粒10和第二晶粒20的操作頻率，如此第一晶粒10和第二晶粒20，例如，以交錯的方式，在不同時間以高操作頻率操作。但是，此種方法有其困難度或不可能實施。此外，在不大幅度變更半導體元件2的電路設計的情況下，例如，改變佈局和(或)電路結構，難以或不可能消除、減輕RF的干擾。

圖2是圖1中比較封裝半導體元件1沿A-A線的剖面圖。參照圖2，第一晶粒10包括一基底100、一接墊102及一鈍化層104。

基底100可以包括例如本體矽(bulk silicon)、摻雜或未摻雜、或絕緣層上半導體(semiconductor-on-insulator，SOI）基底的主動層。通常，SOI基底包括在絕緣層上形成的半導體材料層，例如矽。此絕緣層可以是例如下埋氧化(buried oxide，BOX)層或氧化矽層。此絕緣體層設置在基底上，通常是矽基底或玻璃基底。其他基底，例如多層或梯度基底也可以使用。在另一實施方式中，基底100可以包括一基底，一積體電路晶粒可以附接到該基底。例如，基底100可以包括中介層、封裝基板、高密度互連、印刷電路板，另一積體電路晶粒等。

應當注意的是，在一些實施方式中，特別是在基底100包括一積體電路電路晶粒的實施方式中，基底100可以包括電路(未示出)。在一種實施方式中，此電路包括形成在基底100上的電子元件，其中一個或多個介電層覆蓋在電子元件上。可以在介電層之間形成金屬層，以在電子元件之間路由電子訊號。也可以在一個或多個介電層中形成電子元件。

例如，電路可以包括各種N型金屬氧化物半導體(n-type metal-oxide semiconductor，NMOS)和(或)P型金屬氧化物半導體(p-type metal-oxide semiconductor，PMOS)元件，例如電晶體、電容器、電阻器，二極體、光電二極體、熔絲等等，相互連接以執行一個或多個功能。此等功能可以包括記憶體結構、處理結構、感測器、放大器、功率分配、輸入或輸出電路等。本領域通常技術人員將理解，提供上述例示僅用於說明目的，以進一步解釋一些說明性實施方式的應用，並且不意味著以任何方式限制本揭露。可以依照給定的應用，適當地使用其他的電路。在基底100是一中介層情況下，此中介層可以包括被動元件、主動元件、皆為主動元件和皆為被動元件，或者兩者都不包括。

此外，基底100可以是晶圓，其係可以形成多個晶粒及於之後分離，因此形成單個的積體電路晶粒。如此，圖示說明單個晶粒以便於說明，同時應理解的是，可以將晶圓的一部份製造為晶粒。

接墊102設置在基底100的上表面中以提供外部電連接。在本揭露中，接墊102是在金屬層(metal-3，M3)中。但是，本揭露不限於此。應注意的是，接墊102可表示與在基底100上形成的電路的一電連接。接墊102可以包括例如銅的導電材料，但是可以替代地使用其他導電材料，例如鎢，鋁或銅合金。接墊102可以透過任何合適的製程形成，例如沉積和蝕刻，鑲嵌或雙鑲嵌等，以及任何合適的導電材料，例如鋁。

鈍化層104可以由介電材料形成，例如聚酰亞胺(polyimide，PI)，聚合物、氧化物、氮化物等，並且在基底100的表面上形成圖案，以在接墊102上方提供一開口並且保護下層避免受各種環境污染物的影響。在一實施例中，鈍化層104包括氮化矽層和氧化物層的複合層。氮化矽層可以採用化學氣相沉積(chemical vapor deposition，CVD)技術，使用矽烷和氨作為前趨氣氣體(precursor gas)來形成，厚度約為2000埃(Å)。氧化物層可以透過任何氧化製程來形成，例如在包含氧化物、H2O、NO或其組合的周圍環境中的濕式或乾式熱氧化，或透過使用四乙基原矽酸鹽(tetra-ethyl-ortho-silicate，TEOS)的CVD技術形成，並且以氧氣作為前趨氣體。

可以使用任何合適的製程來形成以上所討論的結構，在此不再更詳細討論。如本領域通常技術人員所了解的，以上描述提供了對此實施例的此特徵的一般性描述，此實施例並且可以存在許多其他特徵。例如，可以存在其他電路、襯墊，阻障層、凸塊下金屬化配置、附加鈍化層等。單層導電或接合墊及一鈍化層僅出於說明性目的而示出。其他實施例可包括任何數量的導電層和(或)鈍化層。以上描述僅意在提供本文所討論的實施例的上下文，並不意味著限製本揭露或對特定實施例的任何權利要求的範圍。

依舊參考圖2，重佈結構14包括一介電層140、一導電層142及一介電層144。

介電層140形成在鈍化層104上方。介電層140用作為一模具，在後續處理步驟中以形成導電柱或插栓。在一實施方式中，介電層140包括聚合物，例如環氧樹脂、聚酰亞胺(PI)、苯並環丁烯(benzocyclobutene，BCB)、聚苯並噁唑(polybenzoxazol，PBO)等。在聚合物層是例如PBO的一實施方案中，聚合物層可以透過旋轉塗佈(Spin coating)形成例如約2微米(μm)至約5微米的厚度，並使用光學微影(photolithography)技術進行圖案化。PBO是光感材料，可以透過根據所需圖案曝光PBO層、顯影和固化予以圖案化。

如圖2所示，於介電層140表面及接墊102的暴露部分之上形成導電層142。在一個實施方式中，導電層142可以透過使用CVD或PVD技術沉積薄導電層例如鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)的薄層來形成。例如，在一種實施方式中，導電層142包括透過PVD製程沉積的Ti層。

介電層144具有與介電層140相同的材料。因此，為簡潔起見，省略了詳細描述。

儘管明確說明兩個介電層140和144，但是重佈結構14可以更包括任何數量、其中設置有導電特徵的介電層，這取決於封裝的設計。

接墊112形成在重佈結構14上，並且在接合打線製程之後，經由導線16耦合到第二晶粒20上的接墊212。此外，接墊110形成在重佈結構14上。

封裝半導體元件1沿B-B線的剖面圖類似於圖2所示的剖面圖，除了圖2之接墊112和212替換為接墊122和222。因此，為簡潔起見，省略了此剖面圖。

圖3是剖面圖，例示本揭露一些實施例之一封裝半導體元件3沿與圖1中相同A-A線的剖面圖。參照圖3，半導體元件3類似於圖2描述和例示的半導體元件2，除了例如半導體元件3包括在鈍化層104上的一導電層30和一插栓32之外。

導電層30在在一方向上位於第一晶粒10和第二晶粒20之間，用以屏蔽第一晶粒10與第二晶粒2，其中該第一晶粒10將接合第二晶粒20，如下面詳細描述。導電層30經設置在鈍化層104上，在一些實施例中延伸並接觸鈍化層104。此外，導電層30被重佈結構14包圍及覆蓋。更詳細地，導電層30被介電層140覆蓋。在一些實施例中，導電層30包括銅，且導電層30具有網狀結構。通常，由銅組成的物體只能承受很小的應力但是，由於本揭露的網狀結構，可以減輕導電層30上的應力，因此保護導電層30的結構不會破裂。

導電層30僅佔據投投影區域31。詳言之，第二晶粒20將接合第一晶粒10。透過將第二晶粒20投影至第一晶粒10上界定出投影區域31。

投影區域31是透過將與第一晶粒10接合的第二晶粒20投影到第一晶粒10上來定義。導電層30不延伸至投影區域31之外。

插栓32，在介電層140中，用以耦合導電層30到導電層142。

如前所述，接墊110用於經由接墊102將參考接地傳輸到第一晶粒10。在此情況下，接墊102作為接地接墊。此外，接墊110也用於經由接墊102將參考接地傳輸到第二晶粒20。更詳細地說，接墊110與導電層142短路。導電層142傳送參考接地，並且經由插栓32提供導電層30此參考接地。因此，導電層30具有或實現參考接地。

因為導電層30具有參考接地且導電層30佔據投影區域31，所以導電層30能夠有效地屏蔽第一晶粒10與第二晶粒20。因此，即使第一晶粒10及第二晶粒10同時以相對較高的操作頻率操作，第一晶粒10不再受到來自第二晶粒20 RF的干擾。

此外，不需要大幅改變電路設計。原始電路設計仍然可以使用，唯一的改變是添加導電層32和插栓32，這減少了電路設計者的負擔。

圖4是剖面圖，例示本揭露一些實施例圖3之封裝半導體元件沿與圖1中相同B-B線的剖面圖。參照圖4，如前所述，接墊120用於經由接墊102將除了參考接地之外的一訊號傳輸到第一晶粒10。在此情況下，接墊102作為一訊號接墊。此外，接墊120也用於經由接墊222將此訊號傳輸到第二晶粒20。更詳細地說，接墊120與導電層142短路。導電層142傳送此訊號。為了允許導電層30持續傳送參考接地，導電層142與導電層30電性隔離。更詳細地說，與圖3實施例不同的是，沒有插栓將導電層142耦合到導電層30。

圖5是剖面圖，例示本揭露一些實施例之另一包括一半導體元件的封裝半導體元件4，沿與圖1中相同A-A線的剖面圖。參照圖5，半導體元件4類似於圖3描述和例示的半導體元件3，除了例如半導體元件4包括一導電層40之外。

導電層40在鈍化層104上延伸，並延伸至投影區域31之外。鈍化層104的一整個表面實質上被導電層40覆蓋。因此，即使第一晶粒10和第二晶粒20同時以相對較高的操作頻率操作，不但第一晶粒10不再顯示出受到來自第二晶粒20 RF的干擾，而且第二晶粒 20也不再顯示出受到來自第一晶粒10 RF的干擾。

圖6是剖面圖，例示本揭露一些實施例圖5之封裝半導體元件沿與圖1中相同B-B線的剖面圖。參照圖6，類似於圖5的實施例，導電層40在鈍化層104上延伸，且延伸至投影區域31之外。鈍化層104的一整個表面實質上被導電層40覆蓋。

圖7至圖12例示本揭露一些實施例之形成一封裝半導體元件的中間階段的剖面圖。參照圖7，提供第一晶粒10。更詳細地，提供基底100，並在其上形成積體電路晶粒。其次，透過任何合適的製程在基底100上形成接墊102，例如沉積或蝕刻、鑲嵌或雙鑲嵌等，以及任何合適的導電材料，例如鋁。接下來，透過例如圖案化製程在基底100和接墊102上形成鈍化層104。

參照圖8，透過例如濺鍍製程在鈍化層104上形成導電層40。

參照圖9，透過例如圖案化製程在導電層40和接墊102上形成重佈結構14。

參照圖10，接墊110和112形成在重佈結構14中。

參照圖11，提供第二晶粒20，其上具有接墊212。

參照圖12，第二晶粒20藉由導線16透過例如接合打線製程接合到第一晶粒10。

圖13是流程圖，例示本揭露一些實施例之一封裝半導體元件的形成方法5。參照圖13，形成方法5包括操作50、52、54和56。

形成方法5從操作50開始，其中提供包括一鈍化層的一第一晶粒。

形成方法5進行至操作52，其中在該鈍化層上及在該第一晶粒和一第二晶粒之間形成一導電層。該第二晶粒經配置以接合該第一晶粒。

形成方法5繼續操作54，其中在該第一晶粒的一接墊上形成一重佈結構。此外，該重佈結構覆蓋該導電層。

形成方法5進行至操作56，其中在該重佈結構中形成一第二接墊，該第二接墊將與該第二晶粒的一接墊打線接合。

形成方法5僅是本揭露的一個實施例，非意圖限制申請專利範圍所定義之本揭露的精神與範圍。在形成方法5之前、期間和之後可以有額外的操作，並可替換、刪除或移動一些操作以用於此方法的另外實施例。

在比較的半導體元件2中，如果第一晶粒10及第二晶粒20同時以相對較高操作頻率操作時，第一晶粒10及第二晶粒20彼此會出現射頻(RF)的干擾。

在本揭露中，導電層30能夠有效地屏蔽第一晶粒10和第二晶粒20。因此，即使第一晶粒10及第二晶粒10同時以相對較高的操作頻率操作，第一晶粒10不再受到來自第二晶粒20 RF的干擾。此外，不需要大幅改變電路設計。原始電路設計仍然可以使用，唯一的改變是添加導電層32和插栓32，這減少了電路設計者的負擔。

本揭露一實施例提供一半導體元件。該半導體元件包括一第一晶粒及一導電層。該第一晶粒經配置以在一方向上與該半導體元件外部的一第二晶粒接合。該導電層設置在該方向上且位於該第一晶粒和該第二晶粒之間，經配置以實現一參考接地

本揭露另一實施例提供一半導體元件。該半導體元件包括一第一晶粒、一導電層及一重佈結構。該導電層設置在該第一晶粒上並在該第一晶粒上延伸，經配置以一實現參考接地。該重佈結構，覆蓋並圍繞該導電層。

本揭露另提供一種半導體元件的形成方法。該形成方法包括：提供一第一晶粒，以及在該第一晶粒和將與該第一晶粒接合的該第二晶粒之間形成一導電層。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1‧‧‧比較封裝半導體元件2‧‧‧半導體元件3‧‧‧半導體元件4‧‧‧半導體元件5‧‧‧方法10‧‧‧第一晶粒14‧‧‧重佈結構16‧‧‧導線20‧‧‧第二晶粒30‧‧‧導電層31‧‧‧投影區域32‧‧‧插栓40‧‧‧導電層50‧‧‧操作52‧‧‧操作54‧‧‧操作56‧‧‧操作100‧‧‧基底102‧‧‧接墊104‧‧‧鈍化層110‧‧‧接墊112‧‧‧接墊120‧‧‧接墊122‧‧‧接墊140‧‧‧介電層142‧‧‧導電層 144‧‧‧介電層212‧‧‧接墊222‧‧‧接墊

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是一比較封裝半導體元件的示意圖； 圖2是圖1中該比較封裝半導體元件沿A-A線的剖面圖； 圖3是剖面圖，例示本揭露一些實施例之一封裝半導體元件沿與圖1中相同A-A線的剖面圖； 圖4是剖面圖，例示本揭露一些實施例圖3之封裝半導體元件沿與圖1中相同B-B線的剖面圖； 圖5是剖面圖，例示本揭露一些實施例之另一封裝半導體元件沿與圖1中相同A-A線的剖面圖； 圖6是剖面圖，例示本揭露一些實施例圖5之封裝半導體元件沿與圖1中相同B-B線的剖面圖； 圖7至圖12例示本揭露一些實施例之形成一封裝半導體元件的中間階段的剖面圖； 圖13是流程圖，例示本揭露一些實施例之一封裝半導體元件的形成方法。

4‧‧‧半導體元件

10‧‧‧第一晶片

14‧‧‧重佈結構

16‧‧‧導線

20‧‧‧第二晶粒

40‧‧‧導電層

100‧‧‧基底

102‧‧‧接墊

104‧‧‧鈍化層

110‧‧‧接墊

112‧‧‧接墊

140‧‧‧介電層

142‧‧‧導電層

144‧‧‧介電層

212‧‧‧接墊

Claims (10)

1. 一種半導體元件，包括：一第一晶粒，經配置以在一方向上與該半導體元件外部的一第二晶粒接合；以及一導電層，設置在該方向上且位於該第一晶粒和該第二晶粒之間，經配置以實現一參考接地，其中該第二晶粒經配置以接合該第一晶粒，以及透過將該第二晶粒投影至該第一晶粒上界定出一投影區域，並且該導電層佔據該投影區域，該導電層不延伸至該投影區域之外。
2. 如請求項1所述的半導體元件，更包括：一重佈結構，經配置以做為該第一晶粒的走線，圍繞並覆蓋該導電層。
3. 如請求項2所述的半導體元件，其中該導電層是一第一導電層，以及其中該重佈結構包括：一第二導電層，經配置以當該第二導電層傳送除該參考接地以外的一訊號時，與該第一導電層電性隔離。
4. 如請求項2所述的半導體元件，其中該導電層是一第一導電層，以及其中該重佈結構包括：一第二導電層，經配置以當該第二導電層傳送該參考接地時，被耦 合到該第一導電層。
5. 如請求項4所述的半導體元件，其中該重佈結構更包括該導電層上的一介電層，其中該半導體元件更包括：一插栓，設置在該介電層中，經配置以耦合該第一導電層到該第二導電層。
6. 如請求項1所述的半導體元件，其中該第一晶粒包括一鈍化層，其中該導電層位於該鈍化層上。
7. 如請求項1所述的半導體元件，其中該導電層包括銅，且該導電層具有一網狀結構。
8. 一種半導體元件的形成方法，包括：提供一第一晶粒；以及在該第一晶粒上，以及在該第一晶粒和將與該第一晶粒接合的該第二晶粒之間形成一導電層，其中透過將該第二晶粒投影至該第一晶粒上界定出一投影區域，並且該導電層佔據該投影區域，該導電層不延伸至該投影區域之外。
9. 如請求項8所述的形成方法，更包括：形成一重佈結構覆蓋該導電層。
10. 如請求項8所述的形成方法，更包括：在一投影區域中的該第一晶粒上形成該導電層，其中該第二晶粒經配置以接合該第一晶粒，以及透過將該第二晶粒投影至該第一晶粒上界定出該投影區域。

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