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TW201810232A - 閘極驅動電路 - Google Patents

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TW201810232A
TW201810232A TW105110622A TW105110622A TW201810232A TW 201810232 A TW201810232 A TW 201810232A TW 105110622 A TW105110622 A TW 105110622A TW 105110622 A TW105110622 A TW 105110622A TW 201810232 A TW201810232 A TW 201810232A
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delay unit
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張耀宗
黃智全
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瑞鼎科技股份有限公司
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Abstract

本發明揭露一種閘極驅動電路，包含輸入端、N個延遲單元、控制訊號匯流排、N個緩衝單元及N個輸出墊。輸入端接收包含總延遲時間之時序控制訊號。N個延遲單元依序串接至輸入端。該N個延遲單元各自的延遲時間均為可調整的且其總和為總延遲時間。控制訊號匯流排根據時序控制訊號分別決定N個延遲單元各自的延遲時間。N個緩衝單元中之第一緩衝單元耦接至輸入端與第一延遲單元之間且第二緩衝單元~第N緩衝單元分別耦接於相對應的兩延遲單元之間。N個輸出墊分別相對應地耦接至N個緩衝單元，用以分別輸出N個閘極驅動訊號。

Description

閘極驅動電路
本發明係與顯示裝置有關，尤其是關於一種應用於顯示裝置之閘極驅動電路。
於習知的液晶顯示裝置中，當液晶顯示面板處於關閉(Power-off)狀態時，液晶顯示面板上的電荷會被放電(discharged)，以避免出現不正常的顯示畫面，而時序控制器(Timing Controller,T-CON)則會發出一時序控制訊號(XON)至閘極驅動器，以控制所有的閘極輸出。當閘極驅動器接收到時序控制訊號時，閘極驅動器將會依序開啟所有的閘極輸出，並由閘極輸出開啟液晶顯示面板上的所有薄膜電晶體(Thin-Film Transistor,TFT)，藉以將每一像素所儲存的所有電荷加以放電。此一功能可稱為XON功能。
傳統上，由於XON功能所採用的延遲時間通常是固定的，因此，此一固定的延遲時間不一定能夠同時適用於具有不同尺寸大小的液晶顯示面板。假設XON功能所採用的延遲時間太短，將會產生很大的湧浪電流(Inrush current)導致設置於陣列基板上的導線(Wire on Array,WOA)毀損；假設XON功能所採用的延遲時間太長，則電源已降至接地電壓，導致XON功能無法順利實現。
有鑑於此，本發明提出一種應用於顯示裝置之閘極驅動電路，以有效解決先前技術所遭遇到之上述種種問題。
根據本發明之一具體實施例為一種閘極驅動電路。於此實施例中，閘極驅動電路應用於液晶顯示器。閘極驅動電路包含輸入端、N個延遲單元、控制訊號匯流排、N個緩衝單元及N個輸出墊。輸入端用以接收時序控制訊號，其中時序控制訊號包含總延遲 時間。N個延遲單元包含第一延遲單元、第二延遲單元、…、第(N-1)延遲單元及第N延遲單元。第一延遲單元耦接於輸入端與第二延遲單元之間，第二延遲單元、…、第(N-1)延遲單元及第N延遲單元依序串接至第一延遲單元。N個延遲單元各自的延遲時間均為可調整的且N個延遲單元各自的延遲時間總和即為總延遲時間。N為正整數且N≧2。控制訊號匯流排分別耦接至N個延遲單元並根據時序控制訊號分別決定N個延遲單元各自的延遲時間。N個緩衝單元包含第一緩衝單元、第二緩衝單元、…、第(N-1)緩衝單元及第N緩衝單元。第一緩衝單元耦接至輸入端與第一延遲單元之間。第二緩衝單元耦接至第一延遲單元與第二延遲單元之間，…，第N緩衝單元耦接至第(N-1)延遲單元與第N延遲單元之間。N個輸出墊分別相對應地耦接至N個緩衝單元，用以分別輸出N個閘極驅動訊號。
於一實施例中，總延遲時間為可調整的。
於一實施例中，液晶顯示器還包含一時序控制器(TCON)，該時序控制器耦接該閘極驅動電路之該輸入端且該時序控制訊號係由該時序控制器所產生。
於一實施例中，液晶顯示器還包含一顯示面板，該顯示面板具有(N*M)列畫素，M為正整數。
於一實施例中，液晶顯示器包含M個該閘極驅動電路，每一該閘極驅動電路之該N個輸出墊係分別耦接該(N*M)列畫素中之相對應的N列畫素並分別輸出N個閘極驅動訊號至該相對應的N列畫素。
根據本發明之另一具體實施例亦為一種閘極驅動電路。於此實施例中，閘極驅動電路應用於液晶顯示器。閘極驅動電路包含輸入端、N個延遲單元、K個控制訊號匯流排、N個緩衝單元及N個輸出墊。輸入端用以接收時序控制訊號，其中時序控制訊號包含總延遲時間。N個延遲單元包含第一延遲單元、第二延遲單元、…、第(N-1)延遲單元及第N延遲單元，其中第一延遲單元耦接於輸入端與第二延遲單元之間，第二延遲單元、…、第(N-1)延遲單元及第N延遲單元依序串接至第一延遲單元，N個延遲單元的延遲時間均為可調整的且N個延遲 單元各自的延遲時間總和即為總延遲時間，N個延遲單元分成K個延遲單元群組且同一延遲單元群組中之延遲單元的延遲時間均相等，N與K均為正整數且N≧2，N≧K。K個控制訊號匯流排分別耦接至K個延遲單元群組並根據時序控制訊號分別決定K個延遲單元群組各自的延遲時間。N個緩衝單元包含第一緩衝單元、第二緩衝單元、…、第(N-1)緩衝單元及第N緩衝單元，其中第一緩衝單元耦接至輸入端與第一延遲單元之間，第二緩衝單元耦接至第一延遲單元與第二延遲單元之間，…，第N緩衝單元耦接至第(N-1)延遲單元與第N延遲單元之間。N個輸出墊分別相對應地耦接至N個緩衝單元，用以分別輸出N個閘極驅動訊號。
相較於先前技術，根據本發明之應用於顯示裝置之閘極驅動電路係採用可調整的延遲時間來實現XON功能，因此，即使顯示裝置之液晶顯示面板具有不同的尺寸大小，XON功能所採用的延遲時間能夠隨之進行調整，故能有效避免先前技術中由於延遲時間太短所導致設置於陣列基板上的導線毀損或由於延遲時間太長所導致XON功能無法順利實現的缺點，進而提升應用於顯示裝置之閘極驅動電路的效能。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
1‧‧‧顯示裝置
PL‧‧‧顯示面板
TCON‧‧‧時序控制器
GD1~GDM‧‧‧閘極驅動電路
SD1~SDP‧‧‧源極驅動電路
R1~RMN‧‧‧(M*N)列像素
L1~LPQ‧‧‧(P*Q)行像素
TR‧‧‧電晶體開關
C‧‧‧電容
PCB‧‧‧電路板
SOUT1~SOUTQ‧‧‧源極驅動訊號
DL1~DLN‧‧‧延遲單元
BF1~BFN‧‧‧緩衝單元
PAD1~PADN‧‧‧輸出墊
GOUT1~GOUTN‧‧‧閘極驅動訊號
XON‧‧‧時序控制訊號
IN‧‧‧輸入端
BUS、BUS1~BUSK‧‧‧控制訊號匯流排
VDD‧‧‧工作電壓
G1~GK‧‧‧延遲單元群組
t1~tN‧‧‧第一時間點~第N時間點
△T1~△T(N-1)‧‧‧延遲時間
△Ttotal‧‧‧總延遲時間
圖1係繪示根據本發明之一較佳具體實施例之閘極驅動電路應用於顯示裝置之示意圖。
圖2係繪示本發明之閘極驅動電路具有單一個控制訊號匯流排(Control Signal Bus)的示意圖。
圖3係繪示時序控制訊號XON及N個閘極驅動訊號GOUT1~GOUTN之時序圖。
圖4係繪示本發明之閘極驅動電路具有複數個控制訊號匯流排的示意圖。
圖5係繪示時序控制訊號XON及N+M個閘極驅動訊號GOUT1~GOUT(N+M)之時序圖。
根據本發明之一較佳具體實施例為一種應用於顯示裝置之閘極驅動電路。於此實施例中，閘極驅動電路係應用於一液晶顯示裝置，但不以此為限。
請參照圖1，圖1係繪示根據本發明之一較佳具體實施例之閘極驅動電路應用於顯示裝置的示意圖。
如圖1所示，顯示裝置1包含顯示面板PL、時序控制器TCON、M個閘極驅動電路GD1~GDM及P個源極驅動電路SD1~SDP。其中，M與P均為正整數且M與P可以相同或不同，並無特定之限制。
於此實施例中，顯示面板PL共包含有(M*N)*(P*Q)個像素，並且該(M*N)*(P*Q)個像素分別沿水平方向排列成(M*N)列像素R1~RMN以及沿垂直方向排列成(P*Q)行像素L1~LPQ，其中M、N、P及Q均為正整數，N≧2。每個像素均分別包含電晶體開關TR與電容C，並且電容C係耦接於電晶體開關TR的汲極(Drain)。
時序控制器TCON係設置於電路板PCB上並係耦接至M個閘極驅動電路GD1~GDM。時序控制器TCON會產生一時序控制訊號XON並將時序控制訊號XON分別傳送至M個閘極驅動電路GD1~GDM。
於M個閘極驅動電路GD1~GDM中，以閘極驅動電路GD1為例，閘極驅動電路GD1分別耦接該(M*N)列像素中之第一列像素R1至第N列像素RN。當閘極驅動電路GD1接收到來自時序控制器TCON的時序控制訊號XON時，閘極驅動電路GD1會分別輸出N個閘極驅動訊號GOUT1~GOUTN至第一列像素R1至第N列像素RN，以分別驅動第一列像素R1至第N列像素RN。依此類推，閘極驅動電路GDM分別耦接該(M*N)列像素中之第[(M-1)*N+1]列像素R(M-1)N+1至第(M*N)列像素RMN。當閘極驅動電路GDM接收到來自時序控制器TCON的時序控制訊號XON時，閘極驅動電路GDM會分別輸出N個閘極驅動訊號GOUT1~GOUTN至第[(M-1)*N+1]列像素R(M-1)N+1至第(M*N)列像素RMN，以分別驅動第[(M-1)*N+1]列像素R(M-1)N+1至第(M*N)列像素RMN。
需說明的是，以閘極驅動電路GD1為例，閘極驅動電路GD1所輸出的閘極驅動訊號GOUT1會傳送至第一列像素R1中之每一個 像素的電晶體開關TR的閘極(gate)；閘極驅動電路GD1所輸出的閘極驅動訊號GOUT2會傳送至第二列像素R2中之每一個像素的電晶體開關TR的閘極；依此類推，閘極驅動電路GD1所輸出的閘極驅動訊號GOUTN會傳送至第N列像素RN中之每一個像素的電晶體開關TR的閘極。同理，閘極驅動電路GDM所輸出的閘極驅動訊號GOUT1會傳送至第[(M-1)*N+1]列像素R(M-1)N+1中之每一個像素的電晶體開關TR的閘極；閘極驅動電路GDM所輸出的閘極驅動訊號GOUT2會傳送至第[(M-1)*N+2]列像素R(M-1)N+2中之每一個像素的電晶體開關TR的閘極；依此類推，閘極驅動電路GDM所輸出的閘極驅動訊號GOUTN會傳送至第(M*N)列像素RMN中之每一個像素的電晶體開關TR的閘極。
至於P個源極驅動電路SD1~SDP，以源極驅動電路SD1為例，源極驅動電路SD1分別耦接該(P*Q)行像素中之第一行像素L1至第Q行像素LQ。源極驅動電路SD1會分別輸出Q個源極驅動訊號SOUT1~SOUTQ至第一行像素L1至第Q行像素LQ，以分別驅動第一行像素L1至第Q行像素LQ。依此類推，源極驅動電路SDP分別耦接該(P*Q)行像素中之第[(P-1)*Q+1]行像素L(P-1)Q+1至第(P*Q)列像素LPQ。源極驅動電路SDP會分別輸出Q個源極驅動訊號SOUT1~SOUTQ至第[(P-1)*Q+1]行像素L(P-1)Q+1至第(P*Q)列像素LPQ，以分別驅動第[(P-1)*Q+1]行像素L(P-1)Q+1至第(P*Q)列像素LPQ。
需說明的是，以源極驅動電路SD1為例，源極驅動電路SD1所輸出的源極驅動訊號SOUT1會傳送至第一行像素L1中之每一個像素的電晶體開關TR的源極(source)；依此類推，源極驅動電路SD1所輸出的源極驅動訊號SOUTQ會傳送至第Q行像素LQ中之每一個像素的電晶體開關TR的源極。同理，源極驅動電路SDP所輸出的源極驅動訊號SOUT1會傳送至第[(P-1)*Q+1]行像素L(P-1)Q+1中之每一個像素的電晶體開關TR的源極；依此類推，源極驅動電路SDP所輸出的源極驅動訊號SOUTQ會傳送至第(P*Q)列像素LPQ中之每一個像素的電晶體開關TR的源極。
接下來，將以不同的實施例來說明本發明之閘極驅動電路GD1的電路架構。需說明的是，下列實施例雖以閘極驅動電路GD1 為例，但其他的閘極驅動電路GD2~GDM亦可依此類推，故於此不另行贅述。
請參照圖2，圖2係繪示本發明之閘極驅動電路具有單一個控制訊號匯流排(Control Signal Bus)的示意圖。
如圖2所示，閘極驅動電路GD1包含輸入端IN、N個延遲單元DL1~DLN、單一個控制訊號匯流排BUS、N個緩衝單元BF1~BFN及N個輸出墊PAD1~PADN。閘極驅動電路GD1的輸入端IN用以接收來自時序控制器TCON的時序控制訊號XON，其中時序控制訊號XON包含一總延遲時間。
於此實施例中，N個延遲單元DL1~DLN包含第一延遲單元DL1、第二延遲單元DL2、第三延遲單元DL3、…、第(N-1)延遲單元DL(N-1)及第N延遲單元DLN。其中，第一延遲單元DL1係耦接於輸入端IN與第二延遲單元DL2之間，而第二延遲單元DL2、第三延遲單元DL3、…、第(N-1)延遲單元DL(N-1)及第N延遲單元DLN則依序串接至第一延遲單元DL1。
需特別說明的是，本發明中之閘極驅動電路GD1的N個延遲單元DL1~DLN分別具有各自的延遲時間並且N個延遲單元DL1~DLN的延遲時間均為可調整的。此外，N個延遲單元DL1~DLN各自的延遲時間之總和即為時序控制訊號XON所包含的總延遲時間。因此，由上述可知：時序控制訊號XON所包含的總延遲時間亦為可調整的。
於此實施例中，N個緩衝單元BF1~BFN包含第一緩衝單元BF1、第二緩衝單元BF2、第三緩衝單元BF3、…、第(N-1)緩衝單元BF(N-1)及第N緩衝單元BFN。N個輸出墊PAD1~PADN包含第一輸出墊PAD1、第二輸出墊PAD2、第三輸出墊PAD3、…、第(N-1)輸出墊PAD(N-1)及第N輸出墊PADN。其中，第一緩衝單元BF1之一端耦接至輸入端IN與第一延遲單元DL1之間且其另一端耦接至第一輸出墊PAD1；第二緩衝單元BF2之一端耦接至第一延遲單元DL1與第二延遲單元DL2之間且其另一端耦接至第二輸出墊PAD2；依此類推，第N緩衝單元BFN之一端耦接至第(N-1)延遲單元DL(N-1)與第N延遲單元DLN之間且其另一端耦接至第N輸出墊PADN。控制訊號匯流排BUS分別耦接至N個延遲單 元DL1~DLN並根據時序控制訊號XON分別決定N個延遲單元DL1~DLN各自的延遲時間。N個輸出墊PAD1~PADN分別相對應地耦接至N個緩衝單元BF1~BFN，用以分別輸出N個閘極驅動訊號GOUT1~GOUTN。
亦請參照圖3，圖3係繪示時序控制訊號XON及N個閘極驅動訊號GOUT1~GOUTN之時序圖。
如圖3所示，當來自電源的工作電壓VDD由高準位開始下降並於第一時間點t1下降至原本準位的某一比例(例如70%)時，時序控制訊號XON即會於第一時間點t1從原本的高準位變為低準位並維持於低準位。至於N個閘極驅動訊號GOUT1~GOUTN則是會依據其各自的延遲時間依序於不同的時間點t1~tN分別從原本的低準位變為高準位並維持於高準位。
更詳細而言，閘極驅動訊號GOUT1係與時序控制訊號XON同步於第一時間點t1改變其準位，不同的是，時序控制訊號XON是從原本的高準位變為低準位並維持於低準位，而閘極驅動訊號GOUT1則是從原本的低準位變為高準位並維持於高準位。因此，在第一時間點t1下，N個閘極驅動訊號GOUT1~GOUTN中僅有閘極驅動訊號GOUT1位於高準位，其餘閘極驅動訊號GOUT2~GOUTN仍位於原本的低準位。
接著，從第一時間點t1經過了延遲時間△T1後，閘極驅動訊號GOUT2於第二時間點t2從原本的低準位變為高準位並維持於高準位。因此，在第二時間點t2下，N個閘極驅動訊號GOUT1~GOUTN中僅有閘極驅動訊號GOUT1及GOUT2位於高準位，其餘閘極驅動訊號GOUT3~GOUTN仍位於原本的低準位。
同理，從第二時間點t2經過了延遲時間△T2後，閘極驅動訊號GOUT3於第三時間點t3從原本的低準位變為高準位並維持於高準位。因此，在第三時間點t3下，N個閘極驅動訊號GOUT1~GOUTN中僅有閘極驅動訊號GOUT1~GOUT3位於高準位，其餘閘極驅動訊號GOUT4~GOUTN仍位於原本的低準位。
依此類推，從第(N-1)時間點t(N-1)經過了延遲時間△T(N-1)後，閘極驅動訊號GOUTN於第N時間點tN從原本的低準位變為高準位並維持於高準位。因此，在第N時間點tN下，N個閘極驅動訊號 GOUT1~GOUTN均位於高準位，並沒有任何閘極驅動訊號仍位於原本的低準位。
需特別說明的是，由於上述的延遲時間△T1~△T(N-1)均為可調整的且其總和即為時序控制訊號XON所包含的總延遲時間△Ttotal，因此，時序控制訊號XON所包含的總延遲時間△Ttotal亦為可調整的。
於另一實施例中，請參照圖4，圖4係繪示本發明之閘極驅動電路具有複數個控制訊號匯流排的示意圖。
如圖4所示，閘極驅動電路GD1包含輸入端IN、N個延遲單元DL1~DLN、K個控制訊號匯流排BUS1~BUSK、N個緩衝單元BF1~BFN及N個輸出墊PAD1~PADN。閘極驅動電路GD1的輸入端IN用以接收來自時序控制器TCON的時序控制訊號XON，其中時序控制訊號XON包含一總延遲時間。其中，N與K均為正整數且N≧2，N≧K。
於此實施例中，N個延遲單元DL1~DLN包含第一延遲單元DL1、第二延遲單元DL2、第三延遲單元DL3、…、第(N-1)延遲單元DL(N-1)及第N延遲單元DLN。其中，第一延遲單元DL1係耦接於輸入端IN與第二延遲單元DL2之間，而第二延遲單元DL2、第三延遲單元DL3、…、第(N-1)延遲單元DL(N-1)及第N延遲單元DLN則依序串接至第一延遲單元DL1。N個緩衝單元BF1~BFN包含第一緩衝單元BF1、第二緩衝單元BF2、第三緩衝單元BF3、…、第(N-1)緩衝單元BF(N-1)及第N緩衝單元BFN。N個輸出墊PAD1~PADN包含第一輸出墊PAD1、第二輸出墊PAD2、第三輸出墊PAD3、…、第(N-1)輸出墊PAD(N-1)及第N輸出墊PADN。其中，第一緩衝單元BF1之一端耦接至輸入端IN與第一延遲單元DL1之間且其另一端耦接至第一輸出墊PAD1；第二緩衝單元BF2之一端耦接至第一延遲單元DL1與第二延遲單元DL2之間且其另一端耦接至第二輸出墊PAD2；依此類推，第N緩衝單元BFN之一端耦接至第(N-1)延遲單元DL(N-1)與第N延遲單元DLN之間且其另一端耦接至第N輸出墊PADN。
與前述實施例不同的是：此實施例中之N個延遲單元DL1~DLN會被分成K個延遲單元群組G1~GK且被分在同一個延遲單元 群組中之所有延遲單元的延遲時間均彼此相等。K個控制訊號匯流排BUS1~BUSK則會分別耦接至K個延遲單元群組G1~GK並根據時序控制訊號XON分別決定K個延遲單元群組G1~GK各自的延遲時間。
需特別說明的是，K個延遲單元群組G1~GK中之每一延遲單元群組的延遲時間均為可調整的，並且其總和即為時序控制訊號XON所包含的總延遲時間。因此，由上述可知：時序控制訊號XON所包含的總延遲時間亦為可調整的。
於此實施例中，假設第一延遲單元群組G1包含延遲單元DL1~DL3、第二延遲單元群組G2包含延遲單元DL4~DL5、…、第K延遲單元群組GK包含延遲單元DL(N-1)~DLN，則控制訊號匯流排BUS1會分別耦接至第一延遲單元群組G1中之延遲單元DL1~DL3，並根據時序控制訊號XON決定第一延遲單元群組G1中之延遲單元DL1~DL3共同的第一延遲時間；控制訊號匯流排BUS2會分別耦接至第二延遲單元群組G2中之延遲單元DL4~DL5，並根據時序控制訊號XON決定第二延遲單元群組G2中之延遲單元DL4~DL5共同的第二延遲時間；依此類推，控制訊號匯流排BUSK會分別耦接至第K延遲單元群組GK中之延遲單元DL(N-1)~DLN，並根據時序控制訊號XON決定第K延遲單元群組GK中之延遲單元DL(N-1)~DLN共同的第K延遲時間。N個輸出墊PAD1~PADN分別相對應地耦接至N個緩衝單元BF1~BFN，用以分別輸出N個閘極驅動訊號GOUT1~GOUTN。
亦請參照圖5，圖5係繪示時序控制訊號XON及N個閘極驅動訊號GOUT1~GOUTN之時序圖。
如圖5所示，當來自電源的工作電壓VDD由高準位開始下降並於第一時間點t1下降至原本準位的某一比例(例如70%)時，時序控制訊號XON即會於第一時間點t1從原本的高準位變為低準位並維持於低準位。至於N個閘極驅動訊號GOUT1~GOUTN則是會依據其各自所屬的延遲單元群組所對應的延遲時間依序於不同的時間點t1~tN分別從原本的低準位變為高準位並維持於高準位。
更詳細而言，閘極驅動訊號GOUT1係與時序控制訊號XON同步於第一時間點t1改變其準位，不同的是，時序控制訊號XON 是從原本的高準位變為低準位並維持於低準位，而閘極驅動訊號GOUT1則是從原本的低準位變為高準位並維持於高準位。因此，在第一時間點t1下，N個閘極驅動訊號GOUT1~GOUTN中僅有閘極驅動訊號GOUT1位於高準位，其餘閘極驅動訊號GOUT2~GOUTN仍位於原本的低準位。
接著，從第一時間點t1經過了延遲時間△T1後，閘極驅動訊號GOUT2於第二時間點t2從原本的低準位變為高準位並維持於高準位。因此，在第二時間點t2下，N個閘極驅動訊號GOUT1~GOUTN中僅有閘極驅動訊號GOUT1及GOUT2位於高準位，其餘閘極驅動訊號GOUT3~GOUTN仍位於原本的低準位。
同理，從第二時間點t2經過了延遲時間△T2後，閘極驅動訊號GOUT3於第三時間點t3從原本的低準位變為高準位並維持於高準位。因此，在第三時間點t3下，N個閘極驅動訊號GOUT1~GOUTN中僅有閘極驅動訊號GOUT1~GOUT3位於高準位，其餘閘極驅動訊號GOUT4~GOUTN仍位於原本的低準位。
同理，從第三時間點t3經過了延遲時間△T3後，閘極驅動訊號GOUT4於第四時間點t4從原本的低準位變為高準位並維持於高準位。因此，在第四時間點t4下，N個閘極驅動訊號GOUT1~GOUTN中僅有閘極驅動訊號GOUT1~GOUT4位於高準位，其餘閘極驅動訊號GOUT5~GOUTN仍位於原本的低準位。
需說明的是，由於延遲單元DL1~DL3係屬於同一個延遲單元群組G1，因此，延遲單元DL1~DL3的延遲時間均彼此相等，也就是說，圖4中之延遲時間△T1~△T3應會彼此相等。
依此類推，從第(N-2)時間點t(N-2)經過了延遲時間△T(N-2)後，閘極驅動訊號GOUT(N-1)於第(N-1)時間點t(N-1)從原本的低準位變為高準位並維持於高準位。因此，在第(N-1)時間點t(N-1)下，N個閘極驅動訊號GOUT1~GOUTN中之閘極驅動訊號GOUT1~GOUT(N-1)均位於高準位，僅剩閘極驅動訊號GOUTN還維持於低準位。
接著，從第(N-1)時間點t(N-1)經過了延遲時間△T(N-1)後，閘極驅動訊號GOUTN於第N時間點tN從原本的低準位變為高準位並維持於高準位。因此，在第N時間點tN下，N個閘極驅動訊號 GOUT1~GOUTN均位於高準位，並沒有任何閘極驅動訊號仍位於原本的低準位。
需特別說明的是，由於上述的延遲時間△T1~△T(N-1)均為可調整的且其總和即為時序控制訊號XON所包含的總延遲時間△Ttotal，因此，時序控制訊號XON所包含的總延遲時間△Ttotal亦為可調整的。
相較於先前技術，根據本發明之應用於顯示裝置之閘極驅動電路係採用可調整的延遲時間來實現XON功能，因此，即使顯示裝置之液晶顯示面板具有不同的尺寸大小，XON功能所採用的延遲時間能夠隨之進行調整，故能有效避免先前技術中由於延遲時間太短所導致設置於陣列基板上的導線毀損或由於延遲時間太長所導致XON功能無法順利實現的缺點，進而提升應用於顯示裝置之閘極驅動電路的效能。
由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
GD1‧‧‧閘極驅動電路
DL1~DLN‧‧‧延遲單元
BF1~BFN‧‧‧緩衝單元
PAD1~PADN‧‧‧輸出墊
GOUT1~GOUTN‧‧‧閘極驅動訊號
XON‧‧‧時序控制訊號
IN‧‧‧輸入端
BUS‧‧‧控制訊號匯流排

Claims (12)

  1. 一種閘極驅動電路，應用於一液晶顯示器，該閘極驅動電路包含：一輸入端，用以接收一時序控制訊號，其中該時序控制訊號包含一總延遲時間；N個延遲單元，包含一第一延遲單元、一第二延遲單元、…、一第(N-1)延遲單元及一第N延遲單元，其中該第一延遲單元耦接於該輸入端與該第二延遲單元之間，該第二延遲單元、…、一第(N-1)延遲單元及一第N延遲單元依序串接至該第一延遲單元，該N個延遲單元各自的延遲時間均為可調整的且該N個延遲單元各自的延遲時間之總和即為該總延遲時間，N為正整數且N≧2；一控制訊號匯流排，分別耦接至該N個延遲單元並根據該時序控制訊號分別決定該N個延遲單元各自的延遲時間；N個緩衝單元，包含一第一緩衝單元、一第二緩衝單元、…、一第(N-1)緩衝單元及一第N緩衝單元，其中該第一緩衝單元耦接至該輸入端與該第一延遲單元之間，該第二緩衝單元耦接至該第一延遲單元與該第二延遲單元之間，…，該第N緩衝單元耦接至該第(N-1)延遲單元與該第N延遲單元之間；以及N個輸出墊，分別相對應地耦接至該N個緩衝單元，用以分別輸出N個閘極驅動訊號。
  2. 如申請專利範圍第1項所述之閘極驅動電路，其中該總延遲時間為可調整的。
  3. 如申請專利範圍第1項所述之閘極驅動電路，其中該液晶顯示器還包含一時序控制器，該時序控制器耦接該閘極驅動電路之該輸入端且該時序控制訊號係由該時序控制器所產生。
  4. 如申請專利範圍第1項所述之閘極驅動電路，其中該液晶顯示器還包含一顯示面板，該顯示面板具有(N*M)列畫素，M為正整數。
  5. 如申請專利範圍第4項所述之閘極驅動電路，其中該液晶顯示器包含M個該閘極驅動電路，每一該閘極驅動電路之該N個輸出墊係分別耦接該(N*M)列畫素中之相對應的N列畫素並分別輸出N個閘極驅動訊號至該相對應的N列畫素。
  6. 一種閘極驅動電路，應用於一液晶顯示器，該閘極驅動電路包含：一輸入端，用以接收一時序控制訊號，其中該時序控制訊號包含一總延遲時間；N個延遲單元，包含一第一延遲單元、一第二延遲單元、…、一第(N-1)延遲單元及一第N延遲單元，其中該第一延遲單元耦接於該輸入端與該第二延遲單元之間，該第二延遲單元、…、一第(N-1)延遲單元及一第N延遲單元依序串接至該第一延遲單元，該N個延遲單元的延遲時間均為可調整的且該N個延遲單元各自的延遲時間T1~TN總和即為該總延遲時間，該N個延遲單元分成K個延遲單元群組且同一延遲單元群組中之延遲單元的延遲時間均相等，N與K均為正整數且N≧2，N≧K；K個控制訊號匯流排，分別耦接至該K個延遲單元群組並根據該時序控制訊號分別決定該K個延遲單元群組各自的延遲時間；N個緩衝單元，包含一第一緩衝單元、一第二緩衝單元、…、一第(N-1)緩衝單元及一第N緩衝單元，其中該第一緩衝單元耦接至該輸入端與該第一延遲單元之間，該第二緩衝單元耦接至該第一延遲單元與該第二延遲單元之間，…，該第N緩衝單元耦接至該第(N-1)延遲單元與該第N延遲單元之間；以及N個輸出墊，分別相對應地耦接至該N個緩衝單元，用以分別輸出N個閘極驅動訊號。
  7. 如申請專利範圍第6項所述之閘極驅動電路，其中該總延遲時間為可調整的。
  8. 如申請專利範圍第6項所述之閘極驅動電路，其中至少兩個該K個延遲單元群組所包含的延遲單元數目相同。
  9. 如申請專利範圍第6項所述之閘極驅動電路，其中每一該K個延遲單元群組各自包含的延遲單元數目均不同。
  10. 如申請專利範圍第6項所述之閘極驅動電路，其中該液晶顯示器還包含一時序控制器，該時序控制器耦接該閘極驅動電路之該輸入端且該時序控制訊號係由該時序控制器所產生。
  11. 如申請專利範圍第6項所述之閘極驅動電路，其中該液晶顯示器還包含一顯示面板，該顯示面板具有(N*M)列畫素，M為正整數。
  12. 如申請專利範圍第11項所述之閘極驅動電路，其中該液晶顯示器包含M個該閘極驅動電路，每一該閘極驅動電路之該N個輸出墊係分別耦接該(N*M)列畫素中之相對應的N列畫素並分別輸出N個閘極驅動訊號至該相對應的N列畫素。
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