CN108257574A - 一种像素电路、阵列基板、其驱动方法及相关装置 - Google Patents

Abstract

本发明公开了一种像素电路、阵列基板、其驱动方法及相关装置，在驱动模块的基础上增加了充放电模块和控制模块，并利用各栅线依次加载的两个有效脉冲信号，在控制模块的输入端连接的第m‑k级栅线加载第二个有效脉冲信号的同时，控制模块的控制端连接的第m+k级栅线加载第一个有效脉冲信号，充放电模块的输入端连接的第m级栅线在加载两个有效脉冲信号之间的间隔时段。通过充放电模块的自举作用可以提高驱动模块的控制端的电位，使驱动模块充分打开对像素电极充电，实现高充电率。并且，通过控制模块配合充放电模块的自举作用，可以对驱动模块的控制端快速放电，使GOE不受下降时间限制，从而增加充电时间，进一步提高充电能力。

Description

一种像素电路、阵列基板、其驱动方法及相关装置

技术领域

本发明涉及显示技术领域，尤其涉及一种像素电路、阵列基板、其驱动方法及相关装置。

背景技术

液晶显示面板(LCD，Liquid Crystal Display)具有机身薄、省电、无辐射等众多优点，得到了广泛的应用，如：液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等。

在高分辨的LCD产品中，随着分辨率的提升，每行像素结构的充电时间会相对减少，对每行像素结构的充电能力的要求越发严格。如何提高充电能力是本领域亟需解决的技术问题。

发明内容

有鉴于此，本发明实施例提供了一种像素电路、阵列基板、其驱动方法及相关装置，用以提升像素电路的充电能力。

因此，本发明实施例提供了一种像素电路，包括：驱动模块、充放电模块和控制模块；其中，

所述驱动模块的输入端与数据信号线相连，输出端与像素电极相连，控制端与第一节点相连；所述驱动模块用于在所述第一节点的控制下，将所述数据信号线与所述像素电极导通；

所述充放电模块的输入端与第m级栅线相连，输出端与所述第一节点相连；所述充放电模块用于在所述第一节点浮接时，保持所述第一节点和所述第m级栅线之间电压的稳定；

所述控制模块的输入端与第m-k级栅线相连，输出端与所述第一节点相连，控制端与第m+k级栅线相连，所述控制模块用于在所述第m+k级栅线的控制下，将所述第m-k级栅线与所述第一节点导通；

其中，m＝1、2……M，M为大于2的正整数，k为小于M的正整数，各所述栅线均依次加载两个有效脉冲信号；且在所述第m-k级栅线加载第二个有效脉冲信号的同时，所述第m+k级栅线加载第一个有效脉冲信号，所述第m级栅线在加载两个有效脉冲信号之间的间隔时段。

在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述控制模块包括：第一开关晶体管；

所述第一开关晶体管的栅极与所述第m+k级栅线相连，源极与所述第m-k级栅线相连，漏极与所述第一节点相连。

在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述充放电模块包括：电容；

所述电容的第一端与所述第m级栅线相连，第二端与所述第一节点相连。

在一种可能的实现方式中，在本发明实施例提供的上述像素电路中，所述驱动模块包括：第二开关晶体管；所述第二开关晶体管的栅极与所述第一节点相连，源极与所述数据信号线相连，漏极与所述像素电极相连。

另一方面，本发明实施例还提供了一种阵列基板，包括呈阵列排布的M*N个上述像素电路，与各行所述像素电路的充放电模块的输入端一一对应连接的M条栅线，与各列所述像素电路的驱动模块的输入端一一对应连接的N条数据信号线，以及与所述M条栅线一一对应连接的M个级联的移位寄存器；其中，

所述M个移位寄存器与2k个时钟信号线相连；

第m个移位寄存器的信号输入端与第m-k个移位寄存器的信号输出端相连；

第m个移位寄存器的信号复位端与第m+3k个移位寄存器的信号输出端相连。

在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，每行所述像素电路中的多个像素电路共用同一个控制模块。

在一种可能的实现方式中，在本发明实施例提供的上述阵列基板中，每行所述像素电路中的三个像素电路构成一个像素结构，一个所述像素结构内共用同一个充放电模块。

另一方面，本发明实施例还提供了一种上述阵列基板的驱动方法，包括：

对首级移位寄存器的信号输入端加载两个有效脉冲信号。

另一方面，本发明实施例还提供了一种液晶显示面板，包括：本发明实施例提供的上述阵列基板。

另一方面，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述液晶显示面板。

本发明实施例的有益效果包括：

本发明实施例提供的一种像素电路、阵列基板、其驱动方法及相关装置，在驱动模块的基础上增加了充放电模块和控制模块，并利用各栅线依次加载的两个有效脉冲信号，在控制模块的输入端连接的第m-k级栅线加载第二个有效脉冲信号的同时，控制模块的控制端连接的第m+k级栅线加载第一个有效脉冲信号，充放电模块的输入端连接的第m级栅线在加载两个有效脉冲信号之间的间隔时段。通过充放电模块的自举作用可以提高驱动模块的控制端的电位，使驱动模块充分打开对像素电极充电，实现高充电率。并且，通过控制模块配合充放电模块的自举作用，可以对驱动模块的控制端快速放电，使GOE不受下降时间限制，从而增加充电时间，进一步提高充电能力。

附图说明

图1为本发明实施例提供的像素电路的结构示意图；

图2为图1对应的信号时序图；

图3为图1对应的仿真结果图；

图4为本发明实施例提供的像素电路的具体结构示意图；

图5为本发明实施例提供的阵列基板的结构示意图；

图6为图5中移位寄存器的具体连接关系图；

图7为图6中GOAm的信号时序图；

图8为本发明实施例提供的阵列基板的一种局部结构示意图；

图9为本发明实施例提供的阵列基板的另一种局部结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。

本发明实施例提供的一种像素电路，如图1所示，包括：驱动模块1、充放电模块2和控制模块3；其中，

驱动模块1的输入端与数据信号线D相连，输出端与像素电极P相连，控制端与第一节点A相连；驱动模块1用于在第一节点A的控制下，将数据信号线D与像素电极P导通；

充放电模块2的输入端与第m级栅线G m相连，输出端与第一节点A相连；充放电模块2用于在第一节点A浮接时，保持第一节点A和第m级栅线G m之间电压的稳定；

控制模块3的输入端与第m-k级栅线G m-k相连，输出端与第一节点A相连，控制端与第m+k级栅线G m+k相连，控制模块3用于在第m+k级栅线G m+k的控制下，将第m-k级栅线Gm-k与第一节点A导通；

其中，m＝1、2……M，M为大于2的正整数，k为小于M的正整数，如图2所示，各栅线G均依次加载两个有效脉冲信号；且在第m-k级栅线G m-k加载第二个有效脉冲信号的同时，第m+k级栅线G m+k加载第一个有效脉冲信号，第m级栅线G m在加载两个有效脉冲信号之间的间隔时段。

具体地，k的取值与为像素电路连接的栅线提供有效脉冲信号的移位寄存器有关，2k为全部移位寄存器连接的时钟信号线的个数，时钟信号线的个数关系着各栅线G加载的有效脉冲信号的位移情况。例如，全部移位寄存器最少可以连接2个时钟信号线，这两个时钟信号线交替提供时钟信号。又如，全部移位寄存器可以连接4个时钟信号线，每两个时钟信号线提供的错开半个脉冲的时钟信号。

下面对本发明实施例提供的上述像素电路的具体工作时序进行详细的描述。如图2所示，包括连续的三个时间段：

t1时间段，第m-k级栅线加载第二个有效脉冲信号，第m+k级栅线加载第一个有效脉冲信号，第m级栅线处于加载两个有效脉冲信号之间的间隔时段。控制模块3在第m+k级栅线G m+k加载第一个有效脉冲信号时，将第m-k级栅线G m-k与第一节点A导通，对第一节点A即驱动模块1的控制端充电，使得第一节点A位于有效脉冲信号的电位。驱动模块1在第一节点A的电位为有效脉冲信号时，将数据信号线D与像素电极P导通。

t2时间段，第m+k级栅线处于加载两个有效脉冲信号之间的间隔时段，第m级栅线加载第二个有效脉冲信号。控制模块3在第m+k级栅线G m+k的控制下，将第m-k级栅线G m-k与第一节点A断开，第一节点A浮接。充放电模块2在第一节点A浮接时，保持第一节点A和第m级栅线G m之间电压的稳定，由于此时第m级栅线加载第二个有效脉冲信号，因此，通过充放电模块2的自举作用可以抬高第一节点A即驱动模块1的控制端的电位，使驱动模块1充分打开对像素电极P充电，将数据信号线D的信号快速传输至像素电极P，实现高充电率。

t3时间段，第m+k级栅线加载第二个有效脉冲信号。控制模块3在第m+k级栅线G m+k加载第二个有效脉冲信号时，将第m-k级栅线G m-k与第一节点A导通，对第一节点A放电。同时由于第m级栅线由有效脉冲信号跳变为无效信号，通过充放电模块2的自举作用可以向下耦合第一节点A的电位，对第一节点A即驱动模块1的控制端的电压快速放电，可以减小第一节点A的下降时间(Falling time)，提高第一节点A的放电速度，使栅线输出能力(GOE，Gate Output Enable)不再受栅线下降时间的限制，从而增加充电时间，进一步提高充电能力。

基于上述描述可知，本发明实施例提供的上述像素电路，在驱动模块1的基础上增加了充放电模块2和控制模块3，并利用各栅线依次加载的两个有效脉冲信号，可以提高驱动模块1的控制端的电位，具体地，通过模拟结果可知，如图3所示，在栅线G加载的有效脉冲信号的电压为22V时，第一节点A的电位可以达到接近40V，可以使驱动模块1充分打开对像素电极P充电，实现高充电率。并且，通过模拟结果可知，如图3所示，栅线加载的有效脉冲信号的下降时间为4.27μs，而第一节点A的下降时间仅有1.1μs，可以对驱动模块1的控制端快速放电，使GOE不受下降时间限制，从而增加充电时间，进一步提高充电能力。

可选地，在本发明实施例提供的上述像素电路中，如图4所示，控制模块3可以包括：第一开关晶体管T1；

第一开关晶体管T1的栅极与第m+k级栅线G m+k相连，源极与第m-k级栅线G m-k相连，漏极与第一节点A相连。

具体地，在本发明实施例提供的上述像素电路中，第一开关晶体管T1在第m+k级栅线G m+k加载有效脉冲信号时处于导通状态，将第m-k级栅线G m-k加载的信号提供给第一节点A。当第一开关晶体管T1为N型晶体管时，有效脉冲信号为高电平信号；当第一开关晶体管T1为P型晶体管时，有效脉冲信号为低电平信号。

可选地，在本发明实施例提供的上述像素电路中，如图4所示，充放电模块2包括：电容C；

电容C的第一端与第m级栅线G m相连，第二端与第一节点A相连。

具体地，在本发明实施例提供的上述像素电路中，电容C在第一节点A处于浮接状态时，利用自举作用保持第一节点A与第m级栅线G m之间的电压差。

可选地，在本发明实施例提供的上述像素电路中，如图4所示，驱动模块1包括：第二开关晶体管T2；第二开关晶体管T2的栅极与第一节点A相连，源极与数据信号线D相连，漏极与像素电极P相连。

具体地，在本发明实施例提供的上述像素电路中，第二开关晶体管T2在第一节点A的控制下处于导通状态，将数据信号线D加载的数据信号提供给像素电极P。当第二开关晶体管T2为N型晶体管时，第一节点A为高电平电位时第二开关晶体管T2处于导通状态；当第二开关晶体管T2为P型晶体管时，第一节点A为低电平电位时第二开关晶体管T2处于导通状态。

基于同一发明构思，本发明实施例还提供了一种阵列基板，如图5所示，包括呈阵列排布的M*N个上述像素电路01，与各行像素电路01的充放电模块的输入端一一对应连接的M条栅线G，与各列像素电路01的驱动模块的输入端一一对应连接的N条数据信号线D，以及与M条栅线G一一对应连接的M个级联的移位寄存器GOA；其中，

如图6所示，M个移位寄存器GOA与2k个时钟信号线CLK相连；

如图6所示，第m个移位寄存器GOAm的信号输入端Input与第m-k个移位寄存器GOAm-k的信号输出端Output相连；

如图6所示，第m个移位寄存器GOAm的信号复位端Reset与第m+3k个移位寄存器GOAm+3k的信号输出端Output相连。

图5和图6是以M＝5，N＝6，k＝1为例进行说明的。对应地，图7示出了第m个移位寄存器GOAm的信号时序图。

具体地，在本发明实施例提供的上述移阵列基板中，通过变更移位寄存器之间的级联关系，以满足像素电路对于信号时序的需求，从而提高充电能力。

具体地，每个移位寄存器GOA的内部结构可以有多种实现方式，在此不做限定。

可选地，在本发明实施例提供的上述阵列基板中，如图8所示，每行像素电路中的多个像素电路可以共用同一个控制模块3，以减小布线的复杂长度。图8中是以六个像素电路共用一个控制模块3为例进行说明的。具体地，通过模拟结果可知，栅线加载的有效脉冲信号的下降时间为4.27μs，而六个像素电路01共用一个控制模块3后，第一节点A的下降时间为1.4μs，相较于未共用控制模块3的仿真结果可知，每个像素电路中第一节点A的下降时间变大，但仍然可以具有明显的充电提升效果。并且，通过增大控制模块3的尺寸也可以降低下降时间。

可选地，在本发明实施例提供的上述阵列基板中，如图9所示，每行像素电路中的三个像素电路构成一个像素结构，一个像素结构内可以共用同一个充放电模块2，以降低像素电路01的复杂程度。或者，每个像素电路01特截图不共用充放电模块2，在此不做限定。

基于同一发明构思，本发明实施例还提供了一种上述阵列基板的驱动方法，包括：

对首级移位寄存器的信号输入端加载两个有效脉冲信号，以使每级移位寄存器的信号输出端可以移位输出两个有效脉冲信号。

基于同一发明构思，本发明实施例还提供了一种液晶显示面板，包括：本发明实施例提供的上述阵列基板。由于该液晶显示面板解决问题的原理与前述一种阵列基板相似，因此该液晶显示面板的实施可以参见阵列基板的实施，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述液晶显示面板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。由于该显示装置解决问题的原理与前述一种阵列基板相似，该显示装置的实施可以参见上述阵列基板的实施例，重复之处不再赘述。

本发明实施例提供的上述像素电路、阵列基板、其驱动方法相关装置，在驱动模块的基础上增加了充放电模块和控制模块，并利用各栅线依次加载的两个有效脉冲信号，在控制模块的输入端连接的第m-k级栅线加载第二个有效脉冲信号的同时，控制模块的控制端连接的第m+k级栅线加载第一个有效脉冲信号，充放电模块的输入端连接的第m级栅线在加载两个有效脉冲信号之间的间隔时段。

通过充放电模块的自举作用可以提高驱动模块的控制端的电位，使驱动模块充分打开对像素电极充电，实现高充电率。并且，通过控制模块配合充放电模块的自举作用，可以对驱动模块的控制端快速放电，使GOE不受下降时间限制，从而增加充电时间，进一步提高充电能力。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种像素电路，其特征在于，包括：驱动模块、充放电模块和控制模块；其中，

所述驱动模块的输入端与数据信号线相连，输出端与像素电极相连，控制端与第一节点相连；所述驱动模块用于在所述第一节点的控制下，将所述数据信号线与所述像素电极导通；

所述充放电模块的输入端与第m级栅线相连，输出端与所述第一节点相连；所述充放电模块用于在所述第一节点浮接时，保持所述第一节点和所述第m级栅线之间电压的稳定；

所述控制模块的输入端与第m-k级栅线相连，输出端与所述第一节点相连，控制端与第m+k级栅线相连，所述控制模块用于在所述第m+k级栅线的控制下，将所述第m-k级栅线与所述第一节点导通；

其中，m＝1、2……M，M为大于2的正整数，k为小于M的正整数，各所述栅线均依次加载两个有效脉冲信号；且在所述第m-k级栅线加载第二个有效脉冲信号的同时，所述第m+k级栅线加载第一个有效脉冲信号，所述第m级栅线在加载两个有效脉冲信号之间的间隔时段。

2.如权利要求1所述的像素电路，其特征在于，所述控制模块包括：第一开关晶体管；

所述第一开关晶体管的栅极与所述第m+k级栅线相连，源极与所述第m-k级栅线相连，漏极与所述第一节点相连。

3.如权利要求1所述的像素电路，其特征在于，所述充放电模块包括：电容；

所述电容的第一端与所述第m级栅线相连，第二端与所述第一节点相连。

4.如权利要求1所述的像素电路，其特征在于，所述驱动模块包括：第二开关晶体管；所述第二开关晶体管的栅极与所述第一节点相连，源极与所述数据信号线相连，漏极与所述像素电极相连。

5.一种阵列基板，其特征在于，包括呈阵列排布的M*N个如权利要求1-4任一项所述的像素电路，与各行所述像素电路的充放电模块的输入端一一对应连接的M条栅线，与各列所述像素电路的驱动模块的输入端一一对应连接的N条数据信号线，以及与所述M条栅线一一对应连接的M个级联的移位寄存器；其中，

所述M个移位寄存器与2k个时钟信号线相连；

第m个移位寄存器的信号输入端与第m-k个移位寄存器的信号输出端相连；

第m个移位寄存器的信号复位端与第m+3k个移位寄存器的信号输出端相连。

6.如权利要求5所述的阵列基板，其特征在于，每行所述像素电路中的多个像素电路共用同一个控制模块。

7.如权利要求5所述的阵列基板，其特征在于，每行所述像素电路中的三个像素电路构成一个像素结构，一个所述像素结构内共用同一个充放电模块。

8.一种如权利要求5-7任一项所述的阵列基板的驱动方法，其特征在于，包括：

对首级移位寄存器的信号输入端加载两个有效脉冲信号。

9.一种液晶显示面板，其特征在于，包括：如权利要求5-7任一项所述的阵列基板。

10.一种显示装置，其特征在于，包括如权利要求9所述的液晶显示面板。