TW201818474A - 用於製作包含高電阻底材之半導體元件之方法 - Google Patents

Abstract

本發明涉及一種用於製作半導體元件之方法，該方法包括將一底材，其包含電阻率大於1000 Ohm.cm之一基底，曝露在能夠降低該基底之電阻率之一峰值溫度下之一快速熱處理步驟。依照本發明，所述快速熱處理步驟後接續一復原熱處理，其係將該底材曝露在800℃至1250℃間一復原溫度下且有一冷卻率，復原溫度在1250℃至1150℃間時，冷卻率小於5℃/秒，復原溫度在1150℃至1100℃間時，冷卻率小於20℃/秒，及復原溫度在1100℃至800℃間時，冷卻率小於50℃/秒。

Description

用於製作包含高電阻底材之半導體元件之方法

本發明涉及一種用於製作包含高電阻底材之半導體元件之方法。

積體元件通常製作在晶圓形式的底材上，這些晶圓主要作為積體元件製作之基底。然而，隨著元件積集度(degree of integration)增加及元件預期效能提供，元件效能與其所用底材之特性兩者間的關聯度日益增加。處理之訊號頻率介於3 kHz及300 GHz之間的射頻(RF)元件尤其如此，其應用特別是在電信領域 (電話、WiFi、藍芽等)。

裝置/底材連結的一個例子是，在裝置中傳遞的高頻訊號所產生的電磁場穿透進入底材深處，並與存在於底材中的電荷載子互動。這會導致訊號的部分能量因插入損失（insertion loss）及因組件間串擾（crosstalk）可能產生的影響，而受到不必要的消耗。

射頻元件，例如天線切換器、調諧器及功率放大器，可形成在將上述現象納入考量的專用底材上，以改善射頻裝置的效能。

「高電阻絕緣體上矽 (Highly Resistive Silicon On Insulator， HR SOI)」底材已知包含，如圖1a所繪示，具有電阻率大於1 kOhm.cm之一矽基底2、該基底2上之一絕緣層4、以及設置在該絕緣層上之一矽表面層5。底材1也可包含一電荷捕捉層3，其設置於基底2及絕緣層4之間，如圖1b所呈現。捕捉層3可包含未掺雜多晶矽。此類底材之製作在諸如法國專利文件第FR2860341號、第FR2933233號、第FR2953640號，以及美國專利文件第US2015115480號、第US7268060號或第US6544656號中等文件中均有記述。

本發明之申請人觀察到，對此等SOI底材實施快速熱處理，可能造成該底材射頻特性受到損害。但在底材製作期間處理底材表面時，快速熱處理是特別有用的。而在CMOS組件的正規製作過程中，快速熱處理亦是必要步驟，例如用於摻雜物的活化。

因此，圖2呈現一高電阻SOI底材接受快速熱處理後，在該高電阻SOI底材上觀察到的電阻耗損。圖2之曲線圖中，橫座標軸代表基底2中量測深度(單位微米)。此距離是從與絕緣層的介面處開始量(此SOI底材不具捕捉層)。縱座標軸代表以展佈電阻分佈(Spreading resistance profiling，SRP)型量測所得之電阻率(單位Ohm.cm)值。

為了進行此量測，要透過研磨準備該底材，從其一平面表面研磨出一斜角，使其具有適合角度，以到達所需底材深度。接著將兩個電極之端點施加於該底材的斜角部分，前述電極隔開一段固定距離並形成與斜角邊緣平行之一部分，然後在兩電極間施加一定義電壓(defined voltage)。量測兩電極間之電阻值，然後從該測量值減去底材在測量深度處的電阻率。經由在相對於該斜角邊緣之不同距離處(對應於底材中不同深度)進行此量測，可繪製出一電阻率變化曲線圖，代表隨底材深度而變化之電阻率。

在圖2之圖表中，第一曲線「a」對應到一SOI底材之基底在進行快速熱處理前之預期電阻率。此基底被專門製作成具有p型殘餘電感(residual conductivity)。

在圖2之圖表中，第二曲線「b」對應到此SOI底材進行快速熱處理後（亦即先將底材曝露在大約1200°C溫度下數秒，再以大於200°C/秒的幅度快速降溫），在該底材上執行之SRP量測。

可以觀察到，該SOI底材之基底之電阻率因此處理而大受損壞，且從其表面往下超過200微米深度處的電阻率小於1000 Ohm.cm。除此之外，在該快速熱處理後，存在於基底2中的電荷主要為n型。

在SOI底材1進行快速熱處理後，其基底2之電阻率在其深處不夠高也不夠穩定，因而不能確保在此底材上所製作的射頻元件能夠按要求規格運作。

本發明之一目的為提出一種用於製作半導體元件之方法，該方法包括一快速熱處理步驟，其沒有習知技術方法所存在之電阻率變化或限制了習知技術方法所存在之電阻率變化。

為達成此目的，本發明提出一種，從其最廣義而言，用於製作半導體元件之方法，該方法包括一快速熱處理步驟，其係將一底材，其包含電阻率大於1000 Ohm.cm之基底，曝露在能夠降低該基底之電阻率之峰值溫度下。

依照本發明，該方法值得注意之處，在於所述快速熱處理步驟後，接續一復原熱處理(curing heat treatment)，其係將底材曝露在800℃至1250℃間之一復原溫度下且有一冷卻率如下： - 復原溫度在1250℃至1150℃間時，冷卻率小於5℃/秒， - 復原溫度在1150℃至1100℃間時，冷卻率小於20℃/秒，及 - 復原溫度在1100℃至800℃間時，冷卻率小於50℃/秒。

在所述復原熱處理期間，基底中的電洞濃度接近熱力學平衡濃度(thermodynamic equilibrium concentration)。該復原熱處理之受控制冷卻，讓這個接近平衡的狀態得以維持，且讓電洞濃度可被降低。因此可避免這些電洞在復原熱處理結束時過度凍結或沉澱(freezing or precipitation)，例如以易於攜帶電荷之複合體形式，從而過度改變基底之電阻率。

根據本發明之其他有利且非限制性特點，無論單獨或以任何技術上可行之組合實施： • 所述峰值溫度係介於1050℃及1250℃間； • 所述快速熱處理及復原熱處理係在一快速熱回火配置中原地進行； • 所述復原熱處理係在不同於實施所述快速熱處理之配置中進行； • 所述復原熱處理係在一直立爐中進行； • 所述復原溫度被維持在低於1050℃達至少20秒； • 所述復原溫度被維持在： o 低於或等於1000℃達至少1分鐘，或 o 低於或等於950℃達至少5分鐘，或 o 低於或等於900℃達至少30分鐘，或 o 低於或等於800℃達至少3小時； • 所述復原熱處理係在一中性、還原或氧化環境中進行； • 所述底材亦包含該基底上之一絕緣體層及該絕緣體層上之一表面層； • 所述底材亦包含該基底與該絕緣體層間之一電荷捕捉層； • 所述電荷捕捉層為一多晶矽層； • 所述復原熱處理係在形成該底材之一保護層之後進行； • 所述基底為矽製； • 所述半導體元件為一射頻元件； • 所述半導體元件為具有直徑200或300毫米之一絕緣體上矽晶圓。

為了簡化以下說明，相同參考符號可用於相同元件，或用於習知技術中提供相同功能之元件，或用於說明本發明方法之不同實施例中提供相同功能之元件。

圖3呈現根據本發明之一種用於製作半導體元件之方法之步驟順序。

「半導體元件」係指一半導體元件或底材，尤其是應用在射頻領域者。因此，本發明適用於任何此類元件之製作。

在第一步驟期間，提供具有高電阻基底2之底材1，亦即基底2具有大於1000 Ohm.cm之電阻率。較佳者為，基底2整個厚度都具有此高電阻性質。此特性可透過本說明書前文所介紹之SRP技術加以量測。

較佳者為基底2至少一部分為矽製，例如透過柴可拉斯基氏型(Czochralski，Cz) 技術獲得。基底2可因此對應到一P型矽底材，其具有6到10ppm間之低量間隙氧(Interstitial oxygen，以「低Oi」代表)。基底2也可以為在沉澱前具有濃度超過26ppm之高量間隙氧(以「高Oi」代表)之一矽底材。

較佳者為底材1係具有一矽表面層5、一絕緣層4(例如氧化矽所製者)及一矽基底2之一SOI底材。該底材亦可包含一電荷捕捉層3，其設置於基底2及絕緣層4之間。

如構成習知技術之相關文件所教導，以及如本說明書前言所述，有許多方式可製作底材1。較佳者為透過Smart Cut™技術之應用來製作，以將預定形成底材1之矽表面層5及絕緣層4之一層氧化矽，移轉到基底2，基底2可選擇性提供一捕捉層3。傳統上，此移轉步驟後會跟隨底材1之加工處理程序，以賦予其所需特性，尤其是與底材表面狀態相關之特性。

一般而言，底材1之形式可為直徑200毫米、300毫米或甚至450毫米的圓形晶圓。

表面層5之厚度可在10奈米到10微米間。絕緣層4可以是二氧化矽製成，且厚度可在10奈米到50微米間。

一般而言，捕捉層3可由具有結構缺陷之一非結晶半導體層所組成，所述結構缺陷諸如差排(dislocation)、晶粒邊界(grain boundaries)、非晶態(amorphous)區、間隙(interstice)、雜質(inclusions)、孔隙(pores)等。對於可能在材料中流動之電荷，例如在化學鍵殘缺(incomplete)或懸空 (dangling)之區域，這些結構缺陷形成電荷陷阱。吾人從而可防止捕捉層中之電傳導，因該捕捉層具有高電阻率。

本發明有利的是，且為了容易實施之故，捕捉層3由一多晶矽層形成。其厚度可在1到3微米之間。惟低於或高於此範圍之其他厚度也相當可行。

就本發明範圍而言，表面層5、絕緣層4及捕捉層3之性質與特性，並無特別重要性，且可按需要及應用範圍加以選擇或控制。

根據本發明，在後續一方法步驟中且仍參考圖2，包含基底2之底材1被曝露於一峰值溫度。該峰值溫度為底材1在快速熱處理期間曝露之最高溫度。此步驟可為底材1製作期間其加工處理程序之一部分。此步驟同樣可對應於一半導體元件之一製造步驟，例如摻雜物之活化步驟。

「快速熱處理 」是指一步驟，在此步驟中，底材1在處理高原溫度(treatment plateau temperature)下被曝露於熱處理環境最長2分鐘。該處理高原溫度通常在1125度到1250度之間，且對應到底材1被曝露之峰值溫度。達到高原溫度的升降階段，是以大於60℃/秒之溫度梯度進行，這樣可以限制所述熱處理之整個持續時間。

取決於所選擇的快速熱處理配置，處理高原期之持續時間可以非常短，在閃光燈回火(flash annealing)配置中為大約數微秒，或在快速回火爐中延長至15到45秒。

處理環境視處理目的而定。舉例而言，其可為一中性、還原或氧化環境。

為了進行此快速熱處理，舉例而言，可使用如圖4所概要描繪之一已知快速熱回火配置，其包含一石英腔室6用以接收待處理之底材。所述處理之達成借助於設置在底材上方及下方的加熱燈7。在處理期間，腔室中的底材在由三個位點8形成的基座上保持水平。腔室之環境可透過導入一選定氣體加以控制，該氣體可經由受到控制之一排氣口9被排出。

該快速熱處理透過此配置實施，透過提供加熱燈7電力以照射加熱底材到一預定溫度，例如1150℃ 到1250℃之間。底材之溫度上升得非常快速，大約每秒60°C或更快，但仍需要10秒到20秒以達到高原溫度。熱處理係在此高原溫度下進行一段時間，在此配置下，可達到30秒到2分鐘。這段時間結束時，供應加熱燈7的電力被切斷，且底材之溫度急遽下降，幅度同樣大約每秒60℃。大致而言需要20秒到30秒達到底材之冷卻，以使其能從腔室中取出。圖5示例呈現在此配置下獲得之一典型溫度分布曲線。應注意的是，腔室6配備之高溫計只能在溫度值高於大約600℃或700℃時才能進行溫度量測，這說明了圖5圖表被去頭截尾的形狀。

所述快速熱處理也可透過一雷射回火配置或一閃光燈回火配置實施。

在快速熱處理結束時，如本說明書前言所述，底材1之電阻率可能會降低。因此，不能保證在底材1當中/上面形成之半導體元件會依照要求規格發揮功能。

在不將本發明限制在這些觀察及可能發生之現象的任何物理解釋下，基底2看起來對於該快速熱處理特別敏感。

本發明申請人所進行之分析顯示，當峰值溫度介於1050℃到1250℃之間時，較高電洞濃度會在基底中形成。在冷卻期間，特別是當溫度低於1050℃時，這些電洞容易與基底之間隙氧結合，而在基底2之本體中形成穩定的電洞/氧複合體，當電洞濃度超過熱力學平衡濃度時尤其如此。這些複合體已知被稱為「氧空缺複合體(vacancy-oxygen complexes)」或「VO複合體」。

在熱力學平衡時，電洞濃度會隨溫度上升而提高。舉例而言，溫度1200℃時，電洞濃度可達每立方公方 3 到 5 10^12。底材1之快速冷卻期間，在沒有任何特別預防措施的情況下，這些電洞由於與間隙氧結合而被凍結於基底2中。這個大致反應機制在所屬技術領域文獻中已有報告。然而，從一特別原創的方式來看，本發明之申請人已經確定了這些複合體並非電中性而是帶負電。根據本發明範圍內所進行之分析，電洞/氧複合體所攜帶之電荷，以及快速熱處理結束時所產生之電荷，會造成本說明書前言所討論之電阻率變動。也應了解的是，以高濃度產生負電荷，可使基底之導電特性從P型轉變成N型。

本發明充分利用了這些完全新穎的結果，以提出一種用於製作半導體元件之改良方法。

因此，再次參考圖2，本發明提供包含對底材1進行復原熱處理之快速熱處理步驟，以恢復或至少部分防止電阻率損失。

依照本發明，所述復原熱處理將底材1曝露在800℃至1250℃間之一復原溫度下，且具有以下冷卻率： - 復原溫度在1250℃至1150℃間時，冷卻率小於5℃/秒， - 復原溫度在1150℃至1100℃間時，冷卻率小於20℃/秒，且 - 復原溫度在1100℃至800℃間時，冷卻率小於50℃/秒。

在800℃至1250℃之間的溫度範圍內，使氧/電洞複合體解離並使其因此失去穩定性是可能的。再者，透過控制底材1(與基底2)之冷卻，可逐步降低電洞濃度到其熱力學平衡濃度，後者隨溫度降低而減小。因此可避免使這些濃度過高的電洞以電荷/氧複合體形式凍結。

所述復原熱處理環境空氣可由一中性氣體 (例如氬氣)、一還原氣體(例如氫氣) 組成，甚至這兩類氣體之混合物所組成。也可以由氧氣所組成。

根據一第一實施例，所述復原熱處理可在不同於實施快速熱處理之配置中進行。

當快速熱處理之條件不能修改以防止或限制電洞/氧複合體之濃度過高時，尤其推薦此實施例。當快速熱處理的目的是在活化先前導入底材1之表面層5之摻雜物時，尤其會發生電洞/氧複合體濃度過高的情況。已知在這種情況下，重要的是將熱處理限制在必要的範圍內，以避免這些摻雜物擴散，但這並不總是能在建議範圍內控制此快速熱處理之冷卻。

為了消除基底之電阻率變動，可在例如一傳統垂直爐中，對底材1實施一復原熱處理，其復原溫度低於或等於1050℃，時間至少20秒。該熱處理具有低於50℃/秒之冷卻率，以保持與基底復原熱處理之一般條件相容。

藉由不超過1050℃之臨界溫度，可避免在基底2產生新的電洞及易於損害基底2電阻率的新電洞/氧穩定複合體。作為示例，該復原熱處理之復原溫度可維持在低於或等於1000℃至少1分鐘，或低於或等於950℃至少5分鐘，或低於或等於900℃至少30分鐘，或低於或等於800℃至少3小時，以至少部分恢復基底2之電阻率。無論在1050℃到800℃間選擇哪個溫度，維持在這個溫度範圍的時間必須夠久，以使電洞濃度經由接近其熱力學平衡濃度而減少。

取一SOI底材，其類似於已進行圖2之曲線a及b所示量測且已進行一快速熱處理(其溫度分布曲線類似於圖5所示者)，使其在900℃下進行1小時以上的熱處理。在此熱處理之前，先進行該SOI底材之表面層之氧化。在此復原熱處理結束時進行SRP量測，其測得之電阻率曲線以圖2之曲線c表示。應注意的是，該基底之電阻率為相對穩定，且其曲線變化幅度接近曲線a所代表之初始預期電阻率。此發現證明了本發明所提出之復原回火的效果及效用。

根據本發明特別有利之第二實施例，快速熱處理及復原熱處理係在例如一快速熱回火配置中原地(in situ)進行。

根據此實施例之第一變化例，復原熱處理被整合至快速熱處理中。在對應於峰值溫度之溫度高原期結束時，透過控制此快速熱回火配置之腔室6的加熱燈7之電能供應，可藉由控制降溫而進行所述復原熱處理，當復原溫度在1250℃至1150℃間時，冷卻率小於5℃/秒，當復原溫度在1150℃至1100℃間時，冷卻率小於20℃/秒，以及當復原溫度在1100℃至800℃間時，冷卻率小於50℃/秒。

相較於習知技術之快速熱處理，此較慢冷卻可透過在降溫期間調整加熱燈7之供電而非常容易地達成。圖6呈現根據本發明在溫度高原後結合復原熱處理之快速熱處理。

根據另一變化例，復原熱處理係在不同於實施快速熱處理之快速熱回火配置中進行。舉例而言，可在快速熱處理結束時，以及在處理溫度已回到接近環境溫度之溫度時，對底材1施加復原熱處理。

此變化例允許在第一環境氣體(例如中性或還原性)中進行快速熱處理，然後在不同於第一環境氣體之第二環境氣體(例如氧化)中進行復原熱處理。

根據又一變化例，在快速熱處理後，可在該快速熱回火配置中對底材1進行復原熱處理，但並非直接在溫度高原期之後進行。圖7呈現此類實施例之一示例。在此示例中， 1200℃的高原期後，接著是急速冷卻，亦即以每秒至少60℃的速率降溫，直到1000℃，該溫度無助於復原熱處理。在圖7之示例中，復原熱處理包括以1000℃進行60秒的熱處理，接著以每秒低於50℃的速率冷卻到環境溫度。

無論復原熱處理之實施方式為何，在此處理結束時，基底2之電阻率若有變化，也僅是些微變化而言。無論任何情況，在復原熱處理後，基底電阻率之任何變化，都小於沒有此復原處理時所觀察到的電阻率變化。

當然，本發明不限於所述實施例，且所述技術領域中具通常知識者將可進行變化實施例而不脫離申請專利範圍所定義之發明範圍。

因此，所述復原熱處理可在一氧化階段之前進行，或包含一氧化階段，以保護底材1之表面免受熱處理環境氣體影響。所形成之氧化物層，可在復原熱處理步驟結束時，透過簡單的化學蝕刻去除。氧化表面會在快速熱處理期間透過重組作用限制電洞形成。

本發明絕不限於只對SOI型底材進行復原熱處理。本發明也可以應用於包含高電阻矽基底之任何一類底材。底材可由此類基底所組成，亦即由高電阻矽之主體晶圓(massive wafer)製成。該底材亦可包含在基底上或其中形成之額外層。該底材也可被提供成包含全部或部分製作完成之半導體元件。當底材為SOI型底材時，絕緣層及表面層可以是連續的，或具有圖案或溝渠。

根據本發明，可提供具有非常低量間隙氧之一基底，以限制電洞/氧複合體之形成，並進一步減少基底之電阻率變化。本發明有利的是，基底2中的間隙氧濃度可在5到15 舊ppma (根據ASTM1979標準)之間，這在底材機械強度(來自間隙氧)與基底2電阻率的殘餘變化兩者間是一個可接受的折衷結果。

若有可能，也可選擇限制快速熱處理之持續時間，尤其當溫度範圍在1050°C到1250°C之間時，以限制造成不利現象之電洞之產生。

1‧‧‧SOI底材

2‧‧‧基底

3‧‧‧電荷捕捉層

4‧‧‧絕緣層

5‧‧‧矽表面層

6‧‧‧石英腔室

7‧‧‧加熱燈

8‧‧‧位點

9‧‧‧排氣口

依據以下參考隨附圖式之本發明之非限制性實施例說明，將可更清楚地理解本發明，在所附圖式中： - 圖1a及1b代表習知技術之高電阻SOI底材； - 圖2為呈現一高電阻SOI底材接受快速熱處理後所觀察到的電阻率耗損之一曲線圖； - 圖3呈現根據本發明之一種用於製作半導體元件之方法之步驟順序； - 圖4呈現一快速熱回火配置之一已知組構； - 圖5呈現一快速熱處理之溫度曲線； - 圖6顯示根據本發明一實施例之復原熱處理示例； - 圖7顯示根據本發明另一實施例之復原熱處理示例。

Claims (15)

1. 一種用於製作一半導體元件之方法，該方法包括一快速熱處理步驟，其係將一底材(1)，其包含電阻率大於1000 Ohm.cm之一基底(2)，曝露在能夠降低該基底(2)之電阻率之一峰值溫度下，該方法之特徵在於，所述快速熱處理步驟之後接續一復原熱處理，其係將該底材曝露在800℃至1250℃間之復原溫度下且有以下冷卻率： - 復原溫度在1250℃至1150℃間時，冷卻率小於5℃/秒， - 復原溫度在1150℃至1100℃間時，冷卻率小於20℃/秒，及 - 復原溫度在1100℃至800℃間時，冷卻率小於50℃/秒。
2. 如申請專利範圍第1項之製作方法，其中所述峰值溫度在1050℃至1250℃間。
3. 如申請專利範圍第1或2項之製作方法，其中所述快速熱處理及復原熱處理係在一快速熱回火配置中原地進行。
4. 如申請專利範圍第1至3項中任一項之製作方法，其中所述復原熱處理係在不同於實施所述快速熱處理之配置中進行。
5. 如申請專利範圍第4項之製作方法，其中所述復原熱處理係在一直立爐中進行。
6. 如申請專利範圍第4或5項之製作方法，其中復原溫度維持在低於1050℃達至少20秒。
7. 如申請專利範圍第6項之製作方法，其中復原溫度維持在： - 低於或等於1000℃達至少1分鐘，或 - 低於或等於950℃達至少5分鐘，或 - 低於或等於900℃達至少30分鐘，或 - 低於或等於800℃達至少3小時。
8. 如申請專利範圍第1至7項中任一項之製作方法，其中所述復原熱處理係在一中性、還原或氧化環境中進行。
9. 如申請專利範圍第1至8項中任一項之製作方法，其中該底材(1)亦包含該基底(2)上之一絕緣體層(4)及該絕緣體層(4)上之一表面層(5)。
10. 如申請專利範圍第9項之製作方法，其中該底材(1)亦包含該基底(2)與該絕緣體層(4)間之一電荷捕捉層(3)。
11. 如申請專利範圍第10項之製作方法，其中該電荷捕捉層(3)為一多晶矽層。
12. 如申請專利範圍第1至11項中任一項之製作方法，其中所述復原熱處理係在形成該底材(1)之一保護層之後進行。
13. 如申請專利範圍第1至12項中任一項之製作方法，其中該基底(2)為矽製。
14. 如申請專利範圍第1至13項中任一項之製作方法，其中該半導體元件為一射頻元件。
15. 如申請專利範圍第1至14項中任一項之製作方法，其中該半導體元件為具有直徑200或300毫米之一絕緣體上矽晶圓。