TW201818415A - 防止讀取干擾之讀取方法及應用其之記憶體 - Google Patents

Abstract

一種防止讀取干擾之讀取方法及應用其之記憶體。讀取方法包括以下步驟：選擇數個串列選擇線（string select line）之至少其中之一，並施加一預定串列選擇電壓至選擇之串列選擇線。僅選擇數個接地選擇線（ground select line）之其中之一，並施加一預定接地選擇電壓至選擇之接地選擇線。

Description

防止讀取干擾之讀取方法及應用其之記憶體

本揭露是有關於一種讀取方法及應用其之記憶體，且特別是一種防止讀取干擾之讀取方法及應用其之記憶體。

隨著儲存技術的發展，各式記憶體不斷推陳出新。數位資料能夠寫入/編程於記憶體內，並且可以將此些數位資料讀取出來。

然而，隨著使用次數的增加，讀取記憶體的方法可能會對同一記憶區塊之鄰近記憶胞產生影響。這就是所謂的讀取干擾（read disturb or read disturbance）。為了避免讀取干擾的問題，控制器可以從上次的抹除動作對讀取次數進行計數。當讀取次數超過某一目標臨界值時，受影響的記憶區塊將被複製其資料至另一記憶區塊，接著並抹除此受影響的記憶區塊。在抹除動作之後，受影響的記憶區塊就可以像新的一樣。然而，複製資料的動作相當耗時，且部分資料可能在讀取次數未超過目標臨界值時就已遺失。

本揭露係有關於一種避免讀取干擾之讀取方法及應用其之記憶體。當讀取選擇之記憶胞時，接地選擇線之中僅有其中一個被選擇來施加一預定接地選擇電壓。各個未被選擇之記憶胞中，閘極與通道之間的電壓差可以被降低。因此，能夠有效防止讀取干擾。

根據一實施例中，提供一種防止讀取干擾之記憶體的讀取方法。讀取方法包括下列步驟：選擇數個串列選擇線（string select line）之至少其中之一，並施加一預定串列選擇電壓至選擇之串列選擇線。僅選擇數個接地選擇線（ground select line）之其中之一，並施加一預定接地選擇電壓至選擇之接地選擇線。

根據另一實施例中，提供一記憶體。記憶體包括數個串列選擇線及數個接地選擇線。此些串列選擇線之至少其中之一透過一解碼器選擇，以施加一預定串列選擇電壓。僅有一個串列選擇線透過解碼器被選擇，以施加一預定接地選擇電壓。

為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

請參照第1圖，繪示根據一實施例之記憶體100的示意圖。記憶體100可以是三維V-NAND快閃記憶體（Flash memory）。記憶體100包括數個串列（string）。每一串列包括數個記憶胞。記憶體100包括數個偶數位元線（even bit line）BL1_even、數個奇數位元線（odd bit line）BL1_odd、數個字元線（word line）WL1_n、WL1_n+1、…、數個串列選擇線（string select line）SSL1_n、SSL1_n+1、SSL1_n+2、…、數個接地選擇線（ground select line）GSL1_n、GSL1_n+1、GSL1_n+2、…、及一個共同源極線（common source line）CSL1。各個串列之一端連接至共同源極線CSL1，各個串列之另一端連接至偶數位元線BL1_even或奇數位元線BL1_odd。

串列選擇線SSL1_n、SSL1_n+1、SSL1_n+2、…分別用以開啟或關閉串列選擇開關（SSL device）SD1_n、SD1_n+1、SD1_n+2、…。串列選擇開關SD1_n係由串列選擇線SSL1_n所控制，串列選擇開關SD1_n+1係由串列選擇線SSL1_n+1所控制，串列選擇開關SD1_n+2係由串列選擇線SSL1_n+2所控制，依此類推。舉例來說，若串列選擇開關SD1_n被開啟，從偶數位元線BL1_even（或奇數位元線BL1_odd）提供之電壓可以施加至連接於串列選擇開關SD1_n之串列上。

接地選擇線GSL1_n、GSL1_n+1、GSL1_n+2、…分別用以開啟或關閉接地選擇開關（GSL device）GD1_n、GD1_n+1、GD1_n+2、…。接地選擇開關GD1_n、GD1_n+1、GD1_n+2並不是由同一條接地選擇線所控制。相反的，接地選擇開關GD1_n係由接地選擇線GSL1_n所控制，接地選擇開關GD1_n+1係由接地選擇線GSL1_n+1所控制，接地選擇開關GD1_n+2係由接地選擇線GSL1_n+2所控制，依此類推。舉例來說，若接地選擇開關GSL1_n被開啟，從共同源極線CSL1提供之電壓可以施加至連接於串列選擇開關GD1_n之串列上。

位於各串列之字元線WL1_n、WL1_n+1、…分別連接於各個串列之記憶胞上。

於本實施例中，各個串列選擇線SSL1_n、SSL1_n+1、SSL1_n+2、…分別對應於各個接地選擇線GSL1_n、GSL1_n+1、GSL1_n+2、…。串列選擇線SSL1_n、SSL1_n+1、SSL1_n+2、… 之其中之一與接地選擇線GSL1_n、GSL1_n+1、GSL1_n+2、…之其中之一可以藉由一解碼器110進行選擇。於一實施例中，接地選擇線GSL1_n、GSL_1n+1、GSL1_n+2、…可以各自進行解碼選擇。舉例來說，可以開關SW1可以被斷路且開關SW2可以被導通，以施加一預定串列選擇電壓Vssl至串列選擇線SSL1_n；開關SW3可以被導通且開關SW4可以被斷路，以施加0伏特電壓至串列選擇線SSL1_n+1。開關SW5可以被斷路且開關SW6可以被導通，以施加一預定接地電壓Vgsl至接地選擇線GSL1_n；開關SW7可以被導通且開關SW8可以被斷路，以施加0伏特電壓至接地選擇線GSL1_n+1。

請參考第2圖，其繪示記憶體100之順向讀取操作（forward read operation）的電壓波形圖（waveform）。讀取操作包括一預備階段（pre-on setup stage）ST1及一讀取階段（sense developing stage）ST2。於讀取階段ST2中，記憶體100之讀取方法包括以下步驟。這些步驟可以同時執行。

選擇字元線WL1_n、WL1_n+1、…之其中之一。選擇之字元線被施加變動之一讀取電壓（read voltage）Vread；未被選擇之字元線則被施加一導通電壓（pass voltage）Vpass。

選擇串列選擇線SSL1_n、SSL1_n+1、SSL1_n+2、…之其中之一。選擇之串列選擇線被施加一預定串列選擇電壓Vssl；未被選擇之串列選擇線則施加0伏特電壓。

僅選擇一個接地選擇線GSL1_n、GSL1_n+1、GSL1_n+2、…。選擇之接地選擇線被施加一預定接地選擇電壓Vgsl；未被選擇之接地選擇線則被施加0伏特電壓。

共同源極線CSL1被施加0伏特電壓。選擇偶數位元線BL1_even、或選擇奇數位元線BL1_odd。選擇之位元線被施加一預定位元線電壓Vbl；未被選擇之位元線則施加0伏特電壓。

於此實施例中，並非所有的接地選擇線GSL1_n、GSL1_n+1、GSL1_n+2、…都被施加預定接地選擇電壓Vgsl。因此，並非所有的接地選擇開關GD1_n、GD1_n+1、GD1_n+2、…都被開啟，並且不是所有的串列都被施加來自共同源極線CSL1的0伏特電壓。

請參考第3圖，其繪示記憶體100之通道電位的示意圖。於第3圖中，選取串列S11、S12來進行讀取，串列S13、S14、S15、S16、…則未被選取。未被選取之串列S13、S14、S15、S16係為浮接（floating）。各個串列S13、S14、S15、S16、…之通道電位（channel potential）被升高至一預定電壓位準（predetermined voltage level）Vch。因此，串列S13、S14、S15、S16中未被選擇之記憶胞於閘極及通道之電壓差可以從「導通電壓Vpass與0伏特之差」降低至「導通電壓Vpass與預定電壓位準Vch之差」。由於未選擇記憶胞的電壓差已被降低，故能夠有效防止讀取干擾的發生。

請參考第4圖，其繪示記憶體100之全位元線讀取操作（all bit lines sensing operation）之電壓波形圖。於另一實施例中，所有的偶數位元線BL1_even與奇數位元線BL1_odd均被選取來施加預定位元線電壓Vbl。於此實施例中，通道電位的情況類似於第3圖之情況。串列S13、S14、S15、S16中各個未被選擇記憶胞於閘極與通道間之電壓差也可以由「導通電壓Vpass與0伏特之差」降低至「導通電壓Vpass與預定電壓位準Vch之差」。由於未選擇記憶胞之電壓差已被降低，故能夠有效防止讀取干擾的發生。

請參考第5圖，繪示根據另一實施例之記憶體200的示意圖。記憶體200可以是一個三維SGVC記憶體。記憶體200包括數個串列。各個串列包括數個記憶胞。記憶體200包括數個偶數位元線BL2_even、數個奇數位元線BL2_odd、數個字元線、數個串列選擇線SSL2_n、SSL2_n+1、SSL2_n+2、SSL2_n+3、數個接地選擇線GSL2_n、GSL2_n+1、GSL2_n+2、GSL2_n+3及一共同源極線CSL2。

請參考第6圖，繪示記憶體200之串列S21至串列S28的示意圖。各個串列S21～S28的一端連接至共同源極線CSL2，且各個串列S21～S28的另一端連接至偶數位元線BL2_even或奇數位元線BL2_odd。

串列選擇線SSL2_n、SSL2_n+1、SSL2_n+2、SSL2_n+3分別用以開啟或關閉串列選擇開關SD2_n、SD2_n+1、SD2_n+2、SD2_n+3。串列選擇開關SD2_n係由串列選擇線SSL2_n所控制，串列選擇開關SD2_n+1係由串列選擇線SSL2_n+1所控制，串列選擇開關SD2_n+2係由串列選擇線SSL2_n+2所控制，且串列選擇開關SD2_n+3係由串列選擇線SSL2_n+3所控制。舉例來說，若串列選擇開關SD2_n被開啟，從奇數位元線BL2_odd（或偶數位元線BL1_even）提供之電壓可以施加至連接於串列選擇開關SD2_n之串列S21（或串列S25）。

接地選擇線GSL2_n、GSL2_n+1、GSL2_n+2、GSL2_n+3分別用以開啟或關閉接地選擇開關GD2_n、GD2_n+1、GD2_n+2、GSL2_n+3。接地選擇開關GD2_n、GD2_n+1、GD2_n+2、GSL2_n+3並不是由同一條接地選擇線所控制。相反的，接地選擇開關GD2_n係由接地選擇線GSL2_n所控制，接地選擇開關GD2_n+1係由接地選擇線GSL2_n+1所控制，接地選擇開關GD2_n+2係由接地選擇線GSL2_n+2所控制，接地選擇開關GD2_n+3係由接地選擇線GSL2_n+3所控制。舉例來說，若接地選擇開關GD2_n被開啟，從共同源極線CSL2提供之電壓可以施加至連接於接地選擇開關GD2_n之串列S22、S25上。

於全位元線讀取操作（all bit lines sensing scheme）的實施例中，串列S22、S25被視為一個頁面（page），串列S23、S26被視為一個頁面，串列S24、S27被視為一個頁面，串列S21、S28被視為一個頁面。

於第6圖中，對串列S22、S25進行讀取。串列S23、S24、S27、S28係為浮接（floating）。串列S23、S24、S27、S28之通道電位被升高至預定電壓位準Vch。因此，於串列S23、S24、S27、S28中，各個未選擇記憶胞於閘極及通道之電壓差可以從「導通電壓Vpass與0伏特之差」降低至「導通電壓Vpass與預定電壓位準Vch之差」。再者，串列選擇開關SD2_n被串列選擇線SSL2_n導通，使得串列S21之通道電位被升高至奇數位元線BL2_odd所提供之預定位元線電壓Vbl。串列選擇開關SD2_n+1被串列選擇線SSL2_n+1導通，使得通道電位被升高至偶數位元線BL2_even所提供之預定位元線電壓Vbl。因此，於串列S21、S26中各個未選擇之記憶胞於閘極及通道之電壓差可以從「導通電壓Vpass與0伏特之差」降低至「導通電壓Vpass與預定位元線電壓Vbl之差」。由於未選擇記憶胞之電壓差已被降低，故能夠有效防止讀取干擾的發生。

請參考表一，其繪示串列S22、S25所組成之頁面的讀取操作。於表一中，串列選擇線SSL2_n、SSL2_n+1被選取，以施加預定串列選擇電壓Vssl；未被選取之串列選擇線SSL2_n+2、SSL2_n+3則被施加0伏特電壓。接地選擇線GSL2_n被選取，以施加預定接地選擇電壓Vgsl；未被選擇之接地選擇線GSL2_n+1、GSL2_n+2、GSL2_n+3則被施加0伏特電壓。共同源極線CSL2被施加0伏特電壓。全部之偶數位元線BL2_even與奇數位元線BL2_odd皆被選取，以施加預定位元線電壓Vbl。 表一

請參考表二，其繪示串列S23、S26所組成之頁面的讀取操作。於表二中，串列選擇線SSL2_n+1、SSL2_n+2被選擇，以施加預定串列電壓Vssl；未被選擇之串列選擇線SSL2_n、SSL2_n+3則被施加0伏特電壓。接地選擇線GSL2_n+1被選擇，以施加預定接地選擇電壓Vgsl；未被選擇之接地選擇線GSL2_n、GSL2_n+2、GSL2_n+3則被施加0伏特電壓。共同源極線CSL2被施加0伏特電壓。全部之偶數位元線BL2_even與奇數位元線BL2_odd則皆被施加預定電壓Vbl。 表二

請參考表三，其繪示串列S24、S27所組成之頁面的讀取操作。於表三中，串列選擇線SSL2_n+2、SSL2_n+3被選擇，以施加預定串列電壓Vssl；未被選擇之串列選擇線SSL2_n、SSL2_n+1則被施加0伏特電壓。接地選擇線GSL2_n+2被選擇，以施加預定接地選擇電壓Vgsl；未被選擇之接地選擇線GSL2_n、GSL2_n+1、GSL2_n+3則被施加0伏特電壓。共同源極線CSL2被施加0伏特電壓。全部之偶數位元線BL2_even與奇數位元線BL2_odd則皆被選取，以施加預定電壓Vbl。 表三

請參考表四，其繪示由串列S21、S28組成之頁面的讀取操作。於表四中，串列選擇線SSL2_n+3、SSL2_n被選取，以被施加預定串列電壓Vssl；未被選擇之串列選擇線SSL2_n+1、SSL2_n+2則被施加0伏特電壓。接地選擇線GSL2_n+3被選取，以施加預定接地選擇電壓Vgsl；未被選擇之接地選擇線GSL2_n、GSL2_n+1、GSL2_n+2則被施加0伏特電壓。共同源極線CSL2被施加0伏特電壓。全部之偶數位元線BL2_even與奇數位元線BL2_odd則皆被施加預定電壓Vbl。 表四

如上所述，在全位元線讀取操作（all bit lines sensing scheme）的過程中，未選取記憶胞之閘極與通道之電壓差可以被降低至「導通電壓Vpass與預定電壓位準Vch之差」或「導通電壓Vpass與預定位元線電壓Vbl之差」。如此一來，能夠有效防止讀取干擾的發生。

綜上所述，雖然本揭露已以較佳實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100、200‧‧‧記憶體

110‧‧‧解碼器

BL1_even、BL2_even‧‧‧偶數位元線

BL1_odd、BL2_odd‧‧‧奇數位元線

CSL1、CSL2‧‧‧共同源極線

GD1_n、GD1_n+1、GD1_n+2、GD2_n、GD2_n+1、GD2_n+2、GD2_n+3‧‧‧接地選擇開關

GSL1_n、GSL1_n+1、GSL1_n+2、GSL2_n、GSL2_n+1、GSL2_n+2、GSL2_n+3‧‧‧接地選擇線

S11、S12、S13、S14、S15、S16、S21、S22、S23、S24、S25、S26、S27、S28‧‧‧串列

SD1_n、SD1_n+1、SD1_n+2、SD2_n、SD2_n+1、SD2_n+2、SD2_n+3‧‧‧串列選擇開關

SSL1_n、SSL1_n+1、SSL1_n+2、SSL2_n、SSL2_n+1、SSL2_n+2、SSL2_n+3‧‧‧串列選擇線

ST1‧‧‧預備階段

ST2‧‧‧讀取階段

SW1、SW2、SW3、SW4、SW5、SW6、SW7、SW8‧‧‧開關

Vbl‧‧‧預定位元線電壓

Vch‧‧‧預定電壓位準

Vgsl‧‧‧預定接地電壓

Vpass‧‧‧導通電壓

Vread‧‧‧讀取電壓

Vssl‧‧‧預定串列選擇電壓

WL1_n、WL1_n+1、WL2‧‧‧字元線

第1圖繪示根據一實施例之記憶體的示意圖。 第2圖繪示記憶體之順向讀取操作（forward read operation）的電壓波形圖（waveform）。 第3圖繪示記憶體之通道電位的示意圖。 第4圖繪示記憶體之全位元線讀取操作（all bit lines sensing operation）之電壓波形圖。 第5圖繪示根據另一實施例之記憶體的示意圖。 第6圖繪示記憶體之數個串列的示意圖。

Claims (10)

1. 一種記憶體之讀取方法，用以防止讀取干擾（read disturbance），該讀取方法包括‧‧‧ 選擇複數個串列選擇線（string select line）之至少其中之一，並施加一預定串列選擇電壓至選擇之該串列選擇線；以及 僅選擇複數個接地選擇線（ground select line）之其中之一，並施加一預定接地選擇電壓至選擇之該接地選擇線。
2. 如申請專利範圍第1項所述之記憶體之讀取方法，其中該些接地選擇線不互相連接。
3. 如申請專利範圍第1項所述之記憶體之讀取方法，其中該記憶體包括複數個串列（string），該些串列之至少其中之一被選擇，且選擇之該串列連接於選擇之該串列選擇線及選擇之該接地選擇線。
4. 如申請專利範圍第1項所述之記憶體之讀取方法，更包括: 選擇複數個偶數位元線（even bit line）或複數個奇數位元線（odd bit line），以施加一預定位元電壓。
5. 如申請專利範圍第1項所述之記憶體之讀取方法，其中於選擇該些串列選擇線之至少其中之一的步驟中，該些串列選擇線之其中之二被選擇。
6. 一種記憶體，包括： 複數個串列選擇線（string select line），該些串列選擇線之至少其中之一透過一解碼器選擇，以施加一預定串列選擇電壓；以及 複數個接地選擇線（ground select line），僅有該些串列選擇線之其中之一透過該解碼器被選擇，以施加一預定接地選擇電壓。
7. 如申請專利範圍第6項所述之記憶體，其中該些接地選擇線不互相連接。
8. 如申請專利範圍第6項所述之記憶體，更包括： 複數個串列，其中該些串列之至少其中之一被選擇，且選擇之該串列連接於選擇之該串列選擇線及選擇之該接地選擇線。
9. 如申請專利範圍第6項所述之記憶體，更包括: 複數個偶數位元線（even bit line）及複數個奇數位元線（odd bit line），其中該些偶數位元線或該些奇數位元線被選擇，以施加一預定位元電壓。
10. 如申請專利範圍第6項所述之記憶體，其中該些串列選擇線之其中之二被選擇。