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TWI391932B - 半導體記憶體之資料寫入方法及記憶體控制器 - Google Patents

半導體記憶體之資料寫入方法及記憶體控制器 Download PDF

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TWI391932B
TWI391932B TW097105214A TW97105214A TWI391932B TW I391932 B TWI391932 B TW I391932B TW 097105214 A TW097105214 A TW 097105214A TW 97105214 A TW97105214 A TW 97105214A TW I391932 B TWI391932 B TW I391932B
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TW097105214A
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Inventor
Tomoji Takada
Original Assignee
Toshiba Kk
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Publication date
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Description

半導體記憶體之資料寫入方法及記憶體控制器
此發明係關於一種半導體記憶體之資料寫入方法及記憶體控制器。舉例而言，此發明係關於一種在一NAND快閃記憶體中之資料隨機化方法。
目前，隨著數位相機及可攜式音訊播放器之快速傳播，存在對於高容量之非揮發性半導體記憶體的不斷增加之需求。就此而論，NAND快閃記憶體(下文中，有時僅稱為快閃記憶體)已廣泛用作非揮發性半導體記憶體。
此外，隨著半導體技術之近來的進步，NAND快閃記憶體朝向更高容量之動向係顯著的。NAND快閃記憶體具有一NAND串結構，在其中複數個記憶胞係串聯連接。當NAND快閃記憶體具有較高之容量時，包括在NAND串中之記憶胞之數目亦增加。
習知之NAND快閃記憶體具有以下問題：隨著NAND串中之記憶胞之數目的增加，操作可靠性惡化。
本發明提供一種半導體記憶體之資料寫入方法及記憶體控制器，其能夠改良該操作可靠性。
依據本發明之一態樣，提供一種半導體記憶體之資料寫入方法，在該半導體記憶體中，每一者具有一連接至一字元線之閘極之非揮發性記憶胞係串聯連接，該方法包含：依據資料待寫入之記憶胞之一字元線位址而選擇一用於 資料之攪亂方法；使用該選擇之攪亂方法來攪亂該資料；以及依據該字元線位址將該攪亂資料寫入該記憶胞中。
依據本發明之一態樣，提供一種用於控制一包括連接至字元線的複數個非揮發性記憶胞之半導體記憶體之記憶體控制器，該記憶體控制器包含：一介面，其係連接至一主機裝置且自該主機裝置接收待寫入該半導體記憶體中的資料；一處理器，其依據該資料待寫入之該等記憶胞之該字元線位址而決定一用於該資料之攪亂方法；以及一攪亂電路，其使用由該處理器所決定之該攪亂方法來攪亂該資料。
 [第一具體實施例]
使用圖1來說明依據本發明之一第一具體實施例之一記憶體系統。圖1係依據該第一具體實施例之記憶體系統之方塊圖。
如圖1所示，該記憶體系統包括一記憶卡1及一主機裝置2。該主機裝置2包括用於存取經由一匯流排介面14連接至該主機裝置2的該記憶卡1之硬體及軟體。該記憶卡1在連接至該主機裝置2時接收電源且依據自主機裝置2之存取而執行一程序。
該記憶卡1經由該匯流排介面14與主機單元2交換資訊。該記憶卡1包括一NAND快閃記憶體晶片(有時僅稱為 NAND快閃記憶體或快閃記憶體)11、一用於控制該快閃記憶體晶片11之卡控制器12及複數個信號接針(第一接針至第九接針)13。
該複數個信號接針13電連接至該卡控制器12。舉例而言，如圖2所示，信號分配至該複數個信號接針13之第一至第九接針。圖2係顯示第一至第九接針及分配至該等接針之信號的一表格。
資料0至資料3分別分配至第七接針、第八接針、第九接針及第一接針。第一接針亦分配至一卡偵測信號。第二接針分配至一命令，第三及第六接針分配至接地電位Vss，第四接針分配至一電源電位Vdd及第五接針分配至一時脈信號。
設計該記憶卡1以便其可插入一於主機單元2中所製造的槽並自該槽移除。提供在該主機單元2中之一主機控制器(未顯示)經由第一至第九接針與記憶卡1中之卡控制器12交換各種信號及資料。舉例而言，當將資料寫入該記憶卡1中時，主機控制器經由該第二接針以串聯信號之形式將一寫入指令傳送至該卡控制器12。此時，響應供應至第五接針之時脈信號，卡控制器12接受供應至該第二接針之寫入命令。
如上所述，寫入命令僅使用第二接針連續輸入至該卡控制器12。如圖2所示，在用於資料3之第一接針與用於接地電位Vss之第三接針之間提供分配至一命令的輸入之第二接針。複數個信號接針13與用於該等信號接針13之匯流排 介面14用於在主機單元2中之主機控制器與記憶卡1之間進行通信。
相反，在快閃記憶體11與卡控制器12之間的通信由一用於NAND快閃記憶體之介面來執行。因此，雖然此處未顯示，但快閃記憶體11與卡控制器12使用(舉例而言)8位元輸入/輸出(I/O)線彼此連接。
舉例而言，當卡控制器12將資料寫入該快閃記憶體11中時，該卡控制器12經由I/O線按順序將資料輸入命令80H、行位址、頁面位址、資料及程式命令10H輸入至該快閃記憶體11。此處，在命令80H中之"H"表示十六進制數。實際上，供應"10000000"之8位元信號平行於8位元I/O線。亦即，在NAND快閃記憶體介面中，在一命令中之複數個位元係平行供應。
而且，在NAND快閃記憶體介面中，用於該快閃記憶體11之命令及資料使用相同的I/O線來傳輸。如上所述，用於主機控制器與主機單元2中之記憶卡1之間通信之介面不同於用於快閃記憶體11與卡控制器12之間通信之介面。
其次，使用圖3說明包括在圖1之記憶卡1中之卡控制器的內部組態。圖3係卡控制器2之方塊圖。
卡控制器12管理該快閃記憶體11之實體狀態(例如，何實體區塊位址包括什麼數目之邏輯區段位址資料或何區塊在抹除狀態)。接著，卡控制器11控制將資料寫入NAND快閃記憶體11中或自該NAND快閃記憶體11讀取資料之操作。如圖3所示，該卡控制器12包括一主機介面模組21、 一微處理單元(MPU)22、一快閃控制器23、一唯讀記憶體(ROM)24、一隨機存取記憶體(RAM)25及一攪亂電路26。
主機介面模組21在卡控制器12與主機裝置2之間提供一介面。
MPU 22控制記憶卡1之總操作。舉例而言，當記憶卡1接收電源時，MPU 22將儲存在ROM 24中之韌體(或控制程式)讀取進RAM 25中且執行一特定程序，進而在該RAM 25中建立各種表格。而且，在接收一寫入命令、一讀取命令或一抹除命令時，MPU 22在該快閃記憶體11上執行一特定程序。此外，MPU 22控制該攪亂電路26，進而攪亂寫入資料。該寫入資料之攪亂容稍後詳細說明。
ROM 24儲存一由MPU 22使用之控制程式或其類似程式。用作MPU 22之一工作區域之RAM 25儲存控制程式及各種表格。而且，RAM 25保持之前建立的攪亂表格27。該攪亂表格27容稍後詳細說明。快閃控制器23在卡控制器12與快閃記憶體11之間提供一介面。
其次，NAND快閃記憶體11之內部組態容稍後簡要說明。圖4係NAND快閃記憶體11之方塊圖。如圖4所示，NAND快閃記憶體11包括一記憶胞陣列30、一頁面緩衝器31及一列解碼器32。
該記憶胞陣列30包括複數個記憶體區塊BLK。在記憶體區塊BLK中抹除資料。亦即，同時抹除在相同記憶體區塊BLK中之資料。記憶體區塊BLK之每一者包括複數個記憶 胞電晶體。在該記憶體區塊BLK中，提供複數個字元線WL0、WL1、…及以直角橫跨該等字元線WL0、WL1、…之複數個位元線。在下文中，除非特定區別，字元線WL0、WL1、…僅稱為字元線WL。除非特定區別，位元線BL0、BL1、…係簡稱為位元線BL。在同一列中之記憶胞電晶體係通常連接至同一字元線。而且，在同一行中之該等記憶胞電晶體係通常連接至複數個記憶胞電晶體之單元中的一位元線BL。將資料寫入一記憶胞電晶體集之單元中或在其中讀取資料。一記憶胞電晶體集係稱為一頁面。在讀取或寫入資料時，依據一列位址選擇字元線WL且依據一行位址選擇位元線BL。在圖4之範例中，在快閃記憶體11中之每一記憶體區塊包括(例如)32個頁面。
將資料輸入至該快閃記憶體11且自其輸出之頁面緩衝器31臨時保持資料。頁面緩衝器31可保持的資料之大小與每一記憶體區塊BLK之頁面大小(例如，對於ECC而言為2048位元組＋64位元組)相等。舉例而言，當寫入資料時，頁面緩衝器31在對應於其自身儲存能力的一頁面之單元中執行將資料輸入至該快閃記憶體11或自該快閃記憶體11輸出資料之程序。
列解碼器32在寫入資料或讀取資料時選擇字元線WL。
其次，使用圖5來說明該記憶體區塊之詳細組態。圖5係任意一記憶體區塊BLK之等效電路圖。
如圖5所示，記憶體區塊BLK包括配置在字元線WL之方向上的(m＋1)個NAND串(m為大於或等於1之自然數)。每一 NAND串包括選擇電晶體ST1及ST2以及16個記憶胞電晶體MT。包括在NAND串中之記憶胞電晶體MT之數目係說明性而非限制性且可為(例如)8、32、64或128。包括在每一NAND串中之選擇電晶體ST1具有連接至位元線BL0至BLm之任意一者之其汲極及連接至一選擇閘極線SGD之其閘極。選擇電晶體ST2具有連接至一源極線SL之其源極及連接至一選擇閘極線SGS之其閘極。
記憶胞電晶體MT之每一者係一MOS電晶體，其具有一形成於一半導體基板上之堆疊閘極，其中一閘極絕緣膜係插入其間。該堆疊閘極包括一形成於該閘極絕緣膜上之電荷儲存層(或一浮動閘極)及一形成於該電荷儲存層上之控制閘極(其中一中間閘極絕緣膜係插入其間)。在每一NAND串中，16個記憶胞電晶體MT以個別電流路徑係串聯連接之方式配置在選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。接著，記憶胞電晶體MT之控制閘極以一對一通信之方式連接至字元線WL0至WL15，自最接近源極之記憶胞電晶體開始。因此，連接至字元線WL15之記憶胞電晶體MT之汲極連接至選擇電晶體ST1之源極且連接至字元線WL0之記憶胞電晶體MT之源極連接至選擇電晶體ST2之汲極。
字元線WL0至WL15通常連接至記憶體區塊中之NAND串之間的記憶胞電晶體MT的控制閘極。明確而言，在記憶體區塊BLK中之同一列中的記憶胞電晶體MT之控制閘極連接至同一字元線WL。而且，位元線BL0至BLm通常連接 至記憶體區塊之間的選擇電晶體ST1之汲極。明確而言，在複數個記憶體區塊BLK中之同一行中的NAND串係連接至同一位元線BL。
在下文中，記憶胞電晶體MC可簡稱為記憶胞MC。
每一記憶胞MC可保持4階資料("00"資料、"01"資料、"10"資料或"11"資料)，即，2位元資料。接著，對於此等2位元，分配兩個不同的頁面位址。明確而言，對於2位元資料，將下頁面位址分配至低次位元且將上頁面位址分配至高次位元。因此，依據第一具體實施例之組態，因為記憶體區塊BLK包括32個頁面，所以存在16個上頁面及16個下頁面。
使用圖6來說明記憶胞MC之臨限值。圖6係顯示記憶胞MC中之一臨限分佈之一曲線圖，其中橫座標軸表示臨限電壓Vth且縱座標軸表示記憶胞存在之可能性。
如圖6所示，記憶胞MC可以臨限電壓Vth之升序的方式而保持四個資料項："11"、"01"、"10"及"00"。保持"11"資料之記憶胞之臨限電壓Vth滿足表達式Vth<0V。保持"01"資料之記憶胞之臨限電壓Vth滿足表達式0V<Vth<Vth1。保持"10"資料之記憶胞之臨限電壓Vth滿足表達式Vth1<Vth<Vth2。保持"00"資料之記憶胞之臨限電壓Vth滿足表達式Vth2<Vth<Vth3。
使用圖7來簡要說明將4階資料寫入一記憶胞MC中之方法。圖7係顯示一記憶胞中之一臨限分佈之一曲線圖，特定言之，顯示記憶胞之臨限電壓Vth在一寫入操作中改變 之方式。資料同時寫入一頁面。資料首先寫入下頁面且接著寫入上頁面。
在進行寫入前，記憶胞在抹除狀態。亦即，記憶胞之臨限電壓Vth為一負值且記憶胞保持"11"資料。在此情況下，資料首先寫入下頁面。若待寫入之下頁面係在"1"，則沒有電子注入浮動閘極中，結果係臨限電壓Vth保持不變。若待寫入之下頁面係在"0"，則電子注入浮動閘極中，引起臨限電壓Vth(其滿足表達式Vth1<Vth<Vth2)朝向正側改變。亦即，記憶胞在其保持"10"時幾乎具有相同之臨限值。
其次，寫入上頁面。首先，將說明下頁面在"1"處的情況。若下頁面在"1"且待寫入之上頁面亦在"1"，則甚至在寫入上頁面時亦沒有電子注入浮動閘極中，結果係臨限電壓Vth保持在負值。因此，將"11"寫入記憶胞中。若上頁面在"0"，電子注入浮動閘極中。因此，臨限電壓Vth(滿足表達式0V<Vth<Vth1)自負側改變至正側。亦即，"01"寫入記憶胞中。
其次，將說明下頁面在"0"處的情況。若下頁面在"0"且待寫入之上頁面在"1"，則在寫入上頁面時沒有電子注入浮動閘極中。因此，維持正在寫入下頁面中之結果，給出Vth1<Vth<Vth2。因此，將"10"寫入記憶胞中。若上頁面為"0"，則電子進一步注入浮動閘極中。因此，臨限電壓Vth改變至正側，給出Vth2<Vth<Vth3。亦即，將"00"寫入記憶胞中。
其次，說明保持在RAM 25中之攪亂表格27及資料攪亂。圖8係攪亂表格27之概念圖。
在第一具體實施例之記憶卡1中，為防止相同資料在行方向上連續運行，將資料以非反向資料與反向資料混合(或隨機化)之方式寫入記憶胞MC中。在此情況下，依據一具體規則改變外部輸入之寫入資料之一頁面係稱作攪亂。其為保持該具體規則之攪亂表格27，亦即，一攪亂方法。
如圖8所示，攪亂表格27保持對應於每一餘數A之字元線位址而改變資料之上頁面及下頁面之方式，該餘數A藉由將字元線WL之位址(在下文中，稱作字元線位址)除以(例如)4而獲得。明確而言，若藉由將字元線位址除以"4"而獲得之餘數A為"0"，則待寫入上頁面及下頁面中之資料允許為非反向且被寫入。亦即，允許輸入資料保持不變且直接寫入記憶胞MC中。若餘數為"1"，則待寫入上頁面及下頁面中之資料分別為反向及非反向。接著，寫入所得資料。若餘數為"2"，則待寫入上頁面及下頁面中之資料分別為非反向及反向。接著，寫入所得資料。若餘數為"3"，則待寫入上頁面及下頁面中之資料均為反向。接著，寫入所得資料。
如上所述，具有一攪亂方法用於藉由將字元線位址除以"4"而獲得之每一餘數A。換言之，此對應於將該等字元線WL分為四組且分組改變攪亂方法。圖9係該記憶體區塊BLK之一電路圖。
如圖9所示，若(例如)字元線WL0至WL15之字元線位址 為"0"至"15"，則字元線WL0、WL4、WL8、WL12之餘數A為"0"，其結果為此等字元線WL分類為一第一組。字元線WL1、WL5、WL9、WL13之餘數A為"1"，其結果為此等字元線WL分類為一第二組。字元線WL2、WL6、WL10、WL14之餘數A為"2"，其結果為此等字元線WL分類為一第三組。字元線WL3、WL7、WL11、WL15之餘數A為"3"，其結果為此等字元線分類為一第四組。在分類後，對於第一組至第四組之每一者使用一不同的攪亂方法。攪亂電路26依據該攪亂方法來攪亂外部輸入資料。
接著，說明一種將資料寫入如上文所述而組態之該記憶卡1之方法，特定言之，集中在該攪亂法方法上。圖10係幫助說明該第一具體實施例之一資料寫入方法之一流程圖。
如圖10所示，首先，主機裝置2將一資料寫入指令及寫入資料供應至記憶卡1且該卡控制器12之主機介面模組21接收該寫入指令及寫入資料(步驟S10)。
接著，MPU 22計算所接收之寫入資料待寫入之一記憶胞MC的位址(在下文中，僅關注字元線位址)(步驟11)。此後，從所計算之字元線位址，MPU 22決定對應於該字元線位址之字元線對應於第一組至第四組之何者(步驟S12)。亦即，若字元線位址為M且組之數目為"N"(在第一具體實施例中N＝"4")，則計算以下等式：A＝M mod N。當餘數A為"0"至"3"時，可見，對應於字元線位址之字元線屬於一對一對應中之第一組至第四組。
接著，MPU 22指稱保持在RAM 25中之攪亂表格27。接著，依據在步驟S12中所決定之組，MPU 22選擇一攪亂方法(步驟S13)。明確而言，在步驟S12中，若決定(例如)A＝"3"且對應於字元線位址之字元線屬於第四組，則MPU 22選擇一攪亂方法，其將寫入資料之上頁面及下頁面兩者進行反向且指示攪亂電路26進行攪亂。
接著，依據在步驟S13中MPU 22所選擇之攪亂方法，攪亂電路26攪亂寫入資料(步驟S14)。舉例而言，當將資料寫入屬於第四組之字元線WL之上頁面中時，攪亂電路26將所有之頁面資料進行反向。
此後，由攪亂電路26所攪亂之寫入資料經由快閃控制器23供應至NAND快閃記憶體11，該快閃控制器23將該資料寫入記憶胞MC中(步驟S15)。
使用圖11來說明資料攪亂方法之具體範例。圖11係一記憶胞區塊BLK之一概念圖。此外，圖11顯示在"00"寫入所有記憶胞MC中之情況下實際寫入個別記憶胞MC中之資料。
如圖11所示，輸入資料"00"直接寫入連接至屬於第一組之字元線WL0、WL4、WL8及WL12之記憶胞MC中。藉由將上頁面進行反向而獲得之資料"10"寫入連接至屬於第二組之字元線WL1、WL5、WL9及WL13之記憶胞MC中。藉由將下頁面進行反向而獲得之資料"01"寫入連接至屬於第三組之字元線WL2、WL6、WL10及WL14之記憶胞MC中。藉由將上頁面及下頁面兩者均進行反向而獲得之資料"11" 寫入連接至屬於第四組之字元線WL3、WL7、WL11及WL15之記憶胞MC中
當讀取資料時，不僅依據外部所供應之位址從記憶胞讀取資料，而且MCU 22亦讀取對應於來自攪亂表格27之位址之攪亂方法。接著，依據讀取攪亂方法，MCU 22不攪亂(解碼)所讀取之資料。舉例而言，當讀取屬於第三組之字元線之下頁面資料時，因為攪亂方法係如圖8中所顯示之"反向"，所以MCU 22將讀取資料進行反向且將所得資料輸出至外側。為執行此一讀取方法，一頁面接著一頁面地複製資料限於屬於同一組之字元線。
如上所述，在依據第一具體實施例之NAND快閃記憶體中之資料寫入方法產生在以下項(1)及項(2)中所說明的效應。
(1)可改良半導體記憶體裝置之操作可靠性。
如先前技術中所說明，目前存在對於較高容量之NAND快閃記憶體不斷增加的需要。同時，寫入及讀取資料之可靠性趨向於逐漸變差。原因在於：(例如)在NAND快閃記憶體中，為將所儲存之資料保持在一保證操作之溫度，不能使閘極絕緣膜(穿隧氧化物膜)之膜厚度薄於一特定值，因為其基於一使用穿隧電流之資料記錄方法。儘管如此，可減小在記憶胞電晶體MT之橫向方向上之大小(諸如，閘極長度及閘極寬度)。因此，歸因於閘極引發汲極漏電(gate－induced drain leak；GIDL)之現象，關於資料保留之問題(例如，所記錄資料之損失)已變得更加顯著。
此外，為減少每位元之面積，NAND串中之記憶胞電晶體之數目會增加。因此，允許流進NAND串中之電流變得更小，其使得需要讀取及感應資料之電壓變化及電流值更小。
此外，當NAND串中之記憶胞電晶體之數目增加時，存在一削弱讀取干擾(RD)之阻力及編程干擾(PD)之阻力之趨勢。藉由RD及PD之劣化趨向於在連續記憶胞電晶體之數目在開啟於NAND串中進行串聯連接之連續記憶胞電晶體的情況下更大時變得更加顯著。使用圖12及圖13來說明此範例。圖12及圖13顯示NAND串之等效電路圖。圖13顯示開啟連接至字元線WL0至WL(k－1)之記憶胞電晶體之一情況。
如圖12所示，NAND串包括n(n為大於或等於2之自然數)個數目之記憶胞電晶體MT。接著，感應讀取資料之感應放大器40連接至一位元線BL。在每一記憶胞電晶體MT中存在寄生電容41。該寄生電容41在(例如)一記憶胞電晶體之源極或汲極與一井區之間係p－n接面，該記憶胞電晶體形成於該井區中。
如圖13所示，(例如)當連接至字元線WL0至WL(k－1)之k個數目之記憶胞電晶體進入開啟狀態時，在NAND串中發展一很高之寄生電容42。亦即，作為在連接至字元線WL0至WL(k－1)之記憶胞電晶體中寄生電容41平行連接之結果而形成的一巨大寄生電容42存在於連接至字元線WLk之記憶胞電晶體與選擇電晶體ST2之間。寄生電容42對於 NAND快閃記憶體具有各種反效應。
舉例而言，當字元線WL0之電位進入一讀取電壓時，從寄生電容42所供應之大量電荷(電流)由字元線WL0之閘極電壓加速，進而產生熱電子。接著，所產生之熱電子橫跨連接至字元線WL0之記憶胞電晶體之穿隧氧化物膜，從而損壞記憶胞電晶體中所記錄之資料。此被稱為GIDL現象。而且，當許多連續記憶胞電晶體進行時，已知不但RD而且PD易於出現。
對於在NAND串中所進行之許多連續記憶胞電晶體，在許多頁面上之同一行位址中之資料必須相等。此不需要被考量，因為實際資料通常為隨機資料。此資料之連續性根據應用係普通的。明確而言，"0"資料在較少使用之媒體卡之文檔配置表格(FAT)區域的廣泛使用區域上運行。在此情況下，"0"資料經常在許多頁面上連續運行。而且，在一具體應用(其將一固定大小之一文檔作為一資料文檔來支援)中，在初始化後，"0"填補區域經常立即繼續渴望一具有較少量之資料的文檔。因此，易於出現以上問題。
然而，就第一具體實施例而言，字元線WL依據A值(A＝M mod N)分類為N組。換言之，將該等字元線分組為彼此鄰接的複數個字元線之單元，其中至少一字元線在其之間。在第一具體實施例中，字元線依據藉由將該字元線位址除以"4"所獲得之餘數A而分為四組。接著，對每一組應用不同的攪亂方法。因此，應用於字元線之攪亂方法從一鄰接字元線至另一者而不同。因此，甚至當相同資料寫 入許多連續記憶胞中時，相同資料可防止在同一NAND串中連續運行。亦即，在第一具體實施例中，資料均勻分配在四個資料項上。因此，可減輕RD問題及PD問題且可改良NAND快閃記憶體之操作可靠性。
(2)在劣化NAND快閃記憶體(第一部分)之性能之情況下可獲得項(1)中之效應。
如項(1)中所說明，在第一具體實施例之一NAND快閃記憶體之行方向上隨機化該資料。
在此方面下，作為防止資料被截取之安全技術之一部分，存在資料攪亂技術。然而，用於安全之攪亂技術具有以下問題。
從攪亂演算法之觀點，攪亂演算法與攪亂種子均不可在頁面之間改變。因此，在一頁面內隨機化資料係有效的。因為對於在不同頁面上具有同一行位址之記憶胞而言，始終在一個方向上設定資料非反向操作及反向操作，所以不會隨機化該資料。因此，不可預期關於RD及PD問題之測量效應。
此外，若一頁面接著一頁面地改變攪亂種子以解決上述問題，則當寫入一特定頁面中之攪亂資料複製進另一頁面時，即使該資料使用新頁面之攪亂種子未進行攪亂(解碼)，該攪亂資料仍不能恢復為原始資料。攪亂種子為用於攪亂資料之原始資料。其概念與圖8之攪亂方法同義。因此，若一頁面位址接著一頁面位址地改變攪亂種子，則不可使用頁面複本命令，其嚴重降低NAND快閃記憶體之 性能。
然而，就第一具體實施例之NAND快閃記憶體而言，未在行方向上彼此鄰接之複數個字元線WL分類為同一組。而且，同一攪亂方法應用於同一組。因此，在同一組中，可在不劣化NAND快閃記憶體之性能之情況下，進行頁面複製及獲得項1中之效應。
當然，在第一具體實施例中，直接頁面複製在不同組之間也受到禁止。然而，實際需要頁面複製之情況經常在區塊資料之一部分或所有區塊資料同時移動至另一區塊時而發生。亦即，此為許多頁面係連續頁面複製之情況。在第一具體實施例中，將第一組至第四組按順序配置在行方向上。亦即，在行方向上以相同次序來重複第一組至第四組。因此，資料之複數個連續頁面可在另一記憶體區塊中複製為複數個連續頁面。因此，從實際觀點來看，在不同組之間禁止進行頁面複製不會變成一大問題。
[第二具體實施例]
其次，說明依據本發明之一第二具體實施例之一記憶體系統。第二具體實施例係使得不僅攪亂寫入資料而且攪亂種子資料均寫入第一具體實施例之記憶胞中。圖14係依據第二具體實施例之卡控制器12的一部分之一方塊圖。
如圖14所示，參考RAM 25中之攪亂表格27，MPU 22輸出攪亂種子資料。若外部輸入寫入資料為WD且攪亂種子資料為SD，則攪亂電路26使用函數F(WD,SD)來攪亂資料。因此，依據在第一具體實施例中所說明之圖8中所顯 示之攪亂種子資料來攪亂該寫入資料。攪亂電路26藉由對寫入資料及攪亂種子資料執行(例如)EXCLUSIVE－OR操作之一EXOR閘極來實現。
圖15係攪亂表格27之概念圖。如圖15所示，攪亂表格27保持用於每一A之攪亂種子資料。攪亂表格27保持用於攪亂上頁面之攪亂種子資料S0_UP至S3_UP及用於攪亂下頁面之攪亂種子資料S0_LW至S3_LW。此等對應於函數F(WD,SD)中之變數SD。
舉例而言，當資料寫入屬於第四組之一字元線WL之下頁面中時，MPU 22自攪亂表格27讀取種子資料S3_LW。接著，攪亂電路26對寫入資料及種子資料S3_LW執行EXCLUSIVE_OR操作。因此，作為圖8中所說明之攪亂之結果反向該寫入資料。
在攪亂電路26所攪亂之寫入資料及由MPU 22所讀取且在攪亂該寫入資料中所使用之攪亂種子資料經由快閃控制器23供應至NAND快閃記憶體11。
圖16係待寫入NAND快閃記憶體之一記憶胞中之一頁面資料之一概念圖。換言之，圖16係載入頁面緩衝器31中之頁面資料之一概念圖。如圖16所示，頁面資料包括該攪亂寫入資料及攪亂種子資料。如上述所組態之頁面資料集體寫入進該記憶胞MC中。
當讀取資料時，從記憶胞不僅讀取寫入資料而且讀取攪亂種子資料。接著，MCU 22使用同時所讀取之攪亂種子資料而未攪亂所讀取之寫入資料。因為使用此一讀取方 法，所以可在任意頁面之間一頁面接著一頁面地複製資料。
如上所述，藉由第二具體實施例之NAND快閃記憶體，除了在第一具體實施例中所說明之項(1)中之效應外，可獲得以下項(3)中之效應。
(3)在不劣化NAND快閃記憶體(部分2)之性能之情況下可獲得項(1)中之效應。
藉由依據第二具體實施例之資料寫入方法，攪亂種子資料與待記錄之資料直接記錄進每一頁面中。因此，可在不限制頁面複製之情況下進行攪亂。
在不攪亂資料而將攪亂種子資料作為頁面資料寫入記憶胞中使得在讀取該資料時使用攪亂種子資料之該資料可不被攪亂。亦即，因為每一頁面之攪亂種子資料已寫入其頁面資料中，所以可在沒有任何問題之情況下在任意頁面之間進行複製。
在圖16之範例中，攪亂種子資料寫入該頁面資料之開始中。此使得攪亂種子資料能夠在讀取操作中首先被讀取。使用攪亂種子資料，跟隨其之頁面資料未受到攪亂。當然，該攪亂種子資料所儲存之位置不限於該頁面之開始且只須在該頁面內。
在第二具體實施例中，說明寫入記憶胞中之攪亂種子資料係用作函數F中之種子SD以進行攪亂之實際資料的情況。然而，攪亂種子資料不必為實際資料。圖17係依據該第二具體實施例之一修改之一攪亂表格27之一概念圖。如 圖17所示，索引通常提供至保持在記憶體中之表格中的每一項目。索引可稱為識別號碼，其經提供可用於區別個別項目。因此，如圖１８中之頁面資料之一概念圖所顯示，攪亂表格27之索引可代替攪亂種子資料之實際資料而寫入記憶胞中。甚至在此情況下，MCU 22可從該索引推算出所應用的攪亂方法。
當然，該索引可為顯示在圖8及圖15中之餘數A本身。舉例而言，在一保持4階資料之NAND快閃記憶體中，當字元線分類為四組時，餘數A的值用作攪亂種子資料。在此情況下，一字元線位址之低2位元可直接用作攪亂種子資料。圖19係顯示一字元線位址與頁面資料之間的關係的一概念圖。如圖19所示，藉由將字元線位址除以4而獲得之餘數A等於在字元線位址中之第0位元與第一位元處之資料。因此，MCU 22使用2位元作為攪亂種子資料且將其輸出至攪亂電路26及NAND快閃記憶體11。
如上所述，藉由依據第一及第二具體實施例之每一者之NAND快閃記憶體，當將外部供應資料寫入記憶胞中時，依據該字元線位址來選擇資料攪亂方法。將該等字元線分組為複數個鄰接字元線WL之單元，其中至少一字元線在其之間。舉例而言，依據藉由將該字元線位址M(M為大於或等於2之一自然數)除以N(N為大於或等於2之一自然數)而獲得之餘數來對該等字元線進行分組。接著，相同的攪亂方法應用於相同的組且不同的攪亂方法應用於不同的組。而且，當攪亂資料寫入記憶胞中時，與所應用之攪亂 方法相符合之攪亂種子資料可寫入具有相同字元線位址之記憶胞之一部分中。
藉由以上組態，可在NAND串之行方向上隨機化資料。亦即，可防止同一資料在行方向上連續運行。因此，不僅可防止資料之可靠性由於RD及PD而劣化，而且可使用一頁面複製命令。係卡控制器12所具有的命令之一之頁面複製命令係一用於在頁面中複製資料之命令。頁面複製命令不僅可進行正規頁面複製而且可進行以下頁面複製。在該頁面複製中，一旦對一次性讀取資料進行錯誤校正，則接著將所得資料複製到另一頁面中。
在以上具體實施例中，說明儲存4階資料之NAND快閃記憶體。然而，不用說，該等具體實施例可應用於一儲存2階資料之NAND快閃記憶體及一儲存多值資料(諸如，8階資料或更多)之NAND快閃記憶體。而且，將字元線分成多組之方法不必限於使用A＝M mod N之值的分類方法。亦即，所應用之攪亂方法只須在鄰接字元線之間不同。
此外，在以上具體實施例中，已說明自字元線WL0開始，朝字元線WL15按順序將資料寫入字元線中之情況。在此情況下，從字元線WL0開始按順序分配字元線位址。然而，該等具體實施例不限於其中資料以該次序而寫入之NAND快閃記憶體。不同於以上具體實施例中之寫入方法之寫入方法將在下文中使用圖20及圖21進行說明。
圖20係顯示保持4階資料之一記憶胞之臨限分佈且幫助說明該記憶胞之臨限電壓Vth在一寫入操作中改變之方式 的一曲線圖。將資料共同寫入一頁面中。如圖20所示，如第一具體實施例中所說明之圖7之方法首先將資料寫入下頁面中且接著將資料寫入上頁面中。不同於圖7之方法的方法在於：當"0"寫入下頁面中時，其臨限值大致設定在0V至Vth2之範圍中。接著，若寫入上頁面中，則當寫入"10"時，以其臨限值在Vth1至Vth2之範圍中之方式進行寫入。當寫入"00"時，以其臨限值在Vth2至Vth3之範圍中之方式進行寫入。
使用圖21來說明資料以寫入方法寫入字元線之每一者中之次序。圖21係一記憶體區塊之一示意圖。在圖21中，附於個別字元線之數目顯示進行寫入之次序。而且，在圖21中之"(L)"表示寫入下頁面中且"(U)"表示寫入上頁面中。如圖21所示，首先，寫入用於字元線WLi之下頁面中。接著，寫入用於字元線WL(i＋1)之下頁面中。此後，寫入用於字元線WLi之上頁面中。接著，寫入用於字元線WL(i＋2)之下頁面中。接著，寫入用於字元線WL(i＋1)中之上頁面。亦即，資料不必以字元線之次序來寫入。明確而言，當寫入用於一字元線之上頁面中時，引起用於鄰接該字元線之另一字元線之下頁面的寫入提前完成。
藉由此寫入方法，可減少記憶胞MC之臨限值之變化。在一NAND快閃記憶體中，因為記憶胞經進一步小型化，其有時呈現出：由於彼此施加之鄰接電荷儲存層之效應而使得臨限值增加。然而，採用此方法，因為僅對下頁面大致寫入，所以幾乎沒有效應施加在其下頁面已予以寫入之 頁面上。接著，當寫入上頁面中時，在記憶胞之臨限值中之變化小於在圖7之習知情況中的變化。因此，歸因於以上效應之記憶胞之臨限值中之變化程度可較小。
此外，以此寫入方法，頁面位址之次序不符合字元線位址之次序。明確而言，分配頁面位址之次序係以圖21中之此次序：用於字元線WLi之下頁面→用於字元線WL(i＋1)之下頁面→用於字元線WLi之上頁面→用於字元線WL(i＋2)之下頁面→用於WL(i＋1)之上頁面→…然而，當應用第一及第二具體實施例時，不管分配頁面位址之次序可將不同攪亂方法應用於鄰接字元線。
此外，在該等具體實施例中，說明連接至一特定字元線之一記憶胞之高階位元及低階位元同時被寫入之情況。亦即，說明將兩頁面(上頁面及下頁面)分配至一字元線之情況。然而，如圖22中一記憶體區塊之一示意圖所示，分配至一字元線之頁面之數目不限於2。在圖22之組態中，一記憶胞可保持4階資料。此外，將連接至同一字元線之複數個記憶胞同時寫入偶數個位元線或奇數個位元線之單元中。明確而言，將兩個上頁面及兩個下頁面(亦即，總共四個頁面)分配至每一字元線。在此情況下，如圖22所示，分配頁面位址之次序，亦即，寫入資料之次序如下：用於字元線WLi(偶數位元線)之下頁面→用於字元線WLi(奇數位元線)之下頁面→用於字元線WL(i＋1)(偶數位元線)之下頁面→用於字元線WL(i＋1)(奇數位元線)之下頁面→用於字元線WLi(偶數位元線)之上頁面→用於字元線 WLi(奇數位元線)之上頁面→用於字元線WL(i＋2)(偶數位元線)之下頁面→用於字元線WL(i＋2)(奇數位元線)之下頁面→…。當然，即使在此情況下，當應用第一及第二具體實施例時，不管分配頁面位址之次序，可將不同攪亂方法應用於鄰接字元線。
此外，在該等具體實施例中，舉例而言，線性回授移位暫存器可用作攪亂電路26。在此情況下，自攪亂表格27所讀取之攪亂種子資料及寫入資料輸入至線性回授移位暫存器。來自線性回授移位暫存器之輸出為攪亂寫入資料。
在該等具體實施例中，說明藉由將一字元線位址除以"4"將該等字元線分為四組之方法。然而，MCU 22不可計算一字元線位址。亦即，可能存在這樣一種情況：MCU 22使用頁面位址來處理記憶胞之位址但不認可字元線位址本身。在此一情況下，MCU 22可在不計算一字元線位址之情況下直接基於頁面位址而選擇一攪亂方法。亦即，在圖10之步驟S11中，MCU 22計算一頁面位址。其次，在步驟S13中，基於所計算之頁面位址，MCU 22選擇一攪亂方法。基於頁面位址而選擇一攪亂方法之方法包括提供一表格之方法，該表格保持在(例如)頁面位址與攪亂方法之間的對應關係。如上所述，在該等具體實施例中，應用於鄰接字元線之攪亂方法只須最後不同。並非特定限制使其不同之一方法。
此外，如圖10所示，在該等具體實施例中，說明向外供應寫入資料之情況。然而，寫入資料不限於外部供應之資 料。
此外，雖然在該等具體實施例中，已使用記憶卡，但該等具體實施例可不僅應用於記憶卡而且可通常應用於NAND快閃記憶體。而且，該等具體實施例可不僅應用於NAND快閃記憶體而且可通常應用於引起類似問題之半導體記憶體。
1‧‧‧記憶卡
2‧‧‧主機裝置/主機單元
11‧‧‧快閃記憶體(晶片)
12‧‧‧卡控制器
13‧‧‧信號接針
14‧‧‧匯流排介面
21‧‧‧主機介面模組
22‧‧‧微處理單元
23‧‧‧快閃控制器
24‧‧‧唯讀記憶體
25‧‧‧隨機存取記憶體
26‧‧‧攪亂電路
27‧‧‧攪亂表格
30‧‧‧記憶胞陣列
31‧‧‧頁面緩衝器
32‧‧‧列解碼器
40‧‧‧感應放大器
41‧‧‧寄生電容
42‧‧‧寄生電容
BL0至BLm‧‧‧位元線
BLK‧‧‧區塊
MT‧‧‧記憶胞電晶體
SL‧‧‧源極線
SGD‧‧‧選擇閘極線
SDS‧‧‧選擇閘極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
WL0至WL15‧‧‧字元線
圖1係依據本發明之一第一具體實施例之一記憶體系統之方塊圖；圖2係幫助說明依據該第一具體實施例之一記憶卡中的信號至信號接針之分配的圖式。
圖3係包括在該第一具體實施例之該記憶卡中之一卡控制器的一方塊圖；圖4係依據該第一具體實施例之一快閃記憶體之一方塊圖；圖5係依據該第一具體實施例之一記憶體區塊之一電路圖；圖6及圖7係顯示依據該第一具體實施例之該快閃記憶體的臨限分佈之曲線圖；圖8係依據該第一具體實施例之一攪亂表格之一概念圖；圖9係依據該第一具體實施例之該記憶體區塊之一電路圖；圖10係幫助說明該第一具體實施例之該快閃記憶體中的一資料攪亂方法及一資料寫入方法之一流程圖； 圖11係依據該第一具體實施例之該記憶體區塊之一概念圖，其顯示攪亂資料已寫入個別記憶胞中的一狀態；圖12及圖13係NAND串之電路圖；圖14係依據本發明之一第二具體實施例之一卡控制器的一部分之一方塊圖；圖15係依據該第二具體實施例之一攪亂表格之一概念圖；圖16係依據該第二具體實施例之頁面資料之一概念圖；圖17係依據該第二具體實施例之一修改之一攪亂表格之一概念圖；圖18係依據該第二具體實施例之一修改之頁面資料之一概念圖；圖19係顯示依據該第二具體實施例之一修改之快閃記憶體中一字元線位址與頁面資料之間的關係之一概念圖；圖20係一曲線圖，其顯示依據第一及第二具體實施例之一修改的一快閃記憶體之臨限分佈且幫助說明一資料寫入方法；以及圖21及圖22係依據第一及第二具體實施例之修改的一記憶體區塊之示意圖。
(無元件符號說明)

Claims (19)

  1. 一種寫入資料於一半導體記憶體中之方法，其中複數個非揮發性記憶胞係串聯連接，該等記憶胞具有連接至個別字元線之個別閘極，該方法包含：依據資料待寫入之記憶胞之一字元線位址而選擇一用於該資料之攪亂(scrambling)方法；使用選定之攪亂方法來攪亂該資料；以及依據該字元線位址將攪亂資料寫入該等記憶胞中，其中將該等字元線分組為彼此鄰接的複數個字元線之單元，其中該等字元線之至少一者在該等鄰接字元線之間；在連接至屬於同一組之該等字元線之記憶胞之間允許複製該資料；以及在連接至屬於不同組之該等字元線之記憶胞之間禁止複製該資料。
  2. 如請求項1之方法，其中依據藉由將字元線位址M(M為大於或等於2之一自然數)除以N(N為大於或等於2之一自然數)而獲得之一餘數來對該等組進行分類；選擇該等攪亂方法之一第一者用於待寫入該等記憶胞中的該資料，該等記憶胞係連接至屬於該等組之第一者的該等字元線；以及選擇不同於該等攪亂方法之該第一者之該等攪亂方法之一第二者用於寫入該等記憶胞中之該資料，該等記憶 胞係連接至屬於不同於該等組之該第一者的該等組之第二者之該等字元線。
  3. 如請求項1之方法，其中該選定之攪亂方法之種子資料係採用對應字元線位址，而與該攪亂資料一起寫入該等記憶胞中。
  4. 如請求項1之方法，其中該選擇一攪亂方法包括決定該字元線位址屬於該等組之何者；以及依據來自一表格之該決定組選擇該攪亂方法，在該表格中記錄該等攪亂方法用於以一對一對應之該等組；以及提供至該表格中之該等組之每一者的索引資料係採用該對應字元線位址，而與該攪亂資料一起寫入該等記憶胞中。
  5. 如請求項1之方法，其中該等記憶胞之每一者具有一堆疊閘極，其包括一形成於一半導體基板上之電荷儲存層，其中一閘極絕緣膜係插入其間；以及一形成於該電荷儲存層上之控制閘極，其中一中間閘極絕緣膜係插入其間且連接至該等字元線之任一者。
  6. 如請求項1之方法，其中以使鄰接之二字元線分屬於不同組之方式，將該等字元線分類為複數組。
  7. 如請求項1之方法，其中以使鄰接之二字元線分屬於不同組之方式，將該等字元線分類為複數組； 該選擇一攪亂方法包括決定該字元線位址屬於該等組之何者；依據來自一表格之該決定組選擇該攪亂方法，在該表格中記錄該等攪亂方法用於以一對一對應之該等組；以及提供至該表格中之該等組之每一者的索引資料係採用該對應字元線位址，而與該攪亂資料一起寫入該等記憶胞中。
  8. 一種寫入資料於一半導體記憶體中之方法，其中第一非揮發性記憶胞及第二非揮發性記憶胞係串聯連接，該第一非揮發性記憶胞之閘極之每一者係連接至一第一字元線，該第二非揮發性記憶胞之閘極之每一者係連接至一鄰接於該第一字元線之一第二字元線，該方法包含：使用一第一攪亂方法來攪亂第一資料；將該攪亂第一資料寫入該第一非揮發性記憶胞中；使用不同於該第一攪亂方法之一第二攪亂方法來攪亂第二資料；以及將該攪亂第二資料寫入該第二非揮發性記憶胞中。
  9. 如請求項8之方法，其中依據該等第一非揮發性記憶胞之列位址來選擇該第一攪亂方法；以及依據該等第二非揮發性記憶胞之列位址來選擇該第二攪亂方法。
  10. 如請求項8之方法，其中將該第一攪亂方法之種子資料寫入該等第一非揮發性記憶胞之任一者中；以及 將該第二攪亂方法之種子資料寫入該等第二非揮發性記憶胞之任一者中。
  11. 如請求項8之方法，其中將關於該第一攪亂方法之索引資料寫入該等第一非揮發性記憶胞之任一者中；以及將關於該第二攪亂方法之索引資料寫入該等第二非揮發性記憶胞之任一者中。
  12. 如請求項8之方法，其中該等第一及第二非揮發性記憶胞之每一者具有一堆疊閘極，其包括一形成於一半導體基板上之電荷儲存層，其中一閘極絕緣膜係插入其間；以及一形成於該電荷儲存層上之控制閘極，其中一中間閘極絕緣膜係插入其間且連接至該等字元線之任一者。
  13. 一種記憶體控制器，其控制一包括連接至字元線之複數個非揮發性記憶胞之半導體記憶體，該記憶體控制器包含：一介面，其可連接至一主機裝置且自該主機裝置接收待寫入該半導體記憶體中之資料；一處理器，其依據該資料待寫入之該等記憶胞之該字元線位址而決定一用於該資料之攪亂方法；以及一攪亂電路，其使用由該處理器所決定之該攪亂方法來攪亂該資料，其中將該等字元線分組為彼此鄰接的複數個字元線之單元，其中該等字元線之至少一者在該等鄰接字元線之間；在連接至屬於同一組之該等字元線之記憶胞之間允許 複製該資料；以及在連接至屬於不同組之該等字元線之記憶胞之間禁止複製該資料。
  14. 如請求項13之控制器，進一步包含一記憶體，其具有一保持待應用於該資料之該等攪亂方法之表格，該資料待寫入連接至該等字元線之每一者之該等記憶胞中；其中該處理器參考該表格決定待使用之該攪亂方法。
  15. 如請求項13之控制器，其中該處理器依據藉由將該字元線位址除以N(N為大於或等於2之一自然數)所獲得之餘數來決定該攪亂方法。
  16. 如請求項13之控制器，其中禁止該資料在該等記憶胞之間進行複製，該等記憶胞保持之該等資料已被應用該等攪亂方法中之數個不同者；以及允許該資料在該等記憶體胞之間進行複製，該等記憶胞保持之該等資料已被應用該等攪亂方法中之一個相同者。
  17. 如請求項13之控制器，其中由該處理器所決定之該攪亂方法之種子資料係採用該對應字元線位址，而與該攪亂資料一起寫入該記憶胞中。
  18. 如請求項13之控制器，其中由該處理器所決定之關於該攪亂方法之索引資料係採用該對應字元線位址，而與該攪亂資料一起寫入該記憶胞中。
  19. 如請求項13之控制器，其中該等記憶胞之每一者具有一堆疊閘極，其包括一形成於一半導體基板上之電荷儲存 層，其中一閘極絕緣膜係插入其間；以及一形成於該電荷儲存層上之控制閘極，其中一中間閘極絕緣膜係插入其間且連接至該等字元線之任一者。
TW097105214A 2007-02-14 2008-02-14 半導體記憶體之資料寫入方法及記憶體控制器 TWI391932B (zh)

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