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TW201817001A - 三維半導體裝置及其製造方法 - Google Patents

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安東 Ｊ 德維利耶
尼哈爾 莫漢蒂
蘇巴迪普 卡爾
坎達巴拉 泰伯利
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日商東京威力科創股份有限公司
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Abstract

一種半導體裝置，其包含一基板及形成於該基板上之場效電晶體之一閘極區域。該閘極區域包含垂直堆疊之奈米線，該等奈米線之縱軸係與該基板之工作表面平行延伸。一給定之垂直堆疊的奈米線堆疊包含至少兩條垂直對齊之奈米線，其中一p-型奈米線以及一n-型奈米線彼此垂直隔開。該半導體裝置更包含形成於該閘極區域內的階梯狀連接結構，其將每一奈米線電連接至該閘極區域上方的位置。第一閘電極具有階梯狀輪廓並連接至第一階奈米線。

Description

三維半導體裝置及其製造方法
[相關申請案的交互參照]本申請案係基於2016年8月8日所提申之美國臨時專利申請案第62/372,106號並主張其優先權，其所有內容乃併入以供參照。
本發明係關於一種半導體裝置及一種例如積體電路之半導體裝置的製造方法，並關於一種積體電路用之電晶體及電晶體元件之製造方法。
在半導體裝置（尤其是顯微尺寸時）的製造過程中，會執行各種不同的製程，例如形成薄膜的沉積、蝕刻光罩的產生、圖案化、材料蝕刻及移除、以及摻雜處理。這些製程處理乃重複地執行，直到在基板上形成所需的半導體裝置元件。在歷史上來說，使用微製程，電晶體一直是在一平面上產生，且在使用中的裝置平面上方形成配線/金屬化，因此其特徵在於二維（2D）電路或2D製造。尺寸的不斷縮小乃大幅增加了2D電路中每單位面積的電晶體數量，然而隨著尺寸進入到單一位元奈米半導體裝置製造節點，縮小尺寸便面臨越來越大的挑戰。半導體裝置製造者也表達了對在三維（3D）半導體電路中將電晶體堆疊於彼此上方的興趣。
因此，本發明之一目的便是促成3D半導體電路之製造。
本揭露之此目的及其他目的可藉由三維（3D）積體電路（IC）或半導體裝置而提供，該半導體裝置乃包含一基板及形成於該基板上之場效電晶體的閘極區域。該閘極區域包含垂直堆疊之奈米線，該等奈米線之縱軸係與該基板之工作表面平行延伸。一給定之垂直堆疊的奈米線堆疊包含至少兩條垂直對齊之奈米線，其中一p-型奈米線以及一n-型奈米線彼此垂直隔開。該半導體裝置更包含形成於該閘極區域內的階梯狀連接結構，其將每一奈米線電連接至該閘極區域上方的位置。第一閘電極具有階梯狀輪廓並連接至一第一階奈米線。
在另一態樣中，一種半導體裝置的形成方法乃包含形成奈米線，使其延伸穿過場效電晶體裝置之閘極區域;在該閘極區域內之兩條垂直分隔的奈米線之間形成水平阻障層，該閘極區域具有覆蓋第一階奈米線之暫時填充材料，該暫時填充材料具有一水平表面，於該第一階奈米線以及第二階奈米線之間延伸，該第二階奈米線乃位於該第一階奈米線上方並該與第一奈米線垂直對齊，藉由選擇性地將阻障材料沉積在該暫時表面上而不沉積到該第二階奈米線上，如此形成該水平阻障層;形成一垂直電極阻障而延伸至該水平阻障層;以及於該閘極區域內形成第一閘電極及第二閘電極，每一閘電極均將奈米線電連接至該閘極區域上方之接觸位置，該第一閘電極具有階梯狀輪廓，該第一及第二閘電極係藉由至少該水平阻障層及該垂直電極阻障而彼此隔開。
在另一種態樣中包含一種半導體裝置的形成方法，包含下列步驟：形成閘極區域，其具有奈米線之垂直堆疊，該堆疊包含至少兩條奈米線，該至少兩條奈米線之縱軸為水平走向，且該至少兩條奈米線乃彼此隔開且垂直對齊。於該閘極區域中進行沉積暫時填充材料的處理順序，接著使該暫時填充材料凹陷至介於該等垂直堆疊之奈米線之間的位置，之後藉由在該暫時填充材料上選擇性地沉積但不沉積在未受覆蓋的奈米線上而形成水平阻障材料。該處理順序更包含形成垂直阻障、選擇性地金屬化奈米線;以及藉由在該水平阻障及該垂直阻障所界定之空間內沉積金屬而形成第一及第二閘電極。
當然，此處描述之不同步驟的順序討論乃以簡潔方式來呈現。總體而言，這些步驟可以任意適當順序來執行。此外，雖然這些不同特徵、技術、構造等的每一個均在這份揭露中的不同地方討論，但其意味該每一概念均可彼此獨立或互相組合來執行。因此，本發明可以多種方式體現及看待。
吾人應注意，本發明內容段落並未明確指出本揭露內容或申請專利範圍的每一個實施例及/或新增的新穎態樣。相反地，本發明內容段落僅提供與習知技術的不同實施例及相對應之新穎性特點的初步討論。對於本發明及實施例之額外細節及/或可能的觀點，讀者可觀看下面即將進一步討論之本揭露的詳細說明段落及相關圖示。
此處所述之技術乃關於3D積體電路之製造，其中之電路裝置係相對於基板之平坦表面而垂直排列。根據所揭露之實施例，垂直排列之電路裝置所具有之電極乃形成於與該各別裝置實質相同的平面中，俾使該垂直排列裝置之電極可被堆疊或重疊以佔據同一個平面區域。如此可大幅加強積體電路之面積縮小的能力。此處所揭露之技術適用於將主動式積體電路（例如電晶體）、被動式積體電路（例如電阻、電容、電感等等）或此等裝置的組合進行堆疊而形成3D積體電路。例如電晶體可以是使用鰭式構造、奈米線構造以及/或多通道構造之場效電晶體（FET）。
本揭露之態樣係關於使用包含FET（場效電晶體）中之奈米線或奈米片的環繞式閘極製程的裝置製造。環繞式閘極（GAA）係指出FET裝置中之金屬閘極乃實體上環繞包裹著矽線或矽/鍺線。GAA為鰭式FET之三閘極之進一步延伸，其中該閘極乃環繞包裹著矽鰭或矽/鍺鰭。對於鰭式FET，其閘極係環繞包裹在鰭部之四面中的三面上，而GAA FET裝置中之閘極則是環繞包裹在所有通道上（例如不論是不連續面或環形壁）。GAA FET裝置的一種型態是奈米線FET。GAA奈米線FET減少了不想要的「短通道」效應，以允許FET裝置之持續面積縮放。
互補式FET裝置對於類比或是數位電路都是非常重要的。例如，CMOS裝置為靜態隨機存取記憶體（SRAM）電路及邏輯閘極電路中不可或缺的。針對奈米線CMOS裝置，NMOS及PMOS閘極典型上係分別隔開而位於邏輯單元之兩側，而其中NFET及PFET奈米線乃穿過每一相應閘極。圖5為典型奈米線CMOS裝置之閘極區域結構的剖面圖。如所見，結構500包含基板501，其具有PMOS閘極區域510及NMOS閘極區域520彼此並排而位於基板501上。基板501包含塊材鰭507，其材料係來自初始多層鰭式結構所遺留下的，而奈米線503及505係由該初始多層鰭式結構所釋放出。例如在圖5的範例實施例中，每一閘極區域均包含複數奈米線（例中顯示4條），而能對各別n型或p型裝置提供電流通道區域。
閘極區域係藉由隔離結構509為分界而將該單元結構與相鄰之單元結構隔離開來。吾人意欲將NMOS及PMOS閘極實體分隔開，俾使藉由實體分割該閘極或透過轉移隔離溝渠至該閘極並接著於其中填充介電質而達成。在該閘極區域中，PMOS閘極區510以及NMOS閘極區520實體上及電性上藉由閘極隔離結構530而彼此分隔開。
如所見，隔離結構509及閘極隔離結構530共同界定了兩個閘極「腔室」，每一腔室各包含一個各別的閘極部。在奈米線自鰭式結構釋放出之後，該等奈米線則由閘極結構支撐於相對端點上，俾使奈米線懸浮於閘極區域內。該懸浮之奈米線經處理以在該奈米線周圍包含閘極介電及閘極金屬。因此，如圖5所見，PMOS電極部510包含矽奈米線503，其被高-k材料層511、PMOS金屬層513以及相繼在PMOS金屬層103上形成的功函數金屬(work function metal)層515所環繞之。類似地，NMOS電極部520包含矽奈米線505，其上具有高-k材料511以及功函數金屬515。金屬填充517分別提供至PMOS及NMOS閘極部內。
用以在如圖5所示之互補式FET裝置中製造閘極結構之圖案化製程的一例係涉及藉由ALD沉積製程而將例如鉿氧化物(HfO)的高-k材料511沉積至所有奈米線上、並沉積至閘極邊界內。在圖5中，閘極邊界乃由基板501、隔離結構509及530共同形成。接著，藉由利用例如矽氧化物(SiO)的材料填充NMOS電極部520以阻隔NMOS線陣列、並僅開啟PMOS電極區510、接著在PMOS奈米線周圍沉積PMOS金屬513。之後接著移除閘極內之NMOS電極520側上的阻隔材料、然後將功函數金屬515沈積於所有奈米線上。最後閘極金屬517係用來填充金屬閘極剩餘之處。
雖然吾人想要在CMOS裝置的閘極之間增加實體的分割部分或阻障530，但其卻會增加CMOS奈米裝置之平面面積，如圖5所示。且，阻障530有著閘極金屬材料環繞包裹著由該閘極之分割部分所形成之內腔室的副作用，如圖5所示。因此需要額外的空間以確保包裹在奈米線周圍的金屬不會碰觸到事先沉積在閘極底部的閘極腔室金屬，也就是在製造奈米線時可能碰觸到剩餘塊材鰭507之處。這樣也會增加CMOS電路的平面面積。環繞PMOS奈米線之PMOS功函數金屬碰觸到閘極側壁的區域在圖5中顯示為525。
環繞式或奈米線FET的其中一個好處是可以用來形成互補式的裝置，於其中使得NFET及PFET裝置（及線）可以堆疊在彼此上方，以提供邏輯裝置的大幅面積縮放。如上所述，傳統電路裝置的設計係使得所有NFET線均位於裝置的一端，而所有的PFET線則位於該裝置相對的另一端。在3D互補式FET裝置中，NFET及PFET線均可直接堆疊於彼此上方。例如，圖5（具有垂直或水平陣列之複數個NFET奈米線）的NFET裝置可以堆疊於PFET裝置上方，以形成堆疊的CMOS裝置。類似地，由單一奈米線組成之NFET也可垂直堆疊於單一奈米線PFET裝置上方。此種堆疊方式可使電路中每一奈米線均可直接接觸電路裝置之特定端點。例如，3-D SRAM可能包含上部奈米線而可提供對SRAM（靜態隨機存取記憶體）裝置之位元線接觸，下部NFET奈米線則可獨立接觸VSS（負供應電壓），底部PFET線則可獨立接觸VDD（正供應電壓）等等。
每一條線可獨立接觸到裝置之特定端點的能力提供了顯著的面積縮放優勢。當例如奈米線的FET裝置互補式地堆疊於彼此（混合NFET線及PFET線）上方時，每一個在閘極區域以及S/D（源極/汲極）條狀區域內可能需要各別的電極、並以介電薄膜區隔開以防止電極間的電容性充電。閘極區域也是相同的情況，其中每一奈米線可能需要通過NMOS或PMOS電極。互補式FET結構的一個挑戰是需要能夠連接至S/D條狀區域以及/或閘極區域內之各別電極的MOL（中段製程）內連線以及BEOL（後段製程）金屬化層的複雜性。對於一個具有一個PFET以及NFET線互補式地堆疊於彼此上方的簡單SRAM來說，中段製程（MOL）以及後段製程（BEOL）金屬就已經變得非常擁擠了。
舉例來說，第一通孔階層（V-1）以及第一金屬層（M0）可用來界定SRAM 反向器之交叉耦合並提供一基座讓字元線（WL）往上連接至M1、並提供上至M2之SRAM的VDD、VSS、位元線（BL）及BLB接點。在此例中，M0處之圖案密度相當複雜，並需增加SRAM單元的尺寸（底面積或水平面積）以容納交叉耦合之局部內連線以及用以讓WL及VDD/VSS分別連接至M1及M2的基座兩者之組合。
當BEOL金屬向下連接至各別的閘極時，此等接觸可以藉由將接觸部圖案化至所需電極內、並包裹由介電需求所設定之厚度的內間隔件，以防止電極間之電容性充電。舉例而言，隨著橫向堆疊奈米線數的增加，向下連接至所需閘極的接觸部也就跟著增加。針對2-堆疊線之構造，在擁擠的MOL及BEOL中增加向下連接至下電極的接觸部的此種製程是可能的。但對於3-及更多堆疊線的製程，便需要一種解決方法來避免更進一步的擁擠及/或是增加裝置面積縮放程度來補償。
本文之技術包含將閘極區域電極結構化，俾使這些電極可以產生連接至BEOL金屬化層並具有自我對準能力的個別接觸部，使得N-MOS及P-MOS線能夠堆疊成互補式而達到相關的顯著面積縮放優勢。此類技術包含重疊「樓梯式」或階梯狀之閘極。可利用重複製程而在閘極中形成漸增「樓梯式」的連續漸進階數或構造，其中每一階會產生往上延伸至MOL及BEOL金屬之自我對準的接觸部。製程可包含形成階梯狀電極之電極阻障，並同時以金屬填充電極通道。
此裝置構造及方法使得每一奈米線裝置可獨立連接至電路中的任一端點，如此便將大部分的MOL及BEOL配線複雜度降低至大為簡單的佈局，而將配線分隔穿過閘極區域或是在閘極區域內中完成。
樓梯式構造已用在3D NAND裝置上，其係將控制閘極形成於FET陣列裡、而將樓梯式電極結構建立在陣列外部以接觸到每一控制閘極。3D NAND的情況需要將樓梯式結構放置在最近之陣列的外部，並需大量的空間將該樓梯式結構放置於晶片上。然而有了此處說明之技術，階梯狀配線可以重疊並形成於實際上為3D邏輯陣列之一部份的閘極區域內（及/或源極汲極區）。相較於習知裝置，在本揭露之裝置中使用這種配置建立階梯狀，其相關的面積縮放損耗非常少或根本沒有損耗。
因此，此類技術包含在邏輯裝置或FET裝置內之閘極區域中形成複數個電極，且該複數個電極乃形成階梯狀並在閘極內彼此堆疊、俾使接觸堆疊奈米線流中之各別線。此種構造可使NFET線堆疊於PFET線上方（垂直堆疊），與習知之讓NFET及PFET線實體上分開位於裝置兩端的配置不同。將NFET線及PFET線堆疊起來可以讓給定的裝置大幅面積縮放。此種結構可視為NFET線折疊至PFET線上。
此處所述之技術優點包含透過在互補式FET裝置中使NFET線及PFET線堆疊至彼此上方而達成的大幅面積縮放。不同於具有水平分開的閘極，此處之單一閘極區域包含n-型及p-型半導體兩者，每一者均垂直對齊以實現面積縮放。
FET裝置有多種不同的型態及構造。為了方便描述此處之實施例，說明將主要側重於互補式FET裝置中使用從上往下之NFET-NFET-PFET的配置以面積縮放給定裝置。吾人應注意本文之技術可輕易地應用在包含可程式化邏輯積體電路的任何3D邏輯裝置及具有重複性結構的其他裝置。此處之圖示包含一3D SRAM的透視圖，該3D SRAM的製作係用以呈現處理流程及技術範例，以產生用以形成樓梯式或階梯狀閘極的方法，而可在堆疊之互補式FET結構中存在之個別線路中使局部內連線。
此處揭露之技術包含的裝置及方法，係藉由加入具有複數階層而可容納垂直堆疊之FET裝置的單一閘極結構而達成3D FET邏輯設計。例如，此處揭露之技術包含的裝置及方法，係藉由加入具有複數階層的單一閘極結構而達成3D互補式FET邏輯設計，該複數階層可容納PMOS閘極、NMOS閘極、甚至包含沒有任何閘極金屬包裹環繞之未金屬化之奈米線。
互補式3D FET裝置的一個優點是藉由將NFET線及PFET線堆疊在彼此上方，可以在一邏輯單元設計中實現顯著的面積優勢，即使在NMOS及PMOS閘極之間仍需要某種型態的隔離。分離NMOS及PMOS閘極的一種方法是下列兩者之一：(a)形成一共用閘極、並變更邏輯單元設計以容許一共用閘極;(b)形成串聯複數閘極而可容許NMOS及PMOS閘極功能，雖然應用後者的方法需要在通過所有閘極的期間將NFET及PFET線隔離開來。
此處之實施例可實現選擇(b)但不需閘極彼此串聯。取而代之的是，本文之技術包含一配備有PMOS部及NMOS部兩者的閘極，該兩部乃對應至與一單一奈米線相關連之高度層，換句話說，頂部之隔離閘電極可對應至最上方之奈米線;中間之隔離閘電極可對應至中間奈米線等等。
本文之技術包含具有垂直朝向之NMOS及PMOS閘極的共用閘極結構，使得NFET及PFET線可通過互補式（也就是說NFET及PFET由相同之橫向線陣列所共用，該線陣列係從單一矽/矽鍺鰭所形成）邏輯設計之對應閘極。實施例包含「樓梯式」或階梯狀閘極並重疊，藉此提供實體的閘極區以及向上延伸至該單元頂部的延伸部，以提供對該閘極的電性接觸。
圖1為一剖面圖，說明根據本發明之態樣中的垂直堆疊裝置之閘極區域結構。如所見，結構100包含一基板101，其具有PMOS電極部110和NMOS電極部120而以彼此垂直關係形成於基板101上。基板101包含塊材鰭107，其材料係來自初始多層鰭式結構所遺留下的，而奈米線103及105係由該初始多層鰭式結構所釋放出。因此，在圖1的示範實施例中，閘極區域內的堆疊裝置均為單一奈米線裝置而可例如為各別FET裝置提供電流通道區域。然而此處描述之電極結構及技術可應用至例如多通道FET裝置之任何堆疊式裝置。
閘極區域係藉由堆疊隔離結構109為分界而可將該堆疊裝置結構與相鄰之結構（例如是另一個堆疊裝置結構）隔開來。該閘極區域中包含PMOS閘極部110(下部電極)以及NMOS閘極部120(上部電極)。該下部電極係藉由閘極隔離結構130而於實體上及電性上與該上部電極彼此分隔開。在圖1的範例中，該閘極隔離結構130包含水平隔離部130a以及垂直隔離部130b。水平隔離部130a將下部電極與該上部電極隔離開來，而垂直隔離部130b則將該上部電極與該下部電極之延伸部140隔開。延伸部140可容許從電極區之一表面接近該下部電極。
如所見，堆疊隔離結構109及閘極隔離結構130共同界定了兩個閘極腔室，每一腔室各包含一個各別的閘極部。在奈米線自鰭式結構釋放出之後，該等線便成為由閘極結構（例如將閘極區域與源極汲極區隔開之閘極間隔件）支撐於相對端點之奈米結構。該等懸浮線經處理以在該奈米線周圍包含閘極介電及閘極金屬。因此，如圖1所見，PMOS電極部110包含矽奈米線103，其被高-k材料層111、PMOS金屬層113以及相繼在PMOS奈米線103上形成的功函數金屬層115所環繞之。類似地，NMOS電極部120包含矽奈米線105，其上具有高-k材料111以及功函數金屬115。金屬填充物117分別提供至PMOS及NMOS閘極部內。如圖1所示，下部電極110以及閘極延伸部140形成一「階梯」狀，而NMOS電極部為一插栓狀而置於該下部電極之階梯的水平部分上。
本文之技術可用於FET裝置的多種型態。用於可程式化邏輯及SRAM尤佳。此處為了便於描述結構及製程，剩下的說明將主要側重於解釋用於SRAM單元的相關技術。
如上所述，在3D SRAM構造中將NFET及PFET線彼此堆疊於其上的挑戰涉及如何將閘極的每一部份連接至其對應之字元線或其他種類之內連線（例如用於SRAM中的交叉耦合）。此挑戰在此藉由例如階梯狀之電極構造而被克服，於該電極構造中，用於底部閘極之垂直金屬延伸部（例如PMOS閘極延伸部140）係透過用來當作連接至該底部閘極之原位接觸部的該階梯狀延伸部而連接至中段製程（MOL）金屬模組。
該個別閘極之階梯狀重疊設計可用來製造兩個以上的堆疊線，其中個別接觸部的製造可透過改變在相對於該頂部閘極的左手邊或右手邊上之原位延伸部的位置或是透過實際的階梯狀圖案，也就是電極的每一個新增階層的接觸延伸部，如此會使得接觸延伸部看起來像是一系列的「階梯」。
可透過多種方法將如圖1之裝置的合併閘極金屬化。圖2為一流程圖，說明根據本發明態樣來形成一閘極結構之製程。於步驟201，在複數個垂直堆疊裝置之間形成一水平之介電阻障。在一實施例中，共用閘極的開啟表示替換閘極之多晶矽已自該共用閘極內部區域移除。在奈米線形成（不論是透過移除鰭內部的矽鍺化合物（SiGe）以釋放矽奈米線、或是反過來將矽釋放出以形成矽鍺線）後，某些例如矽氧化物 (SiO)的材料被填充於閘極內，然後使其往下凹陷至所需之閘極分隔的程度。此等凹陷可透過等向蝕刻製程（例如使用 Tokyo Electron Ltd 生產之CETRAS蝕刻工具）而達成。此種汽相蝕刻有著循環製程的好處，可讓蝕刻率及凹陷深度精準控制。可執行選擇性沉積製程而將另一介電材料沉積於該蝕刻填充材料上方但不沉積在閘極內的其他地方（尤其不在沿著矽或矽鍺線處）。此種選擇性沉積材料會在該等堆疊裝置（例如圖1中之奈米線裝置103及105）之間形成一水平介電阻障（例如之後變成阻障130a）。
一旦水平阻障形成之後，在步驟203中可形成往下至該水平阻障（也就是少於垂直堆疊內之所有奈米裝置旁）之一垂直介電阻障。接著上述的例子，在選擇性沉積該水平阻障之後，便可使用與填充該水平阻障之相同材料來填充該閘極區域，接著形成溝渠而用以向下蝕刻至該水平介電頂部。此溝渠可使用所選之介電質（例如SiN）加以填充，以提供垂直介電阻障（例如阻障130b）。
在步驟205中，移除一部份之水平阻障以取得進入該垂直堆疊之下部裝置的途徑。在一實施例中，「分割區」可被圖案化並轉印至該選擇性沉積材料的頂部而在閘極之間形成水平分隔區。閘極之間的水平介電隔離便可被衝開。「分割區」的大小可基本界定了原位接觸延伸部（例如140）的尺寸及形狀，該原位接觸延伸部將向下延伸至下部閘極。在步驟207中，移除整個閘極的矽氧化物填充物，以允許形成閘極結構。
在形成閘極介電時，可利用ALD薄膜形成處理將例如HfO的高-k材料沉積於兩個閘極上。當堆疊裝置之閘極金屬不同時（例如圖1之範例），閘極區域便可再度被填充，該閘極之PMOS區域可被開啟並僅將矽氧化物填充物自該PMOS部移除。可接著執行PMOS閘極金屬沉積而將該PFET線以閘極金屬材料包裹，但在NFET方面，該沉積之金屬僅會沈積於該已填充之矽氧化物填充材料頂部。
PMOS閘極可以矽氧化物填充，接著可使用平坦化步驟或CMP產生凹陷，以清理已沈積於該NMOS矽氧化物填充材料之表面上的閘極金屬，如此在PMOS閘極中便僅存在PMOS金屬。在整個閘極區域中矽氧化物可重新開啟，然後透過ALD沉積處理將WFM沉積至該閘極，接著進行最後的閘極金屬填充之CVD或PVD沉積。
因此，可透過阻隔NMOS閘極並僅沉積在PMOS閘極內、接著在WFM沉積之前移除NMOS閘極內的填充材料而達成PMOS之金屬化。另一種選擇性的方法為沉積PMOS金屬至NMOS及PMOS兩閘極內，接著填充PMOS閘極，然後在移除填充材料前將PMOS閘極金屬自NMOS閘極蝕刻掉。
在某些實施例中，一旦閘極通道形成之後，不將任何閘極金屬材料蝕刻掉是有利的，以降低潛在瑕疵或增加可信賴度，因此前者之PMOS金屬化製程較受青睞。對於缺乏適當空間使用此方法的實施例而言，可以在那些被長出來的介電薄膜在其上方填充並「保護」著的NMOS閘極使用「音調反轉(tone reversal)」的製程。任何PMOS金屬的沉積均需沿著阻隔的垂直面來進行，接著執行原子層蝕刻（ALE）以選擇性地自該阻隔材料的垂直面將該沉積之PMOS閘極金屬移除。這個選擇藉由在通道形成之後直接將材料自閘極移除，提供了可將材料移除的方法而不引起蝕刻損害的問題。
此處實施例的一個選擇是致能NMOS或PMOS閘極內的未被金屬化的線，且此製程之功能也就是在閘極結構內加入原位交叉耦合。交叉耦合，如同SRAM設計的情況，作用是將S/D條狀區域中的電荷輸送至控制閘極之輸入處。典型上係透過局部內連線層來達成，而導致3D SRAM裝置擁擠的情形。然而本文之技術排除了交叉耦合需透過局部內連線金屬層的需求。取而代之的是，該交叉耦合可直接通過一多腔室的閘極，其中來自S/D條狀區域的線路必須沒有高-k沈積於其上。因此，該多腔室閘極的實施例便加入一控制閘極以及一通道閘極而位於同一結構（閘極、閘極區域、單元）內。
圖3為一橫剖面透視圖，說明根據本揭露之一實施範例中使用具有未被金屬化線路之閘極的半導體結構。結構300包含許多SRAM單元位於一基板上，該基板包含塊材鰭301以及淺溝渠隔離（STI）區303。在圖3中，四個SRAM單元部C1、C2、C3及C4乃藉由貫穿這些單元部之閘極區域之剖面圖來顯示。單元部亦是沿著結構300而縱向形成（例如C1’、C2’、C3’及C4’）。位於該剖面閘極區域（及其他閘極區域）正後方之源極汲極（S/D）條狀區域350提供用於各別閘極區域之摻雜S/D接觸部以及S/D電極結構。用於形成S/D電極及摻雜延伸區的技術乃例如揭露於2016年7月19日申請之美國專利臨時申請案第62/363,973號以及2016年8月10日申請之美國專利臨時申請案第62/373,164號。這些申請案的每一件的完整內容均併入於此以供參照。
如圖3所示，隔離結構305乃隔離所有單元部、並界定單元部之閘極區域。每一閘極區域包含兩個奈米線堆疊315及317並列於閘極區域內。奈米線堆疊315及317的每一個均包含3個奈米線而彼此以垂直方式排列，其中「B」表示底部線，「M」表示中間線而「T」則表示頂部線。在圖3中，奈米線堆疊315包含PMOS奈米線315B及NMOS奈米線315M及315T，奈米線堆疊317類似地包含PMOS奈米線317B及NMOS奈米線317M及317T。因此每一閘極區域均包含總共六條奈米線。奈米線315B、315M及315T其上並不包含閘極層，但堆疊317的每一條奈米線均包含一高-k層321以及一金屬層323形成於其上。閘極金屬填充物319包覆了所有奈米線。
閘極隔離結構乃實體上及電性上將每一閘極區域分隔成閘極區域內之不同的閘極而包含一或多條奈米線。如所示之單元部C1，隔離結構311水平延伸跨過該閘極區域的一部份，而隔離結構313則沿著該閘極區域的一部份垂直延伸。水平及垂直隔離結構311及313共同將閘極區域之奈米線317T與閘極區域內的其他奈米線隔離開來。因為下述製程的關係，高-k層321及金屬層323亦提供於隔離結構305、311及313上。
如圖3所示，沿著橫剖面之相鄰閘極區域具有鏡像配置，且此鏡像之位相關係乃沿著結構300而橫向重複。因此，如所示，單元部C1及C3具有相同配置，而單元部C2及C4則為相同配置。縱向延伸之單元部亦提供鏡像配置。也就是說，單元部C1’、C2’、C3’及C4’之配置係分別為C1、C2、C3及C4的鏡像。在圖3的實施例中，每一對C1-C1’、C2-C2’等的單元部組成一個完整的SRAM裝置。因此每一個SRAM單元均包含總共12條奈米線，其中6條奈米線係提供用於SRAM之FET裝置，剩下6條奈米線則提供該SRAM之反向器的交叉耦合，如上所述。
在圖3的範例中，每一閘極區乃分成兩個閘極：第一閘電極包含堆疊315之所有奈米線以及堆疊317之奈米線317B及317M，對於該六電晶體SRAM，該第一閘電極係作為控制閘極的功能，而該第二閘電極則包含奈米線317T，其作為SRAM之通道閘極功能。在此實施例中，一個優點是在上部隔離閘極處僅需產生一個字元線接觸部，不需接觸至局部內連線以產生控制閘極之交叉耦合，因為隨著該金屬化線連接至Vdd及Vss，該交叉耦合便藉由在相同閘極內之未金屬化線而達成。
因此，此處實施例包含半導體裝置。此等裝置可以包含一基板以及形成於該基板上之一場校電晶體之閘極區域。該閘極區域包含垂直堆疊之奈米線，該等奈米線之縱軸係與該基板之工作表面平行延伸。一給定之垂直堆疊的奈米線堆疊包含至少兩條垂直對齊之奈米線，其中一p-型奈米線以及一n-型奈米線彼此垂直分隔開。一形成於該閘極區域內的階梯狀線路結構，其將每一奈米線電連接至該閘極區域上方的位置。至少一第一閘電極具有階梯狀輪廓並連接至一第一階奈米線。
本文之技術有多個實施例，並可用於記憶及邏輯應用兩者之FET裝置。實施例中使一閘極具有隔離的PMOS及NMOS閘極部，且使一閘極具有隔離之控制及通道閘極元件。下面將描述製造此等半導體裝置的一種方法範例。此方法範例包含在3D SRAM架構內使單一閘極由一通過及控制閘極組成，其中該通過及控制閘極係透過一體圖案化而彼此分離。
圖4A-4J為在圖3裝置的形成期間中之各種不同結構的透視剖面圖。奈米線係以垂直堆疊的方式產生。一個起點是產生之後會變成矽奈米線的矽/矽鍺鰭。 圖4A顯示形成圖3之SRAM結構的起始結構。如所示，結構400A包含一基板，其上具有鰭401。每一鰭401均包含矽材料405及矽鍺化合物407的交替層。在圖4A的實施例中，鰭401係先以矽為塊材鰭的材料，因此，塊材鰭部409係被位於鰭結構底部的STI分隔部403所隔開。交替的矽/矽鍺化合物材料的多層鰭乃形成於多晶矽替換閘極413內，並由多晶矽413後方的閘極隔件固定住。該閘極隔件並未在圖4A之剖面圖中呈現，但閘極隔件材料415可如所示般地提供於結構400a的上方。
如上所述，本實施例範例包含一3D SRAM陣列，其中有4個SRAM單元彼此相鄰。上面之橫剖面圖係沿著北-南軸繪製以呈現實際閘極結構中發生的情況。此例中的每一個3D SRAM單元均具有一連接至S/D條狀區域中之BL或BLB（位元線bit-line或位元線條狀區域 bit-line-bar）的上部NFET線、一中間NFET線連接至S/D條狀區域中之Vss、以及一下部PFET線連接至S/D條狀區域中的Vdd。每一個SRAM均會由兩組奈米線組成，一條連接至BL、另一條連接至陣列中的BLB。
可界定SRAM單元之間的實體隔離件（阻障）。圖4B為一具有單元隔離件之結構的透視剖面圖。如所示，結構400b包含單元隔離結構417，其將結構400b分隔成四個彼此分開的單元部C1、C2、C3及C4。吾人應注意每一SRAM單元均可包含兩組橫向奈米線，其在加工成奈米線之前可以是多層鰭。此隔離的寬度可設定成在密集的3D SRAM陣列中、於相鄰閘極之間提供適當電容的程度。可在基板上形成一圖案化蝕刻遮罩，以界定用以分隔單元並形成單元阻障之溝渠。
此單元隔離溝渠可被轉移至替換閘極413、並以例如會用於閘極隔件415（圖4B未顯示）的介電質來填充，該閘極隔件415乃用以將該閘極與其他相鄰之S/D條狀區域結構隔開。如圖4B所示，已經形成垂直單元阻障417（隔離溝渠已填充）。如圖4B所示，任何沉積在SRAM單元頂部之隔離溝渠材料均可透過化學機械研磨（CMP）而下凹回蝕至該單元之表面或甚至平坦化，以呈現出或暴露出替換閘極413中之多晶矽。
此時S/D條狀區域450可以例如矽氧化物的介電質填充，接著使此矽氧化物凹陷、然後使用對其他材料（會用於形成多層閘極）具有選擇性（抗蝕刻性）之材料419來覆蓋，如此是有益的，俾使在形成閘極區域內之閘極時，S/D條狀區域450是受到保護的。此種保護可透過在S/D條狀區域450內選擇性地使矽氧化物凹陷、接著沉積覆蓋材料419，然後使用向下凹陷或CMP而停止在該閘極隔離溝渠內的介電填充材料或是在替換閘極413中的多晶矽上，如圖4B所示。
在單元阻障結構417形成之後，便可利用乾式電漿蝕刻法、汽相蝕刻移除法或濕式移除法來移除多晶矽替換閘極413。如此便會暴露出沿著保護性襯墊（未顯示）的矽/矽鍺鰭401，該保護性襯墊乃存在於鰭上方，以保護鰭材料在移除多晶矽替換閘極期間不受蝕刻影響。一旦多晶矽自替換閘極移除，該鰭上方之保護性襯墊便可藉由電漿蝕刻或原子層蝕刻（ALE）移除。如此會導致該矽/矽鍺鰭401在閘極隔件415之間延伸並受暴露以待進一步處理。
對矽奈米線製程而言，如此所述，鰭401之矽鍺化合物材料407乃自矽材料405而被選擇性移除，以釋放奈米線。選擇性地，也可反過來執行以保留矽鍺線而移除矽。此種釋放的處理可以透過汽相蝕刻法而在矽及20%的矽鍺之間具有高於100：1的選擇性來達成，反之亦然。一旦矽線被釋放，奈米線便可透過Tokyo Electron SPA電漿處理來使其磨圓，而透過該裝置來提供工具以生產最佳驅動電流。圖4C顯示自鰭401所釋放出之矽奈米線315T、315M、315B及317T、317M及317B。在圖4C中，多晶矽係被移除以顯露出閘極隔件材料316。如所示，在閘極區域橫剖面圖中，奈米線315以及單元隔離溝渠305自顯露之閘極隔件316突出。因為閘極區域開啟，圖中亦顯示出由塊材鰭409及STI 403形成之突出物的突出結構。
接著閘極區域可以用例如矽氧化物的臨時填充材料來進行填充，以準備閘極金屬化處理。圖4D顯示一具有暫時填充材料430之閘極區域的橫剖面圖。填充材料430較佳係將突出之矽奈米線315及317之間填滿，並且對於矽線及閘極隔件材料415（未顯示）具有良好選擇性，並選擇性地因CMP停止於該閘極隔件或隔離溝渠305而具有良好平坦化能力。暫時填充材料430接著被等向性地凹陷至所需處。對於所討論之3D SRAM設計範例而言，在共用閘極區域內之控制及通道閘極之間的隔離是必要的。該凹陷可透過Tokyo Electron CERTAS製程來達成，其在矽氧化物（若矽被當作暫時閘極填充材料）、及矽線和閘極隔件材料之間擁有超過100：1的選擇性。由於此種汽相蝕刻本質上是循環性的，因此可停止於橫向奈米線之間準確的距離處。
另一個介電膜可選擇性地沉積在該初始暫時閘極填充材料上方，以形成一水平阻障431，可為該通道與控制閘極之間的底部隔絕件。選擇性地，該初始暫時填充材料可以是金屬，俾使選擇性沉積包含選擇性地在表面上生長一層介電質（例如在鈷/鋁上長鋁氧化物）。圖4E顯示出暫時填充材料430已被凹陷至顯露出/暴露出橫跨單元的頂部奈米層，而該暫時填充材料的上表面就位於該頂部奈米層（315T、317T）及中間奈米層（315M、317M）之間接近一半的位置。因此，奈米線315T、317T乃自閘極隔件415突出，而奈米線315M、315B、317M及317B則是嵌於填充材料430內。
閘極區域之開啟部分（位於水平阻障431上方的部分）可接著以之前用於填充整個閘極的相同暫時填充材料（例如矽氧化物）來填充。圖4F顯示新增至該水平阻障上方之暫時填充材料。
可於基板的界定溝渠上形成另一個圖案化蝕刻遮罩，以產生垂直電極阻障的空間。此圖案將在共同閘極結構中的通道閘極與控制閘極之間提供垂直側隔離。此遮罩之第二個溝渠圖案係透過閘極內之暫時填充材料430（端點位於用以提供通道閘極及控制閘極之間的垂直隔離的介電質431上，也就是水平阻障431）而移轉。接著可在閘極區域的上部提供填充材料430並在整個結構400f上方形成，以提供進一步處理用的遮罩。圖4G顯示已經形成之垂直電極阻障433，該蝕刻遮罩已移除，且閘極區域之上部已填滿填充物430（填充物430係用來當作遮罩之用，且顯示為結構400g上方之透明物）。垂直電極阻障433的寬度可經設定而提供控制閘極及通道閘極之間的隔離特性，並對之後的步驟提供足夠的邊緣置放誤差（edge-placement-error, EPE）的允差，其中閘極隔離溝渠433的任一側必須開啟，以便進行控制閘極或通道閘極的金屬處理。
可在填充遮罩材料430的上方形成另一個圖案化蝕刻遮罩，以阻隔通道閘極區域並開啟控制閘極區域。此阻隔及後續的處理可用來連接堆疊315的奈米線，該等奈米線之後會用在內部交叉耦合至接觸SRAM的Vss和Vdd的奈米線。因基板上之圖案化蝕刻遮罩暴露出控制閘極開口，控制閘極區域中的暫時填充材料便被蝕刻了。
暫時填充材料係經選擇以在垂直電極阻障433及水平阻障431之間具有蝕刻選擇性。藉由一非限制性範例，垂直電極阻障433可以是氮矽化物，而水平阻障431可以是鋁氧化物，暫時填充材料430可以是矽氧化物。SRAM單元之間的隔離也可以是氮矽化物。移除暫時填充物430會開啟存在於上下閘極（開啟水平阻障431）之間的隔離，使得控制閘極可包圍所有奈米線315，並在閘極金屬中產生原位接觸延伸部。圖4H顯示出控制閘極中之暫時填充物已移除、且控制閘極部內的水平阻障431開啟而形成水平隔離311。材料430之圖案化遮罩亦顯示於此。
一旦上下閘極間的水平阻障431（介電阻障）開啟，所有閘極區域中的暫時填充材料430均可被移除。在製程中的此時，每一個單元區域都被有效的彼此隔離，且每一個單元都包含兩個電極通道或空間彼此在實體上或電性上分離。在本討論之範例實施例中，控制閘極及通道閘極被隔離結構311及313有效地彼此隔離，現在可以進行各別的閘極金屬化。對於更多只有NMOS及PMOS隔離的簡單閘極結構而言，有更多金屬化的選擇。其中一個選擇包含阻隔NMOS閘極，然後僅在PMOS閘極內沉積，接著在WFM沉積之前移除NMOS閘極內的填充材料。或者，將PMOS金屬沉積至NMOS及PMOS閘極兩者上，接著填充PMOS閘極，並在移除該填充材料之前先將PMOS閘極金屬自NMOS閘極蝕刻掉。
對此處之非限制性範例實施例而言，會分別連接至Vss及Vdd的NFET及PFET線（317B及317M）會共享一個共同NMOS閘極，然而完成內部交叉耦合之未金屬化線315T、315M及315B不應該有任何高-k材料沈積於其上或這些特定線的周圍。且，會接觸到字元線之隔離的通道閘極317T會被金屬化成NMOS閘極。
雖然吾人並不總是希望蝕刻已沉積的閘極金屬，但此處在閘極金屬沉積之後進行蝕刻是可接受的，因為交叉耦合會在閘極的開放空間內進行（意味在控制閘極中欲金屬化的線係位於介電阻障之下）。此製程範例可藉由將不想要的金屬自與交叉耦合相關連的線中蝕刻掉而達成。或者，此製程可透過一音調反轉保護製程來達成，以保護介電阻障下的線不受到交叉耦合線之金屬去除處理的傷害。
因閘極區域全部開啟（控制區及通道區均開啟），例如HfO的高-k材料之ALD沉積處理便可沉積至整個閘極上，接著進行閘極金屬沉積，俾使高-k層321及閘極金屬層323形成於閘極區域之六條奈米線的每一個上。由於閘極上沉積了數層，閘極區域可接著再次填充暫時填充材料430，俾使矽氧化物可在後面的步驟中輕易地且選擇性地被Tokyo Electron CERTAS處理移除而不傷到閘極通道。
一旦沉積完成且凹陷或研磨回到閘極結構頂部，便可進行另一個開啟圖案而開啟控制閘極區域、阻隔通道閘極部。圖4I顯示結構400i，其包含遮罩470，該遮罩470具有控制閘極區域開放部471以及通道閘極區域阻隔部473。如上所述，阻隔遮罩470之定位部分(landing portions)常發生在較厚的介電隔離處上（垂直電極阻障313），其尺寸可經調整以提供設計之適當邊緣置放誤差。該SRAM結構之鏡像特性可橫跨兩相鄰單元進行阻隔以及/或開啟，而讓開啟遮罩總是落在充滿介電質之較厚的隔離溝渠上。
一旦控制閘極部開啟，控制閘極部內的矽氧化物或暫時填充材料430便被移除。此可藉由兩步驟之移除處理來完成。在第一步驟中，控制閘極區域可進行非等向性蝕刻，俾使填充物430自控制閘極區域之全寬度開始下至頂部奈米線315T及自奈米線315M及315B旁開始下至閘極區域底部移除。接著進行第二步驟之接續的等向性蝕刻，以有效地自奈米線（之後會參與交叉耦合）之間（也就是在中間奈米線315M及下部奈米線315B之間的垂直空間）移除殘餘填充材料。此兩步驟之處理亦可確保連接至Vss及Vdd之金屬化線317M及317B仍會受到填充材料430的保護，因為等向蝕刻元件可能只需要蝕刻數奈米（剛好足夠開啟僅用來進行交叉耦合之奈米線之間的區域）。圖4J顯示一結構，其中填充物430已被第一步驟之非等向蝕刻移除。
在此特定例子中，被開啟圖案打開且被移除暫時填充材料之閘極金屬323係由電漿或原子層蝕刻方法給蝕刻掉。此蝕刻可在足夠遠離金屬GAA線之處執行以免破壞通道。另一個可執行選擇性的製程則為控制閘極在金屬延伸區域提供更多空間。未金屬化線係維持被阻隔狀態、控制閘極內之小隔離溝渠開啟，填充物等向移除的部分會清除欲金屬化的線。此選擇受惠於SRAM單元於北-南方向之尺寸較大且欲將未金屬化線推上至較大單元邊緣。此處主要之範例乃提供互補式FET作為面積縮放的一個工具。因此，所有線初始均為金屬化，接著對於交叉耦合中的線之不想要的金屬化便被隔離以移除閘極金屬化。
吾人應注意可能僅需要移除交叉耦合之高-k材料321（留下WFM）。因此另一個選擇包含在沉積WFM之前、先自交叉耦合線中移除高-k沉積物321，如此通道材料便不會受到干擾，因為它們可能被沉積在交叉耦合線上方或周圍。圖4J顯示自交叉耦合奈米線315移除高-k層321及金屬323（例如WFM）的結果。
單元上方之阻隔圖案470可接著被移除，且閘極內的整個矽氧化物填充或其他暫時填充材料可被選擇性地移除而不損害到通道。如此會暴露出通道閘極區域內的金屬323。此時，閘極可被填充以一襯墊及閘極金屬填充物319（W或Al或Co或Co/CoAl合金或Ru），其之後可以被向下凹陷而為介電蓋提供空間，藉此在S/D條狀區域處理執行時保護閘極區域。此結果乃顯示在圖3。在此例中，交叉耦合並不需要上至任何局部內連線層的接觸部，因為在閘極內部介於未金屬化線及會連接至Vdd和Vss的金屬化線之間已經完成此處之內連線。此特定單元例中唯一需要上至金屬化處的接觸部是連接至通道閘極的字元線接觸部。
應注意圖3中之結構包含一形成於基板上之場校電晶體的閘極區域。該閘極區域包含垂直堆疊之奈米線，該等奈米線之縱軸係與該基板之工作表面平行延伸。一給定之垂直堆疊的奈米線堆疊包含至少兩條垂直對齊之奈米線，其中一p-型奈米線以及一n-型奈米線彼此垂直分隔開。該裝置亦包含形成於該閘極區域內的階梯狀佈線結構，其將每一奈米線電連接至該閘極區域上方的位置。第一電極具有階梯狀輪廓並連接至第一階奈米線。應注意該控制閘極具有一階梯狀或「L」狀輪廓的電極而連接至垂直位於該閘極上方的接觸部，接著該通道閘極容置於該階梯狀電極的彎曲處內。因此該佈線結構包含彼此堆疊於其上之階梯狀電極。因此，互補式FET裝置可以具有垂直堆疊之奈米線並提供面積縮放的優勢。
因此，本文之技術藉由互補式地彼此堆疊之不同類型的奈米線（穿過S/D條狀區域及閘極）而製成3D FET裝置。互補式FET裝置之面積縮放優勢的實現部份是藉由使堆疊之NMOS及PMOS元件各別連接至每一特定線，以及藉由將這些各別閘極部連接至各別字元線的方法。應注意此處之NMOS及PMOS電極的組成並不必要串聯，但可以選擇性地設置在共用閘極結構內而對單元或裝置之東西向也造成更進一步的面積縮放優勢。
本文之技術因此可以用來形成MOL及BEOL金屬化層，並將其轉移至具有足夠空間可容納此擁擠之S/D區域/條狀區域內的前段製程（FEOL）中。將電極以階梯狀方式彼此堆疊於其上所提供的結構乃使得真實3D邏輯(true 3D logic)裝置及互補式FET 3D邏輯得以實現，其中NFET及PFET線彼此堆疊於其上以實現此等裝置之顯著的面積縮放優勢，因其容許裝置彼此堆疊於其上。
因此，對於三維裝置製造可使用一循環製程。在傳統單元中，PMOS及NMOS區域位於晶片的不同側而佔據許多基板空間。有了此處的技術，奈米線乃實質上折疊於彼此上方。不同於將晶片做的更大，單元係往上生長而變得更高。因此本文之技術提供了顯著的面積縮放。
因晶片向上生長，金屬化便面臨挑戰。有了此處之技術，所有初始的金屬接觸部均形成於S/D區域內並垂直分佈。有些習知之NAND晶片使用階梯式接觸構造，但不管形成多少階，該構造實質上僅為一單一階的水平延伸，因此增加了晶片的尺寸。然而，利用本文中的技術，樓梯部分或階梯狀部分係形成於彼此的頂部上而幾乎相當於俄羅斯方塊(tetris puzzle)，使得初始金屬佈線係形成於單元的源極-汲極區域內，從而實現水平空間的節省。
本文中的技術可用於具有兩階層之奈米線的元件，但當有三或更多階層/層之奈米線待連接時，本文中的技術變得顯然更有利。藉由執行若干沉積、完全等向性下凹蝕刻、及選擇性沉積，可形成階梯狀佈線配置。應注意本文之技術可用來堆疊兩個或三個或更多的通道。重複本文之製造技術可產生多於三個以上之通道。
在一些實施例中，相鄰的單元可共用連接部。例如，功率及汲極接觸部可共用，接著通往每一單元的各個位元仍為獨立的金屬線。由於不需要如此多的金屬線，故此等技術提供進一步的縮放優勢。對於某些類型的元件(如SRAM)，共用連接部係非常有利的。藉由能夠共用接觸部，相對於使用獨立(非共用)接觸部，其所需的單元尺寸乃減半。藉由將複數區域折疊於彼此之上，晶片尺寸可減少50%，然後藉由共用接觸部，可又約減少50%。因此，在相同元件密度的情況下，本文中的技術可將晶片尺寸減少約75%。藉由例示性的優勢，使用本文中的技術可在4個DRAM單元所需的面積內容納9個SRAM單元。例如，由於Vdd及Vss係在S/D條狀區域內共用執行，與透過共用連接至金屬化層之連接部不同，BEOL的整個金屬路徑均不需要，因為單元間的共用已經透過S/D條狀區域完成了。
吾人亦應注意應用至閘極配置的本文技術提供閘極內的選擇性沉積製程。其結果也就是形成通往相鄰或各個位元線之線接觸部的能力。
在以下申請專利範圍中，任何的依附限制均可依附於任一獨立請求項。
在前述說明內容中，已提出如處理系統之特定幾何結構、及其中所用諸多元件及製程之說明的特定細節。然而，吾人應理解，本文中之技術可在悖離該等特定細節的其他實施例中實施、且此等的細節係用於解釋且非限制的目的。本文中所揭露之實施例已參照隨附圖式加以描述。類似地，為了說明的目的，此處提出特定的數目、材料、及配置，以提供透徹的理解。然而，實施例可在沒有此等特定細節的情形中實施。具有實質上相同功能性結構的元件係以相似參考符號表示，因此省略重複的描述。
各種不同的技術已描述為複數的分離操作，以幫助理解各種不同的實施例。描述的順序不應被視為暗示該等操作必須順序相依。實際上，該等操作不必以所呈現之順序執行。所描述之操作可按照不同於所述實施例的順序執行。在額外的實施例中，可執行諸多額外的操作、且/或可省略所述操作。
本文中所使用之「基板」或「目標基板」一般是指依據本發明而受處理的物體。基板可包含裝置(特別是半導體或其他電子裝置)的任何材料部分或結構，且可例如是基礎基板結構，如半導體晶圓、倍縮遮罩、或基礎基板結構上或覆蓋該基礎基板結構的覆層(如薄膜)。因此，基板不受限於任何特定的基礎結構、下方層或上方層、圖案化或非圖案化，反而基板被認為包含任何的如此之覆層或基礎結構、以及覆層及/或基礎結構的任何組合。本描述內容可能參照特定類型的基板，但其僅為說明性的目的。
熟習該領域技術者亦將理解，針對以上所解釋之技術的操作可作出諸多不同變化，而仍達成本發明之同樣的目標。如此之變化意在涵蓋於本揭露內容的範疇中。因此，本發明之實施例的前述內容並不意圖為限制性。反而，對於本發明之實施例的任何限制係呈現於以下申請專利範圍中。
100, 300, 400a, 400b, 400c, 400d, 400e, 400f, 400g, 400h, 400i, 400k‧‧‧結構
101‧‧‧基板
103‧‧‧奈米線
105‧‧‧奈米線
107, 301, 507‧‧‧塊材鰭
109‧‧‧堆疊隔離結構
110‧‧‧PMOS 電極部
111‧‧‧高-k材料層，高-k材料
113‧‧‧PMOS金屬層
115‧‧‧功函數金屬層
117‧‧‧金屬填充物
120‧‧‧NMOS電極部
130a‧‧‧水平隔離部
130b‧‧‧垂直隔離部
140‧‧‧延伸部
200‧‧‧流程圖
201, 203, 205, 207, 209‧‧‧步驟
303‧‧‧淺溝渠隔離區, STI區
305, 509‧‧‧隔離結構
311‧‧‧水平隔離結構
313‧‧‧垂直隔離結構
315, 317‧‧‧奈米線
315T, 317T, 315M, 317M, 315B, 317B‧‧‧奈米線
316‧‧‧閘極隔件
319‧‧‧閘極金屬填充物
321‧‧‧高-k層，高-k層沉積物，高-k層材料
323‧‧‧閘極金屬層
350, 450‧‧‧S/D條狀區域，S/D（源極/汲極）條狀區域
C1, C2, C3, C4, C1’,C2’,C3’, C4’‧‧‧單元部
401‧‧‧鰭，矽/矽鍺鰭
403‧‧‧STI分隔部， STI
405‧‧‧矽材料
407‧‧‧矽鍺化合物
409‧‧‧塊材鰭部， 塊材鰭
413‧‧‧多晶矽替換閘極，多晶矽，替換閘極
415‧‧‧閘極隔件材料， 閘極隔件
417‧‧‧單元隔離結構，垂直單元阻障，單元阻障結構
419‧‧‧覆蓋材料
430‧‧‧暫時填充材料，填充材料
431‧‧‧水平阻障，介電質
433‧‧‧垂直電極阻障
470‧‧‧遮罩，阻隔圖案， 阻隔遮罩
471‧‧‧控制閘極區域開放部
473‧‧‧通道閘極區域阻隔部
圖1顯示一說明性之橫剖面示意圖，說明根據本揭露之實施例中搭配的FET裝置堆疊;
圖2顯示一流程圖，說明根據本揭露之實施例中製造電極結構之製程;
圖3顯示一橫剖面透視圖，說明根據本揭露之實施例中搭配的FET裝置堆疊範例;
圖4A顯示一橫剖面透視圖，說明根據本揭露之實施例中形成3D SRAM的起始結構範例;
圖4B顯示一根據本揭露之實施例中形成3D SRAM的中間結構範例;
圖4C顯示一根據本揭露之實施例中形成3D SRAM的中間結構範例;
圖4D顯示一根據本揭露之實施例中形成3D SRAM的中間結構範例;
圖4E顯示一根據本揭露之實施例中形成3D SRAM的中間結構範例;
圖4F顯示一根據本揭露之實施例中形成3D SRAM的中間結構範例;
圖4G顯示一根據本揭露之實施例中形成3D SRAM的中間結構範例;
圖4H顯示一根據本揭露之實施例中形成3D SRAM的中間結構範例;
圖4I顯示一根據本揭露之實施例中形成3D SRAM的中間結構範例;
圖4J顯示一根據本揭露之實施例中形成3D SRAM的中間結構範例;
圖5顯示一搭配的FET裝置的橫剖面示意圖。

Claims (20)

  1. 一種半導體裝置，包含： 基板; 形成於該基板上之場效電晶體之閘極區域，該閘極區域包含垂直堆疊之奈米線，該等奈米線之縱軸係與該基板之工作表面平行延伸，給定的垂直堆疊之奈米線堆疊包含至少兩條垂直對齊之奈米線，其中一p-型奈米線以及一n-型奈米線彼此垂直分隔開;以及 形成於該閘極區域內的階梯狀連接結構，其將每一奈米線電連接至該閘極區域上方的位置，其中第一閘電極具有階梯狀輪廓並連接至第一階奈米線。
  2. 如申請專利範圍第1項之半導體裝置，其中該半導體裝置包含位於該垂直對齊之至少兩奈米線之間的阻障層，其中該阻障層係選擇性地沈積於第一材料上而未沈積於第二材料上。
  3. 如申請專利範圍第2項之半導體裝置，其中該阻障層初始係選擇性地沈積於一暫時性表面上，該暫時性表面乃覆蓋一下部奈米線，並在該下部奈米線與在該下部奈米線上方垂直對齊的一上部奈米線之間延伸，該阻障層並未沈積於該上部奈米線上。
  4. 如申請專利範圍第1項之半導體裝置，其中於該閘極區域上方之每一閘極的電接觸部均彼此相鄰。
  5. 如申請專利範圍第1項之半導體裝置，其中該階梯狀連接結構包含位於該第一閘電極之一水平區上方的第二閘電極，該第二閘電極並連接至第二階奈米線。
  6. 如申請專利範圍第1項之半導體裝置，其中該階梯狀連接結構包含連接至第二階奈米線的第二閘電極，該第二階奈米線位於該第一階奈米線上方，該第二閘電極位於該第一閘電極之一水平表面上方，該第一閘電極與該第二閘電極係以一或多個介電薄膜隔開。
  7. 如申請專利範圍第1項之半導體裝置，其中每一奈米線在空間上及電性上係彼此隔開。
  8. 如申請專利範圍第1項之半導體裝置，其中該第一閘電極具有水平延伸部件以及垂直延伸部件;且其中該連接結構包含位於該水平延伸部件上方並與該垂直延伸部件相鄰之第二閘電極，而該第一閘電極係與該第二閘電極電性隔開。
  9. 如申請專利範圍第1項之半導體裝置，其中該p-型奈米線為一n-型通道金氧半導體（NMOS）場效電晶體;且其中該n-型奈米線為一p-型通道金氧半導體（PMOS）場效電晶體。
  10. 如申請專利範圍第9項之半導體裝置，其中該n-型奈米線係位於第一奈米線階上;且其中該p-型奈米線係位於該第一奈米線階上方的第二奈米線階上。
  11. 如申請專利範圍第1項之半導體裝置，其中至少一奈米線階包含同一半導體通道類型之兩條垂直堆疊的奈米線。
  12. 如申請專利範圍第1項之半導體裝置，其中該半導體裝置為一靜態隨機存取式記憶體（SRAM）裝置。
  13. 如申請專利範圍第1項之半導體裝置，其中該半導體裝置為一可程式化邏輯裝置。
  14. 如申請專利範圍第1項之半導體裝置，其中該半導體裝置為一隨機邏輯裝置。
  15. 如申請專利範圍第1項之半導體裝置，其中該半導體裝置為一具有位於隨機邏輯單元上方之SRAM單元的組合裝置。
  16. 一種半導體裝置的形成方法，該方法包含下列步驟： 形成奈米線，其延伸穿過場效電晶體裝置之閘極區域; 在該閘極區域內之兩條垂直分隔的奈米線之間形成一水平阻障層，該閘極區域具有覆蓋第一階奈米線之暫時填充材料，該暫時填充材料具有一水平表面，於該第一階奈米線以及第二階奈米線之間延伸，該第二階奈米線乃位於該第一階奈米線上方並該與第一奈米線垂直對齊，藉由選擇性地將阻障材料沉積在該暫時表面上而不沉積到該第二階奈米線上，而形成該水平阻障層; 形成一垂直電極阻障而延伸至該水平阻障層;以及 於該閘極區域內形成第一閘電極及第二閘電極，每一閘電極均將奈米線電連接至該閘極區域上方之接觸部位置，該第一閘電極具有階梯狀輪廓，該第一及第二閘電極係藉由至少該水平阻障層及該垂直電極阻障而彼此隔開。
  17. 如申請專利範圍第16項之半導體裝置的形成方法，其中形成該等奈米線的步驟包含形成n-型奈米線，其垂直位於相對應之p-型奈米線上方。
  18. 如申請專利範圍第16項之半導體裝置的形成方法，其中形成該等奈米線的步驟包含形成p-型奈米線，其垂直位於相對應之n-型奈米線上方。
  19. 如申請專利範圍第16項之半導體裝置的形成方法，其中形成該等奈米線的步驟包含形成鰭片，其具有第一材料及第二材料之交替層;且選擇性地移除該第一材料，俾使該第二材料維持為奈米線。
  20. 一種半導體裝置的形成方法，該方法包含下列步驟： 形成閘極區域，其具有奈米線之垂直堆疊，該堆疊包含至少兩條奈米線，該至少兩條奈米線之縱軸為水平走向，且該至少兩條奈米線乃彼此隔開且垂直對齊; 於該閘極區域中進行沉積暫時填充材料的製程順序; 使該暫時填充材料凹陷至介於垂直堆疊之奈米線之間的位置; 形成水平阻障材料，其係藉由在該暫時填充材料上選擇性地沉積而不沉積在未受覆蓋的奈米線上; 形成複數垂直阻障; 選擇性地金屬化奈米線;以及 形成第一及第二閘電極，其係藉由在該水平阻障及該等垂直阻障所界定之空間內沉積金屬而達成。
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