[go: up one dir, main page]

TWI839591B - 具有三堆疊元件層次的cfet sram位元格 - Google Patents

具有三堆疊元件層次的cfet sram位元格 Download PDF

Info

Publication number
TWI839591B
TWI839591B TW109147103A TW109147103A TWI839591B TW I839591 B TWI839591 B TW I839591B TW 109147103 A TW109147103 A TW 109147103A TW 109147103 A TW109147103 A TW 109147103A TW I839591 B TWI839591 B TW I839591B
Authority
TW
Taiwan
Prior art keywords
layer
transistor
transistors
gate
inverter
Prior art date
Application number
TW109147103A
Other languages
English (en)
Other versions
TW202135242A (zh
Inventor
丹尼爾 查訥姆甘姆
拉爾斯 利布曼
傑佛瑞 史密斯
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW202135242A publication Critical patent/TW202135242A/zh
Application granted granted Critical
Publication of TWI839591B publication Critical patent/TWI839591B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H10P14/3462—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)

Abstract

一隨機存取記憶體（SRAM）結構被提供。該結構包含在基板上之複數的SRAM位元格。SRAM位元格每一者包含至少六電晶體，其包含至少二NMOS電晶體及至少二PMOS電晶體。該至少六電晶體每一者係橫向閘極環繞式電晶體，其中閘極環繞該至少六電晶體之通道之橫剖面。該至少六電晶體定位於三層次之中，其中相對於該基板之工作表面，第三層次垂直定位於第二層次上方，並且該第二層次垂直定位在第一層次上方。一第一反相器，使用第一電晶體及第二電晶體加以形成，該第一電晶體定位於該第一層次之中，該第二電晶體定位於該第二層次之中。一第二反相器，使用第三電晶體及第四電晶體加以形成，該第三電晶體定位於該第一層次之中，該第四電晶體定位於該第二層次之中。一通道閘極，位在該第三層次之中。

Description

具有三堆疊元件層次的CFET　SRAM位元格
[相關申請案的交互參照] 此揭露案主張以下優先權：美國臨時專利申請案第62/956,038號，申請於西元2019年12月31日；以及美國臨時專利申請案第63/085,563號，申請於西元2020年9月30日；在此藉由引用將該等揭露案每一者之全部內容全部納入。
此揭露案關聯於包含半導體元件、電晶體、及積體電路的微電子元件，包含微製造之方法。
在半導體元件之製造之中（特別係在微觀尺度上），如膜形成沉積、蝕刻遮罩產生、圖案化、材料蝕刻及移除、以及摻雜處理的各種不同製造程序被執行。這些製程被重複實施以在基板之上形成理想的半導體元件部件。從歷史的角度而言，在微製造的情況下，電晶體係產生於一平面之中而佈線/敷金屬形成於該主動元件平面上方，並且因此被特徵化為二維（2D）電路或2D製造。微縮努力已大大地增加在2D電路之中每單位面積的電晶體數，但微縮努力因為微縮進入個位數奈米半導體元件製造節點而遭遇更大的挑戰。半導體元件製造商已表現了對三維（3D）半導體電路的渴望，其中電晶體係堆疊在彼此的頂部之上。
因為半導體工業過渡至新元件架構（自finFET至橫向閘極環繞式奈米片材（LGAA NS））而有著對互補式FET元件架構（或稱CFET）的顯著研究聚焦。CFET包含將一NMOS元件堆疊於一PMOS之頂部之上（或相反）。此物理配置利用垂直維度以提供較佳的功率、性能及面積（PPA）微縮。本文所考慮的CFET架構係奠基於LGAA NS元件架構，其係奈米片材相堆疊，而非finFET相堆疊。在習用科技（亦即平面塊材及finFET）之中，NMOS及PMOS係並列地建構及佈置在矽晶圓之相同平面之上。CFET利用垂直維度以將NMOS堆疊在PMOS之頂部之上（或相反）。在NMOS及PMOS之間的垂直共同閘極取代了自N側至P側的水平閘極，以用作CMOS之互補功能。
本揭露關聯於包含半導體元件、電晶體、及積體電路的微電子元件，包含微製造的方法。
第一態樣係一種靜態隨機存取記憶體（SRAM）結構。該SRAM結構可包含在基板上之複數的SRAM位元格，SRAM位元格每一者包含至少六電晶體，其包含至少二NMOS電晶體以及至少二PMOS電晶體。該至少六電晶體每一者可係橫向閘極環繞式電晶體，其中閘極環繞該至少六電晶體之通道之橫剖面。該至少六電晶體定位於三層次之中，其中相對於該基板之工作表面，第三層次垂直定位於第二層次上方，並且該第二層次垂直定位在第一層次上方。一第一反相器，可使用第一電晶體及第二電晶體加以形成，該第一電晶體定位於該第一層次之中，該第二電晶體定位於該第二層次之中。一第二反相器，可使用第三電晶體及第四電晶體加以形成，該第三電晶體定位於該第一層次之中，該第四電晶體定位於該第二層次之中；以及一通道閘極，可位在該第三層次之中。
在若干實施例之中，該第三層次可係與該第一層次及該第二層次電性隔離。
在若干實施例之中，該至少六電晶體可定位於二垂直堆疊之中，其中堆疊每一者具有彼此疊置的至少三電晶體。
在若干實施例之中，該SRAM結構可包含隔離柱，其提供在該第一層次及該第二層次上之元件之閘極之間的橫向隔離。
在若干實施例之中，其中該至少六電晶體其中一者以上包含二條以上的奈米通道。
在若干實施例之中，其中至少一電晶體包含與一給定電晶體堆疊的另一電晶體相比更多的通道。
在若干實施例之中，該第一反相器之一輸出可連接至該第二反相器之一輸入。
在若干實施例之中，該第二反相器之一輸出可連接至該第一反相器之一輸入。
在若干實施例之中，至少一NMOS電晶體及至少一PMOS電晶體可共享一共同垂直閘極。
第二態樣係一種靜態隨機存取記憶體（SRAM）結構。該SRAM結構可包含在基板上之複數的SRAM位元格，SRAM位元格每一者包含至少六電晶體，其包含至少二NMOS電晶體及至少二PMOS電晶體。該至少六電晶體每一者可係橫向閘極環繞式電晶體，其中閘極環繞該至少六電晶體之通道之橫剖面。該至少六電晶體定位於三層次之中，其中相對於該基板之工作表面，第三層次垂直定位於第二層次上方，並且該第二層次垂直定位在第一層次上方。一第一反相器，可使用第一電晶體及第二電晶體加以形成，該第一電晶體定位於該第二層次之中，該第二電晶體定位於該第三層次之中。一第二反相器，可使用第三電晶體及第四電晶體加以形成，該第三電晶體定位於該第二層次之中，該第四電晶體定位於該第三層次之中。一通道閘極，可位在該第一層次之中。
第三態樣係一種在基板上形成靜態隨機存取記憶體（SRAM）位元格的方法。該方法包含：形成包含至少二NMOS電晶體及至少二PMOS電晶體的至少六電晶體，該至少六電晶體每一者係橫向閘極環繞式電晶體，其中閘極環繞該至少六電晶體之通道之橫剖面，該至少六電晶體定位於三層次之中，其中相對於該基板之工作表面，第三層次垂直定位於第二層次上方，並且該第二層次垂直定位在第一層次上方。該方法包含形成一第一反相器，其使用第一電晶體及第二電晶體加以形成，該第一電晶體定位於該第二層次之中，該第二電晶體定位於該第三層次之中。該方法包含形成一第二反相器，其使用第三電晶體及第四電晶體加以形成，該第三電晶體定位於該第二層次之中，該第四電晶體定位於該第三層次之中；以及形成一通道閘極，位在該第一層次之中。
應注意到，此發明內容章節未指明所有的實施例以及/或者本揭露或所請求發明之漸增創新態樣。作為替代，此發明內容章節僅提供不同實施例之初步討論以及相對應創新處。就本發明及實施例的額外細節及/或可能觀點而言，讀者請參考以下進一步討論的實施方法章節及本揭露案之相對應圖示。
以下揭露提供許多不同的實施例、或示例，以實現所提供申請標的之不同特徵。構件及佈置之特定示例敘述於下文以簡化本揭露。當然，這些僅係示例且不旨在為限制性的。舉例而言，在以下敘述之中於第二特徵部上方或之上的第一特徵部之形成可能包含其中第一及第二特徵部以直接接觸的方式加以形成的實施例，並且可能亦包含其中額外特徵部可能形成在該第一及第二特徵部之間的實施例，使得該第一及第二特徵部可能不直接接觸。此外，本揭露可能在各種不同示例之中重複參考數字及/或字母。此重複係為了簡潔及清晰之目的，並且其自身不代表所討論的各種不同實施例及/或配置之間的關係。進一步而言，如「頂」、「底」、「下方」、「以下」、「下」、「上方」、「上」及相似者等空間相對術語可能在此為了敘述之容易而用於敘述如圖之中繪示的一部件或特徵部對另外的部件或特徵部的關係。該等空間關係術語係旨在包含除了圖中顯示的取向之外，設備在使用或操作中的不同取向。該等設備可能以其他方式取向（轉動90度或其他取向）並且在此使用的空間相對敘述符可能相似地據此加以詮釋。
如本文討論的不同步驟之討論順序已為了清晰目的加以呈現。通常而言，這些步驟可以任何合適的順序加以實施。此外，儘管本文的不同特徵、技術、配置等等每一者可能在此揭露內容之不同地方之中討論，該等概念每一者可獨立於彼此或與彼此組合而執行。因此，本揭露之該等態樣可能以不同方式實施或審視。
因為半導體工業過渡至新元件架構（自finFET至橫向閘極環繞式奈米片材（LGAA NS）），而有著對互補式FET元件架構（或稱CFET）的顯著研究聚焦。
在圖1A-1D之中，CFET包含將NMOS元件（例如，元件108）堆疊於PMOS元件（例如，元件110）之頂部之上（或相反）。此物理佈置利用垂直維度以提供較佳的功率、性能及面積（PPA）微縮。本文所考慮的CFET架構係奠基於LGAA NS元件架構，其係奈米片材相堆疊，而非finFET相堆疊。在習用科技（亦即平面塊材及finFET）之中，NMOS（例如元件104）及PMOS（例如元件102）係並列地建構及佈置在矽晶圓之相同平面之上，如圖1A及1B之中所顯示。CFET利用垂直維度以將NMOS（例如元件108）堆疊在PMOS（例如元件110）之頂部之上（或相反），如圖1C及1D之中所顯示。在圖1D之中於NMOS及PMOS之間的垂直共同閘極112取代了自N側至P側的水平閘極106，以發揮圖1B之中CMOS之互補功能。
任何核心元件架構，無論其係塊材平面或finFET，應使CMOS電路之二個重要家族成為可能：邏輯標準格及記憶電路（如SRAM）。具體而言，本文的技術主要關注於CFET至SRAM位元格的實施例。
在任何的晶片設計之中，SRAM記憶體與邏輯標準格同樣重要。現代晶片確實需要越來越多的SRAM記憶體。舉例而言，多於50%的總晶片面積被晶載記憶體所使用的情形並非不常見。這凸顯了微縮SRAM記憶體係如何的重要。
除了單電晶體之外，SRAM記憶體之最基礎單位結構係位元格。位元格係實際的記憶體部件。通常，數億的位元格一起用於形成SRAM記憶體陣列。
在圖2之中，SRAM位元格通常係以六電晶體所製成，例如4 NMOS（218、220、206、208）及2 PMOS（210、212）（6T位元格）。在若干實施例之中，該SRAM位元格可以六個電晶體所製成，例如2 NMOS及4 PMOS。該通道閘極元件可以PMOS而非以NMOS製成。如亦由本領域中通常知識者所週知，這些電晶體連接在一起以形成栓在一起的二個反相器（NMOS及PMOS共享一共同閘極），例如214及216，亦即，一反相器之輸出連接至另一者的輸入，以及反之亦然。每一反相器之輸出每一者連接至稱為通道閘極（PG）的另一NMOS，例如218及220。每一反相器之PMOS稱為上拉（pull-up，PU）（如210及212），並且每一反相器之NMOS稱為下拉（pull-down，PD）（如206及208）。每一反相器之輸出稱為內節點，Q 222及!Q 224（讀作「非Q」或「Q否（Q bar）」）。在此的實施方式章節將左邊的反相器稱為INV1（例如214），而右邊的反相器稱為INV2（例如216），分別連接至PU1/PD1/PG1（例如210/206/218）以及PU2/PD2/PG2（例如212/208/220）。
圖3A顯示使用finFET科技的位元格設計之簡化及理想化佈局視圖。該佈局分成三個區域，例如NMOS區域302、PMOS區域304、及NMOS區域306。在該位元格設計之簡化佈局視圖中之內連接每一者代表PU1 308、PD1 310、PG1 312、PU2 314、PD2 316、及PG2 318。閘極切割位在320及322。
圖3B及3C顯示圖3A佈局之不同的、更為現實的實作。在圖3B及3C之中，垂直方塊以及垂直與右傾斜方塊代表將反相器輸出連接在一起及/或將該通道閘極連接擴散至其所需要的內連接。垂直方塊可係圖3B之中的方塊324及326。垂直方塊可係圖3C之中的方塊336，並且該右傾斜方塊可係圖3C之中的方塊338及340。交叉（例如圖3B中之332及334，以及圖3C中之342及344）代表額外的電晶體，其必須以製程方法禁用或移除。左傾斜方塊（例如圖3B中之328及330以及圖3C中之346及348）具體指涉將INV1之閘極連接至圖3B及圖3C中之INV2之輸出（及相反的情形）所需要的交叉耦合。存在許多的改變及選項，其中的若干者將於後續敘述。本文以習用技術說明若干示例。應注意到圖3B之中，在邏輯標準格之通常習慣之中，該位元格係以水平延伸的鰭片所表示。然而，SRAM位元格通常以與圖3C相比轉動90度者表示，亦即，垂直延伸的鰭片。因此，當看向SRAM陣列時，其將以成行（row）成列（column）的位元格加以組織。如圖2中所示，在一水平行中之位元格具有共同WL（字元線），而垂直列中之位元格具有共同BL（位元線）及!BL，例如圖3B中之358及360以及圖3C中之362及364。
在圖3B及3C之中，該等位元格內節點係Q及!Q（讀作「非Q」或「Q否」），例如在圖3B中之350及352，以及圖3C中之354及356。接地電壓VSS在圖3B之中顯示為358及360，並且在圖3C之中顯示為362及364。備用供給電壓VDD在圖3B之中顯示為366及368，而在圖3C之中顯示為370。反相器每一者之輸出稱為Z1及Z2，例如在圖3B中之372及374，以及在圖3C中之376及378。
基本的位元格形狀或構造，通常係以二線段的閘極之作成的矩形，界定該格之寬度。在二閘極的情況下，為了獲得六電晶體，每一者將需要最少三鰭片，而這界定該格之高度。在有著緊密的鰭片節距的情況下，其將提供可能的最小格高度，從而提供最密集的位元格面積。然而，如本領域中通常知識者所週知，如圖3A之中顯示的三鰭片設計係不可能的。
簡短的敘述，在三鰭片設計之中，PG1及[PU2+PD2]之閘極與PG2及[PU1+PD1]之閘極的分離無法藉由該製程所達成。簡言之，並沒有足夠的空間。如圖3A之中所顯示，此分離在該製程之中通常係藉由列印一形狀以切割該閘極而加以完成，而這需要空間。限制該高度之微縮的另一製程能力係交叉耦和連接，如在圖3B及3C之中以左傾斜方塊所標示。如圖2之中所見，該交叉耦合使得在INV1之閘極至INV2之輸出（及相反）之間的連接成為可能。如圖3B及3C之中標示者，這亦需要空間。
這些理由迫使該格使用四鰭片而非圖3B及3C所表示的三鰭片。因此，並非正好產生六電晶體，而有著八電晶體。二額外電晶體必須被禁用或移除，如圖3B或3C之上所顯示。在基礎位元格構造係為習用finFET科技所建立的前提下，將格高度微縮即是將鰭片節距微縮，而如本領域中通常知識者所週知，鰭片節距微縮已接近其終點。
本文的實施例使用了該格的內在對稱性，具體而言，沿在該格之中間的水平軸將該格「折疊」，格面積將大幅地減少。實施例包含新的CFET架構，其利用CFET特徵以產生極度緊湊的SRAM位元格。任何的六電晶體位元格設計之對稱半部包含二NMOS及一PMOS（或二PMOS及一NMOS）。本文的實施例使用該CFET架構之堆疊電晶體，以基本上減少結果位元格之尺寸。此新三層次CFET架構包含三主動元件：一NMOS元件堆疊於一NMOS元件上方，後者堆疊於一PMOS元件上方。該底NMOS元件及PMOS元件自然地共享一共同閘極以形成該反相器，而在該頂NMOS形成該通道閘極。藉由組合二個如此的CFET，完整且極度小型的位元格被形成。實施例包含具有電晶體之二堆疊的一元件，該等電晶體之二堆疊彼此連接，電晶體堆疊每一者具有三個堆疊元件，其中該頂第三元件電性隔離。隔離柱或另外的絕緣結構被配置以提供在該底二元件之閘極之間的橫向隔離，當與該第三頂元件結合時，其提供一獨特結構。實施例包含交叉耦合結構以及形成方法。
此外，本文的SRAM位元格可針對所有的不同驅動電流加以調整，同時維持相同的封裝面積（foot print）。舉例而言，或多或少的通道可為了給定電晶體加以形成。藉由更具體的示例，給定的電晶體可具有二閘極環繞式通道，而其上方的電晶體具有五GAA通道。因此，每一堆疊之三元件/電晶體可使用不同數量的主動通道以調整該SRAM位元格之功率及性能，從而使得許多不同結構成為可能。
圖4A-4D顯示以電晶體之三堆疊水平所製成的CFET SRAM位元格之結構。圖4A係位元格之俯瞰圖或佈局代表圖，而其他者係該電路之3D結構之3D透視橫剖面圖，強調電晶體之三堆疊水平。始自該堆疊之底部，有著PMOS元件，接著是一NMOS元件，且接著是另一NMOS元件，如此為一PNN堆疊，如圖4B最佳顯示。具體而言，在佈局圖4A之上的粗黑外框方塊表示單位位元格邊界。應注意到，在該位元格周圍的所有物均表示該陣列之完全相同的位元格。實際上，該陣列通常係藉著由左至右（或相反）對稱以及由下至上（或相反）對稱地將該單位位元格複製複數次而建構。在該位元格邊界之內，二奈米片材形狀可視為代表主動層或矽通道，並且二PC線條代表閘極。二PC及二NS形狀之內連接通常產生總共四個元件，但在利用此CFET架構之三個堆疊元件的情況下，吾人具有十二個元件。
圖4B顯示圖4A之橫剖面A。堆疊元件每一者之該等閘極（例如408及422）、源極（例如416、418及420）、及汲極（例如412、414、及424）被繪示。特別注意到，以底PMOS PU1（例如406）及NMOS PD1（例如404）所形成的反相器可藉由其共同閘極（例如422）辨識。在其頂部之上係頂NMOS，其係閘極通道元件或PG1，例如具有閘極408的402。PG1之閘極與該反相器被隔離。顯示於圖4C的之圖4A之橫剖面B以及顯示於圖4D上的圖4A之橫剖面C繪示堆疊元件每一者之源極及汲極終端如何經由局部內連接（LI_B（例如426）、LI_T（例如428））連接至外部環境，例如頂金屬內連接（M0）及埋入式功率軌（BPR）。具體而言，在圖4C中之橫剖面B代表第一對的三個元件：PG1（例如402）及INV1（PU1（例如406）及PD1（例如404）），而橫剖面C代表第二對的三元件：PG2（例如430）及INV2（PU2（例如434）及PD2（例如432）），其基本上係由左至右並接著由下至上翻轉而獲得的在橫剖面B中之INV1之鏡像圖案。具體而言，應注意到LI_B（例如426）及LI_T（例如428）內連接係由選擇性沉積的介電層427所覆蓋。
亦如可見於圖4A之佈局視圖之中，位元格包含二條埋入式功率軌：一VSS軌（例如BPR VSS）及一VDD軌（例如BPR VDD），位於該格之頂及底邊界。橫剖面B及C亦強調此有益要素。
顯示於圖4C中之字元線（WL）係446。顯示於圖4D中之BL（位元線）係444。顯示於圖4C中之!BL係442。顯示於圖4C中之VBPR_S係405，並且顯示於圖4D中之VBPR_T係407。顯示於圖4D中之VDD係409，並且顯示於圖4D中之VSS係411。
其中習用的設計需要最少四個主動形狀，或者在finFET之例子中最少四鰭片，此三層次CFET設計係以二主動形狀（或者二鰭片的相當物）所形成。實際上，通常對SRAM設計而言，對密度的偏好勝過對驅動強度的偏好，因此可使用寬度在5至30nm之間的狹窄奈米片材。因此，在此可獲得位元格高度之顯著減少。
現在參考圖5A-B，CFET SRAM位元格設計及結構被繪示為具有三個堆疊層次的電晶體並且強調本文的閘極結構。在三層次CFET SRAM位元格之中的該等閘極之垂直隔離係基本的。該等閘極之橫向隔離亦係另一基本要素。如圖3A-C之中所見，在習用設計之中，其中所有的該等元件係位在相同水平平面（該晶圓平面）之中，該等元件被充分分散開，足以所需要處相對地直接切割該等閘極。如所標示，SRAM記憶體係複數位元格成行成列地組織的一陣列。因為閘極線係連續的以使製程以所需要的相對極限尺度形成閘極線，一閘極線條延伸橫跨在該陣列之相同行（閘極取向）的複數位元格。
作為結果，共享該相同閘極線的每一位元格之反相器每一者將具有共同閘極，而這是不可行的。因此，有需要將一格的反相器之閘極與相鄰格的反相器隔離。
在另一方面，位在相同行之中的通道閘極元件最終共享相同的閘極線（該WL），如圖4A之中顯示。這裡的二個挑戰係以本文的技術加以調和。
圖5A顯示圖4A之相同佈局，但有著位在內部並且沿該閘極線的橫剖面A。
初始橫剖面502顯示有著假性閘極506的結構。如果不採取額外的行動，當取代金屬閘極（RMG）模組完成時，其將形成橫跨該行並且橫跨該堆疊中之不同元件的單一共同閘極，使任何理想的功能無法使用。圖5B之右側之橫剖面圖504顯示最終理想結果。如繪示，反相器516每一者的閘極係藉由隔離柱518而與相鄰格的反相器隔離。對位在頂部的該等通道閘極而言，吾人可見到鄰近的通道閘極（一者屬於一格而一者屬於相鄰格）共享一共同閘極。在橫剖面佈局502之中，506是假性閘極材料，508係矽鍺層、510係矽層，519係閘極間隔物，且521係氧化物。在橫剖面佈局504之中，511係字元線（WL），513係PG1，且515係鄰近位元格。514代表橢圓形內的假性元件。
應理解到共同WL通常係在M1上方延伸的金屬線，其延伸橫跨該行的複數格，其中閘極接點規則地下拉以連接該通道閘極。本文的技術利用該陣列內的對稱性，以如以下敘述地和緩那些WL閘極接點之圖案化。
圖6顯示圖案層，其用於獲得在格間之閘極隔離的理想狀態。圖6係如圖5A的相同佈局，但僅顯示閘極層（PC）及CT_B層。CT_B能夠達成上述的橫向隔離。如可在佈局之中及圖6之橫剖面A之上所見，CT_B垂直於該等閘極而延伸，並且在以粗線顯示的格邊界。CT_B僅用於在這些位置插入介電隔離。如在橫剖面A之上顯示，在這些位置之中該假性閘極材料必須首先被移除以在如以下討論的該假性閘極材料之中形成側壁凹部。
更細節的流程顯示於圖7A-7E之中。圖7A顯示穿過假性閘極701的橫剖面A。氧化物705被提供於假性閘極701後方，有著將假性閘極701與氧化物705隔離的閘極間隔物703。閘極間隔物703係示意地顯示為簡單邊界線。一旦該表面係以化學機械平坦化（CMP）加以平面化以暴露該假性閘極材料（圖7A），則CT_B被圖案化使得已暴露假性閘極材料可以異向性及選擇性蝕刻加以移除（圖7B）。如可見於圖7C之中，該假性閘極材料之移除形成一側壁凹部以將該假性閘極後方的該閘極間隔物材料暴露。在該源極及汲極區域（在該閘極間隔物後方）中之該閘極間隔物材料及該氧化物被暴露於蝕刻製程，但因為選擇性而不被蝕刻，使得該蝕刻自對準。在圖7D之中，電阻及圖案化材料702接著受到剝落，並且所產生的空腔可接著以介電沉積物（SiN）704加以填充。如本領域中通常知識者所週知，這些步驟目前係習用於取代金屬閘極（RMG）模組。
下一步驟有助於致能本文的技術。在該介電質已被沉積之後，在圖5B中之隔離柱518被形成，但其有著亦如圖7D之中顯示地將二相鄰通道閘極之閘極隔離的全高度。為解決此問題，隔離柱518之介電材料係為了清潔該頂元件（亦即，該通道閘極元件）加以凹入，如圖7E之中顯示。
圖8A-8E繼續該流程。一旦隔離柱518被界定，該RMG流程可被恢復。在圖8A之中該假性閘極材料被移除，並且該閘極堆疊可形成於圖8B中之奈米片材周圍。應注意到如可見於圖8B之中，該介面層/高K介電層（IL/HK）係選擇性形成於Si奈米片材804之上，並且相似地，該功函數金屬亦選擇性形成於該HK之上。
在這提供較緊密的整合及對邊緣放置錯誤的較佳容忍度的同時，而仍應注意到此橫向閘極隔離相容於非選擇性沉積法。一旦該閘極堆疊被形成，可接著進行如圖8C之中所顯示的該底反相器之最終金屬化。
俾以在底反相器及頂閘極通道元件之間提供垂直閘極隔離，在圖8D中，介電膜（例如806）選擇性沉積在底反相器之最終金屬之上。在圖8E之中，該頂元件之最終金屬化（例如808）被完成。
應注意到，最終的柱高度之控制係重要的但不關鍵。如果該柱太短，則該底反相器的閘極可在RMG中之閘極堆疊之金屬化期間短路在一起，而這是不被希冀的。如果該柱太高，則有著二個可能的情況。該柱可能過高而完全覆蓋該頂元件或甚至更高，這係不被希冀的，因為這將這些相鄰通道閘極之該等閘極分隔開。然而，如果該柱僅係部份地覆蓋該頂元件，亦即，僅稍微高於理想狀態，則這不成問題，因為該最終金屬化將該二相鄰通道閘極之閘極短路，如所希冀之情形。
此外，在該頂通道閘極及該底反相器之間的垂直隔離之數量將係用於達成該最終理想柱高度的製程之該垂直邊緣。如可見於圖5B之橫剖面A之中，此對垂直隔離的需求係用於初始主動堆疊形成期間。實際上，將該頂通道閘極元件與該反相器隔離的SiGe層係較厚的（10-40nm），以用作垂直隔離及製程緩衝。
該交叉耦合係本文實施例的下一要素。如圖3B-C所繪示，即便在習用設計之上，特定內連接被使用（如以該等方塊所表示）以提供圖2之中所需要的該等連接。垂直（例如324、326、336）及右傾斜方塊（例如338、340）被用以將該反相器輸出連接在一起以及/或者將該通道閘極擴散部連接至其。該左傾斜方塊（例如346及348）具體指涉將INV1之閘極連接至INV2之輸出（及相反）所需要的交叉耦合。
基於有著彼此堆疊之三元件層級的此結構之3D特性，實施例現在將敘述所需要的連接性程度如何被提供。存在使該連接性可能的二獨立階段。首先，對該位元格之內節點的接取必須被提供，以將它們連接至它們各自的反相器之閘極，如圖2之中顯示。如此，階段1包含藉由移除該假性通道閘極元件而部份地清潔該結構之頂部。部件d1及d2係被移除的假性通道閘極元件一及二，如圖9A之中所標示。
注意到，因為單位格陣列之對稱特性，圖9A顯示關注的位元格周圍的鄰近格，並且因此d1N係鄰近假性元件一而d2N係鄰近（「N=鄰近」）假性元件二，如圖9A之中顯示。應注意到，本文的每一元件可包含單一奈米片材或複數的奈米片材。
一旦該頂元件接收其最終金屬化並且該結構之頂部被CMP平面化（圖9B），該層CT_SG用於暴露必須被清除的區域。如圖9C之中所述，作為一示例，CT_SG圖案化步驟係使用界定於該佈局中之CT_SG之負型。如本領域中所週知，光阻及遮罩型（mask tone）之其他的組合係可能的。舉例而言，步驟2所列印的圖案可係自佈局以一負性光阻列印CT_SG之結果（例如顯影後的該光阻交叉鏈接及留存之暴露區域），而未暴露區域被溶解並且移除，使關注的區域暴露。
既然假性通道閘極區域被暴露，它們將被蝕刻掉。如可在圖9D之中所見並且如以CT_SG所界定，一剖面被異向性蝕刻加以移除。該蝕刻步驟將如金屬、介電質及矽的該閘極堆疊之已暴露材料移除。具體而言，Ru、TiN、TiAl、HK及矽被蝕刻掉。氧化矽SiO2以及閘極間隔物材料（SiN、SiON、SiCN、SiCON等）亦被蝕刻。在該元件之閘極及該底反相器之閘極之間提供垂直隔離的介電層用作蝕刻停止層，如圖9之中所顯示。此蝕刻可具有複數蝕刻劑之組合，或者可係以理想的序列加以完成。具體而言，頂通道閘極元件之源極及汲極可被顯露（去覆蓋），覆蓋它們的矽化物亦可用作蝕刻停止層。
但應注意到，有可能此已暴露（去覆蓋）源極及汲極區域亦可被蝕刻。這不成問題，因為其將導致這些源極&汲極側的去覆蓋，並且這亦行得通，如以下進一步敘述。
應注意到，儘管圖9D顯示氧化物及閘極間隔物材料之最小過度蝕刻，亦可能期待更多的過度蝕刻，直到下方之該反相器的源極及汲極之局部內連接可被去覆蓋。再次，在這些內連接上之介電帽蓋用作蝕刻停止層。這亦不成問題。因為一旦此CT_SG蝕刻完成，則該結構再次被氧化物填充，並且接著以CMP加以平面化，如圖9E之中繪示。
雖然佈局視圖以一位元格為中心，但應再次注意到因為該等位元格組織之對稱特性，d1及d2在左方的相鄰格之中有著它們的對稱複製物（舉例而言，如以d1N及d2N所示）。因此，CT_SG亦係沿該格邊界對稱的。這部份地表示在該佈局之上，其中CT_SG頂形狀延伸至左方相鄰格，並且CT_SG底形狀延伸至右方相鄰格。圖10表示SRAM位元格陣列之佈局視圖，其顯示CT_SG如何橫跨一陣列而加以形塑。位元格每一者係以黑框方塊所表示。
這完成了階段1，該結構現在為階段2及交叉耦合之實際實作做好準備。圖11A-11E繼續自圖9E的該流程。佈局視圖係相同的，但增加交叉耦合層（XC）。XC 1118在圖11B被圖案化。圖11C顯示內橫剖面以較佳地繪示XC圖案化，其遵照圖11A中之佈局視圖顯示的A-B橫剖面。該佈局視圖亦指出不同的通道閘極元件所在處，以較佳地標示取向。具體而言，如以上敘述，所表示的該等視圖以一單位格為中心，但周圍相鄰格之若干元件係部份可見的。具體而言，PG1 1104、INV1 1112、及PG2 1106、INV2 1110代表關注的位元格之主動元件，如圖2之中所示，而PG1N 1102（N=鄰近）、PG2N 1108、INV1N 1114及INV2N 1116表示當可視時相鄰的鄰近格之主動元件。此外，1103係NS，1105係CT_SG，且1107係PC。
如圖11A之中所見，XC 1118開啟對藉由CT_SG所清除的部份區域之接取。下一步驟係在圖11D之中的XC蝕刻。此蝕刻具有複數的目標：其必須將延伸於XC 1118下方的INV1 1112閘極之頂部去覆蓋。該蝕刻必須針對在圖11D-11E之中的NMOS及PMOS二者將PG2 1106源極（或汲極）側及INV2 1110源極（或汲極）側去覆蓋。
圖12A-12E顯示相同的步驟，但專注於橫剖面B，以較佳地繪示XC 蝕刻。XC蝕刻可以複數的異向性蝕刻序列加以執行。為了敘述實施例的方便，繪示簡化的步驟。首先，介電步驟將氧化物（SiO2）及閘極間隔物（SiN、SiON、SiCN、SiOCN等等）蝕刻。
此步驟將反相器閘極（INV1）上之介電帽蓋以及PG2之部份源極（或汲極）之頂部去覆蓋。第二，PG2之源極（或汲極）之去覆蓋部份被蝕刻，並且這一路向下延伸以蝕刻INV2之NMOS及PMOS之源極（或汲極）之相似部份。如在圖12D之中所見，PG2及INV2之源極（或汲極）側被去覆蓋。最後，介電帽蓋被蝕刻以將圖11E及12E之中的INV1之閘極暴露。
既然XC蝕刻已完成，則所產生的空腔被金屬（W、Ru、Co、Cu）填充，如圖13A-13E之中所示。如在圖13B的橫剖面A-B、圖13C的橫剖面A、圖13D的橫剖面B、以及圖13E的橫剖面C之上所繪示，當金屬落入空腔之中時，其將PG2 1306之源極（或汲極）、INV2 1310之每一元件之源極（或汲極）以及INV1 1308之閘極連接在一起，從而有效地形成交叉耦合1302。圖13E的橫剖面C顯示該位元格之對稱半部的交叉耦合1302。在圖13B之中，1304代表PG1，1312代表PG1N，並且1314代表INV1N。在圖13C之中，1318代表WL。在圖13D之中，1320代表BL。
應注意到，顯示於橫剖面B之中的INV1之閘極之剖面可在圖11A-11E及12A-12E之中顯示的XC蝕刻期間替代地被完全蝕刻掉。圖13A-13E之結果變體係圖14A-14E。
圖15顯示最終化的結構，具有第一金屬層以及功能齊全的SRAM位元格及陣列。在圖15A之中，1506代表PD1，1508代表PD2、1510代表PU1，1512代表PU2，1514代表INV1，1516代表INV2，1518代表PG1，1520代表PG2，1522代表Q，1524代表!Q，1526代表字元線（WL），1528代表VDD，1530代表BL，並且1532代表!BL。
因此，此三元件之堆疊允許SRAM位元格之電性行為的調整。
如圖3之教示簡短地提及，有著許多的SRAM位元格構造以處理不同的應用。相似於邏輯，這些應用的範圍係自高密度至高性能。該位元格構造因此以該製程能達成的最小格至較大者為範圍。該最小格提供最大的密度以及從而低成本，但亦有最小的驅動電流強度，例如較低速度。較大的格具有較低密度、較高成本，但較快。在圖15A及B之示意圖之中，這轉化為PU、PD及PG的不同驅動強度需求。因此，finFET藉由對每一元件提供具有變化的主動鰭片數量的位元格設計而滿足此需求。舉例而言，一鰭片用於PMOS元件（例如PU），而二鰭片用於NMOS元件（例如PD及PG），這簡寫為1-2-2格構造，不同於1-1-1、2-2-2、1-3-3等等。具體而言，在finFET科技之中，不可能在該等NMOS元件之間具有不同的鰭片數量，並且其缺少設計彈性。
然而，使用本文的技術，較多的設計彈性係藉由調整被每一蝕刻元件使用的主動矽通道或奈米片材（NS）之數量加以提供。舉例而言，一NS用於PU、三用於PD且二用於PG。該等NMOS元件係完全隔離並且因此可獨立地調整。導致合理的初始主動堆疊高度之任何組合係可能的。此總設計彈性係高度有益的。
在前文說明之中，特定細節已被闡明，例如一處理系統的特定幾何形狀及在此使用的各種不同構件及製程的說明。然而，應理解到，本文的技術可以在脫離這些具體細節的其他實施例中實踐，並且這樣的細節係出於解釋而非限制之目的。本文揭露的實施例已參考附隨圖式加以敘述。相同地，為了解釋之目的，特定數字、材料、及配置已被闡明以提供透徹理解。除此之外，實施例可能在沒有如此特定細節的情況下被實踐。有著本質上相同功能結構的構件以相似參考字元所標記，並且因此可能省略任何的冗贅說明。
各種不同技術已作為複數的獨立作業加以描述，以協助對各種不同實施例的理解。描述的順序不應被認為意味著這些作業必然係依附順序的。確實，這些作業不需要以呈現順序加以實施。所述作業可能以不同於所述實施例的順序加以實施。各種不同額外作業可能被實施，且/或所述作業可能在額外實施例之中被省略。
本文使用的「基板」或「目標基板」普遍地指涉根據本發明加以處理的一物體。該基板可能包含一元件的任何材料部份或結構，特別是半導體或其他電子元件，且可能例如係一基底基板結構，諸如一半導體晶圓、倍縮光罩、或在一基底基板結構之上或覆蓋一基底基板結構的一層，例如一薄膜。因此，基板不侷限於任何特定基底結構、下覆層或覆蓋層、圖案化或非圖案化，毋寧是，基板係被認為包含任何的如此的層或基底結構，以及層及/或基底結構的任何組合。本實施方法章節可能參考特定類型的基板，但這僅係為了說明之目的。
當然，如本文敘述的不同步驟之討論順序已為了清晰目的呈現。通常而言，這些步驟可以任何適合的順序實施。此外，儘管本文的不同特徵、技術、配置等等每一者可能在本揭露之不同位置之中討論，這旨在該等概念每一者可獨立於彼此或者與彼此組合而執行。因此，本發明可以許多不同方式加以實施並且審視。
在本技藝中通常技藝者亦將理解到可以對上文解釋的技巧的操作作出許多改變而仍達到與本發明相同的目標。如此的變化係旨在由本揭露的範圍所包含。如此，本發明的實施例的以上敘述不旨在為限制性的。毋寧是，任何對本發明的實施例之限制係呈現在以下發明申請專利範圍之中。
102:元件 104:元件 106:水平閘極 108:元件 110:元件 112:共同閘極 222:Q 224:!Q 302:NMOS區域 304:PMOS區域 306:NMOS區域 308:PU1 310:PD1 312:PG1 314:PU2 316:PD2 318:PG2 402:PG1 404:NMOS PD1 406:PMOS PU1 408, 422:閘極 416, 418, 420:源極 412, 414, 424:汲極 426:LI_B427:選擇性沉積介電層 428:LI_T 430:PG2 432:PD2 434:PU2 442:!BL 444:BL 446:字元線 502:初始橫剖面 504:橫剖面圖 506:假性閘極 508:矽鍺層 510:矽層 511:字元線 513:PG1 515:鄰近位元格 516:反相器 518:隔離柱 519:閘極間隔物 521:氧化物 701:假性閘極 702:材料 703:閘極間隔物 704:介電沉積物（SiN） 705:氧化物 804:Si奈米片材 806:介電膜 1102:PG1N 1103:NS 1104:PG1 1105:CT_SG 1106:PG2 1107:PC 1108:PG2N 1110:INV2 1112:INV1 1114:INV1N 1116:INV2N 1118:XC 1302:交叉耦合 1304:PG1 1306:PG2 1308:INV1 1310:INV2 1312:PG1N 1314:INV1N 1318:WL 1320:BL 1506:PD1 1508:PD2 1510:PU1 1512:PU2 1514:INV1 1516:INV2 1518:PG1 1520:PG2 1522:Q 1524:!Q 1526:WL 1528:VDD 1530:BL 1532:!BL
當與附隨圖式一起閱讀時，得自附隨實施方法章節最佳理解本發明之態樣。應注意到，根據本工業中之標準方法，各種不同特徵不依比例繪示。事實上，各種不同特徵之尺度可為了討論之清晰而增加或減少。
圖1A-1D顯示根據若干實施例的有著共同閘極的PMOS及NMOS結構之例示結構；
圖2顯示根據本揭露之實施例的由六電晶體組成之SRAM位元格；
圖3A-3C顯示根據本揭露之例示實施例的位元格設計之佈局視圖；
圖4A-4D顯示根據本揭露之例示實施例的CFET SRAM位元格設計及結構；
圖5A-5B顯示根據本揭露之例示實施例的CFET SRAM位元格設計及結構；
圖6顯示根據本揭露之例示實施例的CFET SRAM位元格設計及結構；
圖7A-7E顯示根據本揭露之例示實施例的橫向閘極隔離之形成；
圖8A-8E顯示根據本揭露之例示實施例的橫向閘極隔離之形成；
圖9A-9E顯示根據本揭露之例示實施例的交叉耦合之形成；
圖10顯示根據本揭露之例示實施例的SRAM位元格陣列之佈局視圖；
圖11A-11E顯示根據本揭露之例示實施例的交叉耦合之形成；
圖12A-12E顯示根據本揭露之例示實施例的交叉耦合之形成；
圖13A-13E顯示根據本揭露之例示實施例的交叉耦合之形成；
圖14A-14E顯示根據本揭露之例示實施例的交叉耦合之形成；以及
圖15A-15B顯示根據本揭露之例示實施例的SRAM位元格結構。
402:PG1
404:NMOS PD1
406:PMOS PU1
408,422:閘極
416,418,420:源極
412,414,424:汲極

Claims (18)

  1. 一種靜態隨機存取記憶體(SRAM)，包含：在基板上之複數的SRAM位元格，SRAM位元格每一者包含：至少六電晶體，其包含至少二NMOS電晶體及至少二PMOS電晶體；該至少六電晶體每一者係橫向閘極環繞式電晶體，其中閘極環繞該電晶體之一個或多個通道之橫剖面；該至少六電晶體定位於三層次之中，其中相對於該基板之工作表面，第三層次垂直定位於第二層次上方，並且該第二層次垂直定位在第一層次上方；一第一反相器，使用第一電晶體及第二電晶體加以形成，該第一電晶體定位於該第一層次之中，該第二電晶體定位於該第二層次之中；一第二反相器，使用第三電晶體及第四電晶體加以形成，該第三電晶體定位於該第一層次之中，該第四電晶體定位於該第二層次之中；一通道閘極，位在該第三層次之中；隔離柱，其僅在該第一層次及該第二層次上之元件之閘極之間提供橫向隔離，使得在該第三層次之中的相鄰SRAM位元格的通道閘極可以分享一個共有閘極。
  2. 如請求項1之靜態隨機存取記憶體，其中該第三層次係與該第一層次及該第二層次電性隔離。
  3. 如請求項1之靜態隨機存取記憶體，其中該至少六電晶體定位於二垂直堆疊之中，其中堆疊每一者具有彼此疊置的至少三電晶體。
  4. 如請求項1之靜態隨機存取記憶體，其中該至少六電晶體其中一者以上包含二條以上的奈米通道。
  5. 如請求項1之靜態隨機存取記憶體，其中至少一電晶體包含與一給定電晶體堆疊的另一電晶體相比更多的通道。
  6. 如請求項1之靜態隨機存取記憶體，其中該第一反相器之一輸出連接至該第二反相器之一輸入。
  7. 如請求項1之靜態隨機存取記憶體，其中該第二反相器之一輸出連接至該第一反相器之一輸入。
  8. 如請求項1之靜態隨機存取記憶體，其中至少一NMOS電晶體及至少一PMOS電晶體共享一共同垂直閘極。
  9. 一種靜態隨機存取記憶體(SRAM)，包含：在基板上之複數的SRAM位元格，SRAM位元格每一者包含：至少六電晶體，其包含至少二NMOS電晶體及至少二PMOS電晶體； 該至少六電晶體每一者係橫向閘極環繞式電晶體，其中閘極環繞該電晶體之一個或多個通道之橫剖面；該至少六電晶體定位於三層次之中，其中相對於該基板之工作表面，第三層次垂直定位於第二層次上方，並且該第二層次垂直定位在第一層次上方；一第一反相器，使用第一電晶體及第二電晶體加以形成，該第一電晶體定位於該第二層次之中，該第二電晶體定位於該第三層次之中；一第二反相器，使用第三電晶體及第四電晶體加以形成，該第三電晶體定位於該第二層次之中，該第四電晶體定位於該第三層次之中；一通道閘極，位在該第一層次之中；以及隔離柱，其僅在該第二層次及該第三層次上之元件之閘極之間提供橫向隔離，使得在該第一層次之中的相鄰SRAM位元格的通道閘極可以分享一個共有閘極。
  10. 如請求項9之靜態隨機存取記憶體，其中該至少六電晶體之一者以上包含二條以上奈米通道。
  11. 如請求項9之靜態隨機存取記憶體，其中該第三層次係與該第一層次及該第二層次電性隔離。
  12. 如請求項9之靜態隨機存取記憶體，其中該至少六電晶體定位於二垂直堆疊之中，其中堆疊每一者具有彼此疊置的至少三電晶體。
  13. 如請求項9之靜態隨機存取記憶體，其中至少一電晶體包含與一給定電晶體堆疊的另一電晶體相比更多的通道。
  14. 如請求項9之靜態隨機存取記憶體，其中該第一反相器之一輸出連接至該第二反相器之一輸入。
  15. 如請求項9之靜態隨機存取記憶體，其中該第二反相器之一輸出連接至該第一反相器之一輸入。
  16. 如請求項9之靜態隨機存取記憶體，其中至少一NMOS電晶體及至少一PMOS電晶體共享一共同垂直閘極。
  17. 一種在基板上形成靜態隨機存取記憶體(SRAM)位元格的方法，該方法包含：形成包含至少二NMOS電晶體及至少二PMOS電晶體的至少六電晶體，該至少六電晶體每一者係橫向閘極環繞式電晶體，其中閘極環繞該電晶體之一個或多個通道之橫剖面，該至少六電晶體定位於三層次之中，其中相對於該基板之工作表面，第三層次垂直定位於第二層次上方，並且該第二層次垂直定位在第一層次上方；形成一第一反相器，其使用第一電晶體及第二電晶體加以形成，該第一電晶體定位於該第二層次之中，該第二電晶體定位於該第三層次之中； 形成一第二反相器，其使用第三電晶體及第四電晶體加以形成，該第三電晶體定位於該第二層次之中，該第四電晶體定位於該第三層次之中；形成一通道閘極，位在該第一層次之中；以及形成隔離柱，其僅在該第二層次及該第三層次上之元件之閘極之間提供橫向隔離，使得在該第三層次之中的相鄰SRAM位元格的通道閘極可以分享一個共有閘極。
  18. 如請求項17之在基板上形成靜態隨機存取記憶體(SRAM)位元格的方法，其中至少一NMOS電晶體與至少一PMOS電晶體共享一共同垂直閘極。
TW109147103A 2019-12-31 2020-12-31 具有三堆疊元件層次的cfet sram位元格 TWI839591B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962956038P 2019-12-31 2019-12-31
US62/956,038 2019-12-31
US202063085563P 2020-09-30 2020-09-30
US63/085,563 2020-09-30

Publications (2)

Publication Number Publication Date
TW202135242A TW202135242A (zh) 2021-09-16
TWI839591B true TWI839591B (zh) 2024-04-21

Family

ID=76546544

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109147103A TWI839591B (zh) 2019-12-31 2020-12-31 具有三堆疊元件層次的cfet sram位元格

Country Status (4)

Country Link
US (1) US11545497B2 (zh)
KR (1) KR102819048B1 (zh)
TW (1) TWI839591B (zh)
WO (1) WO2021138551A1 (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12080608B2 (en) 2020-07-17 2024-09-03 Synopsys, Inc. Self-limiting manufacturing techniques to prevent electrical shorts in a complementary field effect transistor (CFET)
US11915984B2 (en) * 2020-07-17 2024-02-27 Synopsys, Inc. Forming a wrap-around contact to connect a source or drain epitaxial growth of a complimentary field effect transistor (CFET) to a buried power rail (BPR) of the CFET
US11798985B2 (en) * 2020-11-13 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for manufacturing isolation layers in stacked transistor structures
US12087770B2 (en) * 2021-08-05 2024-09-10 International Business Machines Corporation Complementary field effect transistor devices
US20230052975A1 (en) * 2021-08-16 2023-02-16 Intel Corporation Multi-layered multi-function spacer stack
US20230299069A1 (en) * 2021-09-27 2023-09-21 Invention And Collaboration Laboratory Pte. Ltd. Standard cell structure
US12324236B2 (en) * 2021-11-09 2025-06-03 International Business Machines Corporation Bottom contact for stacked GAA FET
EP4195276A1 (en) * 2021-12-10 2023-06-14 Imec VZW A static random-access memory device with a three-layered cell design
US12279452B2 (en) 2021-12-15 2025-04-15 International Business Machines Corporation Stacked complementary transistor structure for three-dimensional integration
US12363990B2 (en) * 2022-01-06 2025-07-15 International Business Machines Corporation Upper and lower gate configurations of monolithic stacked FinFET transistors
US20230261115A1 (en) * 2022-02-15 2023-08-17 Tokyo Electron Limited Area selective and de-selective atomic layer deposition of 360-degree two-dimensional channels
KR20230133440A (ko) 2022-03-11 2023-09-19 삼성전자주식회사 3차원 반도체 소자 및 그의 제조 방법
US12520577B2 (en) 2022-03-22 2026-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Complementary field effect transistor with hybrid nanostructure
US12295133B2 (en) * 2022-04-25 2025-05-06 International Business Machines Corporation SRAM with backside cross-couple
US20230402507A1 (en) * 2022-06-13 2023-12-14 Intel Corporation Dual metal silicide for stacked transistor devices
US12424591B2 (en) 2022-06-20 2025-09-23 International Business Machines Corporation Method and structure of forming independent contact for staggered CFET
US12484265B2 (en) 2022-06-22 2025-11-25 International Business Machines Corporation Subtractive source drain contact for stacked devices
US12310064B2 (en) * 2022-07-29 2025-05-20 International Business Machines Corporation Isolation pillar structures for stacked device structures
US12408317B2 (en) 2022-09-23 2025-09-02 Apple Inc. SRAM macro design architecture
CN117858494B (zh) * 2022-09-28 2026-01-09 华为技术有限公司 存储器、电子设备
US20240130099A1 (en) * 2022-10-13 2024-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and manufacturing method thereof
EP4391759A1 (en) * 2022-12-20 2024-06-26 Imec VZW A stacked sram cell with a dual-side interconnect structure
US20240260261A1 (en) * 2023-01-30 2024-08-01 Arm Limited Multi-Stack Bitcell Architecture
KR102755896B1 (ko) * 2023-04-14 2025-01-21 서울대학교산학협력단 랜덤 액세스 메모리 및 그 제조 방법
US20250006730A1 (en) * 2023-06-27 2025-01-02 International Business Machines Corporation Stacked transistors with dielectric insulator layers
KR20250092537A (ko) * 2023-12-15 2025-06-24 삼성전자주식회사 반도체 장치
KR102856449B1 (ko) * 2024-01-31 2025-09-09 광주과학기술원 3 p-채널 트랜지스터들과 3 n-채널 트랜지스터들을 갖는 sram 셀 구조 및 상기 sram의 동작 방법
EP4679965A1 (en) * 2024-07-10 2026-01-14 Samsung Electronics Co., Ltd. Static random-access memory device having monolithic 3d stack structure and electronic apparatus including the static random-access memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120138888A1 (en) * 2009-05-21 2012-06-07 International Business Machines Corporation Single Gate Inverter Nanowire Mesh
US20180040695A1 (en) * 2016-08-08 2018-02-08 Tokyo Electron Limited Three-dimensional semiconductor device and method of fabrication
US20180174642A1 (en) * 2016-12-21 2018-06-21 Imec Vzw Static random access memory cell

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581349B1 (en) * 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US9793542B2 (en) 2014-03-28 2017-10-17 Duracell U.S. Operations, Inc. Beta-delithiated layered nickel oxide electrochemically active cathode material and a battery including said material
US10038053B2 (en) 2015-10-12 2018-07-31 International Business Machines Corporation Methods for removal of selected nanowires in stacked gate all around architecture
KR102415328B1 (ko) 2015-12-03 2022-06-30 삼성전자주식회사 전기적 특성을 개선할 수 있는 에스램 소자 및 이를 포함하는 로직 소자
KR101855846B1 (ko) * 2015-12-29 2018-05-09 포항공과대학교 산학협력단 수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리
JP7046049B2 (ja) 2016-07-19 2022-04-01 東京エレクトロン株式会社 三次元半導体デバイス及び製造方法
TWI739879B (zh) 2016-08-10 2021-09-21 日商東京威力科創股份有限公司 用於半導體裝置的延伸區域
US20190279990A1 (en) 2018-03-09 2019-09-12 Globalfoundries Inc. Bitcell layout for a two-port sram cell employing vertical-transport field-effect transistors
US11616053B2 (en) * 2018-09-05 2023-03-28 Tokyo Electron Limited Method to vertically route a logic cell incorporating stacked transistors in a three dimensional logic device
US11728344B2 (en) * 2019-06-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid SRAM design with nano-structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120138888A1 (en) * 2009-05-21 2012-06-07 International Business Machines Corporation Single Gate Inverter Nanowire Mesh
US20180040695A1 (en) * 2016-08-08 2018-02-08 Tokyo Electron Limited Three-dimensional semiconductor device and method of fabrication
US20180174642A1 (en) * 2016-12-21 2018-06-21 Imec Vzw Static random access memory cell

Also Published As

Publication number Publication date
WO2021138551A1 (en) 2021-07-08
TW202135242A (zh) 2021-09-16
US20210202500A1 (en) 2021-07-01
KR102819048B1 (ko) 2025-06-10
US11545497B2 (en) 2023-01-03
KR20220121861A (ko) 2022-09-01

Similar Documents

Publication Publication Date Title
TWI839591B (zh) 具有三堆疊元件層次的cfet sram位元格
KR102873510B1 (ko) 2개의 적층된 소자 데크를 갖는 cfet sram 비트 셀
JP7486058B2 (ja) 後面電力供給における交換用埋設電力レール
KR101553438B1 (ko) Ｓｒａｍ 셀의 컨택 플러그 및 이의 형성 방법
KR101531795B1 (ko) ＦｉｎＦＥＴ를 위한 구조
KR101539495B1 (ko) Ｓｒａｍ 셀 구조를 위한 방법 및 장치
CN113594165A (zh) 半导体结构及其形成方法
US20240196585A1 (en) Methods, Structures and Devices for Intra-Connection Structures
TWI801832B (zh) 記憶體電路、記憶體單元以及記憶體單元的操作方法
TW201114005A (en) 3D integrated circuit layer interconnect
US12224281B2 (en) Interdigitated device stack
US7833905B2 (en) Method of manufacturing a semiconductor integrated circuit device
CN103579242A (zh) 具有埋藏鞍形鳍式场效晶体管的sram集成电路及其制造方法
US8101481B1 (en) Spacer lithography processes
CN112563205A (zh) 半导体装置的形成方法
JP2005236201A (ja) 半導体装置及びその製造方法
CN117858495A (zh) 3d集成电路
WO2025163946A1 (ja) 半導体装置、及び、半導体装置の製造方法
JP2005285991A (ja) 半導体装置及びその製造方法