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TWI784035B - 用於應變電晶體的磊晶氧化物插塞及形成積體電路結構的方法 - Google Patents

用於應變電晶體的磊晶氧化物插塞及形成積體電路結構的方法 Download PDF

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TWI784035B
TWI784035B TW107127417A TW107127417A TWI784035B TW I784035 B TWI784035 B TW I784035B TW 107127417 A TW107127417 A TW 107127417A TW 107127417 A TW107127417 A TW 107127417A TW I784035 B TWI784035 B TW I784035B
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circuit device
oxide plug
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TW107127417A
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卡希克 強普納森
安普瑪 波汪德
比斯瓦吉 古哈
塔何 甘尼
安拿 莫希
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美商英特爾股份有限公司
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Abstract

描述了磊晶氧化物插塞用於在電晶體的緊鄰通道區的通道區上施加應變。氧化物插塞形成磊晶和連貫接點，與相鄰於應變通道區相鄰的一或更多個源極和汲極區接觸。磊晶氧化物插塞可用於將應變賦予其他未應變的通道區(例如針對相對於下伏的緩衝層而未應變的半導體本體)，或者恢復、維持或增加在先前應變的半導體本體的通道區內的應變。在某些實施方式中，磊晶結晶氧化物插塞具有鈣鈦礦晶體結構。

Description

用於應變電晶體的磊晶氧化物插塞及形成積體電路結構的方法
本發明係有關一種半導體裝置，尤其是一種用於應變電晶體的磊晶氧化物插塞。
半導體裝置為電子組件，其係使用半導體材料(諸如矽(Si)、鍺(Ge)、及砷化鎵(GaAS))之電子性質。場效電晶體(FET)為一種半導體裝置，其包含三個終端：閘極、源極、和汲極。FET係使用由閘極所施加的電場以控制通道之電傳導性，帶電載子(例如，電子或電洞)係通過該通道在源極和汲極之間流動。於其中帶電載子為電子之實例中，FET被稱為n通道裝置，而於其中帶電載子為電洞之實例中，FET被稱為p通道裝置。某些FET具有稱為本體或基板之第四終端，其可被用以偏壓該電晶體。此外，金氧半導體FET(MOSFET)包含介於閘極與通道之間的 閘極介電質。MOSFET亦可被已知為金屬絕緣體半導體FET(MISFET)或絕緣閘極FET(IGFET)。互補式MOS(CMOS)結構係使用p通道MOSFET(PMOS)裝置及n通道MOSFET(NMOS)裝置之組合以施行邏輯閘和其他數位電路。
FinFET是MOSFET電晶體，建立於半導體材料的細帶(通常稱為鰭)周圍。因為這種配置的導電通道主要包含鰭的三個不同平面區(例如，頂部和兩側)，所以這種FinFET設計有時被稱為三閘極電晶體。也可以使用其他類型的FinFET配置，例如所謂的雙閘極FinFET，其中導電通道主要包含鰭的兩個側壁(而不是沿著鰭的頂部)。奈米線電晶體(有時稱為環繞式閘極(GAA)或奈米帶電晶體)被類似地組態成鰭為基的電晶體，但取代其中閘極在二或三個平面上(且因此，有二或三個有效閘極)之鰭式通道區，一或更多奈米線被用於通道區且閘極材料通常圍繞各奈米線。
100:方法
100':先閘極流程
102:工序
104:工序
106:工序
107:工序
108:工序
109:工序
110:工序
112:工序
114:工序
116:工序
118:工序
120:工序
122:工序
200:工序
204:要素
208:要素
300:基板
301:SiGe層
302:鰭
303:鰭部分
304:鰭部分
305:溝槽
310:硬遮罩
315:溝槽
320:STI材料
321:溝槽
322:磊晶氧化物插塞
330:鰭
332:頂表面
334:S/D區
334':S/D區
334":S/D區
336:奈米線
342:虛置閘極氧化物
344:虛置閘極電極
344A:虛置閘極電極
344B:虛置閘極電極
350:間隔物
352:溝槽
354:磊晶氧化物插塞
370:ILD層
382:閘極介電質
384:閘極電極
400:計算系統
402:主機板
404:處理器
406:通訊晶片
Fw:寬度
Fh:高度
Fah:高度
D:角度
圖1繪示形成積體電路(IC)的方法，該積體電路包含磊晶氧化物插塞，用於施加、恢復、維持、及/或增加IC電晶體的通道區中的應變，根據本揭露的某些實施方式。
圖2繪示形成積體電路(IC)的替代方法，該積體電路包含磊晶氧化物插塞，用於施加、恢復、維持、 及/或增加IC電晶體的通道區中的應變，根據本揭露的某些實施方式。
圖3A至3M繪示當在執行圖1和圖2的方法時形成的實施例IC結構，根據某些實施方式。
圖4繪示利用使用此處揭露的技術所形成的積體電路結構及/或電晶體裝置施行的計算系統，根據本揭露的某些實施方式。
透過閱讀以下結合此處所描述的圖式的詳細描述，將更好地瞭解本實施方式的這些和其它特徵。在圖式中，多個圖式中說明的每個相同或幾乎相同的組件可以用相同的數字表示。為清楚起見，並非每個組件都可以在每個圖式中標記。再者，可以理解到，圖不一定按比例繪製或旨在將所描述的實施方式限制於所顯示的特定組態。例如，雖然有些圖形通常表示直線、直角、和平滑的表面，但是該揭露的技術的真正實施方案可能具有不盡完美的直線和直角，而且有些圖形可能具有表面形貌(surface topography)或者是非平面的，畢竟有製造工序之真實世界的限制(real-world limitation)。此外，圖式中的某些特徵可以包含圖案化及/或陰影填充，其僅被提供以幫助在視覺上識別不同特徵。簡言之，該等圖形僅被提供來顯示實施例結構。
【發明內容】及【實施方式】
描述了用於在IC中形成緊鄰於電晶體的源極 及/或汲極(S/D)區的磊晶氧化物插塞的技術。在某些實施方式中，無論是否使用其他技術在通道區中形成應變(例如，通道區的材料與下伏基板之間的晶格失配)，磊晶氧化物插塞可用於對電晶體的通道區施加應變。在其他實施方式中，磊晶氧化物插塞可用於恢復、維持、及/或增加已經存在於應變通道區中的應變。當用於施加、維持、或增加電晶體的通道區中的應變時，通道區內的帶電載子遷移率增加，從而增加電流流過電晶體的速度。這進而改善了電晶體和積體電路的整體性能。根據本揭露，許多電晶體配置和變化將是顯而易見的。
總體概述
使電晶體中的通道區應變可以改善通道區中的帶電載子的遷移率，從而提高信號從電晶體的源極區傳輸到汲極區的速率。這進而改善了電晶體的性能。藉由例如在下伏的SiGe緩衝層上(在某些實施例中，其可以設置在下伏的Si基板上或之上)形成SiXGe1-x通道區，可以在通道區內生產應變。例如，SiGe緩衝層可以作為模板，用於生長壓縮應變p-MOS通道材料和拉伸應變n-MOS通道材料中的一種或兩種，以分別實現電洞和電子遷移率的增加，在裝置的通道區中。在一實施例中，SiGe緩衝層(例如，具有Si0.7Ge0.3的成分)可以作為生長壓縮應變SiGe通道p-MOS裝置的模板(例如，具有原子百分比50%Ge含量或Si0.5Ge0.5)及/或拉伸應變Si通道n-MOS裝置(例如，具有原 子百分比25%Ge含量或Si0.25Ge0.75)，從而同時實現p-MOS裝置的電洞遷移率和n-MOS裝置的電子遷移率的大幅增加，從而提高了裝置的性能。緩衝層、p-MOS通道區、和n-MOS通道區的其他成分可以生產類似的效果，並且可以基於是否需要應變p-MOS和n-MOS通道區中的一個或兩個以及其他因素來選擇。然而，在某些情況下，因為在形成通道區之後執行IC處理，在通道區中生產的某些或全部應變可能會丟失。例如，當在finFET裝置的情況下，在鰭內或在與包含通道區的半導體本體相鄰的位置處創造無約束(「自由」)表面時，通道區應變可能會丟失。在一個可能的實施例場景中，當在用S/D材料取代之前，移除與半導體本體相鄰的鰭的部分(其設置在閘極堆疊或虛置閘極堆疊下面)時，可以創造自由表面。在另一個可能的實施例場景中，當鰭的多個部分(彼等對應於相同鰭上分離但相鄰的電晶體)彼此電隔離時，可以創造自由表面。在這種電隔離工序中，可以移除鰭的一部分(例如，使用諸如光微影遮罩和蝕刻的圖案化技術)，從而在溝槽內形成溝槽，結果，創造了鰭的自由表面。然後可以在溝槽中形成非晶介電質插塞(例如，氧化矽或氮化矽)。然而，注意，此非晶介電質插塞可以將相同鰭上的電晶體彼此電隔離，但是不會在創造自由表面時恢復損失的應變或者在通道區上施加應變。換句話說，無論原點如何，鰭內的自由表面都允許鰭及/或相鄰半導體本體內的某些或全部應變鬆弛。如此一來，在電晶體的製造期間，帶電載子遷移率的 某些或全部應變引起的改善喪失了。
因此，並且根據本揭露的各種實施方式，提供用於形成緊鄰於電晶體的S/D區的磊晶氧化物插塞的技術，無論是平面電晶體還是非平面電晶體(例如，finFET、奈米線)電晶體。結晶氧化物插塞和相鄰鰭部分之間的磊晶和連貫接點可用於將應變賦予其他未應變的通道區(例如針對相對於下伏的緩衝層或基板而未應變的半導體本體)，或者恢復、維持、或增加在先前應變的半導體本體的通道區內的應變。根據此處所述的某些實施方式，磊晶結晶氧化物插塞可包含具有鈣鈦礦晶體結構的結晶氧化物，並且可包含鍶(Sr)、鈦(Ti)、鑭(La)、鋁(Al)、釹(Nd)、或釓(Gd)中的一種或多種。在更一般的意義上，可以選擇結晶氧化物的成分，以便與對應的鰭部分的晶格磊晶地匹配，該對應的鰭部分與結晶氧化物接觸。也就是說，例如，鈣鈦礦結晶磊晶氧化物的成分被選擇為具有與相鄰鰭部分的對應的晶格參數的差異小於1%的晶格參數(無論是由Si還是SixGe1-x形成)，在某些實施方式中。
架構和方法
圖1繪示用於形成包含磊晶氧化物插塞的積體電路(IC)的方法100。如上所述，在某些實施例中，磊晶氧化物插塞可以在電晶體半導體本體的通道區內施加、恢復、維持及/或增加應變，在某些實施方式中。圖3A至3I(及圖3M，部分)繪示當在執行圖1的方法100時形成的實 施例IC結構，根據本揭露的某些實施方式。圖2繪示用於形成積體電路(IC)的方法200，該積體電路包含設置在間隔物之間的磊晶氧化物插塞，該間隔物被製造為虛置閘極堆疊或閘極堆疊工序的一部分，其是方法100的替代方案。圖3J至3M示出了對應於方法200的實施例替代IC結構，根據本揭露的某些實施方式。注意，可以在形成(虛置)閘極結構之前或之後形成磊晶氧化物插塞。
為了便於說明，主要在形成鰭或FinFET電晶體組態(例如，三閘極電晶體配置)的上下文中描繪和描述此處描述的技術和結構。然而，在某些實施方式中，該技術可用於形成任何合適幾何形狀或配置的電晶體，如根據本揭露內容將顯而易見的。還要注意，用於形成在一或更多個電晶體的通道區中使用的鰭結構的技術可以包含整面沉積技術(例如，使用工序102至109，以形成圖3A至3C中所繪示的結構)，及/或任何其他合適的技術，根據本揭露內容將顯而易見的技術。進一步注意，方法100和200包含主路徑，其繪示後閘極電晶體製造工序流程(例如，取代閘極工序流程)，其被利用在某些實施方式中。然而，在其他實施方式中，可以使用先閘極工序流程，如此處將描述的(並且其在圖1和2中被繪示有替代先閘極流程100'指示符號)。按照本揭露，將明瞭許多變化和組態。
多個不同的電晶體裝置可受益於此處所述的技術，其包含但不限於各種場效電晶體(FET)，例如金屬氧化物半導體FET(MOSFET)、隧道FET(TFET)、和費米濾 波器FET(FFFET)(也稱為隧道源MOSFET)，僅舉幾個實施例。例如，該技術可用於使n通道MOSFET(NMOS)裝置受益，其可包含n-p-n或n-i-n的源極-通道-汲極方案，其中「n」表示n型摻雜半導體材料，「p」表示p型摻雜的半導體材料，「i」表示本徵/未摻雜的半導體材料(例如，其還可以包含名義上未摻雜的半導體材料，包括小於1E16原子/立方公分(cm)的摻雜物濃度)，根據某些實施方式。在另一實施例中，根據某些實施方式，所述技術可用於使p通道MOSFET(PMOS)裝置受益，其可包含p-n-p或p-i-p的源極-通道-汲極方案。在又另一實施例中，根據某些實施方式，所述技術可用於使TFET裝置受益，其可包含p-i-n或n-i-p的源極-通道-汲極方案。在還另一實施例中，根據某些實施方式，所述技術可用於使FFFET裝置受益，其可包含np-i-p(或np-n-p)或pn-i-n(或pn-p-n)的源極-通道-汲極方案。
此外，在某些實施方式中，所述技術可用於使包含多種組態的電晶體受益，例如平面及/或非平面組態，其中非平面組態可包括鰭式或FinFET組態(例如，雙閘極或三閘極)、閘極全環繞(GAA)組態(例如，奈米線或奈米帶)或其某種組合(例如，珠狀鰭(beaded-fin)組態)，以提供一些實施例。例如，圖3I繪示包含具有鰭和奈米線組態的電晶體的實施例IC結構，如下面將更詳細描述的。此外，所述技術可用於使互補電晶體電路受益，例如互補MOS(CMOS)電路，其中所述技術可用於使構成CMOS電路 的所包含的n通道及/或p通道電晶體中的一或更多個受益。根據某些實施方式，可以受益於此處描述的技術的其他實施例電晶體裝置包含少量至單電子量子電晶體裝置。此外，任何這樣的裝置可以採用例如三維晶體以及二維晶體或奈米管的半導體材料。在某些實施方式中，所述技術可用於有益於不同尺度的裝置，例如具有微米(micron)範圍及/或奈米(nm)範圍(例如，在22、14、10、7、5、或3nm工序節點處、或更高處形成)的臨界尺寸的IC裝置。
圖1的方法100開始於提供102基板300，在基板300上可以形成各種IC結構。在某些實施方式中，基板300可以包含：塊狀基板，包含IV族半導體材料(例如，Si、Ge、SiGe)、III-V族半導體材料、及/或任何其他合適的材料，如依據本揭露將顯而易見者；絕緣體上X(XOI)結構，其中X是上述材料之一(例如，IV族及/或III-V族半導體材料)，並且絕緣體材料是氧化物材料或介電質材料或一些其他電絕緣材料，例如XOI結構包括兩個半導體層之間的電絕緣材料層；或者一些其它合適的多層結構，其中頂層包括上述半導體材料之一(例如，IV族及/或III-V族半導體材料)。此處中「IV族半導體材料」(或「IV族材料」或通常「IV」)的使用包含至少一種IV族元素(例如，矽、鍺、碳、錫)，例如矽(Si)、鍺(Ge)、矽鍺(SiGe)等。此處中「III-V族半導體材料」(或「III-V族材料」或通常「III-V」)的使用包含至少一種III族元素(例如，鋁、鎵、銦)和至少一種V族元素(如氮、磷、砷、銻、鉍)，如砷化鎵 (GaAs)、砷化銦鎵(InGaAs)、砷化銦鋁(InAlAs)、磷化鎵(GaP)、銻化鎵(GaSb)、磷化銦(InP)等。注意，例如，III族也可稱為硼族或IUPAC 13族，IV族也可稱為碳族或IUPAC 14族，V族也可稱為氮族或IUPAC 15族。
在某些實施方式中，可根據用於摻雜取代鰭的摻雜物(如此處所述)來選擇任何合適的n型及/或p型摻雜物來摻雜基板300。例如，在Si基板的情況下，Si可以使用合適的受子(例如，硼)進行p型摻雜，或者使用合適的施子(例如，磷、砷)進行n型摻雜，在此提供某些實施例案例。然而，在某些實施方式中，例如，基板300可以是未摻雜的/本徵的或相對最低程度地摻雜(諸如包含小於1E16原子/立方公分的摻雜物濃度)。
在某些實施方式中，基板300可包含由米勒指數(100)、(110)、或(111)或其等效物描述的表面結晶方位，如依據本揭露將顯而易見者。儘管在該實施例實施方式中，為了便於說明，基板300顯示出為具有與後續結構中所示的其他層類似的厚度(在Y軸方向上的尺寸)，但是在某些情況下，基板300可以比其他層厚得多，諸如，具有50至950微米的厚度的層，例如，或如依據本揭露將顯而易見之任何其他合適的厚度。
在某些實施方式中，基板300可以用於一個或多個其他IC裝置，例如各種二極體(例如，發光二極體(LED)或雷射二極體)、各種電晶體(例如，MOSFET或TFET)、各種電容器(例如，MOSCAP)、各種微機電系統 (MEMS)、各種奈米機電系統(NEMS)、各種射頻(RF)裝置、各種感測器、或任何其他合適的半導體或IC裝置，視最終用途或目標應用而定。因此，在某些實施方式中，此處中所述結構可被包含在單晶片系統(SoC)應用中，如同將鑒於此揭露而顯而易知者。
圖1的方法100繼續，選用地在基板300上形成104Si1-xGex層301(簡稱為「SiGe層301」)，如圖3A'所示，根據本揭露的某些實施方式。如上所述，此SiGe層301可以用作緩衝層，以形成應變的p-MOS或應變的n-MOS半導體本體中的一個或兩個，包含應變通道區。在某些實施方式中，可以選擇SiGe層301的成分以便於在CMOS積體電路中製造應變p-MOS和n-MOS應變通道區電晶體。
在某些實施方式中，可以使用任何合適的工序來形成SiGe層301，例如前述沉積/磊晶生長工序中的一或更多個(例如，CVD、PVD、ALD、VPE、MBE、LPE)及/或任何其他合適的處理，如基於此揭露可以理解的那樣處理。在某些實施方式中，SiGe層301可包含合金元素，其包括但不限於錫(Sn)及/或碳(C)。換句話說，在某些實施方式中，SiGe層301是單結晶IV族半導體材料，其至少包含鍺。在某些實施方式中，SiGe層301可以摻雜或不摻雜任何合適的摻雜物(例如，硼、磷、及/或砷)。在摻雜SiGe層301的實施方式中，它可以是n型摻雜(例如，用磷或砷)或p型摻雜(例如，用硼)，摻雜物濃度例如在1E16到1E22原子/立方公分的範圍內。可以選擇摻雜濃度和摻雜 物的類型，以減少從通道區之下的源極區到汲極區的電流洩漏。例如，對應於p-MOS通道區且在SiGe層301的一部分中的n型摻雜可以減少通過該p-MOS通道區(未示出)下方的SiGe層301的「子鰭」洩漏。相似地，對應於n-MOS通道區且在SiGe層301的一部分中的p型摻雜可以減少通過該n-MOS通道區(未顯示出)下方的SiGe層301的「子鰭」洩漏。在某些實施方式中，SiGe層301可以包含多層結構，該多層結構包含兩個或更多個不同的層(其可以在組成上或不在組成上有差異)。在某些實施方式中，SiGe層301可以包含在該層的至少一部分中整個一種或多種材料濃度的漸變(例如，增加及/或減少)。
在某些實施方式中，SiGe層301可以包含在20至500nm範圍(或者在20至50、20至100、20至200、20至300、20至400、50至100、50至200、50至300、50至400、50至500、100至250、100至400、100至500、200至400、或200至500奈米的子範圍內)內的垂直厚度(Y軸方向上的尺寸)及/或例如最大垂直厚度為至多500、450、400、350、300、250、200、150、100、或50nm。在其他實施例中，SiGe層301可以厚達3μm。根據本揭露，其他合適的材料和厚度值/範圍/臨界值將是顯而易見的。
根據某些實施方式，圖1的方法100繼續在基板上圖案化106硬遮罩，例如在基板300上圖案化硬遮罩310以形成圖3A的實施例結構。在某些實施方式中，可以使用任何合適的技術在基板300上沉積或以其他方式形成 硬遮罩310，如根據本揭露將顯而易見的。例如，可以使用化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、旋塗處理及/或任何其他合適的工序，在基板300上整面沉積或以其他方式生長硬遮罩310，以在基板300上形成硬遮罩310。在某些情況下，可以在沉積硬遮罩310材料之前處理(例如，通過化學處理、熱處理等)將要沉積硬遮罩310於其上的基板300的頂表面。在基板300上整面形成硬遮罩310之後，然後可以使用任何合適的技術(例如，一或更多個微影和蝕刻工序)將硬遮罩310圖案化106。硬遮罩310可包含任何合適的材料，例如氧化物材料、氮化物材料、及/或任何其他合適的介電質/電絕緣體材料。具體的氧化物和氮化物材料可包含氧化矽、氧化鈦、氧化鉿、氧化鋁、氮化矽、和氮化鈦，僅舉幾個實施例。在某些情況下，例如，可以基於基板300的材料來選擇硬遮罩310的材料。
根據某些實施方式，執行淺溝槽凹陷(STR)蝕刻106以從基板300形成鰭302，從而形成圖3B中所示的所得實施例結構。在某些實施方式中，用於形成溝槽315和鰭302的STR蝕刻106可包含任何合適的技術，例如各種遮罩工序和濕及/或乾蝕刻工序。在某些情況下，STR蝕刻106可以原位(in-situ)/沒有空氣中斷來執行，而在其他情況下，STR蝕刻106可以例如非原位執行。如可以基於本揭露理解的那樣，溝槽315可以形成為具有不同的寬度(X軸方向上的尺寸)和深度(Y軸方向上的尺寸)。例如，可以 執行多個硬遮罩圖案化106和STR蝕刻106工序以在鰭302之間的溝槽315中實現不同的深度。可以形成鰭302以具有不同的寬度Fw(X軸方向的尺寸)和高度Fh(Y軸方向的尺寸)。例如，在溝槽填充整合方案中，鰭可以形成為具有特定的高寬比例。注意，儘管硬遮罩結構310仍然存在於圖3B的實施例結構中，但在某些情況下，不一定是這種情況，因為例如它們可能在STR蝕刻期間被消耗。應當理解，在某些實施方式中，可以執行STR蝕刻以在基板300(或上覆的絕緣層)中形成高寬比捕獲(ART)溝槽。然後可以用(Si或任何其他材料的)鰭填充ART溝槽，可以應用隨後描述的鰭工序於該鰭。
在某些實施方式中，鰭寬度Fw(在圖3B中標記為在水平或X軸方向上顯示尺寸)可以在2至400nm的範圍內(或在2至10、2至20、2至50、2至100、2至200、4至10、4至20、4至50、4至100、4至200、4至400、10至20、10至50、10至100、10至200、10至400、50至100、50至200、50至400、或100至400nm的子範圍內)，例如，或根據本揭露將顯而易見的任何其他合適的值或範圍。在某些實施方式中，鰭高度Fh(在圖3B中標記為在垂直或Y軸方向上顯示尺寸)可以在4至800nm的範圍內(或在4至10、4至20、4至50、4至100、4至200、4至400、10至20、10至50、10至100、10至200、10至400、10至800、50至100、50至200、50至400、50至800、100至400、100至800、或400至800nm的子範圍內)，例如，或根據本揭露將顯而易 見的任何其他合適的值或範圍。在某些實施方式中，鰭高度Fh可以是至少25、50、75、100、125、150、175、200、300、400、或500、600、700、或800nm高、或者大於任何其他合適的臨界值高度，根據本揭露將顯而易見的。在某些實施方式中，鰭的高寬比例(Fh：Fw)可以大於1，例如大於1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、或20或大於任何其他合適的臨界值比，根據本揭露將顯而易見的。注意，為了便於說明，在該實施例結構中，溝槽315和鰭302各自示出為具有基本相同的尺寸和形狀；然而，本揭露的用意不在受此限制。例如，在某些實施方式中，鰭302可以形成為具有不同的高度Fh、不同的寬度Fw、不同的起始點(或變化的起始高度)、不同的形狀、及/或任何其他合適的變化，根據本揭露將顯而易見的。再者，溝槽315可以形成為具有不同的深度、不同的寬度、不同的起始點(或變化的起始深度)、不同的形狀、及/或任何其他合適的變化，根據本揭露將顯而易見的。進一步注意，儘管為了便於說明，在圖3B的實施例結構中顯示出了四個鰭302，但是可以形成任意數量的鰭，例如一個、兩個、三個、五個、十個、數百個、數千個、數百萬個、數十億個等等，基於本揭露可以被理解。
根據某些實施方式，圖1的方法100繼續用淺溝槽隔離(STI)材料320填充107溝槽315並平坦化/拋光該結構以形成圖3C的實施例產生的結構。在某些實施方式中，用STI材料320填充107溝槽315可以包含任何合適的沉積技 術，例如此處所述的那些(例如，CVD、ALD、PVD)，或任何其他合適的沉積工序。在某些實施方式中，STI材料320(其可以被稱為STI層)可以包含任何合適的電絕緣材料，例如一或更多種介電質、氧化物(二氧化矽)、及/或氮化物(例如，氮化矽)材料。在某些實施方式中，可以基於基板300的材料來選擇STI層320的材料。例如，在Si基板的情況下，為提供某些實施例，STI材料可以選擇為二氧化矽或氮化矽。在某些實施方式中，在形成STI材料320之後執行的平坦化及/或拋光工序可包含任何合適的技術，例如化學機械平坦化/拋光(CMP)工序。
在實施方式中，可選用地蝕刻108並且取代109以形成取代半導體材料(例如，用於一或更多個電晶體裝置的通道區)中的鰭，圖3C的結構實現了這種處理。例如，從圖3C的結構繼續，可以使用選擇性蝕刻處理來蝕刻108鰭302，並因此凹陷或移除鰭302。即，例如，對於給定的蝕刻物，相對於STI層320的絕緣體材料蝕刻108鰭302的半導體材料，以在STI材料320之間形成鰭形溝槽。可以沉積/生長(或更一般地「形成」)109取代半導體材料(例如，使用任何合適的技術，例如CVD、金屬有機CVD(MOCVD)、ALD、分子束磊晶(MBE)、PVD)。例如，圖3C'是圖3C的一部分的放大視圖，繪示根據某些實施方式的替代凹槽和取代處理以形成109取代材料鰭。在圖3C'中，形成109取代鰭330，並且取代鰭330(並且通常形成的任何取代鰭)可以包含任何合適的半導體材料(例如，IV族 及/或III-V族半導體材料)。例如，可以藉由在這樣的處理期間蝕刻108原生Si鰭，並用SiGe或Ge材料取代它們的期間來形成109包含SiGe或Ge的取代鰭，在此提供某些實施例。另外，取代鰭330可以包含任何合適的n型或p型摻雜物，其被選擇成使得最終源極區和汲極區具有與基板的帶電載子相反的帶電載子，此處所述。在某些實施方式中，可以使用另一種處理來形成取代材料鰭，例如圖3C'的取代鰭330。例如，在某些實施方式中，可以藉由在基板上整面生長取代材料(例如，使用磊晶沉積處理)，然後將取代材料圖案化為取代材料鰭來形成109取代材料鰭，在此提另一種實施例。這種實施例的另一種工序還可以包含在取代材料鰭之間形成STI材料以形成109例如類似於圖3C'中所顯示的結構。注意，取代鰭330被繪示出為具有圖案化/陰影以僅輔助在視覺上識別該特徵。
注意，在圖3C'的實施例實施方式中，僅顯示一鰭被取代；然而，本揭露的用意不在受此限制。在某些實施方式中，可以取代所有原生鰭302或者僅取代子集(例如，使得一些取代鰭可用於後續處理並且一些原生鰭302保留用於後續處理)。進一步，在某些實施方式中，可以藉由針對每個取代鰭子集處理而遮蔽不要處理的區域來根據需要執行凹陷和取代工序多次，以根據需要形成多個取代鰭子集。在某些這樣的實施方式中，可以為n通道電晶體形成取代鰭的第一子集(例如，其中選擇第一取代材料以增加電子遷移率)，並且可以為p通道電晶體形成取代 鰭的第二子集(例如，選擇第二取代材料以增加電洞遷移率)。此外，在某些實施方式中，可以形成多層取代鰭以使得能夠在一或更多個電晶體的通道區中隨後形成奈米線或奈米帶，其中在多層取代鰭中的一些層是犧牲的並且旨在藉由選擇性蝕刻(例如，在取代閘極處理期間)被移除。
注意，用於形成109取代鰭330的凹陷工序包含使原生鰭302(即，原生於基板300)凹陷到如所示的深度，使得原生鰭302的一部分保留(在圖3C'中表示為鰭部分303或所謂的鰭殘端(fin-stub)。
繼續圖3C'中描繪的場景，通常，在溝槽填充整合方案中，鰭可以形成為具有特定的高寬比例(例如，至少2至5)，使得當它們稍後被移除或被凹陷時，結果所形成的溝槽允許沉積的取代材料從原生下伏基板垂直生長，並被非結晶/介電質側壁限制。用於填充這些溝槽的材料可以與基板(或與在基板和取代材料之間所使用的緩衝層)充分晶格匹配，使得有效地不發生鬆弛或形成螺紋錯合位錯(例如，錯合位錯發生在每平方公分1E5位錯之下)。例如，這種晶格匹配條件對於SiGe取代材料的原生Si鰭和溝槽填充是真實的，SiGe取代材料具有小於45%的Ge濃度(原子百分比)以及小於50nm的鰭高度Fh，以提供實施例。
方法100繼續在鰭中形成110溝槽(無論是原生鰭還是取代鰭)並用磊晶氧化物填充110溝槽，從而形成磊晶氧化物插塞322，如圖3D所示。如上所述，磊晶氧化 物插塞322可以在電晶體的通道區中施加、恢復、維持、及/或增加應變。可以使用此處所述的任何圖案化技術在鰭302或取代鰭330中形成110溝槽，包含使用硬遮罩、光微影遮罩結合任何各種蝕刻技術(例如，反應離子蝕刻、濕化學蝕刻等等)。
可以藉由CVD、ALD、或其他氣相沉積技術在溝槽內形成110磊晶氧化物插塞322的磊晶氧化物。在某些實施例中，溝槽中的磊晶氧化物的形成110可以經由沉積具有氧化物本身的最終成分的蒸汽。在其他實施例中，溝槽中的磊晶氧化物的形成110藉由向鰭302(或取代鰭330)中的溝槽提供氣相前驅物來實現，其然後原位反應以形成插塞322的氧化物的最終成分。在又另一種類型的形成技術，在溝槽中磊晶氧化物的形成110是藉由提供氧化物最終成分的或反應原位前驅物的氣相分子，以形成氧化物成分的非晶相，然後對圖3D中所描繪的實施例結構進行退火。該退火(例如，在氬氣或氮氣的惰性氣氛中，在800℃或低於800℃的溫度下，可以引起非晶氧化物成分轉變成結晶(或單結晶)形式。在某些實施例中，該變換可以促進在相鄰S/D區上施加應變。
無論使用何種技術，插塞322中的氧化物晶體都與鰭302(或取代鰭330)的相鄰部分磊晶。再者，插塞322中的氧化物晶體與相鄰鰭302(或取代鰭330)的晶體連貫。也就是說，磊晶氧化物晶體的晶面與源極區或汲極區的相鄰晶體之間存在一對一的對應關係。如上所述，磊晶 氧化物插塞322與鰭302(或取代鰭330)的相鄰部分之間的磊晶和連貫介面使得能夠保持或施加在S/D區上的應變，從而在與應變的S/D區相鄰的半導體本體的通道區上保持或施加應變。
在圖3D所示的實施例中，示出了兩個磊晶氧化物插塞322設置在鰭302內。如根據此處的描述將理解的，可以選擇一或更多個磊晶氧化物插塞322的位置以便緊鄰於一或更多個S/D區，以便對半導體本體的相關通道區進行應變。為此目的，在圖3D所繪示的實施例中放置磊晶氧化物插塞322在下面進一步說明。再者，雖然在該實施例中僅示出了兩個磊晶氧化物插塞322，但是應當理解，在其他實施例中，可以沿著鰭的整個長度形成數十、數百、數千、或數萬或數十萬個磊晶氧化物插塞，其可以用於形成相似數量的電晶體，其使用本揭露的氧化物插塞及/或磊晶氧化物插塞而彼此電隔離。
圖1的方法100繼續使STI材料320凹陷112，以使鰭302的至少一部分304和對應的氧化物磊晶插塞322從STI平面突出，從而形成圖3E所示的所得實施例結構，根據某些實施方式。在某些實施方式中，可以使用任何合適的技術來執行凹陷112，例如使用一或更多個濕及/或乾蝕刻工序，其允許STI材料320相對於鰭302的材料選擇性地凹陷，及/或任何其他合適的處理，如根據本揭露內容將顯而易見的。如基於本揭露可以理解的，鰭部分304可以用在一或更多個電晶體的主動通道區中，使得例如鰭部 分304(在執行凹陷112之後，在STI層320的頂平面之上的鰭302的部分)在此處中可以被稱為主動鰭部分。
如圖3E所示，散佈在STI層320的頂平面之上的鰭302的部分304具有被指為Fah的主動鰭高度，其可以在4至800nm的範圍內(例如，在4至10、4至20、4至50、4至100、4至200、4至400、10至20、10至50、10至100、10至200、10至400、10至800、50至100、50至200、50至400、50至800、100至400、100至800、或400至800nm的子範圍內)，或任何其他合適的值或範圍，如依據本揭露將顯而易見的。在某些實施方式中，主動鰭高度Fah可以是至少25、50、75、100、125、150、175、200、300、400、500、600、700、或800nm高、或者大於任何其他合適的臨界值高度，如依據本揭露將顯而易見的。主動鰭高度被稱為這樣，因為鰭的至少一部分(沿著Z軸)可以用在至少一個電晶體的通道區中，其中鰭部分303(在STI材料320的兩個區之間)不希望是包含主動通道的位置的通道區的一部分。圖3E'是圖3E的一部分的放大視圖，繪示在STI材料凹陷之後來自圖3C'的取代鰭330，根據某些實施方式。
圖1的方法100繼續可選地形成114虛置閘極堆疊，以形成圖3F的實施例所得結構，根據某些實施方式。回想一下，此處主要在後閘極電晶體製造工序流程的背景下描述方法100，其中已執行該處理，包含形成虛置閘極堆疊，執行S/D處理，然後在S/D區之後形成最終閘極 堆疊。然而，在其他實施方式中，可以使用先閘極工序流程來執行這些技術。在這樣的示例情況下，將不執行工序114(形成虛置閘極堆疊)，因此，在某些實施方式中，工序114可以是可選的(諸如那些採用先閘極工序流程)。這反映在用於執行120最終閘極堆疊處理的替代位置，其被顯示為圖1中的可選先閘極流程100'，其中，例如，在採用先閘極工序流程的實施方式中，執行120最終閘極堆疊處理將發生在盒114的位置處。然而，方法100的描述將繼續使用後閘極工序流程，以允許充分描述這種流程(其通常包含附加處理)。
繼續形成114虛置閘極堆疊，這樣的虛置閘極堆疊(其中採用)可以包含虛置閘極電極介電質342和虛置閘極電極344，從而形成圖3F的實施例所得結構，在此實施例實施方式中。在此實施例實施方式中，虛置閘極介電質342(例如，虛置氧化物材料)和虛置閘極電極344(例如，虛置多晶矽材料)可以用於取代閘極工序。注意，還在虛置閘極堆疊的任一側上形成側壁間隔物350，通常稱為閘極間隔物(或簡稱為間隔物)，並且這種間隔物350可用於幫助確定通道長度及/或幫助取代閘極工序，舉例來說。如下所述，間隔物350還可以幫助形成和放置本揭露的磊晶氧化物插塞。如根據本揭露可理解：虛置閘極堆疊(及間隔物350)可協助界定各鰭之通道區及源極/汲極(S/D)區，其中通道區係低於虛置閘極堆疊(因為其將被設置低於最終閘極堆疊)，而S/D區係位於通道區之任一側上且與 通道區相鄰。注意：因為IC結構在形成鰭電晶體之背景下被描述，所以最終閘極堆疊亦將相鄰於該鰭之任一側，由於閘極堆疊將沿著鰭式通道區之三個壁而駐存，在採用鰭(例如，FinFET)組態的實施方式中。
虛置閘極堆疊之形成可包含沉積虛置閘極介電質材料342和虛置閘極電極材料344、圖案化虛置閘極堆疊、沉積閘極間隔物材料350、及執行間隔物蝕刻以形成圖3F中所顯示之結構，舉例而言。間隔物350可包含任何適當的材料，諸如任何適當的電絕緣體、介電質、氧化物(例如，氧化矽)、及/或氮化物(例如，氮化矽)材料，如依據本揭露將顯而易見者。應當理解，儘管間隔物350此處示出為包括單(垂直定向或水平定向)層，但不一定是這種情況。在某些實施例中，間隔物350可包含多於一的層，無論是定製間隔物350的電特性(例如，介電質常數)還是定製一或更多個實體尺寸。請注意，在某些實施方式中，於此說明的技術不需要包含形成虛置閘極堆疊，使得最終閘極堆疊可在第一實例中形成。無論如何，末端結構將包含於此說明的最終閘極堆疊，如依據本揭露將顯而易見者。亦要注意的是，在某些實施方式中，硬遮罩可在虛置閘極堆疊之上形成(其亦可或亦不可在間隔物350上方形成)，用以在後續處理期間，例如在接觸前驅物沉積期間，保護虛置閘極堆疊，舉例而言。硬遮罩310的先前相關描述同樣適用於採用的這種硬遮罩特徵。
圖1的方法100繼續執行116源極/汲極(S/D)區 處理以形成圖3G和3H的實施例所得結構，根據某些實施方式。執行116處理包含，在該實施例所得結構中，移除位於設置在磊晶氧化物插塞322和虛置閘極堆疊之間的S/D區中的鰭304(或採用的取代鰭330)的部分(在該實施例實施方式中)，以形成S/D溝槽321，其可選地在STI 320的頂表面之下延伸到溝槽305中，如圖3G的實施例所得結構所顯示。如上所述，在溝槽321內設置S/D區(並且可選地具有對應的溝槽305)使得磊晶氧化物插塞322能夠施加、維持、或增加相鄰S/D區上的應變，其可以轉移到相鄰半導體本體的通道區。
在某些實施方式中，包含圖3G中所示的實施方式，溝槽305可以延伸到基板300中。在某些實施方式中，移除S/D區中的鰭304的部分(或者採用的取代鰭330的部分)可以包含任何合適的技術，諸如一或更多個濕及/或乾蝕刻工序，舉例而言。再者，在某些實施方式中，取代由磊晶氧化物插塞322和閘極堆疊(或虛置閘極堆疊)界定的溝槽321內的S/D區304(或330)可以使用任何合適的技術來執行，諸如一或更多個此處所述的更多沉積工序(例如，CVD、MOCVD、ALD、PVD、MBE)及/或任何其他合適的工序，如依據本揭露將顯而易見者。在某些這樣的實施方式中，取代S/D區334可以使用選擇性沉積工序形成，例如，使得S/D材料僅或者從主要從暴露的半導體材料子鰭部分303生長(或僅生長在單結晶結構中)，如基於本揭露所能理解的。注意，為了便於描述，此處稱為S/D區 334，但是每個S/D區334可以是源極區或汲極區，使得對應的S/D區(在通道區的另一側，因此，在虛置閘極堆疊的另一側)是源極區和汲極區的另一個，從而形成源極和汲極區對。例如，如圖3H的所得結構所顯示，存在四個不同的S/D區334對。
儘管使用此處所述的採用鰭形溝槽的技術形成取代鰭334，但在其他實施方式中，可使用替代技術形成取代鰭334'，例如藉由整面沉積該取代材料並將該取代材料形成為鰭，然後進行STI處理，如前所述。例如，圖3H'描繪了實施例實施方式，其中從鰭部分303磊晶生長取代鰭334'(為方便起見僅顯示出其中兩個)。在所顯示的實施例中，其中鰭部分303是{111}矽，磊晶生長的單晶取代鰭334'在頂表面上包含{111}晶體刻面，其中S/D區的那些頂表面之一是在圖3H'中用332表示(另一個表面在表示為332的表面後面，在圖3H'的視圖中不能看到)。換句話說，在此實施例實施方式中，最上表面(例如，離基板300最遠的表面)包含{111}刻面。在某些實施方式中，給定S/D區334'的{111}晶體刻面332可以由該表面表示，其包含相對於(001)平面的大約54.7度(加/減5度)的非正交角度(在圖3H'中所描繪如角度D)、基板300的主平面、基板300的頂平面、及/或STI層320的頂平面，舉例而言。
在某些實施方式中，S/D區可以具有不同的形狀。例如，圖3H"是可被形成的替代圓的S/D區334"的圖示，根據某些實施方式。如圖所示，圓的S/D區334"包含 圓的且無面的頂部，並且圓的或彎曲的S/D區334"也在X軸方向上延伸經過下伏子鰭部分303。如基於本揭露所能理解的，包含任何形狀的S/D區(諸如S/D區334'的菱形形狀或S/D區334"的圓的形狀)可以受益於共形的結晶S/D接觸體，如此處所述。
無論取代S/D區的形狀如何，在某些實施方式中，S/D區334可包含如依據本揭露將顯而易見者的任何合適的半導體材料，諸如單結晶IV族半導體材料。例如，給定的S/D區可以包含富含Ge的材料，例如具有至少50%Ge濃度(原子百分比)的Ge或SiGe。因此，在給定S/D區包含富含Ge的材料的這樣的實施方式中，Ge濃度可以在50至100%的範圍內(或者在任何合適的子範圍內，例如在50至60、50至70、50至80、50至90、60至70、60至80、60至90、60至100、70至80、70至90、70至100、80至90、80至100、或90至100%的子範圍內)如依據本揭露將顯而易見者，或者任何其他合適的值或範圍。取代S/D區還可以包含In、Ga、As、Al、Si、Ge、Sn等其他元素的任何一或更多種。
在某些實施方式中，S/D區334可以包含半導體材料，其是或可以不包含n型摻雜及/或p型摻雜物。如果存在，摻雜物的含量可以是每立方公分1E17至5E22原子的濃度，舉例而言。在某些實施方式中，給定的S/D區可以包含對特徵內的一或更多種材料的濃度進行漸變(例如，增加及/或減少)，例如半導體材料成分濃度的漸變及/ 或摻雜物濃度的漸變，舉例而言。例如，在某些這樣的實施方式中，包含在給定S/D區中的摻雜物濃度可以被分級，使得它在對應的通道區附近較低並且在{111}刻面表面附近較高，對應S/D接觸體，這可以是使用任何合適的處理來實現，例如調整反應物流中的摻雜物的量(例如，在原位摻雜方案期間)。在某些實施方式中，給定的S/D區可以包含多層結構，該多層結構包含至少兩個成分不同的材料層。例如，在FFFET裝置的情況下，根據某些實施方式，源極區可以包括多層結構，該多層結構包含p型摻雜區和n型摻雜區。在某些實施方式中，可以升高給定的S/D區，使得其延伸得高於對應的通道區(例如，在垂直或Y軸方向上)。
在其他實施例實施方式中，S/D區可包含各種III-V或II-VI成分，包含但不限於InGaAs、InP等等。
注意，S/D區334的特徵通過圖案化顯示出，以僅輔助圖中不同特徵的視覺識別。注意，為了便於說明，S/D區334都被示出為在實施例結構中包含相同的尺寸/形狀；然而，本揭露的用意不在受此限制。圖中任何特徵的圖案化和尺寸確定的用意不在以任何方式限制本揭露。注意，為了便於說明，S/D區334都被示出為在圖3H的實施例結構中包含相同的材料和尺寸/形狀；然而，本揭露的用意不在受此限制。例如，在一些實施方式中，對應的S/D區對中的一個S/D區334(例如，虛置閘極堆疊的一側上的區334)可以與另一個S/D區中的其他S/D區分開處理 (在虛置閘極堆疊的對向側上)，使得對應的S/D對可以包含不同的材料、摻雜物類型、摻雜劑濃度、尺寸、形狀及/或任何其他合適的差異，如基於本揭露所能理解的。例如，在TFET裝置的情況下，S/D區之一可以包含n型摻雜半導體材料，而S/D區中的另一個可以包含p型摻雜半導體材料，以提供示例情況，以便可以將n型S/D區與p型S/D區分開處理。可以使用任何合適的技術來實現單獨的處理，例如將不被處理的S/D區遮蔽以允許處理其他S/D區，然後遮蔽其他S/D區以允許處理最初被遮蔽S/D區，舉例而言。在某些實施方式中，給定的S/D區可以包括與對應/相鄰的通道區相同或相似的材料成分(例如，在1%不同的範圍內)(諸如，兩者都包含相同的富含Ge的材料)。然而，在其他實施方式中，例如，給定的S/D區可以包含相對於對應/相鄰通道區的不同材料成分(例如，至少1、2、3、4、5、或10%不同)。
圖1的方法100繼續執行118最終閘極堆疊處理，以形成圖3I的實施例所得結構，根據某些實施方式。如圖所顯示，該實施例實施方式中的處理包含在圖3H的結構上沉積層間介電質(ILD)層370，然後進行平坦化及/或拋光(例如，CMP)以顯露出虛置閘極堆疊。注意，ILD層370在圖3I的實施例結構中被顯示為透明的，以允許看到下伏特徵；然而，本揭露的用意不在受此限制。還要注意，ILD層370可以包含多層結構，即使它被繪示為單層。進一步注意，在一些情況下，ILD層370和STI材料320可以不包 含如圖3H中所顯示的不同介面，特別是在例如ILD層370和STI材料320包含相同的介電質材料的情況下(例如，兩者都包含二氧化矽)。在某些實施方式中，ILD層370可包含任何需要的電絕緣體、介電質、氧化物(例如，氧化矽)、及/或氮化物(例如，氮化矽)材料，如依據本揭露將顯而易見者。
在此實施例實施方式中，最終閘極堆疊處理118繼續移除虛置閘極堆疊(包含虛置閘極344和虛置閘極介電質342)，用以允許最終閘極堆疊來被形成。最終閘極堆疊被顯示在圖3I中。如圖3I中所顯示的，最終閘極堆疊之形成(其包含閘極介電質382和閘極電極384)可使用先閘極流程(亦稱預先高k閘極(up-front hi-k gate))執行。在這樣的實施方式中，最終閘極堆疊處理可以替代地執行，如方法100中的可選的先閘極流程100'所示，而不是形成虛置閘極堆疊。然而，在該實施例實施方式中，使用後閘極流程(也稱為取代閘極或取代金屬閘極(RMG)工序)形成最終閘極堆疊。無論是採用先閘極還是採用後閘極處理，最終閘極堆疊可以包含閘極介電質382和閘極電極384，如圖3I所顯示並在此處描述。應當理解，閘極介電質382可以包含一個或多個層。例如，閘極介電質382可以包含在鰭的通道區上形成的原生氧化物和至少一個另外的介電質層中的至少一種。
注意，當移除虛置閘極時，鰭304(或取代材料鰭330)的通道區(其是由虛置閘極堆疊覆蓋的鰭的一部 分(在此處中稱為「半導體本體」))被暴露以允許對那些通道區進行任何所需要的處理。給定通道區之這類處理可包含各種不同的技術，像是移除和以取代材料取代通道區、摻雜如所欲的通道區、將通道區形成到用於環繞式閘極(GAA；gate-all-around)電晶體組態的一或多個奈米線(或奈米帶)中、將通道區形成到珠狀鰭組態、清除/拋光通道區、及/或任何其它合適的處理，如依據本揭露將顯而易見者。例如，繪示出了對應於圖3I中的鰭334的通道區(其是四個原鰭結構中最左邊的通道區)，並且鰭通道區可以是取代材料鰭330的一部分及/或它可以以任何合適的方式處理(例如，移除並用其他取代材料取代，以所需要的方式摻雜等)。為了提供另一實施例，可以在移除虛置閘極並且暴露鰭的通道區之後形成奈米線通道區336(其是四個原鰭結構中最右邊的通道區)，藉由將該位置處的鰭結構轉換成使用任何合適技術所顯示的奈米線336，舉例而言。例如，原鰭式通道區可以包含多層結構，其中一或更多個層是犧牲的並且被選擇性地蝕刻以移除那些犧牲層並釋放奈米線336。如圖3I所顯示，在該實施例情況下，奈米線通道區336包含2個奈米線(或奈米帶)。然而，使用此處揭露的技術形成的奈米線(或奈米帶或GAA)電晶體可包含任何數量的奈米線(或奈米帶)，例如1、3、4、5、6、7、8、9、10、或更多，取決於所需要的組態。在某些實施方式中，奈米線或奈米帶可以被認為是鰭形的，其中閘極堆疊圍繞GAA電晶體組態中的每個鰭形奈米線或奈米 帶。
如基於本揭露所能理解的，在該實施例實施方式中，通道區至少在閘極堆疊之下。例如，在鰭式電晶體組態的情況下，通道區可以在閘極堆疊之下和之間，因為堆疊形成在半導體本體的三個側面上，如本領域中已知的。然而，如果電晶體裝置被反轉並且結合到將是末端基板之物，則通道區可以在閘極之上。因此，通常，閘極和通道關係可以包含緊鄰關係(其可以包含或可以不包含一或更多個中介閘極介電質層及/或其他合適的層)，其中該閘極係靠近該通道區以便其可以某方式(例如，以電的方式)對通道區施加控制，根據某些實施方式。此外，在奈米線(或奈米帶或GAA)電晶體組態的情況下，閘極堆疊可以完全圍繞通道區中的每個奈米線/奈米帶(或者至少實質上圍繞每個奈米線，例如圍繞每個奈米線中的至少70、80或90%)。此外，在平面電晶體組態的情況下，閘極堆疊可以簡單地在通道區之上。在某些實施方式中，通道區可以包含IV族半導體材料(例如，Si、SiGe、Ge)、III-V族半導體材料(例如，GaAs、InGaAs、InAs)及/或任何其他合適的材料，如依據本揭露將顯而易見者。在某些實施方式中，取決於特定組態，通道區可以是摻雜的(例如，具有任何合適的n型及/或p型摻雜物)或本徵的/未摻雜的(或名義上未摻雜的)。例如，在某些這樣的實施方式中，通道區可以包含富有Ge的材料(例如，具有至少50%Ge濃度的Ge或SiGe)，其可以根據需要摻雜或不摻雜(例如，它可以 摻雜有p型摻雜物)，以提供某些實施例。
注意，S/D區334與對應的通道區的任一側相鄰，例如，如圖3I所示。更具體地，在該示實施例實施方式中，S/D區334與對應的通道區直接相鄰，使得在S/D區中的任一個與通道區之間不存在中介層。然而，本揭露的用意不在受此限制。還要注意，可以主要基於該電晶體的相應的通道區的形狀來描述使用此處描述的技術形成的電晶體的組態/幾何形狀。例如，奈米線(或奈米帶或GAA)電晶體可以被稱為這樣，因為它在該電晶體的通道區中包括一或更多個奈米線(或奈米帶)並且因為閘極堆疊(包含閘極)圍繞(或者至少實質上圍繞)每個奈米線(或奈米帶)。然而，可以基於源極、通道和汲極區的摻雜及/或操作方案來描述電晶體類型(例如，MOSFET、TFET、FFFET或其他合適類型)，因此可以使用那些相應的區來確定給定電晶體的類型或分類，舉例而言。例如，MOSFET和TFET電晶體在結構上可以非常相似(或相同)，但是它們包含不同的摻雜方案(例如，用於p-p或n-n的MOSFET對上用於p-n或n-p的TFET之源極-汲極摻雜方案)。
繼續執行118最終閘極堆疊處理，在移除虛置閘極並且已經執行任何期望的通道區處理之後，然後可以根據某些實施方式形成最終閘極堆疊。在該實施例實施方式中，最終閘極堆疊包含閘極介電質382和閘極電極384，如圖3I所示。閘極介電質382可以包含例如任何合適的氧化物(例如二氧化矽)，高k介電質材料及/或任何其他 合適的材料，如依據本揭露將顯而易見者。高k介電質材料的實施例包含例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋁鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、鉛鈧鉭氧化物和鈮酸鉛鋅，以提供某些實施例。在某些實施方式中，當使用高k介電質材料時，退火工序可實施於閘極介電質382上以增進它的品質。閘極電極384可以包含多種材料，例如多晶矽或各種合適的金屬或金屬合金，諸如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)、或氮化鉭(TaN)，舉例而言。在某些實施方式中，閘極介電質382及/或閘極電極384可包含例如二或更多個材料層的多層結構。在某些實施方式中，閘極介電質382及/或閘極電極384可以包含在特徵的至少一部分中對一或更多種材料的含量/濃度進行漸變(例如，增加及/或減少)。在某些實施方式中，附加層可以存在於最終閘極堆疊中，例如，諸如一或更多個功函數層或其他合適的層。注意，儘管在圖3H的實施例實施方式中閘極介電質382僅顯示出在閘極電極384之下，但是在其他實施方式中，閘極介電質382也可以存在於閘極電極384的一或兩側上，使得閘極介電質382也可以在閘極電極384和間隔物350中的一或兩個之間，舉例而言。按照本揭露，將明瞭許多不同閘極堆疊組態。
根據某些實施方式，圖1的方法100繼續執行120 S/D接點處理。在某些實施方式中，可以使用任何合適的技術形成S/D接點，例如在相應的S/D區334上方的 ILD層370中形成接點溝槽以及在溝槽中沉積金屬或金屬合金(或其他合適的電性傳導材料)。在某些實施方式中，S/D接點形成可包含例如矽化、鍺化、III-V化、及/或退火工序。在某些實施方式中，S/D接點可以包含鋁或鎢，但是可以使用任何合適的導電金屬或合金，諸如銀、鎳-鉑、或鎳-鋁。在某些實施方式中，一或更多個S/D接點可包含例如電阻減少金屬和接點插塞金屬，或僅包括接點插塞。實施例接觸電阻減少金屬包含例如鎳、鋁、鈦、金、金-鍺、鎳-鉑、鎳鋁、及/或其他這樣的電阻減少金屬或合金。實施例接點插塞金屬包含例如鋁、銅、鎳、鉑、鈦、或鎢或其合金，但是可以使用任何合適的導電接點金屬或合金。在某些實施方式中，如果需要，附加層可以存在於S/D接點區中，例如粘附層(例如，氮化鈦)及/或襯墊或障壁層(例如，氮化鉭)。在某些實施方式中，接觸電阻減少層可以存在於給定的S/D區334與其對應的S/D接點之間，例如相對高摻雜(例如，摻雜劑濃度大於每立方公分1E18、1E19、1E20、1E21、或1E22個原子)中介半導體材料層。在某些這樣的實施方式中，例如，接觸電阻減少層可以包含基於所包含的材料及/或對應的S/D區的摻雜物濃度的半導體材料及/或雜質摻雜物。
根據某些實施方式，圖1的方法100繼續根據需要完成122通用積體電路(IC)處理。例如，完成IC的這種附加處理可以包含後端或後段製程(BEOL)處理以形成一或更多個金屬化層及/或以互連所形成的電晶體裝置。 可以執行任何其他合適的處理，如依據本揭露將顯而易見者。注意，為了便於描述，以特定順序示出了圖1的方法100中的工序102至122。然而，根據某些實施方式，一或更多個工序可以以不同的順序執行或者可以根本不執行(因此是可選的)。鑑於本揭露，方法100和此處描述的技術的眾多變化將是顯而易見的。
替代技術和架構
圖2中描繪的實施例方法200以及圖3J、3K、和3L中所示的對應的實施例架構視圖顯示出了上述方法100的替代方案，其用於使用磊晶氧化物插塞在半導體本體的通道區上施加應變。不是移除鰭302(或取代鰭334)的一部分以形成其中形成磊晶氧化物插塞322的溝槽321，實施例方法200包含移除閘極堆疊或虛置閘極堆疊內的半導體本體，移除閘極堆疊或移除虛置閘極堆疊並用磊晶氧化物插塞取代它。
方法200的許多元件類似於方法100的元件。例如，方法200包含提供102基板，在基板上可選形成104鬆弛SiGe層，圖案化106硬遮罩以從基板形成鰭，用STI填充107在鰭之間的溝槽，以及將具有STI的各種其他元件，藉由檢查相對於圖1的圖2可以看出。藉由比較圖1和2而顯而易見的這些類似元件不需要進一步描述。
然而，與方法100不同，方法200不包含在填充有磊晶氧化物的鰭中形成110溝槽，如上文在方法100的 上下文中所描述的。相反，方法200使用上面已經描述的技術繼續進行形成114虛置閘極堆疊的和實行116S/D區處理或者經過形成118最終閘極堆疊。到目前為止，執行方法200產生圖3J中所繪示和之前描述的結構。圖3J中所示的實施例結構繪示兩個虛置閘極堆疊，每個虛置閘極堆疊包含間隔物350、虛置閘極氧化物342和虛置閘極電極344(344A和344B)。圖3J中的繪示實施例結構呈現有兩個(虛置)閘極堆疊，因為方法200包含移除204兩個(虛置)閘極堆疊中的一個的部分並用磊晶氧化物取代，以便賦予、維持或增加在緊鄰的半導體本體的相鄰S/D區的應變。
應當理解，可以使用類似技術在最終閘極結構上執行方法200的替代實施方式，並且為了便於解釋，選擇圖3J中的虛置閘極結構。
方法200繼續移除204在圖3J的實施例中虛置閘極堆疊的部分，如圖3K所繪示的。如圖所示，移除204虛置閘極電極344B的一部分，並且在該實施例中，對應的虛置閘極氧化物342可以留下限定溝槽352的間隔物350(在其他實施方式中，可以移除間隔物，留下由相鄰的S/D區定義的溝槽352)。溝槽352暴露S/D區334的端表面和可選的下伏基板300的一部分。這使得如下所述的磊晶氧化物插塞與S/D區334和下伏基板300中的一或更多個之間的連貫磊晶連接成為可能。可以使用上述任何圖案化及/或蝕刻技術來執行虛置閘極電極344B和虛置閘極氧化物342的移除。還應當理解，在某些情況下，S/D區334由ILD、硬 遮罩或用光微影遮罩覆蓋以保護或封裝，以防止在移除204虛置閘極電極344和虛置閘極氧化物342期間非故意地移除S/D區334材料。為清楚起見，圖3K中省略了該封裝ILD及/或保護遮罩。
然後使用上述任何技術在溝槽352內形成磊晶氧化物插塞354，以形成與S/D區334的連貫和磊晶介面，如圖3L所示。應當理解，與圖3J且與閘極電極344A相關聯的間隔物相比，圖3K所顯示的與閘極電極344B相關聯的間隔物350的長度縮短。在所顯示的實施例中，該效果純粹是為了便於描述，並且可能由於此處描述的技術而實例化或者可能不實例化。如上所述，磊晶氧化物插塞354在緊鄰的半導體本體上(例如，在閘極氧化物344A下方)施加、維持、或增加應變。方法200的一個好處是使用(虛置)閘極結構作為磊晶氧化物形成的模板，因此能夠使用IC閘極間距和磊晶氧化物插塞的尺寸，其可以小於使用其他技術的那些。
方法200繼續進行S/D接點處理120，並且可以如前所述執行積體電路處理122。ILD層370也在圖3L中顯示出，類似於圖3I中所顯示的ILD層370。如上所述，應當理解，該ILD層370可以存在於處理的較早階段(例如，在圖3K所示的處理之前)，使得ILD層370保護S/D區334免受用於移除閘極電極334B的蝕刻。
再者，應當理解，可以組合方法100和200，使得磊晶氧化物插塞在S/D區內和對應於(虛置)閘極電極 的間隔物350內形成。也就是說，可以執行方法100以便包含來自方法200的要素204和208(或者，可以執行方法200以便包括要素110)。該結構的圖示在圖3M中示出。
磊晶氧化物插塞的厚度，無論是插塞322還是插塞354，可以彼此獨立地選擇，並且可以在90nm或更小的寬度到多達400nm的範圍內。在其他實施方式中，厚度可以在以下範圍中的任何範圍內變化：100nm至200nm；200nm至400nm；150nm至300nm。磊晶氧化物插塞之間的間距可以是5nm至70nm、20nm至50nm、或50nm至70nm。通常，磊晶氧化物插塞越寬，對通道區提供的應變越大。在某些實施例中，厚度(在圖3M中示出的X維度中)為300nm至400nm的磊晶氧化物插塞(無論是插塞322還是插塞354)可在通道區(對應於超過3.5GPa的應力)上施加高達2%的應變。應當理解，可以藉由選擇磊晶氧化物插塞的厚度來選擇所需改進的載子遷移率。再者，如圖3M所示，可以理解，插塞354和322的寬度(在圖3M中所顯示的X方向上)可以是不同的。在另一實施方式中，該尺寸可以之間相同。
使用此處提供的技術和結構可以被檢測，使用諸如以下工具：電子顯微鏡(包含掃描/透射電子顯微鏡(SEM/TEM)、掃描透射電子顯微鏡(STEM)和反射電子顯微鏡(REM)；複合映射；X射線晶體學或繞射(XRD)；能量色散X射線光譜(EDS)；二次離子質譜(SIMS)；飛行時間SIMS(ToF-SIMS)；原子探針成像或層析成像；局部電極 原子探針(LEAP)技術；三維斷層掃描；原子探針斷層掃描(APT)；或高分辨率的物理或化學分析，僅舉幾個合適的實施例分析工具。特別地，在某些實施方式中，這種工具可用於檢測此處中不同地描述的一或更多個磊晶氧化物插塞的成分、結晶度、和晶體結構、及/或檢測(虛置)閘極間隔物之間的磊晶氧化物插塞的存在。
實施例系統
圖4是利用如此處所揭露的一或多個積體電路結構施行的實施例計算系統，根據本揭露的某些實施方式。如可所見，計算系統400容納主機板402。主機板402可以包含多個組件，包含但不限於處理器404和至少一個通訊晶片406，每個組件可以實體地和電耦接至主機板402，或以其他方式整合在其中。如同將可領會者，主機板402可為，例如，任何印刷電路板，不管是主印刷電路板、安裝於主印刷電路板上的子印刷電路板、還是系統400的唯一印刷電路板等等。
視其應用而定，計算系統400可包含可以或可不被實體且電耦接至主機板402之一或更多個其他組件。這些其他組件可包含(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS) 裝置、羅盤、加速計、陀螺儀、喇叭、相機、和大量儲存裝置(諸如硬碟機、光碟(CD)、數位多功能影音光碟(DVD)、等等)。包含在計算系統400中的任何組件可以包含根據實施例實施方式組態的一或更多個積體電路結構或裝置(例如，包含一或更多個電晶體，包含應變通道區和對應的磊晶氧化物插塞)。在有些實施方式中，多重功能可以被整合入一或多個晶片中(例如，諸如，注意到通訊晶片406可以是該處理器404的部分或者被整合入該處理器404中)。
通訊晶片406致使資料的轉移來往於計算系統400的無線通訊。用語「無線」及其衍生詞可被用來描述電路、裝置、系統、方法、技術、通訊頻道、等等，其可經由使用透過非固態媒體之經調變的電磁輻射來通訊資料。該用語並不隱含相關聯的裝置不含任何導線，雖然在有些實施方式中它們可能不含有。通訊晶片406可施行許多無線標準或協定的任一者，其包含(但不限於)Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及被命名為3G、4G、5G、及往後的任何其他無線協定。計算系統400可包含多個通訊晶片406。舉例而言，第一通訊晶片406專用於例如Wi-Fi及藍牙等較短程無線通訊，而第二通訊晶片406專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev- DO、等等較長程無線通訊。在某些實施方式中，通訊晶片406可以包含一或更多個電晶體結構，其具有磊晶氧化物插塞和具有應變通道區的對應的電晶體，如此處中不同地描述的。
計算系統400之處理器404包含封裝在處理器404之內的積體電路晶粒。在有些實施方式中，該處理器的積體電路晶粒包含一或更多個積體電路結構或裝置來予以施行之內建於板上的電路(onboard circuit)，如同在此處中以各種方式所說明者。用語「處理器」可以指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體之電子資料而將該電子資料轉變成可被儲存於暫存器及/或記憶體中的其他電子資料。
通訊晶片406也可包含封裝在通訊晶片406之內的積體電路晶粒。根據某些這樣的實施例實施方式，通訊晶片的積體電路晶粒包含如此處中不同地描述的一或更多個積體電路結構或裝置。如同鑒於本揭露而將可領會者，注意到多重標準的無線能力可被直接整合入該處理器404內(例如，其中，任何晶片406的功能性被整合入該處理器404內，而不是具有分開的通訊晶片)。此外，注意到，處理器404可以是具有此種無線能力的晶片組。簡言之，任何數量的處理器404及/或通訊晶片406可被使用。同樣地，任何一個晶片或晶片組可以具有多重功能被整合於其中。
在各種實施方案中，計算系統400可為膝上 型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級移動式PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、攜帶型音樂播放器、數位錄影機、或任何其他處理資料或者利用使用所揭露之技術所形成的一或多個積體電路結構或裝置的電子裝置，如同在此處中以各種方式所說明者。
進一步實施例實施方式
下面的實施例有關進一步實施方式，許多變更及組態可自其中而將是顯而易知的。
實施例1是一種積體電路裝置，包括：半導體本體；閘極結構，在該半導體本體之上且在該半導體本體的對置側壁上；源極區及汲極區，與該半導體本體相鄰且在該半導體本體的對置側上，該源極和汲極區包括與該半導體本體不同的半導體成分；以及氧化物插塞，與該源極區及該汲極區中的一者相鄰，該氧化物插塞具有鈣鈦礦晶體結構。
實施例2包含實施例1的標的，其中該氧化物插塞包括氧及鍶、鈦、鑭、鋁、釹、和釓中的至少一者。
實施例3包含實施例1或2的標的，其中該氧化物插塞具有第一晶格參數，該第一晶格參數與該源極區及該汲極區中的該相鄰的一者的第二晶格參數的差異小於1%。
實施例4包含任何前述實施例的標的，其中 該氧化物插塞包括第一複數結晶平面，其與該源極區及該汲極區中的該相鄰的一者的第二複數結晶平面連貫。
實施例5包含任何前述實施例的標的，其中該氧化物插塞造成該半導體本體的通道區中的第三晶格參數0.5%至2%的應變。
實施例6包含實施例5的標的，其中該半導體本體的該通道區的該第三晶格參數與該半導體本體之下的基板的第四晶格參數的差異小於1%。
實施例7包含實施例5的標的，其中該半導體本體包括p-MOS通道材料且該應變包括該p-MOS通道材料的該第三晶格參數的壓縮應變。
實施例8包含實施例7的標的，其中該p-MOS通道材料包括矽和鍺。
實施例9包含實施例8的標的，進一步包括在該半導體本體、該源極區、以及該汲極區下方之70原子%至75原子%的矽和25原子%至30原子%的鍺的層，其中該p-MOS通道材料包括大於50原子%的鍺。
實施例10包含實施例5的標的，其中該半導體本體包括n-MOS通道材料且該應變包括該n-MOS通道材料的該第三晶格參數的拉伸應變。
實施例11包含實施例10的標的，其中該n-MOS通道材料包括矽。
實施例12包含實施例11的標的，進一步包括在該半導體本體、該源極區、以及該汲極區下方之70原子 %至75原子%的矽和25原子%至30原子%的鍺的層，其中該n-MOS通道材料包括小於25原子%的鍺。
實施例13包含任何前述實施例的標的，進一步包括第二間隔物及與該源極區及該汲極區中的該相鄰的一者接觸的第一間隔物，其中該氧化物插塞在該第一間隔物和該第二間隔物之間。
實施例14包含任何前述實施例的標的，其中該半導體本體包括銦及磷。
實施例15包含實施例14的標的，其中該源極區及該汲極區包括銦、鎵、及砷。
實施例16包含任何前述實施例的標的，進一步包括在該半導體本體下方的基板，該基板包括第四晶格參數，以及其中該半導體本體的通道區包括第三晶格參數，其與該第四晶格參數的差異小於1%。
實施例17包含任何前述實施例的標的，進一步包括在該半導體本體下方的基板及該基板和該半導體本體之間的緩衝層，該緩衝層和該半導體本體具有彼此差異大於1%的晶格參數。
實施例18是一種計算裝置，其包含任何前述實施例中的標的。
實施例19是一種用於形成積體電路裝置的方法，該方法包括：形成半導體本體在基板上；形成源極區，該源極區具有緊鄰於該半導體本體的第一側的第一端部及在該第一端部對面的第二端部；形成汲極區，該汲極 區具有緊鄰於半導體本體的第二側的第一端部及在該第一端部對面的第二端部；以及形成磊晶氧化物插塞在該源極區的該第二端部和該汲極區的該第二端部中的至少一者中，其中該磊晶氧化物插塞透過該源極區及該汲極區中的該至少一者應變該半導體本體的區。
實施例20包含實施例19的標的，其中該磊晶氧化物插塞具有鈣鈦礦晶體結構。
實施例21包含實施例19或20的標的，其中該磊晶氧化物插塞包括氧及鍶、鈦、鑭、鋁、釹、和釓中的至少一者。
實施例22包含實施例19至21的標的，其中該磊晶氧化物插塞具有第一晶格參數，該第一晶格參數與該源極區及該汲極區中的該相鄰的一者的第二晶格參數的差異小於1%。
實施例23包含實施例19至22的標的，其中該磊晶氧化物插塞包括第一複數結晶平面，其與該源極區及該汲極區中的該相鄰的一者的第二複數結晶平面連貫。
實施例24包含實施例19至23的標的，其中該磊晶氧化物插塞造成該半導體本體的該區中的第三晶格參數的0.5%至2%應變。
實施例25包含實施例24的標的，其中該應變為壓縮應變或拉伸應變中的一者。
實施例26包含實施例24的標的，其中該半導體本體的該區的該第三晶格參數與該基板的第四晶格參數 的差異小於1%。
實施例27包含實施例24的標的，進一步包括在半導體本體的區上方形成閘極結構，從而定義電晶體的通道區。
實施例28是一種用於形成積體電路結構的方法，該方法包括：形成第一半導體本體在基板上；在該第一半導體本體的對置側上形成第一組間隔物；形成緊鄰於該第一半導體本體的第二半導體本體；在該第二半導體本體的對置側上形成第二組間隔物；形成該第一半導體本體和該第二半導體本體之間的源極區和汲極區中的一者；從該第二組間隔物之間移除該第二半導體本體；以及在該第二組間隔物之間形成磊晶氧化物插塞，其中磊晶氧化物插塞經由源極區和汲極區中的該至少一者對該第一半導體本體的區施加應變。
實施例29包含實施例28的標的，其中該磊晶氧化物插塞具有鈣鈦礦晶體結構。
實施例30包含實施例28或29中任一者的標的，其中該磊晶氧化物插塞包括氧及鍶、鈦、鑭、鋁、釹、和釓中的至少一者。
實施例31包含實施例28至30中任一者的標的，其中該磊晶氧化物插塞具有第一晶格參數，該第一晶格參數與該源極區及該汲極區中的該相鄰的一者的第二晶格參數的差異小於1%。
實施例32包含實施例28至31中任一者的標 的，其中該磊晶氧化物插塞包括第一複數結晶平面，其與該源極區及該汲極區中的該相鄰的一者的第二複數結晶平面連貫。
實施例33包含實施例28至32中任一者的標的，其中該磊晶氧化物插塞造成該半導體本體的該通道區中的第三晶格參數的0.5%至2%應變。
實施例34包含實施例33的標的，其中該應變為壓縮應變或拉伸應變中的一者。
實施例35包含實施例33的標的，其中該半導體本體的該區的該第三晶格參數與該基板的第四晶格參數的差異小於1%。
實施例36包含實施例28至35中任一者的標的，進一步包括在半導體本體的區上方形成閘極結構，從而定義電晶體的通道區。
300:基板
320:STI材料
322:磊晶氧化物插塞
334:S/D區
336:奈米線
350:間隔物
370:ILD層
382:閘極介電質
384:閘極電極

Claims (25)

  1. 一種積體電路裝置，包括：半導體本體；閘極結構，在該半導體本體之上且在該半導體本體的對置側壁上；源極區及汲極區，與該半導體本體相鄰且在該半導體本體的對置側上，該源極和汲極區包括與該半導體本體不同的半導體成分，其中該源極區具有緊鄰於該半導體本體的第一側的第一端部及在該第一端部對面的第二端部，該汲極區具有緊鄰於半導體本體的第二側的第一端部及在該第一端部對面的第二端部；以及氧化物插塞，插塞在該源極區的該第二端部和該汲極區的該第二端部中的至少一者中，其中該氧化物插塞透過該源極區及該汲極區中的該至少一者應變該半導體本體的區，該氧化物插塞具有鈣鈦礦晶體結構。
  2. 如請求項1之積體電路裝置，其中該氧化物插塞包括氧及鍶、鈦、鑭、鋁、釹、和釓中的至少一者。
  3. 如請求項1之積體電路裝置，其中該氧化物插塞具有第一晶格參數，該第一晶格參數與該源極區及該汲極區中的該相鄰的一者的第二晶格參數的差異小於1%。
  4. 如請求項1之積體電路裝置，其中該氧化物插塞包括第一複數結晶平面，其與該源極區及該汲極區中的該相鄰的一者的第二複數結晶平面連貫。
  5. 如請求項1之積體電路裝置，其中該氧化物插塞造成該半導體本體的通道區中的第三晶格參數0.5%至2%的應變。
  6. 如請求項5之積體電路裝置，其中該半導體本體的該通道區的該第三晶格參數與該半導體本體之下的基板的第四晶格參數的差異小於1%。
  7. 如請求項5之積體電路裝置，其中該半導體本體包括p-MOS通道材料且該應變包括該p-MOS通道材料的該第三晶格參數的壓縮應變。
  8. 如請求項7之積體電路裝置，其中該p-MOS通道材料包括矽和鍺。
  9. 如請求項8之積體電路裝置，進一步包括在該半導體本體、該源極區、以及該汲極區下方之70原子%至75原子%的矽和25原子%至30原子%的鍺的層，其中該p-MOS通道材料包括大於50原子%的鍺。
  10. 如請求項5之積體電路裝置，其中該半導體本體包括n-MOS通道材料且該應變包括該n-MOS通道材料的該第三晶格參數的拉伸應變。
  11. 如請求項10之積體電路裝置，其中該n-MOS通道材料包括矽。
  12. 如請求項11之積體電路裝置，進一步包括在該半導體本體、該源極區、以及該汲極區下方之70原子%至75原子%的矽和25原子%至30原子%的鍺的層，其中該n-MOS通道材料包括小於25原子%的鍺。
  13. 如請求項1之積體電路裝置，進一步包括第二間隔物及與該源極區及該汲極區中的該相鄰的一者接觸的第一間隔物，其中該氧化物插塞在該第一間隔物和該第二間隔物之間。
  14. 如請求項1之積體電路裝置，其中該半導體本體包括銦及磷。
  15. 如請求項14之積體電路裝置，其中該源極區及該汲極區包括銦、鎵、及砷。
  16. 如請求項1之積體電路裝置，進一步包括在該半導體 本體下方的基板，該基板包括第四晶格參數，以及其中該半導體本體的通道區包括第三晶格參數，其與該第四晶格參數的差異小於1%。
  17. 如請求項1之積體電路裝置，進一步包括在該半導體本體下方的基板及該基板和該半導體本體之間的緩衝層，該緩衝層和該半導體本體具有彼此差異大於1%的晶格參數。
  18. 一種計算裝置，包括如請求項1至17中任一項的積體電路裝置。
  19. 一種用於形成積體電路結構的方法，該方法包括：形成半導體本體在基板上；形成源極區，該源極區具有緊鄰於該半導體本體的第一側的第一端部及在該第一端部對面的第二端部；形成汲極區，該汲極區具有緊鄰於半導體本體的第二側的第一端部及在該第一端部對面的第二端部；以及形成磊晶氧化物插塞在該源極區的該第二端部和該汲極區的該第二端部中的至少一者中，其中該磊晶氧化物插塞透過該源極區及該汲極區中的該至少一者應變該半導體本體的區。
  20. 如請求項19之方法，其中該磊晶氧化物插塞具有鈣鈦 礦晶體結構。
  21. 如請求項19之方法，其中該磊晶氧化物插塞包括氧及鍶、鈦、鑭、鋁、釹、和釓中的至少一者。
  22. 如請求項19之方法，其中該磊晶氧化物插塞具有第一晶格參數，該第一晶格參數與該源極區及該汲極區中的該相鄰的一者的第二晶格參數的差異小於1%。
  23. 如請求項19之方法，其中該磊晶氧化物插塞包括第一複數結晶平面，其與該源極區及該汲極區中的該相鄰的一者的第二複數結晶平面連貫。
  24. 如請求項19之方法，其中該磊晶氧化物插塞造成該半導體本體的該區中的第三晶格參數0.5%至2%的應變。
  25. 如請求項24之方法，其中該應變為壓縮應變或拉伸應變中的一者。
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