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TW201816847A - 用於ｎｆｅｔ和ｐｆｅｔ裝置的間隙壁整合方案 - Google Patents

用於ｎｆｅｔ和ｐｆｅｔ裝置的間隙壁整合方案 Download PDF

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TW201816847A
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格羅方德美國公司
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Abstract

本發明係關於半導體結構，尤其關於用在NFET和PFET裝置的間隙壁整合方案及其製造方法。該結構包括：複數個用於NFET裝置的磊晶成長鰭結構，具有一第一尺寸的側壁間隙壁；以及複數個用於PFET裝置的磊晶成長鰭結構，具有該第一尺寸的側壁間隙壁。

Description

用於NFET和PFET裝置的間隙壁整合方案
本發明係關於半導體結構，尤其關於用在NFET和PFET裝置的間隙壁整合方案及其製造方法。
FinFET在積體電路中提供卓越的可擴展性水準以及提昇的整合性水準，FinFET例如也提供對通道傳導的改善電氣控制以及降低的漏電流位準。再者，該FinFET可克服某些其他短通道效應。此外，FinFET可提供較低功率消耗而允許較高整合程度，以較低電壓運作造就出較低臨界電壓，並且相較於平面裝置通常可提昇操作速度。
隨著FinFET比例縮小，控制NFET與PFET裝置之間該間隙壁的厚度就成為關鍵，例如在一種裝置上增加間隙壁厚度可有效限制整個裝置結構的比例縮放。這在目前技術節點及其以外存在問題，其中記錄製造程序的過程需要間隙壁沉積，以在磊晶程序期間保護PFET裝置，導致PFET裝置的間隙壁厚度增加。亦即，該額外間隙壁造成該NFET裝置與該PFET裝置之間不同的間隙壁厚度。在裝置之間空間有限的先進技術節點中，在裝置之間需要額外空間的此額外間隙壁厚度變得越來越關鍵。
在本發明的樣態中，一結構包括：複數個用於NFET裝置的 磊晶成長鰭結構，具有一第一尺寸的側壁間隙壁；以及複數個用於PFET裝置的磊晶成長鰭結構，具有該第一尺寸的側壁間隙壁。
在本發明的樣態中，一方法包括：在一基材的一第一側上形成複數個磊晶成長鰭結構，同時保護該基材的一第二側上之鰭結構；在該基材的該第一側上之該等磊晶成長鰭結構上形成側壁間隙壁，同時保護該基材的該第二側上之該等鰭結構；移除該基材的該第二側上之該等鰭結構，同時保護該基材的該第一側上之該等磊晶成長鰭結構；在該等已移除鰭結構的位置上該基材之該第二側上形成複數個磊晶成長鰭結構，同時保護該基材的該第一側上之該等磊晶成長鰭結構；以及在該基材的該第二側上之該等磊晶成長鰭結構上形成側壁間隙壁，同時保護該基材的該第一側上之該等磊晶成長鰭結構。
在本發明的樣態中，一方法包括：在該基材的一第一側以及該基材的一第二側上所形成之複數個鰭結構上沉積非晶質材料；保護該基材的該第二側上之該非晶質材料，同時移除該基材的該第一側上之該非晶質材料；在該非晶質材料的一露出表面上形成一氧化層；用磊晶成長鰭結構取代該基材的該第一側上之該等複數個鰭結構；在該基材的該第一側上該等磊晶鰭結構之上形成側壁；保護該基材的該第一側上之該等磊晶鰭結構，同時用磊晶成長鰭結構取代該基材的該第二側上之該等複數個鰭結構；以及在該基材的該第二側上該等磊晶鰭結構之上形成側壁。
10‧‧‧結構
12‧‧‧鰭結構
12a、12b‧‧‧側邊
12a'、12b'‧‧‧磊晶鰭結構
14‧‧‧淺溝槽隔離區域
16‧‧‧間隙壁材料
18‧‧‧非晶矽材料
20‧‧‧硬光罩
20'‧‧‧硬光罩
22‧‧‧凹槽
24‧‧‧側壁
26‧‧‧源極和汲極區
26'‧‧‧源極和汲極區
28‧‧‧間隙壁材料
28'‧‧‧間隙壁材料
30‧‧‧中間層介電材料
30'‧‧‧中間層介電材料
利用本發明示範具體實施例的非限制範例，參考提及的許多圖式，從下列詳細描述當中描述本發明。
圖1顯示根據本發明態樣的一結構與個別製程。
圖2顯示根據本發明態樣的其他部件之間已露出之鰭結構與個別製程。
圖3顯示根據本發明態樣形成於其他部件之間非晶矽(a-Si)材料已露出表面上之側壁結構與個別製程。
圖4顯示根據本發明態樣的其他部件之間一裝置結構的一第一側上之磊晶鰭結構與個別製程。
圖5顯示根據本發明態樣的其他部件之間該磊晶鰭結構上之間隙壁與中間層介電材料與個別製程。
圖6顯示根據本發明態樣的其他部件之間該中間層介電材料上之一硬罩與個別製程。
圖7顯示根據本發明態樣的其他部件之間該裝置的一第二側上之磊晶鰭結構與個別製程。
圖8顯示根據本發明態樣的其他部件之間該裝置結構的該第二側上該等磊晶鰭結構上之間隙壁與中間層介電材料與個別製程。
本發明係關於半導體結構，尤其關於用在NFET和PFET裝置的間隙壁整合方案及其製造方法。更具體地並且有利地，本發明提供一種提供相同間隙壁厚度給NFET和PFET裝置的間隙壁整合方案，例如：相較於造成NFET和PFET之間不同間隙壁厚度的傳統處理，本文內提供的該整合方案使用一種造成NFET和PFET鰭結構上具有一致間隙壁厚度的間隙壁沉積處理。
本發明的結構可用許多不同工具以許多方式來製造。一般來說，該等方法與工具用來形成尺寸為毫米與奈米等級的結構。用來製造本發明結構的該等方法，即技術，採用積體電路(IC)技術，例如：這些結構建立在晶圓上，並且藉由在晶圓頂部上以光微影蝕刻處理來製作圖案的材料膜來實現。尤其是，該等結構的製造使用三種基本構件：(i)將材料薄膜沉積在一基材上，(ii)利用光微影蝕刻成像將一製圖光罩應用於該等薄膜頂端 上，以及(iii)依照該光罩的選擇來蝕刻該等薄膜。
圖1顯示根據本發明態樣的一結構與個別製程。結構10包括由一Si晶圓塊材或其他半導體材料或絕緣體上矽(silicon-on-insulator，簡稱SOI)基材所形成的複數個鰭結構12，例如：在具體實施例內，複數個鰭結構12可由任何合適的半導體材料形成，包含但不受限於Si、SiGe、SiGeC、SiC、GaAs、InAs、InP以及其他III/V或II/VI族複合半導體。使用傳統CMOS處理，可在鰭結構12之間形成淺溝槽隔離(shallow trench isolation，簡稱STI)區域14(例如氧化物材料)。
在具體實施例內，通過傳統側壁影像轉印(sidewall image transfer，簡稱SIT)技術，可形成複數個鰭結構12。在該SIT技術中，使用傳統沉積處理，將例如SiO2這類的一心軸材料(mandrel material)形成於該半導體材料上。在該心軸材料上形成一抗蝕層，並曝光來形成一圖案(開口)，然後通過該開口執行一反應離子蝕刻，來形成該等心軸。在具體實施例內，根據鰭結構12之間的所要尺寸，該等心軸可具有不同寬度及/或間隔。間隙壁形成於該等心軸的側壁上，其材料較佳與該等心軸不同，並使用傳統沉積處理來形成。例如：該等間隙壁的寬度與鰭結構12的尺寸匹配。使用對心軸材料有選擇性的傳統蝕刻處理移除或剝離該等心軸，然後在該等間隙壁的間隙之內執行蝕刻，以形成該子微影部件，例如鰭結構12。然後可剝離該等側壁間隙壁。
仍舊參閱圖1，一間隙壁材料16沉積於鰭結構12的露出表面以及STI區域14上。在具體實施例內，間隙壁材料16為不同材料之間的低k介電材料，例如SiCON。間隙壁材料16利用傳統沉積處理來沉積，例如原子層沉積(atomic layer deposition，簡稱ALD)。間隙壁材料16的厚度可大約是1nm至大約40nm；不過本文考慮其他尺寸。
一非晶矽(a-Si)材料18使用傳統化學氣相沉積(chemical vapor deposition，簡稱CVD)處理，沉積在間隙壁材料16上。使用精通技術 人士知道的化學機械拋光(chemical mechanical polishing，簡稱CMP)處理，將a-Si材料18平整化。在具體實施例內，非晶矽(a-Si)材料18將當成光罩，分開圖1中所示側邊12a、12b之間的該NFET和PFET接合形成處理，如本文內的進一步說明。尤其是，該整合方案將運用該a-Si當成該光罩來分開該等NFET和PFET接合形成處理，運用Si與該等硬光罩材料，例如氧化物、氮化物或氮氧化物之間的優異蝕刻選擇性。
在圖2中，一硬光罩材料20沉積於a-Si材料18上。在具體實施例內，硬光罩材料20較佳為與間隙壁材料16不同的材料，例如：硬光罩材料20可為使用一傳統沉積處理，例如CVD，所沉積的SiN。然後使用傳統微影與蝕刻處理，移除該結構一側邊12a(例如PFET側)上的硬光罩材料20和a-Si材料18，例如：在硬光罩材料20上形成的一抗蝕層暴露在能量(光線)之下，來形成對應至該結構的PFET側邊12a上鰭結構12的一圖案(開口)。用化學品(或化學物質)選擇性地蝕刻或移除該結構的PFET側邊12a上硬光罩材料20和a-Si材料18，來執行一反應離子蝕刻(reactive ion etching，簡稱RIE)。在具體實施例內，於此蝕刻處理期間，間隙壁材料16將當成蝕刻阻擋層。
在移除硬光罩材料20之後，使用額外蝕刻處理，在該基材的側邊12b上(例如NFET側)形成硬光罩材料20底下a-Si材料18的一凹槽22。在具體實施例內，該蝕刻處理為等向性蝕刻處理，將在硬光罩材料20底下形成大約2nm至大約5nm的凹槽，例如在硬光罩材料20底下移除大約2nm至大約5nm的a-Si材料18。該抗蝕層可使用傳統剝離劑或氧化灰化技術去除。
如圖3所示，在硬光罩材料20底下露出的a-Si材料18上形成一側壁24。側壁24故意內嵌在硬光罩材料20底下，保護材料避免在後續RIE處理期間受損。在具體實施例內，側壁24為由一a-Si氧化處理所形成的氧化物材料，例如：該a-Si氧化處理包括在低溫時將該結構放入一 氧爐內，接著進行快速熱退火(rapid thermal anneal，簡稱RTA)處理。在具體實施例內，該低溫處理可低於700℃，較佳介於大約600C至大約700℃之間。
在圖4中，可移除PFET側邊12a上的已露出鰭結構12，接著進行磊晶成長處理來形成PFET鰭結構，例如在具體實施例內，利用傳統RIE處理，選擇適用於間隙壁材料16和鰭結構12的已露出部分，可去除已露出鰭結構12。在此步驟中，側壁24將保護NFET側邊12b上的該結構。
接在鰭結構12的已露出部分去除之後，運用一磊晶成長處理，例如磊晶SiGe成長處理，在該第一側上形成磊晶鰭結構12a'。在此成長處理期間，氧化側壁24將避免在a-Si材料18上磊晶成長。在具體實施例內，磊晶鰭結構12a'可用於PFET裝置(由業界所熟知的適當摻雜或離子植入處理所形成)。執行一PFET源極與汲極植入，來形成源極和汲極區26用於新形成的磊晶鰭結構12a'。
如圖5所示，間隙壁材料28沉積在磊晶鰭結構12a'的該等已露出表面上。在具體實施例內，間隙壁材料28為利用傳統沉積處理，例如ALD，所沉積的低k介電材料，例如SiN。間隙壁材料28的厚度可大約是1nm至大約40nm；不過本文考慮其他尺寸。使用一傳統CVD處理，在間隙壁材料28上沉積一中間層介電材料30，例如SiO2。使用一CMP處理將中間層介電材料30平面化。在具體實施例內，中間層介電材料30將平面化至NFET側邊12b上硬光罩材料20的水準。
在圖6中，硬光罩20'沉積在中間層介電材料30，例如SiO2，以及硬光罩材料20的露出表面上。在具體實施例內，硬光罩20'使用一傳統沉積處理，例如CVD，來沉積，並且可為與硬光罩20相同的材料，例如SiN。在PFET側邊12a上的硬光罩材料20'將會與NFET側邊12b上硬光罩20、20'的組合還要薄。
如圖7所示，從NFET側邊12b移除硬光罩20'、20，並且 從PFET側邊12a移除硬光罩20'，接著移除a-Si材料18。當硬光罩材料20'比PFET側邊12a還要薄時，在NFET側邊12b上硬光罩20的額外移除也將導致中間層介電材料30凹陷至大約側壁24的高度。如應該了解，側壁24應該在該結構的NFET側邊12b上該a-Si材料移除期間，進一步保護中間層介電材料30避免遭到蝕刻。在具體實施例內，可用如本文所述的傳統蝕刻(RIE)處理，去除硬光罩20'、20和a-Si材料18。
如圖7進一步顯示，利用傳統RIE處理可去除NFET側邊12b上的已露出鰭結構12，接著執行磊晶成長處理來形成磊晶鰭結構12b'(利用業界內已知的適當摻雜或離子植入處理形成於NFET裝置內)。在具體實施例內，該磊晶成長處理為一磊晶SiGe成長處理。執行一NFET源極與汲極植入來形成源極與汲極區26'。
如圖8進一步顯示，間隙壁材料28'沉積在磊晶鰭結構12b'的該等已露出表面上。在具體實施例內，間隙壁材料28'為利用傳統沉積處理，例如ALD，所沉積的低k介電材料，例如SiN。間隙壁材料28'的厚度與PFET側邊12a上間隙壁材料28的厚度相同，例如大約1nm至大約40nm；不過本文也考慮其他尺寸。使用一傳統CVD處理，在間隙壁材料28上沉積一中間層介電材料30'，例如SiO2。使用一CMP將中間層介電材料30'平面化。
應該了解，本文說明的處理步驟可逆轉，如此在該結構的該PFET側邊之前先在該結構的該NFET側邊上形成磊晶鰭與間隙壁。然而，在任何情況下，可透過本文所說明的該間隙壁整合方案，形成相同厚度的間隙壁給NFET和PFET裝置，這樣讓裝置之間的關鍵尺寸變窄(例如間隙)。另外，通過實施本文所說明的該間隙壁整合方案，可消除傳統整合方案所需，在磊晶處理期間保護該PFET裝置的額外間隙壁沉積步驟。
上述該(等)方法用於積體電路晶片製造。結果積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成 裸晶粒或已封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面互連或內嵌互連的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件以及/或其他信號處理裝置整合成為(a)中間產品，像是主機板，或(b)末端產品。末端產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其它輸入裝置以及中央處理器的進階電腦產品。
許多本發明具體實施例的描述已經為了說明而呈現，但非要將本發明受限在所公布形式中。在不脫離所描述具體實施例之範疇與精神的前提下，本技術之一般技術者將瞭解許多修正例以及變化例。本文內使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用或技術改進，或可讓精通技術人士能理解本文所揭示的具體實施例。

Claims (20)

  1. 一種結構，包括：複數個用於NFET裝置的磊晶成長鰭結構，具有一第一尺寸的側壁間隙壁；以及複數個用於PFET裝置的磊晶成長鰭結構，具有該第一尺寸的側壁間隙壁。
  2. 如申請專利範圍第1項所述之結構，其中用於該NFET裝置和PFET裝置的該等複數個磊晶成長鰭結構為SiGe鰭結構。
  3. 如申請專利範圍第1項所述之結構，其中用於該NFET裝置和PFET裝置的該等磊晶成長鰭結構之該等側壁間隙壁為SiN。
  4. 如申請專利範圍第1項所述之結構，進一步包括一a-Si氧化側壁，用來分隔該等NFET裝置的該等磊晶成長鰭結構與該等PFET裝置的該等磊晶成長鰭結構。
  5. 如申請專利範圍第1項所述之結構，其中該第一尺寸為大約1nm至大約40nm的厚度。
  6. 一種方法，包括：在一基材的一第一側上形成複數個磊晶成長鰭結構，同時保護該基材的一第二側上之鰭結構；在該基材的該第一側上之該等磊晶成長鰭結構上形成側壁間隙壁，同時保護該基材的該第二側上之該等鰭結構；移除該基材的該第二側上之該等鰭結構，同時保護該基材的該第一 側上之該等磊晶成長鰭結構；在該等已移除鰭結構的位置上之該基材第二側上形成複數個磊晶成長鰭結構，同時保護該基材的該第一側上之該等磊晶成長鰭結構；以及在該基材的該第二側上之該等磊晶成長鰭結構上形成側壁間隙壁，同時保護該基材的該第一側上之該等磊晶成長鰭結構。
  7. 如申請專利範圍第6項所述之方法，其中在該基材的該第二側邊上之該等鰭結構受到一a-Si材料的保護。
  8. 如申請專利範圍第7項所述之方法，進一步包括在該第一側邊與該第二側邊之間一接合處的該a-Si材料上形成一氧化層。
  9. 如申請專利範圍第8項所述之方法，其中該氧化層形成於在該a-Si材料上形成的一硬光罩材料底下該a-Si材料之凹槽內。
  10. 如申請專利範圍第8項所述之方法，其中在該基材的該第一側邊上，該氧化層在鰭結構移除期間保護該a-Si材料，並且在該基材的該第一側邊上，該氧化層在形成該等複數個磊晶成長鰭結構期間保護該a-Si材料上的磊晶成長。
  11. 如申請專利範圍第8項所述之方法，其中該氧化層在CMOS處理來在該基材第二側邊上形成複數個磊晶成長鰭結構期間，保護該基材第一側邊上該等複數個磊晶成長鰭結構之上中間層介電材料。
  12. 如申請專利範圍第11項所述之方法，其中在該基材第二側邊上形成該 等複數個磊晶成長鰭結構的該CMOS處理包括去除該基材第二側邊上該等鰭結構，接著一磊晶成長處理。
  13. 如申請專利範圍第6項所述之方法，其中在該基材第一側邊和第二側邊上的該等複數個磊晶成長鰭結構為SiGe成長材料。
  14. 如申請專利範圍第6項所述之方法，其中在該基材第一側邊和第二側邊上該等複數個磊晶成長鰭結構上形成相同尺寸的該等側壁間隙壁。
  15. 如申請專利範圍第6項所述之方法，其中在該基材第一側邊上形成該等複數個磊晶成長鰭結構包括去除該第一側邊上該等鰭結構，接著SiGe材料的磊晶成長處理。
  16. 一種方法，包括：在該基材的一第一側以及該基材的一第二側上所形成之複數個鰭結構上沉積非晶質材料；保護該基材的該第二側上之該非晶質材料，同時移除該基材的該第一側上之該非晶質材料；在該非晶質材料的一露出表面上形成一氧化層；用磊晶成長鰭結構取代該基材的該第一側上之該等複數個鰭結構，在該基材的該第一側上該等磊晶鰭結構之上形成側壁；保護該基材的該第一側上之該等磊晶鰭結構，同時用磊晶成長鰭結構取代該基材的該第二側上之該等複數個鰭結構；以及在該基材的該第二側上該等磊晶鰭結構之上形成側壁。
  17. 如申請專利範圍第16項所述之方法，進一步包括在一硬光罩材料的底 下，將該基材第二側邊上的該非晶質材料形成凹槽，並使用氧化處理在該凹槽內該非晶質材料所露出的表面上形成該氧化層。
  18. 如申請專利範圍第16項所述之方法，其中該非晶質材料為a-Si。
  19. 如申請專利範圍第16項所述之方法，其中該基材第一側邊和第二側邊上該等磊晶鰭結構上之該等側壁具有相同尺寸。
  20. 如申請專利範圍第16項所述之方法，其中該第一側邊上的該等磊晶鰭結構為PFET裝置，並且該第二側邊上的該等磊晶鰭結構為NFET裝置。
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