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TW201935685A - 進行用於ｆｉｎｆｅｔ半導體裝置之鰭片切口蝕刻程序的方法 - Google Patents

進行用於ｆｉｎｆｅｔ半導體裝置之鰭片切口蝕刻程序的方法 Download PDF

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TW201935685A
TW201935685A TW107115742A TW107115742A TW201935685A TW 201935685 A TW201935685 A TW 201935685A TW 107115742 A TW107115742 A TW 107115742A TW 107115742 A TW107115742 A TW 107115742A TW 201935685 A TW201935685 A TW 201935685A
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磊 莊
巴拉沙巴馬尼恩 波拉納斯哈拉恩
拉爾斯 賴柏曼
謝瑞龍
泰瑞斯 霍克
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美商格芯（美國）集成電路科技有限公司
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在用於製作積體電路之自對準鰭片切口程序中，使用犧性閘極或磊晶形成之源極/汲極區作為蝕刻遮罩，搭配鰭片切口蝕刻步驟，以移除該等鰭片不希望的部分。該程序不需要使用經微影界定之蝕刻遮罩也能將該等鰭片切割，使鰭片切口能夠精確且準確對準。

Description

進行用於FINFET半導體裝置之鰭片切口蝕刻程序的方法
本揭露大體上係關於積體電路之製作，並且更尤指為了FinFET半導體裝置之製造而進行鰭片切口蝕刻程序(fin cut etch process)之方法。
諸如鰭式場效電晶體(FinFET)之全空乏裝置為能夠將下一代閘極長度縮放到14奈米及以下之候選裝置。鰭式場效電晶體(FinFET)呈現三維架構，其中電晶體通道在半導體基板之表面上面隆起，而不是將通道定位在該表面處或正好低於該表面處。憑藉隆起之通道，可使閘極環繞通道之諸側，從而改善裝置之靜電控制。
FinFET之製造通常利用自對準程序以使用選擇性蝕刻技術在基板之表面上產生例如20nm寬或更窄之極薄鰭片。接著，沉積閘極結構以接觸各鰭片之多個表面，而在通道區上方形成多閘極架構。
鰭片通常是在規則性陣列中形成。如第1 圖所示，可將複數個鰭片12平行配置，舉例而言，並且組配成用來在相異裝置區內提供(多個)所欲電路。若要在同一基板上界定單獨裝置，諸如4鰭片裝置20及2鰭片裝置24，舉例而言，可調整鰭片12之長度，並且藉由選擇性移除一些鰭片或部分鰭片來劃分鰭片。在習知的處理中，可使用鰭片切割遮罩(圖未示)來界定鰭片切口區30，使得鰭片切割遮罩包覆要保留之鰭片部分，並且使要移除之其他鰭片部分曝露。在界定鰭片切割遮罩之後，蝕刻程序形成鰭片切割開口32，將曝露之鰭片部分從鰭片切口區30內移除。
然而，如第1圖中示意性所見，與光微影相關聯之圖案化限制，搭配在先進節點伴隨形成裝置之嚴格對準允差，可能導致鰭片切割遮罩之對準不精確、及/或鰭片切口區30與配合切割開口32之間的逼真度不良。舉例而言，鰭片切口圖案化期間之圓角化可能損壞或移除欲保留之鰭片部分。在第1圖之混合裝置中，4鰭片裝置區20內之鰭片12有部分可能非所欲地遭受移除。
儘管有近期之發展，以高精確度與高準確度切割半導體鰭片之程序仍屬所欲，對於先進節點之裝置製造尤其如此。在用於製作積體電路之自對準鰭片切割程序中，如本文中所揭示，使用犧牲閘極或磊晶形成之源極/汲極區代替經微影界定之鰭片切割遮罩作為蝕刻遮罩，搭配鰭片切口蝕刻，來移除鰭片不希望的部分。
根據本申請案之具體實施例，一種裝置包括布置在半導體基板上方之複數個鰭片，其中該等鰭片包括源極/汲極區、及在該等源極/汲極區之間延展之通道區。該裝置更包括布置在該等源極/汲極區上方之源極/汲極接面、布置在該等源極/汲極接面上方之層間介電質、以及布置在該等通道區上方之功能性閘極堆疊，其中該複數個鰭片其中至少一者具有切口區，該切口區內布置有介電填充層。
在該例示性裝置中，該介電填充層延展穿過該至少一個鰭片之整個厚度，以及該介電填充層之一對對置邊緣與(i)該等功能性閘極堆疊其中一者、或(ii)該等源極/汲極接面其中一者之邊緣對準。
一種形成裝置之方法包括在半導體基板上方形成複數個鰭片，在該等鰭片上方形成複數個犧牲閘極堆疊，在該等犧牲閘極堆疊之側壁上方形成間隔物層，在該等鰭片介於諸相鄰間隔物層之間的曝露部分上方形成源極/汲極接面，以及在介於諸相鄰間隔物層之間的該等源極/汲極接面上方形成層間介電質。
在該層間介電質上方及該等犧牲閘極堆疊上方形成遮罩層，以及在該遮罩層中形成開口以界定鰭片切口區。使用該遮罩層作為蝕刻遮罩，本方法更包括選擇性蝕刻(i)位在該鰭片切口區內之該等犧牲閘極堆疊、或(ii)位在該鰭片切口區內之該等層間介電質及源極/汲極接面其中一者，以使位在該鰭片切口區內之該等鰭片曝露。藉 由蝕刻該等曝露之鰭片來形成鰭片切割開口，並且在該等鰭片切割開口內形成介電填充層。
再一種形成裝置之方法包括在半導體基板上方形成複數個鰭片，在該等鰭片上方形成複數個犧牲閘極堆疊，在該等犧牲閘極堆疊之側壁上方形成間隔物層，在該等鰭片介於諸相鄰間隔物層之間的曝露部分上方形成磊晶源極/汲極接面，以及在介於諸相鄰間隔物層之間的該等源極/汲極接面上方形成層間介電質。
在該層間介電質上方及該等犧牲閘極堆疊上方形成遮罩層，以及在該遮罩層中形成開口以界定鰭片切口區。使用該遮罩層作為蝕刻遮罩，本方法包括蝕刻(i)位在該鰭片切口區內之該等犧牲閘極堆疊、或(ii)位在該鰭片切口區內之該層間介電質及該等磊晶源極/汲極接面其中一者，以使位在該鰭片切口區內之該等鰭片曝露。蝕刻該等曝露之鰭片以形成鰭片切割開口，並且在該等鰭片切割開口內形成介電填充層。
12‧‧‧鰭片
20‧‧‧4鰭片裝置
24‧‧‧2鰭片裝置
30‧‧‧鰭片切口區
32‧‧‧鰭片切割開口
100‧‧‧基板或半導體基板
102‧‧‧鰭片或半導體鰭片
120‧‧‧淺溝槽隔離(STI)層或氧化物隔離層
122‧‧‧子鰭片區
124‧‧‧主動裝置區
210‧‧‧犧牲閘極堆疊
212‧‧‧犧牲閘極層
214‧‧‧犧牲閘極蓋體
220‧‧‧側壁間隔物
230‧‧‧源極/汲極接面或源極/汲極區
250‧‧‧層間介電質(ILD)或ILD層
300‧‧‧鰭片切口區
310‧‧‧遮罩層
315‧‧‧開口
330‧‧‧鰭片切割開口或開口
400‧‧‧介電填充層
450、460‧‧‧開口
500‧‧‧(功能性)閘極架構或(功能性)閘極
520‧‧‧源極/汲極接觸
530‧‧‧閘極接觸
610‧‧‧第一裝置區
615‧‧‧第三裝置區
620‧‧‧第二裝置區
625‧‧‧第四裝置區
A、B‧‧‧參考線或線條
D‧‧‧間距
本申請案之特定具體實施例之以下詳細說明可在搭配以下圖式閱讀時得到最佳理解，其中相似的結構係以相似的參考元件符號來表示，並且其中：第1圖為FinFET裝置布局的示意圖，其展示鰭片切口區、以及鰭片切割開口在半導體基板之第二裝置區內之位置；第2圖為俯視示意性平面圖，其展示在半 導體基板上方組列(arrayed)之複數個鰭片；第2A圖為沿著第2圖之其中一個鰭片取看的截面圖；第2B圖為與鰭片之長度橫切的截面圖；第3圖為俯視示意性平面圖，其展示在複數個鰭片上方形成犧牲閘極；第3A圖為沿著第3圖之其中一個鰭片取看的截面圖，其展示上覆之犧牲閘極；第3B圖為穿過複數個鰭片取看的截面圖，其展示重疊之犧牲閘極；第4圖為俯視示意性平面圖，其展示包括鰭片上方所形成側壁間隔物及層間介電質之後平坦化架構、以及鰭片切口區在基板之第二裝置區內之位置；第4A圖為截面圖，其展示在犧牲閘極上方形成側壁間隔物、以及隨後在鰭片之諸部分上方形成磊晶源極/汲極區；第4B圖為穿過複數個鰭片取看的截面圖，其展示上覆之犧牲閘極；第5A圖繪示形成及圖案化在鰭片之一部分上方界定鰭片切口區之遮罩層，以及從鰭片切口區內移除犧牲閘極蓋體(caps)；第5B圖在與第5A圖之視圖橫切的截面圖中展示遮罩層之位置；第6A圖展示鰭片切口區內犧牲閘極之選擇 性蝕刻；第6B圖繪示蝕刻鰭片切口區內之犧牲閘極以使複數個鰭片曝露；第7A圖展示使用側壁間隔物及層間介電質作為蝕刻遮罩，對鰭片在鰭片切口區內之部分進行異向性蝕刻，以形成鰭片切割開口；第7B圖展示鰭片切口區內之鰭片；第8A圖展示在鰭片切割開口內沉積介電填充層；第8B圖展示在鰭片切割開口內沉積介電填充層、及研磨該介電填充層；第9圖為俯視示意性平面圖，其展示在移除遮罩層之後，與切口區內犧牲閘極對準之介電填充層；第9A圖為截面圖，其展示在移除遮罩層及對介電填充層進行凹口蝕刻之後，與鰭片切口區內犧牲閘極對準之介電填充層；第9B圖為截面圖，其展示鰭片切口區內之已凹陷介電填充層；第10A圖展示移除位於鰭片切口區外側之剩餘犧牲閘極；第10B圖展示將犧牲閘極從鰭片切口區外側移除；第11A圖繪示在第一裝置區內之鰭片上方、及第二裝置區內之已凹陷介電填充層上方形成功能性閘 極；第11B圖繪示在第一裝置區內之鰭片上方、及第二裝置區內之已凹陷介電填充層上方形成功能性閘極；第12圖為俯視示意性平面圖，其展示錐形裝置架構，該架構包括位於第一裝置區內之四鰭片裝置、及位於第二裝置區內之雙鰭片裝置；第13圖為俯視示意性平面圖，其根據進一步具體實施例，展示包括半導體鰭片上方所形成側壁間隔物及層間介電質之後平坦化裝置架構、以及鰭片切口區在第二裝置區內之位置；第14圖繪示形成及圖案化在第二裝置區內鰭片之一部分上方界定鰭片切口區之遮罩層；第15圖展示使用側壁間隔物及犧牲閘極作為蝕刻遮罩，對鰭片在鰭片切口區內之部分進行異向性蝕刻，以形成鰭片切割開口；第16圖展示在鰭片切割開口內沉積介電填充層、及研磨該介電填充層；第17圖展示對介電填充層進行凹口蝕刻、在已凹陷介電填充層上方沉積層間介電質、以及移除犧牲閘極蓋體以使犧牲閘極曝露；第18圖展示移除犧牲閘極，以及在第一與第二裝置區內鰭片上方形成取代功能性閘極；以及第19圖為俯視示意性平面圖，其展示錐形 裝置架構，該架構包括位於第一裝置區內之四鰭片裝置、及位於第二裝置區內相鄰之雙鰭片裝置。
現將更詳細參照本申請案之專利標的之各項具體實施例，附圖中繪示其一些具體實施例。相同的參考元件符號會在整個該等圖式用於意指相同或類似的部分。
本文中所揭示結構之各個組件和層件可使用各種不同材料及方法來形成，例如化學氣相沉積(chemical vapor deposition；CVD)程序、原子層沉積(atomic layer deposition；ALD)程序、熱生長程序、旋塗技術等。這些不同材料層之組成及厚度可取決於特別應用而變。
本文中參照第2至19圖說明與形成混合型(例如：錐形)FinFET結構有關之各項具體實施例。第一具體實施例係參照第2至12圖作說明，而第二具體實施例係參照第13至19圖作說明。錐形FinFET結構包括第一裝置區內第一數目之鰭片、及第二、相鄰裝置區內第二數目之鰭片，其中第一與第二數目之鰭片不同，並且第一裝置區內至少一個鰭片延展到第二裝置區內。
請參閱第2圖，FinFET架構在中間製作階段之簡化俯視平面示意圖包括布置在半導體基板(圖未示)上方之複數個鰭片102。在基板上方及諸相鄰鰭片102之間形成淺溝槽隔離層120。參考線A係取向成平行於並沿著鰭片之長度維度取向，而參考線B則取向成垂直於鰭片 102之長度維度，亦即跨佈後來形成之閘極。
第2A圖及第2B圖中所示為第2圖之FinFET裝置結構的相互橫切截面圖。第2A圖係沿著第2圖之線條A取看，而第2B圖係沿著線條B取看。該例示性結構包括半導體基板100、以及在基板100上方組列之複數個半導體鰭片102。
在所示具體實施例中，半導體鰭片102呈平行配置，並且係藉由淺溝槽隔離層120在子鰭片區122內彼此橫向隔離。鰭片102在淺溝槽隔離(shallow trench isolation；STI)層120之頂端表面上面延展，並且界定主動裝置區124。
基板100可包括諸如矽之半導體材料，例如單晶Si或多晶Si、或含矽材料。含矽材料包括但不限於單晶矽鍺(SiGe)、多晶矽鍺、摻有碳之矽(Si：C)、非晶矽、以及以上之組合及多層。「單晶」一詞於本文中使用時，表示結晶固體，其中整個固體之晶格對實質無晶界之該固體之邊緣為實質連續且實質完好。
然而，基板100不受限於含矽材料，因為基板100可包括其他半導體材料，包括Ge及化合物半導體，包括諸如GaAs、InAs、GaN、GaP、InSb、ZnSe及ZnS之III-V族化合物半導體、以及諸如CdSe、CdS、CdTe、ZnSe、ZnS及ZnTe之II-VI族化合物半導體。
基板100可以是主體基板或複合基板，諸如絕緣體上覆半導體(semiconductor-on-insulator；SOI)基 板，其由下而上包括處理(handle)部分、隔離層(例如埋置型氧化物層)、以及半導體材料層。
基板100可具有如所屬技術領域中常用之尺寸，並且舉例而言，可以是半導體晶圓。例示性晶圓直徑包括但不限於50mm、100mm、150mm、200mm、300mm及450mm。雖然在特定具體實施例中，基板厚度是在725微米至775微米之範圍內，這與矽CMOS處理中常用之厚度尺寸對應，但總基板厚度仍可在250微米至1500微米之範圍內。舉例而言，半導體基板100可包括(100)-取向之矽或(111)-取向之矽。
在各項具體實施例中，鰭片102包括諸如矽之半導體材料，並且可藉由圖案化然後蝕刻半導體基板100(例如，半導體基板之頂端部分)來形成。在數項具體實施例中，鰭片102係從半導體基板100蝕刻起，並且因此與之鄰接。舉例來說，鰭片102可使用如所屬技術領域中具有通常知識者已知之側壁影像移轉(sidewall image transfer；SIT)程序來形成。
在某些具體實施例中，鰭片102可具有5nm至20nm之寬度、及40nm至150nm之高度，但也可將其他尺寸列入考量範圍內。可在基板上以規則性內鰭間隔或間距(d)組列鰭片102。「間距」一詞於本文中使用時，係指鰭片寬度與一對相鄰鰭片之間的間隔之總和。在例示性具體實施例中，給定裝置區內之鰭片間距(d)可在20nm至100nm之範圍內，例如20nm、30nm、40nm、50nm、 60nm、70nm、80nm、90nm或100nm，包括介於前述任何值之間的範圍，但可使用更小和更大的間距值。
如形成電路所需，淺溝槽隔離(STI)層120可用於在諸鰭片102之間、及諸相鄰裝置之間提供電隔離。用於FinFET裝置之例示性STI程序涉及透過異向性蝕刻程序在半導體基板100中建立隔離溝槽。介於各相鄰鰭片之間的隔離溝槽可具有較高之深寬比(例如，隔離溝槽之深度與其寬度之比率)。諸如二氧化矽之介電材料舉例而言，係使用增強型高深寬比程序(enhanced high aspect ratio process；eHARP)予以沉積到隔離溝槽內以填充隔離溝槽。沉積之介電材料接著可藉由化學機械研磨(chemical mechanical polishin；CMP)程序來研磨，該程序移除過量之介電材料並且建立平面型STI結構。接著，將平坦化氧化物回蝕，以在諸鰭片102之間形成凹陷、厚度均勻之氧化物隔離層120，其中可使鰭片102之上側壁(即主動裝置區124內之側壁)曝露以供進一步處理。
請參閱第3圖、第3A圖及第3B圖，一組犧牲閘極堆疊210係配置成正交於並且跨鰭片102。犧牲閘極堆疊210係直接形成在鰭片102上方、以及直接形成在STI層120上方，即基板100上方。舉例而言，犧牲閘極堆疊210可包括犧牲閘極層212及上覆之犧牲閘極蓋體214，其受到接連沉積並使用習知微影來圖案化。
在某些具體實施例中，犧牲閘極層212可包括犧牲氧化物層、及非晶矽(a-Si)之覆蓋層，並且犧牲閘 極蓋體214可包括氮化矽。非晶元素矽可使用化學氣相沉積來沉積，諸如450℃至700℃之溫度範圍內之低壓化學氣相沉積(LPCVD)。可將矽烷(SiH4)作為先驅物用於CVD矽沉積。犧牲閘極層212可具有足以將鰭片完全包覆之厚度。舉例來說，犧牲閘極層212之厚度可在50nm至200nm之範圍內，例如50nm、75nm、100nm、125nm、150nm、175nm或200nm，包括介於任何前述值之間的範圍，但仍可使用更小及更大的厚度。
請參閱第4圖，而且尤其是第4A圖及第4B圖，可藉由間隔物材料之毯覆式沉積(例如，使用原子層沉積)，然後進行諸如反應性離子蝕刻(RIE)之定向性蝕刻將間隔物材料從水平表面移除，在犧牲閘極堆疊210之側壁上方形成側壁間隔物220。適用於側壁間隔物220之側壁材料包括氧化物、氮化物及氮氧化物，諸如二氧化矽、氮化矽、氮氧化矽、及低介電常數(低k)材料，諸如非晶碳、SiOC、SiOCN和SiBCN，以及低k介電材料。在某些具體實施例中，側壁間隔物220之厚度為4nm至20nm，例如4nm、10nm、15nm或20nm，包括介於任何前述值之間的範圍。
如將會領會的是，化合物二氧化矽及氮化矽分別具有名義上表示為SiO2及Si3N4之組成。二氧化矽及氮化矽等用語於本文中使用時，不僅指稱為這些化學計量組成，還指稱為偏離該等化學計量組成之氧化物及氮化物組成。
「水平」於這裡使用時，亦指稱為沿著基板之主表面的大體方向，而「垂直」為大體上與其正交之方向。再者，「垂直」與「水平」大體上為彼此相對之垂直方向，與三維空間中基板之取向無關。
第4A圖展示第3A圖之結構在犧牲閘極堆疊210上方沉積側壁間隔物220、且鰭片102之源極/汲極區上方形成磊晶源極/汲極接面230之後的情況。
在所示具體實施例中，源極/汲極接面230係布置在鰭片102接近其頂端表面之部分上方(即源極與汲極區)。如所屬技術領域中具有通常知識者已知，源極/汲極接面230可任選地使用犧牲閘極堆疊210及側壁間隔物220作為對準遮罩，藉由離子佈植或選擇性磊晶來形成。舉例來說，根據各項具體實施例，源極/汲極接面230係藉由選擇性磊晶到介於犧牲閘極堆疊210與過度形成之側壁間隔物220之間的鰭片上方所界定之自對準位置內所形成。亦即，下伏於犧牲閘極堆疊210之通道區之任一側上鰭片102之源極與汲極區上方形成源極/汲極接面230。
源極/汲極接面230可包括矽(例如Si)或諸如矽鍺(SiGe)之含矽材料。舉例來說，可將SiGe源極/汲極接面併入p-MOS裝置，以向通道提供壓縮應力，其可提升載子遷移率。
仍請參閱第4及4A圖，在源極/汲極接面230上方，即在諸犧牲閘極堆疊210之間沉積層間介電質(ILD)250。可研磨沉積之ILD層250(其可包括二氧化矽 或雙層氮化矽、以及二氧化矽之上覆層)，以移除蓋層並建立平坦化結構。
「平坦化」係指至少運用諸如摩擦介質等機械力來產生實質二維表面之材料移除程序。平坦化程序可包括化學機械研磨(CMP)或磨平。化學機械研磨(CMP)是一種材料移除程序，其將化學反應及機械力兩者用於移除材料並使表面平坦化。
請再參閱第4圖，根據數項具體實施例，鰭片切口區300識別鰭片102待切割之部分。根據本具體實施例，沿著鰭片之長度維度，鰭片切口區300之對置端上覆於ILD 250。
請參閱第5A圖及第5B圖，將遮罩層310(例如，有機平坦化層或OPL)圖案化並且蝕刻，以形成與鰭片切口區300對準之開口315。於所示具體實施例中所示之中間製作階段，移除犧牲閘極蓋體214，並且使犧牲閘極層212與ILD 250之頂端表面在開口315之底端曝露。
用以形成開口315之遮罩層310之圖案化及蝕刻可包括在遮罩層(圖未示)上方形成微影堆疊。舉例來說，微影堆疊可包括光阻層、蝕刻終止層、非晶碳層、黏附層、氧化物層、以及氮化物層其中之一或多者。可如所屬技術領域中具有通常知識者已知將此類層件組配，以提供合適的遮罩層將該(等)下伏層圖案化及蝕刻。根據各項具體實施例，開口315之面積尺寸在用於形成此類結 構之微影程序窗內。
用以形成開口315之圖案轉移蝕刻程序一般為異向性蝕刻。在某些具體實施例中，可使用乾蝕刻程序，舉例如反應離子蝕刻(RIE)。在其他具體實施例中，可使用濕式化學蝕刻劑。於再進一步具體實施例中，可使用乾蝕刻與濕蝕刻之組合。
請參閱第6A圖及第6B圖，在使鰭片切口區300內之側壁間隔物220與ILD 250曝露之後，將選擇性蝕刻用於移除犧牲閘極層212並且使下伏之鰭片102曝露。亦即，選擇性蝕刻相對側壁間隔物220與ILD 250選擇性地移除犧牲閘極層212。
「選擇性」或「選擇性地」就材料移除或蝕刻程序於本文中使用時，表示第一材料之材料移除率大於要施用材料移除程序之結構之至少另一材料之移除率。舉例而言，在某些具體實施例中，選擇性蝕刻可包括蝕刻化學作用，其以2：1或更大之比率，例如5：1、10：1或20：1之比率，對第二材料選擇性地移除第一材料。
在鰭片切口區300內，接著使用選擇性鰭片蝕刻來蝕刻鰭片102之曝露部分以形成鰭片切割開口330。鰭片蝕刻可以是等向性或異向性蝕刻。舉例而言，可相對側壁間隔物220與ILD 250將矽選擇性地蝕刻。在某些具體實施例中，如第7A圖及第7B圖所示，鰭片切口蝕刻延展到基板100內，使得主動裝置區124、及鰭片切口區300內鰭片之子鰭片區122兩者有部分遭受移除。
請參閱第8A圖及第8B圖，接著以介電填充層400回填藉由移除鰭片102之部分所建立之鰭片切割開口330。舉例而言，介電填充層400可包括氮化矽。接著，可例如使用犧牲閘極蓋體214作為蝕刻終止層來平坦化該結構。第9圖中所示為鰭片切口區300內鑲嵌之介電填充層400。
請參閱第9A圖及第9B圖，鰭片切口區300內介電填充層400之凹口蝕刻界定開口450。在所示具體實施例中，各開口450之底端表面(即已凹陷介電填充層400之頂端表面)高於鰭片102之頂端表面。
鰭片切口區300內介電填充層400之凹口蝕刻可先於或伴隨鰭片切口區外側犧牲閘極層212之選擇性蝕刻以形成開口460。第10A圖及第10B圖中所示為對介電填充層400進行凹口蝕刻及移除犧牲閘極層212之後的裝置結構。
請參閱第11A圖及第11B圖，功能性閘極架構500係形成於鰭片120上方，亦即開口460內以及開口450內之主動裝置區124上方。功能性閘極架構500包括接連沉積之閘極介電層及一或多個閘極導體層。為簡單起見，未分別表示閘極架構500之個別層件。
「功能性閘極」於本文中使用時，係指使用電場、或在一些情況下使用磁場對半導體裝置之輸出電流(即載子穿過通道之流動)進行控制之結構，並且包括閘極介電質及閘極導體。功能性閘極及源極/汲極區之敷金 屬可用於形成可操作裝置。
如將會領會的是，諸獨立電晶體可藉由局部互連方法及/或後段敷金屬層來連接，以形成積體電路，諸如SRAM裝置。請參閱第12圖，根據本具體實施例之FinFET裝置架構的示意性俯視平面視圖布局包括組列在半導體基板(圖未示)上方之複數個半導體鰭片102。如圖所示，第一複數個鰭片102界定第一裝置區610。舉例而言，第一裝置區610內之第一複數個鰭片可界定第一四鰭片裝置，諸如PFET裝置。第二複數個鰭片102界定第二裝置區620。第二裝置區620內之第二複數個鰭片可界定第二四鰭片裝置，例如NFET裝置。
鰭片102分別從第一裝置區610與第二裝置區620橫向延展到第三裝置區615與第四裝置區625內。根據本具體實施例，第三裝置區615與第四裝置區625內之所選鰭片102已藉由使開口內鰭片之曝露部分曝露來切割，該等開口係藉由移除犧牲閘極並蝕刻鰭片之曝露部分所形成。憑藉此一方法，亦即移除犧牲閘極以及將側壁間隔物220與ILD 250作為蝕刻遮罩用於鰭片切口模組，鰭片之切口區與後來形成之功能性閘極500對準。已切割鰭片能夠使錐形裝置結構形成，其舉例而言，包括第三裝置區615與第四裝置區625內之雙鰭片裝置。
仍請參閱第12圖，源極/汲極接觸(contact)520上覆於鰭片之源極/汲極區230，並且功能性閘極500上覆於介於相鄰源極/汲極區之間的鰭片，即鰭片之通道區 上方。閘極接觸530與閘極500電接觸。在所示具體實施例中，第一裝置區610與第二裝置區620內之第一四鰭片裝置與第二四鰭片裝置分別共用共閘極500與共閘極接觸530，而第三裝置區615與第四裝置區625內之第一雙鰭片裝置與第二雙鰭片裝置分別共用共閘極500與共閘極接觸530，其中用於四鰭片裝置之閘極及閘極接觸有別於用於雙閘極裝置之閘極及閘極接觸。移除犧牲閘極堆疊210以及對介電填充層400進行凹口蝕刻容許各取代閘極500穿越多個鰭片。亦即，在第三裝置區615與第四裝置區625內，閘極500上覆於未切割鰭片並且與該(等)鰭片切口對準。
再者，在第三裝置區615內形成第一雙鰭片裝置之鰭片102對第一裝置區610內形成第一四鰭片裝置之鰭片之子集是共通的，而在第四裝置區625內形成第二雙鰭片之鰭片對第二裝置區620內形成第二四鰭片裝置之鰭片之子集是共通的。
所述切斷所選鰭片以形成雙鰭片裝置之方法(舉例來說，其中相較於四鰭片裝置可能需要更低的驅動電流)產生與後來形成之閘極對準之鰭片切口，並且避免對例如其源極/汲極區內之鰭片造成蝕刻損壞。
根據一進一步具體實施例，可藉由先移除上覆於鰭片之ILD 250與源極/汲極接面230，將犧牲閘極堆疊與側壁間隔物作為蝕刻遮罩用於鰭片切口模組。請參閱第13圖，形成複數個鰭片、位在鰭片上方之犧牲閘極堆疊210、位在犧牲閘極堆疊210上方之側壁間隔物220、源 極/汲極接面以及平坦化ILD層250之後，FinFET架構之俯視平面示意圖包括根據一進一步具體實施例所界定之鰭片切口區300。在所示結構中，沿著鰭片120之長度維度，第13圖所示鰭片切口區300之對置端上覆於犧牲閘極堆疊210。
因此，如在之前的具體實施例中，鰭片切口區300界定鰭片之待切割部分。然而，根據本具體實施例，代替移除閘極切割開口內之犧牲閘極堆疊並將側壁間隔物層與ILD層作為蝕刻遮罩用於將該等鰭片切割，鰭片切口區300內ILD層及源極/汲極接面遭受移除，並且將犧牲閘極堆疊210與側壁間隔物220作為蝕刻遮罩用於將該等鰭片切割。
請參閱第14圖，將遮罩層310(例如，有機平坦化層或OPL)圖案化並且蝕刻，以在遮罩層310中形成與鰭片切口區300對準之開口315。第15圖中所示為ILD層250之鰭片切口區300、源極/汲極接面230及經曝露鰭片102內進行選擇性蝕刻之後的結構。如在之前的具體實施例中，鰭片切口蝕刻延展到基板100內，使得主動裝置區124、及鰭片切口區300內鰭片之子鰭片區122兩者遭受移除以形成鰭片切割開口330。
請參閱第16圖，接著以介電填充層400回填藉由移除鰭片102所建立之開口330。可例如使用犧牲閘極蓋體214作為蝕刻終止層來平坦化該結構以移除介電填充層蓋層。
請參閱第17圖，所示為第16圖的結構在對介電填充層400進行凹口蝕刻、凹口內沉積層間介電質250、以及將犧牲閘極蓋體214從犧牲閘極層212上方移除之後的情況。在某些具體實施例中，介電填充層400包括氮化矽，而層間介電質250包括二氧化矽。在此種情況下，以氧化物層取代氮化物層可有利於降低電路之電容。請參閱第18圖，移除並以功能性閘極架構500取代犧牲閘極層212。在本具體實施例中，在鰭片切口區內側及外側之鰭片上方形成功能性閘極架構500。
請參閱第19圖，所示為根據本具體實施例之FinFET裝置架構的示意性俯視平面視圖布局。錐形裝置架構包括組列在半導體基板(圖未示)上方之複數個半導體鰭片102。
在所示具體實施例中，第一裝置區610與第二裝置區620各分別包括四鰭片裝置，諸如PFET裝置與NFET裝置。來自第一與第二裝置區之鰭片120橫向延展到第三裝置區615與第四裝置區625內，其中已將所選鰭片切割，並且其餘鰭片形成雙鰭片裝置。第三與第四裝置區內之鰭片切割開口330與上覆於源極/汲極接面之源極/汲極接觸520對準。
如所屬技術領域中具有通常知識者將顯而易見的是，本文中所揭示之方法及結構可用於製造各種不同裝置，包括但不限於邏輯裝置、記憶體裝置等，並且該等裝置可以是PMOS或NMOS裝置。
單數形式「一」、「一種」、「一個」及「該」於本文中使用時，包括複數之指涉用語，除非內容另有明確指示。因此，舉例而言，對一「鰭片」之參照包括具有二或更多個此類「鰭片」之實施例，除非內容另有清楚指示。
除非另有明確陳述，絕對無意將本文中所提出之任何方法解讀為需要以特定順序進行其步驟。因此，倘若一方法申請專利範圍未確實詳載其步驟要遵循的順序，或申請專利範圍或說明書中按另一種方式未具體陳述該等步驟要受限於特定順序，絕對無意推斷任何特定順序。任一條申請專利範圍中任何詳載的單一或多重特徵或態樣皆可與任何其它一或多條申請專利範圍中任何其它詳載的特徵或態樣相結合或置換。
要理解的是，諸如層件、區域或基板之一元件若稱為形成、沉積或布置於另一元件「上」或「上方」，則可直接位在該另一元件上，或者亦可存在中介元件。相比之下，一元件若是稱為「直接」位在另一元件「上」或「上方」，則可以不存在中介元件。
儘管可以使用連接辭「包含」來揭示特定具體實施例之各種特徵、元件或步驟，仍要理解的是，所暗喻的是替代具體實施例，包括可使用連接辭「組成」或「主要由...所組成」作說明者。因此，舉例而言，包含非晶矽之犧牲閘極之暗示性替代具體實施例包括犧牲閘極主要由非晶矽所組成之具體實施例、以及犧牲閘極由非晶矽 所組成之具體實施例。
對所屬技術領域中具有通常知識者顯而易見的是，可對本發明進行各種修改及改變而不脫離本發明之精神與範疇。由於將本發明之精神與要旨併入之所揭示具體實施例可由所屬技術領域中具有通常知識者進行修改、組合、副組合及變化，因而應該將本發明解讀為包括申請專利範圍及其均等內容之範疇內的所有內容。

Claims (16)

  1. 一種裝置，包含：布置在半導體基板上方之複數個鰭片，該等鰭片包含源極/汲極區、及在該等源極/汲極區之間延展之通道區；布置在該等源極/汲極區上方之源極/汲極接面；布置在該等源極/汲極接面上方之層間介電質；以及布置在該等通道區上方之功能性閘極堆疊，其中，該複數個鰭片中至少一者包含切口區、及布置在該切口區內之介電填充層，其中，該介電填充層之一對對置邊緣與(i)該等功能性閘極堆疊其中一者、或(ii)該等源極/汲極接面其中一者之邊緣對準。
  2. 如申請專利範圍第1項所述之裝置，其中，該等功能性閘極堆疊其中該者直接上覆於該介電填充層。
  3. 如申請專利範圍第1項所述之裝置，其中，該介電填充層包括二氧化矽。
  4. 如申請專利範圍第1項所述之裝置，其中，該對對置邊緣係取向成垂直於該複數個鰭片其中至少該者之長度方向。
  5. 如申請專利範圍第1項所述之裝置，更包含布置在該層間介電質之側壁上方之間隔物層，其中，該等功能性閘極堆疊直接上覆於該間隔物層。
  6. 如申請專利範圍第5項所述之裝置，其中，該間隔物層 包含氮化矽。
  7. 如申請專利範圍第1項所述之裝置，其中，該介電填充層延展穿過該至少一個鰭片之整個厚度。
  8. 如申請專利範圍第1項所述之裝置，其中，該複數個鰭片包括位在該半導體基板之第一區內之第一複數個鰭片、及具有該基板之第二區之第二複數個鰭片，並且該第二複數個鰭片其中至少一者包含該切口區。
  9. 如申請專利範圍第1項所述之裝置，其中，該複數個鰭片包括位在該半導體基板之第一區內之第一複數個鰭片、及具有該基板之第二區之第二複數個鰭片，並且該第二複數個鰭片其中至少一者延展進入該第一區。
  10. 一種形成裝置之方法，包含：在半導體基板上方形成複數個鰭片；在該等鰭片上方形成複數個犧牲閘極堆疊；在該等犧牲閘極堆疊之側壁上方形成間隔物層；在該等鰭片介於諸相鄰間隔物層之間的曝露部分上方形成源極/汲極接面；在介於諸相鄰間隔物層之間的該等源極/汲極接面上方形成層間介電質；在該層間介電質上方及該等犧牲閘極堆疊上方形成遮罩層；在該遮罩層中形成界定鰭片切口區之開口，並且使用該遮罩層作為蝕刻遮罩，選擇性蝕刻(i)位在該鰭片切口區內之該等犧牲閘極堆疊、或(ii)位在該鰭片切 口區內之該層間介電質及該等源極/汲極接面其中一者，以使位在該鰭片切口區內之該等鰭片曝露；蝕刻該等經曝露鰭片以形成鰭片切割開口；以及在該等鰭片切割開口內形成介電填充層。
  11. 如申請專利範圍第10項所述之方法，其中，蝕刻該等經曝露鰭片包含完全移除該等經曝露鰭片，並且更包含移除該半導體基板在該鰭片切口區內之一部分。
  12. 如申請專利範圍第10項所述之方法，更包含使該介電填充層凹陷以形成第一開口，其中，該已凹陷介電填充層之頂端表面高於該等鰭片之頂端表面。
  13. 如申請專利範圍第12項所述之方法，更包含移除該等犧牲閘極堆疊以形成第二開口。
  14. 如申請專利範圍第13項所述之方法，更包含在該第一開口與該第二開口內形成功能性閘極堆疊。
  15. 如申請專利範圍第14項所述之方法，其中，在該介電填充層上方直接形成該等第一開口內之該功能性閘極堆疊，並且在該等鰭片上方直接形成該等第二開口內之該功能性閘極堆疊。
  16. 一種形成裝置之方法，包含：在半導體基板上方形成複數個鰭片；在該等鰭片上方形成複數個犧牲閘極堆疊；在該等犧牲閘極堆疊之側壁上方形成間隔物層；在該等鰭片介於諸相鄰間隔物層之間的曝露部分上方形成磊晶源極/汲極接面； 在介於諸相鄰間隔物層之間的該等源極/汲極接面上方形成層間介電質；在該層間介電質上方及該等犧牲閘極堆疊上方形成遮罩層；在該遮罩層中形成界定鰭片切口區之開口，並且使用該遮罩層作為蝕刻遮罩，蝕刻(i)位在該鰭片切口區內之該等犧牲閘極堆疊、或(ii)位在該鰭片切口區內之該層間介電質及該等磊晶源極/汲極接面其中一者，以使位在該鰭片切口區內之該等鰭片曝露；蝕刻該等經曝露鰭片以形成鰭片切割開口；以及在該等鰭片切割開口內形成介電填充層。
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