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TW201814910A - 半導體裝置及其製造方法 - Google Patents

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TW201814910A
TW201814910A TW106124051A TW106124051A TW201814910A TW 201814910 A TW201814910 A TW 201814910A TW 106124051 A TW106124051 A TW 106124051A TW 106124051 A TW106124051 A TW 106124051A TW 201814910 A TW201814910 A TW 201814910A
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gate electrode
semiconductor
semiconductor device
metal film
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TW106124051A
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Inventor
山下朋弘
Original Assignee
瑞薩電子股份有限公司
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Abstract

本發明於由鰭式之FET構成之分裂閘型MONOS記憶體中，實現閘極電極之低電阻化。 本發明藉由依序形成於鰭FA上之多晶矽膜PS1、金屬膜M2及多晶矽膜PS2而構成分裂閘型MONOS記憶體之記憶體閘極電極MG。藉由包含多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之積層膜，填埋於鰭FA之短邊方向上互為相鄰之鰭FA彼此之間之槽，而非僅藉由多晶矽膜PS1填埋該槽。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，尤其係關於一種應用於包含鰭式電晶體之半導體裝置而有效之技術。
作為動作速度較快且能夠實現漏電流及消耗電力之減少及微細化之場效電晶體，已知有鰭式電晶體。鰭式電晶體(FINFET：Fin Field Effect Transistor)例如係如下之半導體元件，其具有於基板上突出之板狀(壁狀)之半導體層之圖案作為通道層，且具有以跨越該圖案上之方式形成之閘極電極。 又，作為能夠進行電性寫入、刪除之非揮發性半導體記憶裝置，廣泛地使用EEPROM(Electrically Erasable and Programmable Read Only Memory，電子可擦可程式化唯讀記憶體)。當前廣泛使用之快閃記憶體所代表之該等記憶裝置係於MISFET之閘極電極下具有被氧化膜包圍之導電性之浮動閘極電極或捕獲性絕緣膜，且將浮動閘極或捕獲性絕緣膜中之電荷蓄積狀態設為記憶資訊，將其作為電晶體之閾值讀出。該捕獲性絕緣膜係指能夠蓄積電荷之絕緣膜，作為一例，可列舉氮化矽膜等。藉由對此種電荷蓄積區域注入、釋出電荷而使MISFET之閾值變換，從而使之作為記憶元件動作。作為該快閃記憶體，存在使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氧化物半導體)膜之分裂閘型單元。 於專利文獻1(日本專利特表2013-504221號公報)中記載有具有FINFET之分裂閘型快閃記憶體。 於專利文獻2(日本專利特開2016-51735號公報)中記載有於分裂閘型MONOS記憶體中藉由多晶矽膜、及該多晶矽膜上之金屬膜構成記憶體閘極電極。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特表2013-504221號公報 [專利文獻2]日本專利特開2016-51735號公報
[發明所欲解決之問題] 於FET中，使閘極電極低電阻化成為通常課題。此於分裂閘型MONOS記憶體中亦為同樣，作為使控制閘極電極或記憶體閘極電極低電阻化之方法，有如下方法，即，藉由金屬膜、或包含矽膜及該矽膜上之金屬膜之積層膜構成該等閘極電極。但是，若藉由金屬膜構成記憶體閘極電極之整體，則存在如下問題，即，捕獲性絕緣膜(電荷蓄積膜)與記憶體閘極電極之間之絕緣膜會與金屬膜進行反應，由此，捕獲性絕緣膜中之電荷之保持特性惡化。 其他目的及新穎之特徵應可根據本說明書之記述及隨附圖式而變得明確。 [解決問題之技術手段] 若對本案中揭示之實施形態中之代表性之實施形態之概要簡單地進行說明，則如下所述。 作為一實施形態之半導體裝置係藉由依序形成於鰭上之半導體膜及金屬膜而構成形成於複數個鰭各者之上部之記憶胞的記憶體閘極電極，且藉由該半導體膜及該金屬膜填埋複數個鰭之相互間者。 又，作為一實施形態之半導體裝置之製造方法係藉由依序形成於鰭上之半導體膜及金屬膜而構成形成於複數個鰭之各者之上部之記憶胞的記憶體閘極電極，且藉由該半導體膜及該金屬膜填埋複數個鰭之相互間者。 [發明之效果] 根據於本案中揭示之一實施形態，可提高半導體裝置之性能。
於以下之實施形態中，方便起見會在必要時分割為複數個部分或實施形態來進行說明，但除特別明示之情形以外，其等並非相互無關，而處於一者係另一者之一部分或全部之變化例、詳細說明、補充說明等之關係。又，於以下實施形態中，於提及要素之數量等(包括個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上明確地限定為特定之數之情形等以外，並不限定於該所提及之數，亦可為所提及之數以上或以下。進而，於以下實施形態中，其構成要素(亦包括要素步驟等)，除特別明示之情形及原理上明確認為必需之情形等以外，當然未必為必需者。同樣地，於以下實施形態中，於提及構成要素等之形狀、位置關係等時，除特別明示之情形及原理上明確認為並非如此之情形等以外，設為包含實質上與該形狀等近似或類似者等。該情況對於上述數值及範圍亦為同樣。 以下，基於圖式對實施形態詳細地進行說明。再者，於用以說明實施形態之所有圖中，對具有相同功能之構件附註相同符號，並省略其重複進行說明。又，於以下實施形態中，除特別需要時以外，原則上不重複相同或同樣之部分之說明。 (實施形態1) ＜半導體晶片之佈局構成例＞ 一面參照圖式一面對本實施形態中之具有非揮發性記憶體之半導體裝置進行說明。首先，對形成有包含非揮發性記憶體之系統之半導體裝置(半導體晶片)之佈局構成進行說明。圖1係表示本實施形態中之半導體晶片CHP之佈局構成例之概略圖。於圖1中，半導體晶片CHP具有CPU(Central Processing Unit，中央處理單元)CC1、RAM(Random Access Memory，隨機存取記憶體)CC2、及類比電路CC3。又，半導體晶片CHP具有EEPROM(Electrically Erasable Programmable Read Only Memory，電子可擦可程式化唯讀記憶體)CC4、快閃記憶體CC5及I/O(Input/Output，輸入/輸出)電路CC6而構成半導體裝置。 CPU(電路)CC1亦稱為中央運算處理裝置，係自記憶裝置讀出命令並進行解碼，且基於此而進行多種多樣之運算及控制等者。 RAM(電路)CC2係可隨機地讀出記憶資訊、即隨時讀出所記憶之記憶資訊，及隨時新寫入記憶資訊之記憶體，且亦稱為可隨時寫入讀出之記憶體。作為RAM，使用SRAM(Static RAM，靜態隨機存取記憶體)，該SRAM使用靜態電路。 類比電路CC3係處理時間上連續地變化之電壓及電流之信號、即類比信號之電路，例如包含放大電路、轉換電路、調變電路、振盪電路、電源電路等。 EEPROMCC4及快閃記憶體CC5係於寫入動作及刪除動作中能夠電性地改寫記憶資訊之非揮發性記憶體之一種，且亦稱為能夠進行電性刪除之可程式化讀出專用記憶體。該EEPROMCC4及快閃記憶體CC5之記憶胞包含記憶(記憶體)用之例如MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬-氧化物-氮化物-氧化物半導體)型電晶體或MNOS(Metal Nitride Oxide Semiconductor，金屬氮氧化物半導體)型電晶體等。EEPROMCC4與快閃記憶體CC5之不同點在於，EEPROMCC4係例如能以位元組單位刪除之非揮發性記憶體，相對於此，快閃記憶體CC5係例如能以字元線單位刪除之非揮發性記憶體。一般而言，於快閃記憶體CC5中記憶有用以利用CPUCC1執行各種處理之程式等。相對於此，於EEPROMCC4中記憶有改寫頻度較高之各種資料。EEPROMCC4或快閃記憶體CC5具有將複數個非揮發性記憶胞呈矩陣狀配置而成之記憶胞陣列、及除此以外之位址緩衝器、列解碼器、行解碼器、驗證感測放大器電路、感測放大器電路及寫入電路等。 I/O電路CC6係輸入輸出電路，且係用以進行自半導體晶片CHP內向連接於半導體晶片CHP之外部之機器之資料輸出、或自連接於半導體晶片CHP之外部之機器向半導體晶片內之資料輸入等之電路。 本實施形態之半導體裝置具有記憶胞區域及邏輯電路區域。於記憶胞區域形成有複數個非揮發性記憶胞呈矩陣狀配置而成之記憶胞陣列。於邏輯電路區域形成有CPUCC1、RAMCC2、類比電路CC3、I/O電路CC6、及EEPROMCC4或快閃記憶體CC5之位址緩衝器、列解碼器、行解碼器、驗證感測放大器電路、感測放大器電路或寫入電路等。 ＜半導體裝置之構造＞ 以下，使用圖2～圖6對本實施形態之半導體裝置之構造進行說明。圖2係本實施形態中之半導體裝置之俯視圖。圖3係本實施形態中之半導體裝置之立體圖。圖4及圖6係本實施形態中之半導體裝置之剖視圖。圖5係本實施形態中之半導體裝置之俯視圖。於圖4中，表示圖2之A-A線及B-B線之各者上之剖面，於圖6中表示圖5之C-C線上之剖面。於圖3中，省略半導體基板上之層間絕緣膜、矽化物層及配線、以及半導體基板內之源極-汲極區域及阱之圖示。 於圖2中，表示記憶胞陣列之俯視圖。於記憶胞陣列中形成有複數個之記憶胞MC例如形成於圖1之快閃記憶體CC5。以下，將形成有記憶胞之區域稱為記憶胞區域。 於記憶胞區域中，於X方向延伸之複數個鰭FA於Y方向上等間隔地配置。X方向及Y方向係沿著半導體基板SB之主面之方向。X方向相對於Y方向正交。鰭FA例如係自半導體基板SB之主面選擇性地突出之長方體之突出部(凸部)，且具有壁狀(板上)之形狀。鰭FA係半導體基板SB之一部分，且係半導體基板SB之活性區域。於俯視下，相鄰之鰭FA彼此之間由元件分離膜EI填埋，鰭FA之周圍由元件分離膜EI包圍。鰭FA係用以形成記憶胞MC之活性區域。半導體基板SB包含具有例如1～10 Ωcm左右之比電阻之p型之單晶矽等。 鰭FA之下端部分於俯視下由覆蓋半導體基板SB之主面之元件分離膜EI包圍。但是，鰭FA之一部分向較元件分離膜EI更上突出。亦即，相鄰之鰭彼此之間之所有區域並非均被元件分離膜EI填埋。 於複數個鰭FA上配置有於Y方向上延伸之複數個控制閘極電極CG及複數個記憶體閘極電極MG。於鰭FA之上表面以隔著控制閘極電極CG及記憶體閘極電極MG之方式形成有控制閘極電極CG側之汲極區域MD、及記憶體閘極電極側之源極區域MS。即，於X方向上，彼此相鄰之1個控制閘極電極CG及1個記憶體閘極電極MG位於源極區域MS與汲極區域MD之間。 汲極區域MD及源極區域MS係n型之半導體區域。汲極區域MD形成於在X方向上相鄰之2個控制閘極電極CG彼此之間，源極區域MS形成於在X方向上相鄰之2個記憶體閘極電極MG彼此之間。記憶胞MC係具有控制閘極電極CG、記憶體閘極電極MG、汲極區域MD及源極區域MS之非揮發性記憶元件。以下，存在將構成1個記記憶胞MC之源極區域MS及汲極區域MD稱為源極-汲極區域之情形。 於X方向上鄰接之2個記憶胞MC共用汲極區域MD或源極區域MS。共用汲極區域MD之2個記憶胞MC以於Y方向上延伸之汲極區域MD為軸於X方向上線對稱，且共用源極區域MS之2個記憶胞MC以於Y方向上延伸之源極區域MS為軸而於X方向上線對稱。 於各鰭FA形成有於X方向上排列之複數個記憶胞MC。各記憶胞MC之汲極區域MD經由形成於接觸孔內之插塞(接觸插塞)PG，而電性連接於包含在X方向延伸之配線MW之源極線SL，該接觸孔貫通形成於記憶胞MC上之層間絕緣膜(未圖示)。又，排列於Y方向上之複數個記憶胞MC之源極區域MS電性連接於包含在Y方向上延伸之配線MW之位元線BL。 鰭FA係自半導體基板SB之主面於相對於主面垂直之方向突出之例如長方體之突出部。鰭FA未必為長方體，亦可為於短邊方向上之剖面觀察下其長方形之角部帶有弧度。又，鰭FA之各者之側面可相對於半導體基板SB之主面垂直，但亦可具有接近垂直之傾斜角度。亦即，鰭FA之各者之剖面形狀為長方體或梯形。此處，鰭FA之各者之側面相對於半導體基板SB之主面朝斜向傾斜。 又，如圖2所示，於俯視下鰭FA延伸之方向為各鰭之長邊方向，與該長邊方向正交之方向為各鰭之短邊方向。亦即，鰭之長度較鰭之寬度更大。鰭FA只要為具有長度、寬度、及高度之突出部，則其形狀不拘。例如，於俯視下亦可具有蜿蜒之佈局。 於圖3中，顯示排列形成於1個鰭FA之上部之2個記憶胞MC，對於圖之左側之記憶胞MC之控制閘極電極CG、記憶體閘極電極MG及ONO膜ON，顯示元件分離膜EI之正上方之剖面，對於圖之右側之記憶胞MC之控制閘極電極CG、記憶體閘極電極MG及ONO膜ON，顯示鰭FA之正上方之剖面。於構成記憶胞區域之半導體基板SB之鰭FA之上部形成有記憶胞MC。如圖3所示，控制閘極電極CG及記憶體閘極電極MG以跨越鰭FA之方式於Y方向延伸。 圖4係將圖2之A-A線上之半導體元件之剖面與圖2之B-B線上之半導體元件之剖面並列表示者。即，於圖4之左側表示構成記憶胞MC之FINFET之沿著閘極長度方向(X方向)之剖面，於圖4之右側表示構成記憶胞MC之FINFET之沿著閘極寬度方向(Y方向)且包含2個鰭FA之剖面。又，圖4之右側所示之剖面係包含構成記憶胞MC之記憶體閘極電極MG之剖面。於1個鰭FA上排列形成有複數個元件，但於圖4中，於鰭FA上僅示出一個記憶胞MC。又，於圖4中，未對構成具有積層構造之ONO(Oxide Nitride Oxide)膜ON之各絕緣膜進行區別，而將ONO膜ON作為1個絕緣膜來表示。 如圖3及圖4所示，於半導體基板SB之上部，於Y方向上排列形成有複數個半導體基板SB之一部分即突出部。各鰭FA之各者之側面之一部分由形成於半導體基板SB之主面上之元件分離膜EI包圍。元件分離膜EI填埋於相鄰之鰭FA彼此之間。惟元件分離膜EI僅填埋相鄰之鰭FA彼此之間之區域之一部分，各鰭FA之上端於元件分離膜EI上突出。亦即，各鰭彼此之間由元件分離膜EI分離。如圖4所示，於鰭FA內自鰭FA之上表面遍及至下部形成有作為p型半導體區域之p型阱PW。 於鰭FA之上表面上、鰭FA之側面上及元件分離膜EI上介隔閘極絕緣膜而形成有控制閘極電極CG，於鰭FA之長邊方向(X方向)上，於與控制閘極電極CG相鄰之區域介隔ONO膜ON而形成有記憶體閘極電極MG。於控制閘極電極CG與記憶體閘極電極MG之間介置有ONO膜ON，控制閘極電極CG與記憶體閘極電極MG之間由ONO膜ON電性分離。又，於記憶體閘極電極MG與鰭FA之上表面之間亦介置有ONO膜ON。ONO膜ON以覆蓋記憶體閘極電極MG之側面及底面之方式連續地形成。因此，ONO膜ON於如圖4所示之沿著閘極長度方向之剖面中具有L字型之剖面形狀。 閘極絕緣膜包含使作為包含矽之半導體基板SB之突出部之鰭FA之主面及側面熱氧化而形成之熱氧化膜(氧化矽膜、絕緣膜IF3)與高介電常數膜(高介電體膜)HK之積層膜，閘極絕緣膜之膜厚例如為2.5 nm。構成閘極絕緣膜之絕緣膜IF3之膜厚例如為1 nm，形成於絕緣膜IF3上且構成閘極絕緣膜之高介電常數膜HK之膜厚例如為1.5 nm。高介電常數膜HK係包含HfO膜、HfON膜或HfSiON膜等之絕緣膜，高介電常數膜HK之介電常數較氧化矽之介電常數及氮化矽之介電常數之任一者均高。 絕緣膜IF3之整體沿著鰭FA之表面形成。亦即，絕緣膜IF3以覆蓋控制閘極電極CG之底面之方式形成。相對於此，高介電常數膜HK以覆蓋控制閘極電極CG之底面及側面之方式形成。 又，ONO膜ON包含：氧化矽膜X1，其包含使作為包含矽之半導體基板SB之突出部之鰭FA之主面及側面熱氧化而形成之具有4 nm之膜厚之熱氧化膜(氧化矽膜)；氮化矽膜NF，其形成於氧化矽膜X1上；及氧化矽膜X2，其形成於氮化矽膜NF上。氮化矽膜NF係記憶胞MC之電荷蓄積部(電荷蓄積膜、電荷蓄積層)。氮化矽膜例如具有7 nm之膜厚，氧化矽膜X2例如具有9 nm之膜厚。 亦即，ONO膜ON具有包含自鰭FA之上表面側及控制閘極電極CG之側面側依序積層之氧化矽膜X1、氮化矽膜NF及氧化矽膜X2之積層構造。ONO膜ON之膜厚例如為20 nm，較控制閘極電極CG下之閘極絕緣膜之膜厚更大。氧化矽膜X2亦可利用氮氧化矽膜形成。 控制閘極電極CG於鰭FA之短邊方向(Y方向)延伸，且介隔閘極絕緣膜而與鰭FA之上表面、側面及元件分離膜EI之上表面鄰接形成。同樣地，記憶體閘極電極MG於鰭FA之短邊方向延伸，且介隔ONO膜ON而與鰭FA之上表面、側面及元件分離膜EI之上表面鄰接。即，閘極絕緣膜及控制閘極電極CG將於鰭FA之短邊方向上相鄰之鰭FA彼此之間之槽完全地填埋。又，ONO膜ON及記憶體閘極電極MG將於鰭FA之短邊方向上相鄰之鰭FA彼此之間之槽完全地填埋。記憶體閘極電極MG及ONO膜ON之各者之上表面被絕緣膜IF5覆蓋，且絕緣膜IF5與記憶體閘極電極MG同樣地於Y方向延伸。絕緣膜IF5例如包含氮化矽膜。 又，包含控制閘極電極CG、記憶體閘極電極MG、ONO膜ON及絕緣膜IF5之圖案之側面由側壁(側壁分隔件)SW覆蓋。側壁SW例如包含氮化矽膜及氧化矽膜之積層構造。但是，於圖中將側壁SW作為1個膜表示，並未將該氮化矽膜及該氧化矽膜區別表示。 如圖4所示，一對源極-汲極區域以隔著包含控制閘極電極CG及記憶體閘極電極MG之該圖案之正下方之鰭FA之上表面之方式形成於鰭FA之上表面。源極區域及汲極區域之各者具有作為n- 型半導體區域之擴展區域EX及作為n+ 型半導體區域之擴散區域D1。擴展區域EX及擴散區域D1係於鰭FA導入有n型雜質(例如P(磷)或砷(As))之半導體區域。 擴散區域D1之雜質濃度較擴展區域EX高。再者，擴展區域EX之形成深度可較擴散區域D1淺亦可較其深。於源極區域及汲極區域之各者中，擴展區域EX及擴散區域D1相互相接，擴展區域EX位於較擴散區域D1更靠上述圖案之正下方之鰭FA之上表面、亦即通道區域側。 汲極區域與控制閘極電極CG之正下方之鰭FA鄰接，源極區域與記憶體閘極電極MG之正下方之鰭FA鄰接。亦即，於俯視下隔著包含控制閘極電極CG及記憶體閘極電極MG之圖案之源極-汲極區域中之汲極區域位於控制閘極電極CG側，源極區域位於記憶體閘極電極MG側。換言之，於俯視下，汲極區域與控制閘極電極CG鄰接，源極區域與記憶體閘極電極MG鄰接。 如此，藉由形成具有具備雜質濃度較低之擴展區域EX、及雜質濃度較高之擴散區域D1之構造、亦即LDD(Lightly Doped Drain，輕微摻雜的汲極)構造之源極-汲極區域，可改善具有該源極-汲極區域之電晶體之短通道特性。該源極區域相當於圖2所示之源極區域MS，該汲極區域相當於圖2所示之汲極區域MD。 於自包含控制閘極電極CG、記憶體閘極電極MG及側壁SW之上述圖案露出之源極區域及汲極區域之各者之表面、亦即擴散區域D1之表面形成有矽化物層S1。矽化物層S1例如包含NiSi(矽化鎳)。 於鰭FA上及元件分離膜EI上形成有例如包含氧化矽膜之層間絕緣膜IL1。層間絕緣膜IL1覆蓋鰭FA、元件分離膜EI及矽化物層S1，層間絕緣膜IL1之上表面於與控制閘極電極CG、記憶體閘極電極MG及側壁SW之各者之上表面大致相同之高度被平坦化。於層間絕緣膜IL1上形成有覆蓋控制閘極電極CG、記憶體閘極電極MG及側壁SW之各者之上表面之層間絕緣膜IL2。層間絕緣膜IL2之上表面被平坦化。層間絕緣膜IL2例如包含氧化矽膜。 於層間絕緣膜IL2上形成複數條配線MW，配線MW經由設置於貫通層間絕緣膜IL1、IL2之接觸孔內之插塞PG而電性連接於記憶胞MC之上述源極區域或上述汲極區域。即，插塞PG之底面直接與矽化物層S1之上表面相接，插塞PG經由矽化物層S1而電性連接於源極區域或汲極區域。矽化物層S1具有如下作用，即，減少包含例如主要含有鎢(W)之金屬膜之作為連接部的插塞PG與包含半導體之鰭FA內之源極-汲極區域之間的連接電阻。 再者，於控制閘極電極CG之饋電區域(未圖示)，於控制閘極電極CG之上表面連接有插塞。又，於記憶體閘極電極MG之饋電區域(參照圖5及圖6)，於記憶體閘極電極MG之上表面連接有插塞PG。 記憶胞MC係具有控制閘極電極CG、記憶體閘極電極MG、汲極區域及源極區域之非揮發性記憶元件。控制閘極電極CG及源極-汲極區域構成控制電晶體，記憶體閘極電極MG及源極-汲極區域構成記憶電晶體，記憶胞MC利用控制電晶體及記憶電晶體構成。亦即，控制電晶體與記憶電晶體共用源極-汲極區域。又，控制閘極電極CG及記憶體閘極電極MG之閘極長度方向(X方向)之汲極區域與源極區域之間之距離相當於記憶胞MC之通道長。控制電晶體及記憶電晶體係將鰭FA之表面作為通道具有之FINFET。 此處，控制閘極電極CG包含控制電晶體之閾值電壓調整用之金屬膜WF、及金屬膜WF上之金屬膜M1。金屬膜WF覆蓋金屬膜M1之底面及側面。金屬膜WF例如包含TiAlN膜。又，金屬膜M1係控制閘極電極CG之主導體膜，例如包含Al(鋁)膜或W(鎢)膜。此處，藉由利用金屬膜WF、M1而非多晶矽膜構成控制閘極電極CG，而實現控制閘極電極CG之低電阻化。於以此方式使控制閘極電極CG低電阻化之情形時，與控制電晶體共用通道之記憶電晶體之閘極電極、亦即記憶體閘極電極MG亦必須低電阻化。因此，於本實施形態中，如以下所說明般，利用金屬膜M2構成記憶體閘極電極MG之一部分。 記憶體閘極電極MG包含依序形成於ONO膜ON上之多晶矽膜PS1、金屬膜M2及多晶矽膜PS2。於形成於多晶矽膜PS1上之金屬膜M2之材料中，使用具有耐熱性且與矽之反應性相對較低之材料。即，於金屬膜M2中，作為與矽之反應性較Al(鋁)膜或W(鎢)膜低之膜，例如使用TiN(氮化鈦)膜、TaN(氮化鉭)膜或WN(氮化鎢)膜等。 如圖4之右側之圖所示，構成記憶體閘極電極MG之多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之一部分形成於較鰭FA之上表面更靠下。即，相鄰之2個鰭FA之相互間之槽且元件分離膜EI上之槽未僅由ONO膜ON及多晶矽膜PS1完全地填埋。又，該槽未僅由ONO膜ON、多晶矽膜PS1及金屬膜M2完全地填埋。 亦即，2個鰭FA之相互間之該槽由ONO膜ON上、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2完全地填埋。此處所謂被完全地填埋之狀態係指相鄰之鰭FA彼此之間之區域全部由特定之膜填充之狀態。因此，ONO膜ON、多晶矽膜PS1及金屬膜M2之各者之上表面之一部分位於較鰭FA之上表面更靠下方。多晶矽膜PS1之膜厚例如為10 nm，金屬膜M2之膜厚例如為5 nm。 再者，於元件分離膜EI上突出之鰭FA之高度、亦即相對於半導體基板SB之主面垂直之方向上之自鰭FA之上表面至元件分離膜EI之上表面的距離例如為40～60 nm。又，鰭FA之整體之高度、亦即相對於半導體基板SB之主面垂直之方向上之自鰭FA之上表面至元件分離膜EI之下表面的距離例如為100 nm以上。又，於Y方向上相鄰之鰭FA彼此之間之距離例如為120 nm。相鄰之鰭FA彼此之間未由ONO膜ON、多晶矽膜PS1及金屬膜M2完全地填埋，意指ONO膜ON、多晶矽膜PS1及金屬膜M2之合計之膜厚為未達相鄰之鰭FA彼此之間之距離之1/2之大小。 金屬膜M2連續地覆蓋多晶矽膜PS2之下表面、及多晶矽膜PS2之控制閘極電極CG側之側面。即，金屬膜M2具有L字型之剖面形狀。多晶矽膜PS1連續地覆蓋金屬膜M2及多晶矽膜PS2之各者之下表面、及金屬膜M2及多晶矽膜PS2之各者之控制閘極電極CG側之側面。即，多晶矽膜PS1具有L字型之剖面形狀。由此，自控制閘極電極CG側朝向多晶矽膜PS1側依序形成有氧化矽膜X1、氮化矽膜NF、氧化矽膜X2、多晶矽膜PS1及金屬膜M2。 於記憶體閘極電極MG之上表面，存在多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面。亦即，多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面與絕緣膜IF5之下表面相接。 其次，使用圖5及圖6說明對記憶體閘極電極進行饋電之區域之構造。再者，於圖5及圖6所示之饋電區域未形成鰭，且於該饋電區域，控制閘極電極及記憶體閘極電極均形成於元件分離膜上。於饋電區域，為了相對於記憶體閘極電極MG連接插塞而將記憶體閘極電極上之絕緣膜IF5(參照圖4)去除。於圖5中，將控制閘極電極CG、記憶體閘極電極MG及ONO膜ON之各者作為1個膜來表示，構成控制閘極電極CG、記憶體閘極電極MG及ONO膜ON之各者之積層構造之圖示則省略。 如圖5及圖6所示，於相對於記憶體閘極電極MG之饋電區域，並非相對於與控制閘極電極CG並列延伸之記憶體閘極電極MG之上表面連接插塞PG，而是相對於從在Y方向上延伸之記憶體閘極電極MG於X方向突出之部分之記憶體閘極電極MG連接插塞PG。記憶體閘極電極MG係與控制閘極電極CG鄰接而形成為側壁狀之電極，因此，為了使記憶體閘極電極MG於X方向突出，而以與在Y方向延伸之記憶體閘極電極MG鄰接之方式形成控制閘極電極CG之虛設圖案。亦即，以於X方向隔著於Y方向延伸之記憶體閘極電極MG之方式，形成有於Y方向延伸之控制閘極電極CG、及作為虛設圖案之控制閘極電極CG。 作為虛設圖案之控制閘極電極CG係由在Y方向延伸之記憶體閘極電極MG及作為突出部之記憶體閘極電極MG包圍之島狀之圖案，且係不構成記憶胞及電路之虛擬之閘極電極。此處，相對於突出之記憶體閘極電極MG連接有2個插塞PG。即便將該插塞之一部分連接於作為虛設圖案之控制閘極電極CG，該控制閘極電極CG亦不構成記憶胞及電路，因此，不會產生短路等問題。 此處，如圖6所示，用以對記憶體閘極電極MG施加記憶體閘極電壓之插塞PG直接連接於構成記憶體閘極電極MG之金屬膜M2。其原因在於：記憶體閘極電極MG之上表面具有多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面，且多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面與插塞PG之下表面相接。 此處，於多晶矽膜PS1、PS2之上表面未形成矽化物層，但由於插塞PG連接於金屬膜M2，故而可減少插塞PG與包含金屬膜M2之記憶體閘極電極MG之間之接觸電阻。由於閘極長度方向(X方向)之記憶體閘極電極之寬度非常小，故而有難以形成覆蓋例如僅由多晶矽所構成之記憶體閘極電極之上表面之矽化物層之情形，但於本實施形態中，即便不形成該矽化物層，亦可減少記憶體閘極電極MG與插塞PG之間之連接電阻。 ＜關於非揮發性記憶體之動作＞ 其次，參照圖25及圖26對非揮發性記憶體之動作例進行說明。 圖25係非揮發性記憶體之記憶胞MC之等效電路圖。圖26係表示「寫入」、「刪除」及「讀出」時向選擇記憶胞之各部位之電壓之施加條件之一例之表。於圖26之表中，記載有於「寫入」、「刪除」、「讀出」時之各者對圖25所示之記憶胞(選擇記憶胞)MC之記憶體閘極電極MG(參照圖4)施加之電壓Vmg、對源極區域施加之電壓Vs、對控制閘極電極CG(參照圖4)施加之電壓Vcg、對汲極區域施加之電壓Vd、及對p型阱PW(參照圖4)施加之電壓Vb。再者，圖26之表所示者係電壓之施加條件之較佳之一例，並不限定於此，可視需要進行各種變更。又，於本實施形態中，將向記憶電晶體之ONO膜ON中之作為電荷蓄積部之氮化矽膜NF(參照圖4)之電子之注入定義為「寫入」，將電洞(hole：電洞)之注入定義為「刪除」。 寫入方式可使用被稱為所謂SSI(Source Side Injection：源極側注入)方式之藉由利用源極側注入之熱電子注入進行寫入之寫入方式(熱電子注入寫入方式)。例如，藉由將如圖26之「寫入」欄所示之電壓施加至進行寫入之選擇記憶胞之各部位，並將電子注入至選擇記憶胞之氮化矽膜NF中之氮化矽膜中而進行寫入。 此時，熱電子於2個閘極電極(記憶體閘極電極MG及控制閘極電極CG)間之下之通道區域(源極-汲極間)產生，且熱電子被注入至記憶體閘極電極MG之下之氮化矽膜NF中之作為電荷蓄積部之氮化矽膜。所注入之熱電子(電子)被氮化矽膜NF中之氮化矽膜中之陷阱能階捕獲，其結果，記憶電晶體之閾值電壓上升。即，記憶電晶體成為寫入狀態。 刪除方法可使用被稱為所謂BTBT方式之藉由利用BTBT(Band-To-Band Tunneling：帶間穿隧現象)之熱電洞注入進行刪除之刪除方式(熱電洞注入刪除方式)。即，藉由將利用BTBT(帶間穿隧現象)產生之電洞(電洞)注入至電荷蓄積部(ONO膜ON中之氮化矽膜NF)而進行刪除。例如，藉由將如圖26之「刪除」欄所示之電壓施加至進行刪除之選擇記憶胞之各部位，且利用BTBT現象使電洞(電洞)產生並使電場加速而將電洞注入至選擇記憶胞之氮化矽膜NF中之氮化矽膜中，藉此，使記憶電晶體之閾值電壓降低。即，記憶電晶體成為刪除狀態。 於讀出時，例如將如圖26之「讀出」欄所示之電壓施加於進行讀出之選擇記憶胞之各部位。可藉由將讀出時施加於記憶體閘極電極MG之電壓Vmg設為寫入狀態下的記憶電晶體之閾值電壓與刪除狀態下的記憶電晶體之閾值電壓之間之值，而判別寫入狀態及刪除狀態。 ＜半導體裝置之製造步驟＞ 以下，使用圖7～圖24，對本實施形態之半導體裝置之製造方法進行說明。圖7～圖24係本實施形態之半導體裝置之形成步驟中之剖視圖。圖7～圖11係表示沿著Y方向(參照圖2)之剖面之圖。於圖12～圖24中，與圖4同樣地，於圖之左側表示沿著X方向(參照圖2)之剖面，於圖之右側表示沿著Y方向之剖面。又，於圖中，將各鰭之側面垂直地表示，但鰭之側面亦可相對於半導體基板之主面具有斜度。 首先，如圖7所示，準備半導體基板SB，且於半導體基板SB之主面上依序形成絕緣膜IF1、絕緣膜IF2及半導體膜SI1。半導體基板SB包含例如具有1～10 Ωcm左右之比電阻之p型之單晶矽等。絕緣膜IF1例如包含氧化矽膜，且例如可使用氧化法或CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成。絕緣膜IF1之膜厚為2～10 nm左右。絕緣膜IF2例如包含氮化矽膜，其膜厚為20～100 nm左右。絕緣膜IF2例如利用CVD法形成。半導體膜SI1例如包含矽膜，且例如利用CVD法形成。半導體膜SI1之膜厚例如為20～200 nm。 繼而，使用光微影技術及蝕刻法對半導體膜SI1進行加工。藉此，於絕緣膜IF2上，於Y方向排列形成複數個於X方向延伸之複數個半導體膜SI1之圖案。圖7係包含複數個半導體膜SI1之圖案之剖視圖，且係沿著複數個半導體膜SI1之圖案各者之短邊方向之剖視圖。 其次，如圖8所示，形成覆蓋複數個半導體膜SI1各者之側面之硬質遮罩HM1。此處，例如，於半導體基板SB上使用CVD法形成具有10～40 nm之膜厚之氧化矽膜之後，進行各向異性蝕刻即乾式蝕刻。藉此使絕緣膜IF2及半導體膜SI1各者之上表面露出，而形成殘留於半導體膜SI1之側面之包含該氧化矽膜之硬質遮罩HM1。硬質遮罩HM1並未將相鄰之半導體膜SI1彼此之間完全地填埋。硬質遮罩HM1於俯視下以包圍各半導體膜SI1之方式形成為環狀。 繼而，使用濕式蝕刻法將半導體膜SI1去除。其後，藉由使用光微影技術及蝕刻法而將硬質遮罩HM1之一部分去除。即，殘留硬質遮罩HM1中於X方向延伸之部分，將其他部分、亦即於Y方向延伸之部分去除。藉此，硬質遮罩HM1不再是環狀構造，而僅為於X方向延伸之圖案。即，於絕緣膜IF2上，於Y方向排列配置複數個於X方向延伸之圖案即硬質遮罩HM1。 其次，如圖9所示，將硬質遮罩HM1作為遮罩對絕緣膜IF2、IF1及半導體基板SB進行各向異性乾式蝕刻。藉此，於硬質遮罩HM1之正下方形成作為加工為板狀(壁狀)之半導體基板SB之一部分之圖案、亦即鰭FA。此處，可藉由將自硬質遮罩HM1露出之區域之半導體基板SB之主面下挖100～250 nm而形成距半導體基板SB之主面之高度具有100～250 nm之鰭FA。 其次，如圖10所示，於半導體基板SB上以將鰭FA、絕緣膜IF1及IF2完全填埋之方式沈積包含氧化矽膜等之絕緣膜。繼而，對該絕緣膜進行利用CMP(Chemical Mechanical Polishing，化學機械研磨)法之研磨處理，使絕緣膜IF2之上表面露出。藉此，形成包含該絕緣膜之元件分離膜EI。藉由該CMP步驟而將硬質遮罩HM1去除。再者，亦可於形成構成元件分離膜EI之絕緣膜之前將硬質遮罩HM1去除。 其次，如圖11所示，將絕緣膜IF1、IF2去除。其後，藉由對元件分離膜EI之上表面實施蝕刻處理而使元件分離膜EI之上表面於相對於半導體基板SB之主面垂直之方向上後退(下降)。藉此，使鰭FA之各者之側面之一部分及上表面露出。 繼而，藉由使用離子注入法於半導體基板SB之主面導入雜質，而於鰭FA內形成p型阱PW。p型阱PW係藉由注入p型之雜質(例如B(硼))而形成。p型阱PW阱擴展至鰭FA內之整體及鰭FA之下部之半導體基板SB之一部分而形成。 其次，如圖12所示，形成覆蓋複數個鰭FA之各者之上表面及側面之絕緣膜IF3。絕緣膜IF3例如可利用熱氧化法形成，且包含例如具有2 nm左右之膜厚之氧化矽膜。再者，於元件分離膜EI之上表面未形成絕緣膜IF3。繼而，於絕緣膜IF3上利用CVD法等沈積具有鰭FA之各者之高度以上之膜厚之半導體膜SI2之後，利用CMP法等使半導體膜SI2之上表面平坦化，藉此形成具有平坦之上表面之半導體膜SI2。 其後，於半導體膜SI2上例如使用CVD法形成絕緣膜IF4。半導體膜SI2例如包含多晶矽膜(矽膜)，絕緣膜IF4例如包含氮化矽膜。於如上述般對半導體膜SI2進行利用CMP法之研磨步驟之後，亦於鰭FA之上表面上殘留有半導體膜SI2。 其次，如圖13所示，形成覆蓋鰭FA之一部分之正上方之光阻膜(未圖示)。該光阻膜包含以覆蓋於Y方向(圖之深度方向)排列之複數個鰭FA之各者之一部分之方式形成之於Y方向延伸之抗蝕圖案。於該抗蝕圖案之旁側之區域，鰭FA之上表面自光阻膜露出。 繼而，藉由將該光阻膜用作遮罩進行蝕刻，而將絕緣膜IF4、半導體膜SI2之各者之一部分去除，藉此使元件分離膜EI之上表面及絕緣膜IF3之表面露出。即，鰭FA之上表面之一部分及側面之一部分自絕緣膜IF4及半導體膜SI2露出。藉此，於鰭FA上形成包含半導體膜SI2之虛設閘極電極DG1。虛設閘極電極DG1係其後被去除而置換為控制閘極電極之虛擬之閘極電極。 再者，此處，對藉由上述蝕刻及其後進行之洗淨步驟而將覆蓋自虛設閘極電極DG1露出之鰭FA之表面的絕緣膜IF3去除而使鰭FA之表面露出之情形進行說明，但鰭FA之上表面及側面亦可仍被絕緣膜IF3覆蓋。 其次，如圖14所示，藉由於半導體基板SB上依序形成氧化矽膜(底部氧化膜)X1、氮化矽膜NF及氧化矽膜(頂部氧化膜)X2而形成具有包含氧化矽膜X1、氮化矽膜NF及氧化矽膜X2之積層構造之ONO膜ON。即，ONO膜ON為積層絕緣膜。氧化矽膜X1可利用氧化法或CVD法等形成。氮化矽膜NF及氧化矽膜X2例如利用CVD法形成(沈積)。氧化矽膜X1之膜厚例如為4 nm，氮化矽膜NF之膜厚例如為7 nm，氧化矽膜X2之膜厚例如為9 nm。 ONO膜ON覆蓋元件分離膜EI之上表面、以及鰭FA之上表面及側面。又，ONO膜ON覆蓋包含虛設閘極電極DG1及絕緣膜IF4之積層圖案之上表面及側面。再者，氮化矽膜NF係作為其後形成之記憶胞之電荷蓄積部(電荷蓄積膜)發揮功能之膜，但亦可代替氮化矽膜NF而形成包含HfSiO等之high-k膜。又，亦可代替氧化矽膜X2而形成AlO(氧化鋁)膜。 繼而，於ONO膜ON上依序形成多晶矽膜PS1、金屬膜M2及多晶矽膜PS2。多晶矽膜PS1之膜厚例如為10 nm，金屬膜M2之膜厚例如為5 nm，多晶矽膜PS2之膜厚例如為200 nm。其後，例如利用CMP法使多晶矽膜PS2之上表面平坦化。但是，於該平坦化步驟中，不使金屬膜M2自多晶矽膜PS2露出。因此，於鰭FA上介隔ONO膜ON、多晶矽膜PS1及金屬膜M2而形成有多晶矽膜PS2。 此時，於Y方向相鄰之鰭FA彼此之間之區域、亦即元件分離膜EI上之槽內由ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2完全地填埋。多晶矽膜PS1、PS2均可利用例如CVD法形成。金屬膜M2例如可利用濺鍍法形成。 於金屬膜M2之材料中使用具有耐熱性且與矽之反應性相對較低之材料。即，於金屬膜M2中，作為與矽之反應性較Al(鋁)膜或W(鎢)膜低之膜，例如使用TiN(氮化鈦)膜、TaN(氮化鉭)膜或WN(氮化鎢)膜等。藉此，可防止金屬膜M2與多晶矽膜PS1、PS2進行反應。 其次，如圖15所示，藉由進行回蝕步驟而使ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面後退。藉此，ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面之位置例如位於較虛設閘極電極DG1之上表面之位置更靠下，且較沿著鰭FA之上表面之金屬膜M2之上表面更高之部位。此處，ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面位於相同之高度，且大致存在於相同之面。藉此，絕緣膜IF4之整體及虛設閘極電極DG1之上端自ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2露出。 其次，如圖16所示，於半導體基板SB上例如使用CVD法而形成絕緣膜IF5。絕緣膜IF5例如包含氮化矽膜。絕緣膜IF5覆蓋絕緣膜IF4之側面及上表面、虛設閘極電極DG1之側面之上端、ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面。 繼而，藉由進行乾式蝕刻，而將絕緣膜IF5之一部分去除，藉此使絕緣膜IF4之上表面及多晶矽膜PS2之上表面之一部分露出。即，絕緣膜IF5呈側壁狀殘留於絕緣膜IF4之側面。側壁狀之絕緣膜IF5之下表面與ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面相接。 其次，如圖17所示，藉由以絕緣膜IF5為遮罩進行蝕刻，而對ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2進行加工。藉此，於與虛設閘極電極DG1之兩側之側面近接之區域殘留ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2。又，於與虛設閘極電極DG1之兩側之側面近接之區域以外之區域，鰭FA之上表面自ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2露出。 介隔ONO膜ON而與虛設閘極電極DG1之閘極長度方向(X方向)上之一側面近接之多晶矽膜PS1、金屬膜M2及多晶矽膜PS2構成記憶體閘極電極MG。記憶體閘極電極MG與虛設閘極電極DG1並列，以跨及複數個鰭FA之方式於Y方向延伸。 其次，如圖18所示，於形成覆蓋記憶體閘極電極MG及其正上方之絕緣膜IF5之抗蝕圖案(未圖示)之後，將該抗蝕圖案用作遮罩而進行蝕刻，藉此，將自該抗蝕圖案露出之絕緣膜IF5、ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2去除。藉此，於閘極長度方向上，於虛設閘極電極DG1之一側面介隔ONO膜ON而殘留記憶體閘極電極MG，虛設閘極電極DG1之另一側面自ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2露出。 其次，如圖19所示，將絕緣膜IF4、IF5及虛設閘極電極DG1用作遮罩對鰭FA之上表面進行離子注入。藉此，於鰭FA之上表面形成作為n型半導體區域之一對擴展區域EX。擴展區域EX可藉由注入n型雜質(例如As(砷))而形成。 其次，如圖20所示，於半導體基板SB上例如使用CVD法而形成絕緣膜。該絕緣膜例如主要包含氮化矽膜。該絕緣膜覆蓋元件分離膜EI、鰭FA、虛設閘極電極DG1、記憶體閘極電極MG、絕緣膜IF4及IF5之各者之表面。 繼而，進行乾式蝕刻將該絕緣膜之一部分去除，藉此，使元件分離膜EI、鰭FA、絕緣膜IF4及IF5之各者之上表面露出。此處，於包含虛設閘極電極DG1、記憶體閘極電極MG、絕緣膜IF4及IF5之圖案之側面形成包含該絕緣膜之側壁SW。 繼而，將絕緣膜IF4、IF5、虛設閘極電極DG1及側壁SW用作遮罩，對鰭FA之上表面進行離子注入。此處，藉由注入n型之雜質(例如P(磷)或As(砷))而於鰭FA之上表面形成作為n型之半導體區域之一對擴散區域D1。於擴散區域D1之形成步驟中，以較於形成擴展區域EX時進行之離子注入步驟更高之雜質濃度進行離子注入。其後，為了使半導體基板SB內之雜質等擴散，而進行用於活性化之熱處理。藉此，包含於擴散區域D1及擴展區域EX等之雜質熱擴散。 藉此，形成包含擴散區域D1及擴展區域EX之源極-汲極區域。源極-汲極區域形成於自包含控制閘極電極CG及記憶體閘極電極MG之圖案露出之鰭FA之上表面及側面、亦即鰭FA之表面。源極-汲極區域及記憶體閘極電極MG構成記憶電晶體。記憶電晶體係將鰭FA之表面作為通道具有之FINFET。此處所謂鰭FA之表面包含鰭FA之上表面及側面。 其次，如圖21所示，使用周知之自對準矽化物(Salicide：Self Align silicide)製程形成覆蓋源極-汲極區域之矽化物層。此處，首先，形成覆蓋鰭FA之金屬膜。該金屬膜包含例如利用濺鍍法沈積而成之NiPt膜。其後，藉由對半導體基板SB進行熱處理而使鰭FA之表面與該金屬膜進行反應。藉此，形成包含覆蓋擴散區域D1之上表面及側面之NiSi(矽化鎳)膜之矽化物層S1。 繼而，於半導體基板SB之主面上依序形成例如包含氮化矽膜之襯膜(未圖示)、及包含氧化矽膜之層間絕緣膜IL1。該襯膜及層間絕緣膜IL1例如可利用CVD法形成。層間絕緣膜IL1具有較元件分離膜EI上之鰭FA的高度與包含虛設閘極電極DG1及絕緣膜IF4之積層體之高度之合計的高度更大之膜厚。其後，例如使用CMP法使層間絕緣膜IL1之上表面平坦化。 於該平坦化步驟中，藉由將絕緣膜IF4全部去除且將絕緣膜IF5之一部分去除，而使虛設閘極電極DG1之上表面露出。但是，於該平坦化步驟中，不使ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面露出。亦即，即便進行平坦化步驟，ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面亦仍被絕緣膜IF5覆蓋。 其次，如圖22所示，例如進行濕式蝕刻將包含多晶矽膜之虛設閘極電極DG1去除。藉此，於將虛設閘極電極DG1去除之區域即絕緣膜IF3之正上方之區域形成槽。 此處，將矽膜選擇性地去除，但由於多晶矽膜PS1、PS2被絕緣膜IF5覆蓋，故而不會被去除。亦即，於使用圖15所說明之回蝕步驟中，使ONO膜ON、多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之各者之上表面後退至較虛設閘極電極DG1之上表面更靠下方，因此，可防止被絕緣膜IF5保護之記憶體閘極電極MG因該濕式蝕刻而被去除。 其次，如圖23所示，於該槽內形成控制閘極電極CG。即，首先，於包含該槽內之層間絕緣膜IL1上依序形成高介電常數膜HK、金屬膜WF及金屬膜M1，藉此利用高介電常數膜HK、金屬膜WF及金屬膜M1將該槽內完全地填埋。其次，例如使用CMP法等將層間絕緣膜IL1上之多餘之高介電常數膜HK、金屬膜WF及金屬膜M1去除，使層間絕緣膜IL1之上表面露出。藉此，於上述槽內殘留高介電常數膜HK、金屬膜WF及金屬膜M1。 絕緣膜IF3及高介電常數膜HK構成閘極絕緣膜。金屬膜WF、M1構成控制閘極電極CG。控制閘極電極CG及源極-汲極區域構成控制電晶體。又，控制電晶體及記憶電晶體構成記憶胞MC。控制電晶體係將鰭FA之表面作為通道具有之FINFET。此處所謂鰭FA之表面包含鰭FA之上表面及側面。 其次，如圖24所示，使用光微影技術及乾式蝕刻法形成複數個貫通層間絕緣膜IL1、IL2之複數個接觸孔。於接觸孔之底部露出源極-汲極區域之正上方之矽化物層S1之上表面之一部分。又，於未圖示之區域，形成有露出控制閘極電極CG及記憶體閘極電極MG之各者之上表面之一部分之接觸孔。 繼而，於各接觸孔內，作為連接用之導電構件形成主要包含鎢(W)等之導電性之插塞PG。插塞PG具有障壁導體膜(例如，鈦膜、氮化鈦膜、或其等之積層膜)與位於障壁導體膜上之主導體膜(例如鎢膜)之積層構造。插塞PG經由矽化物層S1而電性連接於記憶胞MC之源極區域及汲極區域之各者。 繼而，於層間絕緣膜IL2上形成配線MW。配線MW包含障壁導體膜(例如氮化鈦膜、鉭膜或氮化鉭膜等)與形成於障壁導體膜上之主導體膜(銅膜)之積層構造。於圖24中，為了圖式之簡化，將構成配線MW之障壁導體膜及主導體膜一體化而表示。又，插塞PG亦為同樣。藉由以上步驟，本實施形態之半導體裝置大致完成。 配線MW例如可利用所謂單層金屬鑲嵌法形成。即，可藉由於層間絕緣膜IL2上形成具有配線槽之層間絕緣膜，且於該配線槽內填埋金屬膜而形成配線MW。但是，此處省略配線MW之旁側之層間絕緣膜之圖示。 ＜本實施形態之效果＞ 以下，參照圖33～圖35所示之比較例，對本實施形態之半導體裝置之效果進行說明。圖33～圖35分別係作為比較例之半導體裝置之剖視圖。圖33～圖35分別表示與圖4所示之剖面對應之位置中之剖面，且表示沿著鰭之長邊方向之記憶胞之剖面、及沿著鰭之短邊方向之記憶胞之剖面。 圖33所示之比較例之半導體裝置於記憶體閘極電極MG1均僅由多晶矽膜所構成之方面與本實施形態之半導體裝置不同。圖34所示之比較例之半導體裝置於記憶體閘極電極MG2均包含金屬膜(例如Al(鋁)膜或W(鎢)膜)之方面與本實施形態之半導體裝置不同。圖35所示之比較例之半導體裝置之記憶體閘極電極MG3具有多晶矽膜PSB、及多晶矽膜PSB上之金屬膜MB，但於多晶矽膜PSB之膜厚較大、且多晶矽膜PSB將2個相鄰之鰭FA彼此之間完全地填埋之方面與本實施形態之半導體裝置不同。 於圖33所示之半導體裝置中，由於記憶體閘極電極MG1僅由多晶矽膜所構成，故而存在記憶體閘極電極MG1之電阻值變高之問題。又，即便僅使記憶體閘極電極MG1之上表面矽化物化，由於覆蓋鰭FA之側面之多晶矽膜係高電阻，故而向鰭FA之下部之電位傳播較慢，因此，寫入、刪除之速度降低。 另一方面，如圖34所示，若將記憶體閘極電極MG2全部利用金屬膜構成，則記憶體閘極電極MG2低電阻化，但存在如下情形，即，作為電荷蓄積膜之氮化矽膜NF與該記憶體閘極電極MG2之間之絕緣膜(例如氧化矽膜或氧化鋁膜)會與該金屬膜進行反應，而形成金屬氧化膜。亦即，存在作為ONO膜ON之頂部氧化膜之氧化矽膜X2與該金屬膜進行反應之情形。尤其是，包含鋁膜或鎢膜等之記憶體閘極電極MG2容易與頂部氧化膜進行反應。若如此般頂部氧化膜成為金屬氧化膜，則ONO膜ON與記憶體閘極電極MG2之間之界面特性較將記憶體閘極電極全部利用多晶矽膜形成之情形(參照圖33)惡化。 於此種情形時，會產生如下問題：藉由寫入動作而注入至ONO膜ON之電子(電荷)被未意圖之部位捕獲、及藉由寫入動作而注入之電子容易脫出至ONO膜ON之外部。亦即，寫入特性及電荷之保持特性惡化。由此，半導體裝置之可靠性降低。 相對於此，於圖35所示之比較例之半導體裝置中，藉由利用金屬膜MB構成記憶體閘極電極MG3之一部分而實現記憶體閘極電極MG3之低電阻化。又，由於金屬膜MB與ONO膜ON之間介置有多晶矽膜PSB，故而，可防止如上述般頂部氧化膜與金屬進行反應。 然而，於圖35所示之比較例中，於相鄰之鰭FA彼此之間未形成金屬膜MB。由此，因覆蓋鰭FA之側面之多晶矽膜為高電阻導致向鰭FA之下部之電位傳播較慢，由此寫入、刪除之速度降低之問題未解決。 因此，於本實施形態中，如圖4所示，形成有具備形成於ONO膜ON上之較薄之多晶矽膜PS1、及該多晶矽膜PS1上之金屬膜M2之記憶體閘極電極MG。此處，藉由利用金屬膜M2構成記憶體閘極電極MG之一部分而實現記憶體閘極電極MG之低電阻化。又，由於金屬膜M2與ONO膜ON之間介置有多晶矽膜PS1，故而，可防止如上述般頂部氧化膜與金屬進行反應。 進而，於本實施形態中，具有積層構造之記憶體閘極電極MG之最下層之多晶矽膜PS1未將相鄰之鰭FA彼此之間之槽之整體填埋，而於該槽內填埋有金屬膜M2。亦即，於形成控制電晶體及記憶電晶體之各者之通道之鰭FA之側面之附近介隔ONO膜ON及多晶矽膜PS1形成有低電阻的金屬膜M2。因此，由於可使鰭FA之側面附近之記憶體閘極電極MG低電阻化，故而可防止向鰭FA之下部之電位傳播之延遲。亦即，能夠以較圖33及圖34所示之比較例更高之速度進行寫入、刪除之各者之動作。 由此，可防止因ONO膜ON與記憶體閘極電極MG之間之界面特性之惡化導致之半導體裝置之可靠性之降低，且可實現利用記憶體閘極電極MG之低電阻化之半導體裝置之性能之提昇。 又，於本實施形態中，將構成記憶體閘極電極MG之導電膜中之金屬膜M2上之導電膜利用多晶矽膜PS2構成，且於多晶矽膜PS2之上表面未形成矽化物層。即便於此種情形時，供給至記憶體閘極電極MG之電位亦可通過金屬膜M2而高速地傳播。由此，可使記憶體閘極電極MG充分地低電阻化。於使金屬膜M2上之導電膜矽化物化之情形時，或利用金屬膜構成該導電膜存在製造步驟增加且製造成本增大之問題。相對於此，此處，藉由利用多晶矽膜PS2構成金屬膜M2上之導電膜，可實現製造步驟之簡化及製造成本之降低。 又，如使用圖5及圖6所說明般，於相對於記憶體閘極電極MG之饋電區域，將插塞PG直接連接於金屬膜M2，因此，即便不使多晶矽膜PS2之表面矽化物化，亦可減少記憶體閘極電極MG與插塞PG之間之連接電阻。 ＜變化例＞ 以下，使用圖27對本實施形態之半導體裝置之變化例進行說明。圖27係表示作為本實施形態之變化例之半導體裝置之剖視圖。於圖27中，表示有向記憶體閘極電極之饋電部之剖面。圖27係表示沿著鰭之短邊方向之剖面者。本變化例與使用圖1～圖24所說明之半導體裝置僅向記憶體閘極電極連接之插塞之態樣不同。 如圖27所示，用於向記憶體閘極電極MG之饋電之插塞PG無需連接於包含多晶矽膜PS1、金屬膜M2及多晶矽膜PS2之積層膜之整體之上表面，插塞PG亦可貫通多晶矽膜PS2而連接於金屬膜M2之上表面。即，插塞PG貫通層間絕緣膜IL2及多晶矽膜PS2而連接於多晶矽膜PS2之下之金屬膜M2之上表面。 此處，插塞PG之底面之整體連接於沿著半導體基板SB之主面及元件分離膜EI之上表面於X方向及Y方向延伸之金屬膜M2之上表面。於此情形時，可使插塞PG與金屬膜M2接觸之面積較圖6所示之構造增大。由此，於本變化例中，可獲得與使用圖1～圖24所說明之半導體裝置同樣之效果，且可進一步減少插塞PG與記憶體閘極電極MG之連接電阻。 (實施形態2) 構成記憶體閘極電極之多晶矽膜之上表面亦可矽化物化。以下，使用圖28～圖30對本實施形態2之半導體裝置及其製造方法進行說明。圖28～圖30係本實施形態之半導體裝置之製造步驟中之剖視圖。圖28～圖30分別表示與圖12～圖24所示之剖面對應之位置之剖面，且表示沿著鰭之長邊方向之記憶胞之剖面、及沿著鰭之短邊方向之記憶胞之剖面。此處，對使構成記憶體閘極電極之多晶矽膜之上表面矽化物化之情況進行說明。 此處，首先進行與使用圖7～圖23所說明之步驟同樣之步驟。其次，如圖28所示，使用光微影技術及蝕刻法將絕緣膜IF5之一部分去除，藉此，使多晶矽膜PS2之上表面露出。此處，不使金屬膜M2露出。再者，雖未圖示，但於如上述般藉由蝕刻而將絕緣膜IF5之一部分去除之前，形成覆蓋包含金屬膜WF、M1之控制閘極電極CG之上表面之保護膜，於利用該保護膜覆蓋控制閘極電極CG之狀態下如下述般進行矽化物層之形成步驟。 其次，如圖29所示，使用周知之自對準矽化物製程使多晶矽膜PS2之上表面矽化物化，藉此形成覆蓋多晶矽膜PS2之上表面之矽化物層S2。即，形成覆蓋多晶矽膜PS2之上表面之金屬膜。該金屬膜包含例如利用濺鍍法沈積而成之NiPt膜。其後，藉由對半導體基板SB進行熱處理而使多晶矽膜PS2與該金屬膜進行反應。藉此，形成覆蓋多晶矽膜PS2之上表面之包含NiSi(矽化鎳)膜之矽化物層S2。 其次，如圖30所示，藉由進行與使用圖24所說明之步驟同樣之步驟，本實施形態之半導體裝置大致完成。再者，此處，對殘留多晶矽膜PS2之一部分且於多晶矽膜PS2之該一部分上形成矽化物層S2之情況進行說明，但亦可使多晶矽膜PS2之膜厚之量全部矽化物化。亦即，與在以下之說明中所使用之圖32所示之金屬膜M3同樣地，亦可使矽化物層S2之底面與金屬膜M2之上表面相接。於此情形時，矽化物層S2填埋至相鄰之鰭FA彼此之間。 於本實施形態中，由於使多晶矽膜PS2之上表面矽化物化，故而相較於金屬膜M2上之導電膜全部由多晶矽膜構成之情形，可使記憶體閘極電極MG低電阻化。又，於在相對於記憶體閘極電極MG之饋電區域將插塞連接於記憶體閘極電極MG時，可將插塞PG連接於矽化物層S2，因此，可減少插塞PG與記憶體閘極電極MG之連接電阻。 由此，此處，藉由於鰭FA之側面之附近形成低電阻之金屬膜M2，可使記憶體閘極電極MG整體低電阻化，進而，藉由進行多晶矽膜PS2之矽化物化，可提高半導體裝置之性能。 (實施形態3) 記憶體閘極電極亦可僅由多晶矽膜、及該多晶矽膜上之金屬膜構成。以下，使用圖31及圖32對本實施形態3之半導體裝置及其製造方法進行說明。圖31及圖32係本實施形態之半導體裝置之製造步驟中之剖視圖。圖31及圖32分別表示與圖12～圖24所示之剖面對應之位置之剖面，且表示沿著鰭之長邊方向之記憶胞之剖面、及沿著鰭之短邊方向之記憶胞之剖面。此處，對利用多晶矽膜及該多晶矽膜上之積層金屬膜構成記憶體閘極電極之情況進行說明。 此處，首先進行與使用圖7～圖23及圖28所說明之步驟同樣之步驟。其次，如圖31所示，使用蝕刻法將多晶矽膜PS2全部去除。藉此，於形成有多晶矽膜PS2之位置形成槽，於該槽之底面及一側面，金屬膜M2之上表面露出。再者，未將由上述保護膜(未圖示)覆蓋之控制閘極電極CG去除。 其次，如圖32所示，於包含上述槽內之半導體基板SB之主面上例如利用濺鍍法形成金屬膜M3。藉此，將金屬膜M3填埋至該槽內。繼而，例如利用CMP法將層間絕緣膜IL1上之多餘之金屬膜M3去除，藉此僅於該槽內殘留金屬膜M3。藉此，形成包含多晶矽膜PS1、金屬膜M2及M3之積層膜之記憶體閘極電極MG。 金屬膜M3例如包含Al(鋁)膜或W(鎢)膜。由於金屬膜M3未與多晶矽膜PS1相接，故而無需於金屬膜M3之材料中使用與矽之反應性相對較低之材料。由此，相較於在金屬膜M3之材料中使用作為與矽之反應性相對較低之材料之TiN(氮化鈦)等之情形，可使金屬膜M3低電阻化。 其後，藉由進行與使用圖24所說明之步驟同樣之步驟，本實施形態之半導體裝置大致完成。 於本實施形態中，利用自下方起依序形成之多晶矽膜PS1、金屬膜M2及M3構成記憶體閘極電極MG。由此，於本實施形態中，相較於利用包含自下方起依序形成之多晶矽膜PS1、金屬膜M2及多晶矽膜之積層膜構成記憶體閘極電極MG之情形，可實現記憶體閘極電極MG之低電阻化。 由此，此處，可藉由於鰭FA之側面之附近形成低電阻之金屬膜M2、M3而使記憶體閘極電極MG整體低電阻化。進而，可藉由使構成記憶體閘極電極MG之金屬膜之比率增大而使記憶體閘極電極MG低電阻化，藉此提高半導體裝置之性能。如此，即便利用金屬膜M2、M3構成記憶體閘極電極MG之一部分，由於金屬膜M2、M3與ONO膜ON之間介置有多晶矽膜PS1，故而亦可防止如使用圖34所說明之比較例般頂部氧化膜與金屬進行反應之情況。 以上，基於實施形態對由本發明者完成之發明具體地進行了說明，但本發明並不限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。 此處，於使用圖22及圖23所說明之步驟中將虛設閘極電極DG1(參照圖21)置換為金屬膜，而形成包含該金屬膜之控制閘極電極CG。相對於此，亦可不進行使用圖22及圖23所說明之步驟，將包含半導體膜SI2(參照圖12)之閘極電極作為控制閘極電極CG而非虛設閘極電極DG1形成，並用作構成記憶胞MC之控制閘極電極CG。
BL‧‧‧位元線
CC1‧‧‧CPU
CC2‧‧‧RAM
CC3‧‧‧類比電路
CC4‧‧‧EEPROM
CC5‧‧‧快閃記憶體
CC6‧‧‧I/O電路
CG‧‧‧控制閘極電極
CHP‧‧‧半導體晶片
D1‧‧‧擴散區域
DG1‧‧‧虛設閘極電極
EI‧‧‧元件分離膜
EX‧‧‧擴展區域
FA‧‧‧鰭
HK‧‧‧高介電常數膜
HM1‧‧‧硬質遮罩
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
IF3‧‧‧絕緣膜
IF4‧‧‧絕緣膜
IF5‧‧‧絕緣膜
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
M1‧‧‧金屬膜
M2‧‧‧金屬膜
M3‧‧‧金屬膜
MB‧‧‧金屬膜
MC‧‧‧記憶胞
MD‧‧‧汲極區域
MG‧‧‧記憶體閘極電極
MG1‧‧‧記憶體閘極電極
MG2‧‧‧記憶體閘極電極
MG3‧‧‧記憶體閘極電極
MS‧‧‧源極區域
MW‧‧‧配線
NF‧‧‧氮化矽膜
ON‧‧‧絕緣膜(ONO膜)
PG‧‧‧插塞
PS1‧‧‧多晶矽膜
PS2‧‧‧多晶矽膜
PSB‧‧‧多晶矽膜
PW‧‧‧p型阱
S1‧‧‧矽化物層
S2‧‧‧矽化物層
SB‧‧‧半導體基板
SI1‧‧‧半導體膜
SI2‧‧‧半導體膜
SL‧‧‧源極線
SW‧‧‧側壁
Vb‧‧‧電壓
Vd‧‧‧電壓
Vcg‧‧‧電壓
Vmg‧‧‧電壓
Vs‧‧‧電壓
WF‧‧‧金屬膜
X1‧‧‧氧化矽膜
X2‧‧‧氧化矽膜
圖1係表示作為本發明之實施形態1之半導體晶片之佈局構成之概略圖。 圖2係表示作為本發明之實施形態1之半導體裝置之俯視圖。 圖3係表示作為本發明之實施形態1之半導體裝置之立體圖。 圖4係表示作為本發明之實施形態1之半導體裝置之剖視圖。 圖5係表示作為本發明之實施形態1之半導體裝置之俯視圖。 圖6係圖5之C-C線上之剖視圖。 圖7係作為本發明之實施形態1之半導體裝置之製造步驟中之剖視圖。 圖8係繼圖7之後之半導體裝置之製造步驟中之剖視圖。 圖9係繼圖8之後之半導體裝置之製造步驟中之剖視圖。 圖10係繼圖9之後之半導體裝置之製造步驟中之剖視圖。 圖11係繼圖10之後之半導體裝置之製造步驟中之剖視圖。 圖12係繼圖11之後之半導體裝置之製造步驟中之剖視圖。 圖13係繼圖12之後之半導體裝置之製造步驟中之剖視圖。 圖14係繼圖13之後之半導體裝置之製造步驟中之剖視圖。 圖15係繼圖14之後之半導體裝置之製造步驟中之剖視圖。 圖16係繼圖15之後之半導體裝置之製造步驟中之剖視圖。 圖17係繼圖16之後之半導體裝置之製造步驟中之剖視圖。 圖18係繼圖17之後之半導體裝置之製造步驟中之剖視圖。 圖19係繼圖18之後之半導體裝置之製造步驟中之剖視圖。 圖20係繼圖19之後之半導體裝置之製造步驟中之剖視圖。 圖21係繼圖20之後之半導體裝置之製造步驟中之剖視圖。 圖22係繼圖21之後之半導體裝置之製造步驟中之剖視圖。 圖23係繼圖22之後之半導體裝置之製造步驟中之剖視圖。 圖24係繼圖23之後之半導體裝置之製造步驟中之剖視圖。 圖25係非揮發性記憶體之記憶胞之等效電路圖。 圖26係表示「寫入」、「刪除」及「讀出」時向選擇記憶胞之各部位之電壓之施加條件之一例之表。 圖27係作為本發明之實施形態1之變化例之半導體裝置之製造步驟中之剖視圖。 圖28係作為本發明之實施形態2之半導體裝置之製造步驟中之剖視圖。 圖29係繼圖28之後之半導體裝置之製造步驟中之剖視圖。 圖30係繼圖29之後之半導體裝置之製造步驟中之剖視圖。 圖31係作為本發明之實施形態3之半導體裝置之製造步驟中之剖視圖。 圖32係繼圖31之後之半導體裝置之製造步驟中之剖視圖。 圖33係作為比較例之半導體裝置之製造步驟中之剖視圖。 圖34係作為比較例之半導體裝置之製造步驟中之剖視圖。 圖35係作為比較例之半導體裝置之製造步驟中之剖視圖。

Claims (15)

  1. 一種半導體裝置，其包括： 半導體基板； 突出部，其係上述半導體基板之一部分，自上述半導體基板之上表面突出，且於沿著上述半導體基板之上述上表面之第1方向延伸； 第1閘極電極，其介隔第1絕緣膜而形成於上述突出部之上表面上，且於與上述第1方向正交之第2方向延伸； 第2閘極電極，其介隔包含電荷蓄積部之第2絕緣膜而形成於上述突出部之上述上表面上及上述突出部之側面上，介隔上述第2絕緣膜而與上述第1閘極電極之一側面相鄰，且於上述第2方向延伸；及 源極區域及汲極區域，其等以於上述第1方向上隔著包含上述第1閘極電極及上述第2閘極電極之圖案之正下方之上述突出部之方式形成於上述突出部之上述上表面；且 上述第1閘極電極、上述第2閘極電極、上述源極區域及上述汲極區域構成非揮發性記憶元件， 上述第2閘極電極具有依序形成於上述半導體基板上之第1半導體膜及第1金屬膜，且於在上述第2方向相鄰之2個上述突出部彼此之間填埋有上述第1半導體膜及上述第1金屬膜。
  2. 如請求項1之半導體裝置，其中 上述第2閘極電極具有依序形成於上述半導體基板上之上述第1半導體膜、上述第1金屬膜及第2半導體膜。
  3. 如請求項2之半導體裝置，其中 於在上述第2方向相鄰之2個上述突出部彼此之間填埋有上述第2半導體膜。
  4. 如請求項2之半導體裝置，其中 上述第2半導體膜之上表面由矽化物層覆蓋。
  5. 如請求項1之半導體裝置，其中 上述第2閘極電極具有依序形成於上述半導體基板上之上述第1半導體膜、上述第1金屬膜及矽化物層，且 上述矽化物層之底面與上述第1金屬膜之上表面相接。
  6. 如請求項5之半導體裝置，其中 於在上述第2方向相鄰之2個上述突出部彼此之間填埋有上述矽化物層。
  7. 如請求項1之半導體裝置，其中 上述第2閘極電極具有依序形成於上述半導體基板上之上述第1半導體膜、上述第1金屬膜及第2金屬膜。
  8. 如請求項1之半導體裝置，其中 上述第1半導體膜包含矽膜， 上述第1金屬膜包含氮化鈦膜。
  9. 如請求項7之半導體裝置，其中 上述第2金屬膜包含鋁膜或鎢膜。
  10. 如請求項1之半導體裝置，其中 於上述電荷蓄積部與上述第2閘極電極之間介置有氧化矽膜或氧化鋁膜。
  11. 如請求項2之半導體裝置，其中 於上述第2閘極電極之上表面存在有上述第1金屬膜之上表面，於上述第1金屬膜之上述上表面連接有插塞。
  12. 如請求項2之半導體裝置，其中 貫通上述第2半導體膜之插塞之底面連接於上述第1金屬膜之上表面。
  13. 一種半導體裝置之製造方法，其包括如下步驟： (a)準備半導體基板； (b)藉由使上述半導體基板之上表面之一部分後退而形成複數個突出部，該等突出部係上述半導體基板之一部分，自上述半導體基板之上述上表面之上述一部分突出，且於沿著上述半導體基板之上表面之第1方向延伸； (c)形成填埋相鄰之上述突出部彼此之間之第1槽內之元件分離膜； (d)於上述元件分離膜上，形成介隔第1絕緣膜而覆蓋上述突出部之上表面及側面之第1閘極電極； (e)於上述(d)步驟之後，藉由於上述半導體基板上依序形成作為電荷蓄積部之第2絕緣膜、第1半導體膜及第1金屬膜，而由包含上述第1半導體膜及上述第1金屬膜之積層膜填埋排列於與上述第1方向正交之第2方向之上述突出部彼此之間； (f)藉由對上述積層膜進行加工而形成第2閘極電極，該第2閘極電極介隔上述第2絕緣膜而與上述第1閘極電極之一側面相鄰，且包含介隔上述第2絕緣膜而覆蓋上述突出部之上述上表面及上述側面之上述積層膜；及 (g)於包含上述第1閘極電極及上述第2閘極電極之圖案之旁側之上述突出部之表面形成源極-汲極區域。
  14. 如請求項13之半導體裝置之製造方法，其中 於上述(e)步驟中，藉由於上述半導體基板上依序形成上述第2絕緣膜、上述第1半導體膜、上述第1金屬膜及第2半導體膜，而由包含上述第1半導體膜、上述第1金屬膜及上述第2半導體膜之上述積層膜填埋排列於上述第2方向之上述突出部彼此之間，且 進而包括(h)步驟，其係於上述(g)步驟之後，使上述第2半導體膜之上表面矽化物化。
  15. 如請求項13之半導體裝置之製造方法，其中 於上述(e)步驟中，藉由於上述半導體基板上依序形成上述第2絕緣膜、上述第1半導體膜、上述第1金屬膜及第2半導體膜，而由包含上述第1半導體膜、上述第1金屬膜及上述第2半導體膜之上述積層膜填埋排列於上述第2方向之上述突出部彼此之間，且進而包括： (h)步驟，其係於上述(g)步驟之後，藉由將上述第2半導體膜去除而於上述第2絕緣膜上形成第2槽；及 (i)步驟，其係於上述(h)步驟之後，於上述第2槽內填埋第2金屬膜。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI758003B (zh) * 2019-12-30 2022-03-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890260B2 (en) 2009-09-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Polysilicon design for replacement gate technology
JP6518485B2 (ja) * 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2019050255A (ja) * 2017-09-08 2019-03-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7123622B2 (ja) * 2018-05-18 2022-08-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11417765B2 (en) * 2018-06-25 2022-08-16 Intel Corporation Quantum dot devices with fine-pitched gates
US10971629B2 (en) * 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned unsymmetrical gate (SAUG) FinFET and methods of forming the same
JP7053388B2 (ja) * 2018-06-28 2022-04-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10665667B2 (en) * 2018-08-14 2020-05-26 Globalfoundries Inc. Junctionless/accumulation mode transistor with dynamic control
US10868157B2 (en) 2018-09-26 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gated metal-insulator-semiconductor (MIS) tunnel diode having negative transconductance
US10651300B2 (en) * 2018-09-26 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Charge storage and sensing devices and methods
JP7232081B2 (ja) * 2019-03-01 2023-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11158648B2 (en) * 2019-03-14 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Double channel memory device
JP7262322B2 (ja) * 2019-06-20 2023-04-21 ルネサスエレクトロニクス株式会社 半導体装置
DE102020112203B4 (de) * 2020-03-13 2024-08-08 Taiwan Semiconductor Manufacturing Co. Ltd. Integrierte schaltung und verfahren zum einbetten planarer fets mit finfets
US11751398B2 (en) * 2020-09-15 2023-09-05 Ememory Technology Inc. Memory structure and operation method thereof
JP2022191093A (ja) * 2021-06-15 2022-12-27 キオクシア株式会社 トランジスタ、半導体記憶装置、及びトランジスタの製造方法
CN116110975A (zh) * 2021-11-09 2023-05-12 上海华力集成电路制造有限公司 半浮栅存储器件及制备方法
TWI841096B (zh) * 2022-12-06 2024-05-01 南亞科技股份有限公司 半導體裝置及其製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7371638B2 (en) * 2004-05-24 2008-05-13 Samsung Electronics Co., Ltd. Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
KR100773356B1 (ko) * 2006-11-07 2007-11-05 삼성전자주식회사 분리형 전하저장패턴들을 갖는 비 휘발성 메모리소자 및 그제조방법
JP2008263034A (ja) 2007-04-11 2008-10-30 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
US20110001179A1 (en) * 2009-07-03 2011-01-06 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
US8461640B2 (en) 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
JP2012114269A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP5734744B2 (ja) * 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5878797B2 (ja) * 2012-03-13 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102012102533B3 (de) * 2012-03-23 2013-08-22 Infineon Technologies Austria Ag Integrierte Leistungstransistorschaltung mit Strommesszelle und Verfahren zu deren Herstellung sowie eine Anordnung diese enthaltend
JP6029989B2 (ja) * 2013-01-25 2016-11-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6026913B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9202817B2 (en) * 2014-01-22 2015-12-01 Taiwan Semiconductorr Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9473139B2 (en) * 2014-07-03 2016-10-18 Arizona Board Of Regents On Behalf Of Arizona State University Threshold logic element with stabilizing feedback
JP6359386B2 (ja) 2014-08-28 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2017045947A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6629142B2 (ja) * 2016-06-03 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI758003B (zh) * 2019-12-30 2022-03-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US12119265B2 (en) 2019-12-30 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage devices

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