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TWI758003B - 半導體裝置及其製造方法 - Google Patents

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TWI758003B
TWI758003B TW109143310A TW109143310A TWI758003B TW I758003 B TWI758003 B TW I758003B TW 109143310 A TW109143310 A TW 109143310A TW 109143310 A TW109143310 A TW 109143310A TW I758003 B TWI758003 B TW I758003B
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Inventor
楊松鑫
鄭宗期
蕭茹雄
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台灣積體電路製造股份有限公司
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Abstract

提供了半導體裝置和其形成方法。在一實施方式中，半導體裝置包括：一基板其包括一核心裝置區域和一輸入/輸出(I/O)裝置區域；在核心裝置區域中的複數個核心裝置，複數個核心裝置中的各者包括沿著第一方向延伸的第一主動區域；以及在輸入/輸出裝置區域中的複數個第一輸入/輸出裝置(I/O)電晶體，複數個第一輸入/輸出裝置(I/O)電晶體中的各者包括沿著第一方向延伸的第二主動區域。第一主動區域包括第一寬度其沿著垂直於第一方向的第二方向，並且第二主動區域包括第二寬度其沿著第二方向。第二寬度大於第一寬度。

Description

半導體裝置及其製造方法
本揭示內容關於用於高電壓應用的半導體裝置以及其形成方法。
半導體積體電路(IC)產業經歷了快速的成長。在積體電路發展的歷程中，一般上增加了功能密度(亦即，每晶片面積的互連的裝置的數目)，同時減小了幾何尺寸(亦即，使用製造製程可以製造的最小的組件(或線)。這種縮小化過程通常經由增加生產效率和降低相關的成本來提供效益。然而，這樣的縮小化也伴隨著在結合這些積體電路的裝置的設計和製造中增加的複雜性，並且為了實現這些進展，需要在裝置製造中有類似的發展。
半導體裝置的縮小化也減小了閘極介電層的厚度，這導致了減小的閘極電壓以避免裝置故障。然而，來自外部電路的供應電壓並未跟上半導體裝置的縮小化的步伐。儘管閘極介電層的厚度已減小了數倍，但是供應電壓僅從大約5伏特減小到大約3.3伏特。這種不均等的縮小化的趨勢已導致在汲極附近的閘極介電層中不斷增加的電場。 增加的電場繼而導致熱載子注入(hot carrier injection，HCI，或熱載子效應(HCE))，其描述了一種現象，由於高電場的存在，電荷載子(電子或電洞)獲得了高的動能。熱載子效應是不理想的，因為它會降低裝置性能並且導致洩漏。熱載子效應與輸入/輸出(I/O)裝置特別相關，因為它們與在供應電壓下操作的外部電路接口。已經實施了諸如增加通道長度和增加閘極介電質厚度之類的習知技術來減輕由熱載子效應帶來的影響。然而，這些習知的技術可能無法令人滿意地解決由熱載子效應引起的裝置退化或洩漏。
本揭示內容的一些實施方式提供了一種半導體裝置，包含：基板、複數個核心裝置、以及複數個第一輸入/輸出(I/O)電晶體。基板包括核心裝置區域和輸入/輸出(I/O)裝置區域。複數個核心裝置在核心裝置區域中，複數個核心裝置中的各者包括第一主動區域其沿著第一方向延伸。複數個第一輸入/輸出(I/O)電晶體在輸入/輸出裝置區域中，複數個第一輸入/輸出電晶體中的各者包括第二主動區域其沿著第一方向延伸。其中，第一主動區域包括第一寬度其沿著垂直於第一方向的第二方向，並且第二主動區域包括第二寬度其沿著第二方向，其中第二寬度大於第一寬度。
本揭示內容的另一些實施方式提供了一種半導體 裝置，包含：基板、複數個核心裝置、複數個第一輸入/輸出(I/O)電晶體、以及複數個第二輸入/輸出電晶體。複數個核心裝置在基板上方，複數個核心裝置中的各者包括第一主動區域其沿著第一方向延伸。複數個第一輸入/輸出(I/O)電晶體在基板上方，複數個輸入/輸出電晶體中的各者包括第二主動區域其沿著第一方向延伸。複數個第二輸入/輸出電晶體在基板上方，複數個第二輸入/輸出電晶體中的各者包括第三主動區域其沿著第一方向延伸。其中第一主動區域包括第一寬度其沿著垂直於第一方向的第二方向，第二主動區域包括第二寬度其沿著第二方向，並且第三主動區域包括第三寬度其沿著第二方向。其中第一寬度等於第二寬度，第三寬度大於第一寬度。
本揭示內容的又另一些實施方式提供了一種製造半導體裝置的方法，包含：提供基板其包括第一區域和第二區域；在基板上方沉積硬遮罩層；在第一區域的硬遮罩層上方選擇性地形成複數個間隔物特徵；在第二區域的硬遮罩層上方選擇性地形成材料特徵；使用複數個間隔物特徵和材料特徵作為蝕刻遮罩來蝕刻硬遮罩層，從而形成圖案化的硬遮罩層；以及使用圖案化的硬遮罩層作為蝕刻遮罩來蝕刻基板，其中複數個間隔物特徵和材料特徵中的各者沿著第一方向縱向延伸，其中複數個間隔物特徵中的各者具有第一寬度其沿著垂直於第一方向的第二方向，其中材料特徵具有第二寬度其沿著第二方向，其中第二寬度大於第一寬度。
100:方法
102:方塊
104:方塊
106:方塊
108:方塊
110:方塊
112:方塊
114:方塊
116:方塊
200:半導體裝置(工件)
202:基板
203:墊氧化物層
204:硬遮罩層
206:第一層
208:第二層
209:犧牲層
210:心軸特徵
211:間隔物層
212:間隔物特徵
214:底部抗反射塗層
216:光阻層
217:材料特徵
220:隔離結構
222:閘極結構
224:第一閘極區段
226:第二閘極區段
228:第三閘極區段
230:第四閘極區段
232:虛擬閘極介電層
234:第五閘極區段
240:第一鰭片(第一半導體鰭片、第一主動區域)
240-1:第一鰭片
240-2:第一鰭片
240-3:第一鰭片
240-4:第一鰭片
240-5:第一鰭片
240-6:第一鰭片
250:第二鰭片(第二半導體鰭片、第二主動區域、台面)
252:第三鰭片
1000:第一區域
1000A:第一子區域
1000B:第二子區域
2000:第二區域
3000:第三區域
W1:第一寬度
W2:第二寬度
W3:第三寬度
由以下的詳細描述，並與所附圖式一起閱讀，會最佳地理解本揭示內容的各方面。要強調的是，根據業界的標準作法，各個特徵沒有按比例繪製。事實上，為了清楚地討論，各個特徵的尺寸可能任意地增加或減小。
第1圖是根據本揭示內容的各個態樣的用於製造半導體裝置的方法的流程圖。
第2圖至第16圖是根據本揭示內容的各個態樣，在例如與在第1圖中的方法相關聯的各個製造階段時的工件的局部示意性截面視圖。
第17圖和第18圖是根據本揭示內容的各個態樣的半導體裝置的局部示意性截面視圖。
理解的是，之後的揭示內容提供了許多不同的實施方式或實施例，用於實現各個實施方式的不同的特徵。以下描述組件和配置的具體實施例，以簡化本揭示內容。當然，這些僅是實施例，並不意圖限制。例如，在隨後的描述中，形成第一特徵在第二特徵上方或之上，可能包括第一和第二特徵以直接接觸形成的實施方式，且也可能包括形成附加的特徵其可能插入在第一和第二特徵之間，因此第一和第二特徵可能不是直接接觸的實施方式。此外，本揭示內容可能在各個實施例中重複標示數字和/或字母。這 樣的重複，是為了是簡化和清楚起見，重複本身並不是意指所討論的各個實施方式之間和/或配置之間的關係。
在隨後的本揭示內容中，一個特徵形成在另一個特徵上、連接到和/或耦合到另一個特徵，可能包括其中這些特徵以直接接觸而形成的實施方式，並且可能也包括形成附加的特徵其插入這些特徵之間，使得這些特徵可能不是直接接觸的實施方式。此外，為了便於描述一個特徵與另一個特徵之間的關係，使用空間上的相對用語，諸如「較低」、「較高」、「水平的」、「垂直的」、「高於」、「在上方」、「低於」、「在下方」、「上」、「下」、「頂部」、「底部」等、以及其衍生詞(例如，「水平地」、「向下地」、「向上地」等)。空間上的相對用語旨在涵蓋包括多個特徵的裝置的不同的取向。
此外，當以「約」、「大概」、和類似者描述數字或數字的範圍時，此用語旨在涵蓋包括所描述的數字的合理範圍之內的多個數字，諸如在所述數字的+/- 10%之內，或是本領域技術人員所理解的其他的數值。例如，用語「約5nm(奈米)」涵蓋從4.5nm至5.5nm的尺寸範圍。
本揭示內容關於用於高電壓應用的一種結構以及其形成方法。具體地，本揭示內容關於輸入/輸出(I/O)電晶體其接口介於在核心裝置區域中的核心裝置與外部電路之間。在一些實施方式中，根據本揭示內容的輸入/輸出電晶體包括半導體鰭片，其寬於在核心裝置區域中的半導體 鰭片。在一些實施中，較寬的半導體鰭片可能稱為台面。在一些替代的實施方式中，根據本揭示內容的輸入/輸出電晶體包括第一半導體鰭片以及第二半導體鰭片的組合，第一半導體鰭片在尺寸上類似於在核心裝置區域中的半導體鰭片，第二半導體鰭片寬於第一半導體鰭片。較寬的半導體鰭片允許本揭示內容的輸入/輸出電晶體在等於或大於3.3V的電壓下操作。也提供了用於形成本揭示內容的輸入/輸出電晶體的方法。
半導體裝置的縮小化在許多方面都有其應有的挑戰。挑戰之一來自於被稱為熱載子注入(HCI)或熱載子效應(HCE)的現象。與習知的平面型裝置相比，例如鰭式場效電晶體(FinFETs)的多閘極裝置包括環繞主動區域的閘極結構，以提供改進的通道控制和抵抗短通道效應(short channel effect，SCE)。鰭式場效電晶體的改進的通道控制可能會由於熱載子效應而引起碰撞電離和在汲極附近的增加的橫向電場，從而導致閘極介電層損壞和裝置故障。在輸入/輸出(I/O)裝置在來自外部電路的供應電壓下操作時，熱載子效應更為明顯，此外部電壓遠高於用於核心裝置(例如邏輯裝置或記憶體裝置)的操作電壓。習知地，對於輸入/輸出鰭式場效電晶體已實施了加長的閘極和較厚的閘極介電層，以彌補由於熱載子效應造成的損壞和裝置故障。然而，儘管這些習知技術中的一些技術可能有效，但它們可能無法產生具有良好的使用壽命的可靠的輸入/輸出鰭式場效電晶體裝置。一些其他的習知的技術 涉及附加的電路的使用，以降低供應電壓，以避免在輸入/輸出鰭式場效電晶體裝置處出現熱載子效應。然而，增加附加的電路意味著附加的成本並且可能並不總是理想的。
本揭示內容提供了用於形成半導體裝置的方法，此半導體裝置包括當在來自外部電路的供應電壓操作下時具有良好的使用壽命的輸入/輸出鰭式場效電晶體裝置。在一些實施中，在具有第一區域和第二區域的基板上方沉積硬遮罩層。然後，使用雙重圖案化或多重圖案化技術，以在第一區域中在硬遮罩層上方形成多個間隔物特徵，並且使用微影技術，以在第二區域中的硬遮罩層上方形成多個材料特徵。多個材料特徵中的各者寬於多個間隔物特徵中的各者。然後使用材料特徵和間隔物特徵作為蝕刻遮罩，以圖案化硬遮罩層。然後，使用圖案化的硬遮罩層，以圖案化基板，從而在第一區域中形成多個第一主動區域並且在第二區域中形成多個第二主動區域。可能使用較窄的多個第一主動區域，以形成多個核心裝置和多個輸入/輸出鰭式場效電晶體裝置，並且可能使用較寬的多個第二主動區域，以形成輸入/輸出鰭式場效電晶體裝置其適合於在供應電壓下操作，例如約3.3V或更高。
現在將參照圖式更詳細地描述本揭示內容的各個態樣。第1圖是根據本揭示內容的各個態樣的用於製造半導體裝置的方法100的流程圖。在一些實施中，半導體裝置包括多閘極電晶體，其中閘極結構在其通道區域中包裏主動區域的多個側部。多閘極電晶體的實施例包括鰭式場 效電晶體。方法100僅僅是一個實施例，並不意圖將本揭示內容限制為在方法100中明確地說明的內容。可以在方法100之前、期間、和之後提供附加的步驟，並且對於方法100的附加的實施方式，可以移動、替換、或刪減所描述的一些步驟。為了簡化起見，本文沒有詳細描述所有的步驟。以下將描述方法100，結合在第2圖至第16圖中所示的工件200的局部截面視圖。因為半導體裝置將由工件200形成，所以根據上下文需要，可能將工件200稱為半導體裝置200。
半導體裝置200可能被包括在微處理器、記憶體、和/或其他的積體電路(IC)裝置中。在一些實施中，半導體裝置200可能是積體電路晶片的一部分、晶片上系統(SoC)、或其部分，所述部分包括各種被動和主動微電子裝置，例如：電阻器、電容器、電感器、二極體、金屬氧化物半導體場效電晶體(MOSFETs)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(BJTs)、橫向擴散的金屬氧化物(LDMOS)電晶體、高電壓電晶體、高頻率電晶體、其他合適的組件、或其組合。在第2圖至第16圖中的半導體裝置200的繪示已被簡化，為了清楚起見，以更好地理解本揭示內容的發明概念。可以在半導體裝置200中添加附加的特徵，並且在半導體裝置200的其他的實施方式中，一些以下所描述的特徵可以替換、修改、或刪除。
參看第1圖和第2圖，方法100包括方塊102， 其中接收工件200，工件200包括基板202。為了避免疑問，本文使用工件200來指代進行方法100的工件。即使當第2圖僅示出基板202時，在後續操作中將在基板202上形成更多層和特徵的情況下也是如此。基板202具有第一區域1000和第二區域2000。在所描繪的實施方式中，基板202是包括矽的塊體基板。替代地，在一些實施中，基板202包括塊體基板(包括，例如，矽)和設置在塊體基板上方的一或多個材料層。例如，一或多個材料層可以包括半導體層堆疊，其具有設置在塊體基板上方的各種半導體層(例如異質結構)，其中隨後對半導體層堆疊進行圖案化以形成多個鰭片。半導體層可以包括任何合適的半導體材料，諸如矽、鍺、矽鍺、其他合適的半導體材料、或其組合。取決於半導體裝置200的設計要求，半導體層可以包括相同或不同的材料、蝕刻速率、組成原子百分比、組成重量百分比、厚度、和/或構造。在一些實施中，半導體層堆疊包括交替的半導體層，例如由第一材料構成的半導體層和由第二材料構成的半導體層。例如，半導體層堆疊使矽層和矽鍺層交替(例如，從底部到頂部Si/SiGe/Si)。在一些實施中，半導體層堆疊包括包括相同的材料但是具有交替的組成原子百分比的半導體層，例如具有第一原子百分比的組成分的半導體層和具有第二原子百分比的組成分的半導體層。例如，半導體層堆疊包括具有交替的矽和/或鍺原子百分比的矽鍺層(例如，從底部到頂部，SiaGeb/SicGed/SiaGeb，其中，a、c是不同的矽的原子 百分比，b、d是不同的鍺的原子百分比。替代地或附加地，塊體基板202和/或一或多個材料層包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽、磷化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、氧化鋅、硒化鋅、硫化鋅、碲化鋅、硒化鎘、硫化鎘、和/或碲化鎘；合金半導體，例如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；其他的III-V族材料；其他的II-V族材料；或其組合。替代地，基板202是絕緣體上半導體基板，例如絕緣體上矽(SOI)基板、絕緣體上矽鍺(SGOI)基板、或絕緣體上鍺(GOI)基板。製造絕緣體上半導體基板可以使用經由氧佈植隔離(separation by implantation of oxygen，SIMOX)、晶圓接合、和/或其他合適的方法。
在一些實施方式中，第一區域1000是核心裝置區域，在其上方可能形成邏輯裝置和記憶體裝置，而第二區域2000是輸入/輸出裝置(I/O)區域，在其上方可能形成輸入/輸出裝置。在一些替代的實施方式中，第一區域1000是混合區域，其包括邏輯裝置、記憶體裝置、以及輸入/輸出裝置，而第二區域2000包括只有輸入/輸出裝置。
仍然參看第1圖和第3圖，方法100包括方塊104，其中在基板202上方沉積硬遮罩層204。硬遮罩層204可能是單層或多層。在第3圖中所示的一些實施方式中，硬遮罩層204是多層，其包括第一層206和在第一層206上方的第二層208。在一些實施中，第一層206可能由矽 氮化物、矽氧氮化物、矽碳氮化物、或其他合適的介電材料形成，並且第二層208可能由矽氧化物或其他合適的介電材料形成。為了提供對通過硬遮罩層204的蝕刻製程的控制，選擇用於第一層206和第二層208的材料，使得它們在關於蝕刻製程方面具有不同的蝕刻選擇性。第一層206可能具有介於約200Å與約500Å之間的厚度，並且第二層208可能具有介於約300Å與約700Å之間的厚度。在一個實施方式中，第一層206由矽氮化物形成並且具有介於約300Å和約400Å之間的厚度，而第二層208由矽氧化物形成並且具有介於約450Å和約550Å之間的厚度。在一些實施方式中，沉積硬遮罩層204可能使用化學氣相沉積(CVD)、原子層沉積(ALD)、或其他合適的沉積技術。在第3圖中所示的一些實施中，在硬遮罩層204的沉積之前，在基板202上方形成墊氧化物層203，以改善硬遮罩層204的黏附性。形成墊氧化物層203可能經由熱氧化、原子層沉積、化學氣相沉積、或適當的方法。在一些情況下，墊氧化物層203具有介於約30Å和約50Å之間的厚度。
參看第1圖和第4至7圖，方法100包括方塊106，其中在第一區域1000中的硬遮罩層204上方形成複數個間隔物特徵212。根據本揭示內容，複數個間隔物特徵212可能是形成在多重圖案化製程中的暫時性特徵，多重圖案化製程諸如雙重圖案化微影(DPL)製程(例如，微影-蝕刻-微影-蝕刻(LELE)製程、自對準圖案化(SADP)製程、間 隔物為介電質圖案化(SIDP)製程、其他的雙重圖案化製程、或其組合)、三重圖案化製程(例如，微影-蝕刻-微影-蝕刻-微影-蝕刻(LELELE)製程、自對準的三重圖案化(STAP)製程、其他的三重圖案化製程、或其組合)、其他的多重圖案化製程(例如，自對準的四重圖案化(SAQP)製程)、或其組合。一般上，多重圖案化製程將微影製程和自對準製程結合，允許建構圖案其具有例如間距小於使用單個直接微影製程可獲得的間距。
用於形成複數個間隔物特徵212的非限制性實施例代表性地在第4圖至第7圖中示出。參看第4圖，在硬遮罩層204上方沉積犧牲層209。在一個實施方式中，犧牲層209可能是使用化學氣相沉積、低壓化學氣相沉積(LPCVD)、原子層沉積、或合適的方法沉積的矽氮化物或多晶矽層，並且可能形成為介於約1000Å和約1400Å之間的厚度，例如介於1100Å和約1300Å之間。然後，使用微影製程圖案化犧牲層209，以形成在第5圖中所示的心軸特徵210。使用旋塗將光阻層(圖未示)沉積在犧牲層209上方，並且然後在預曝光烘烤製程中烘烤光阻層。光阻層可能是單層或多層，例如三層。然後，將預烘烤的光阻層曝光於輻射，此輻射從具有圖案的光罩反射、或透射穿過具有圖案的光罩。然後，在曝光後烘烤製程中烘烤曝光的光阻層，並且在顯影製程中顯影。輻射源可能是準分子電射光源、紫外線(UV)源、深紫外線(DUV)源、或極紫外線(EUV)源。因為光阻層被選擇為對輻射敏感，所 以在顯影製程期間，光阻層的曝光的(或未曝光的)部分發生化學變化以轉變為可溶於顯影劑溶液中。所得的圖案化的光阻層帶有與遮罩的圖案相對應的圖案。然後在蝕刻製程期間可以使用圖案化的光阻層作為蝕刻遮罩，以移除在下方的犧牲層209的多個部分。蝕刻製程可以包括乾式蝕刻製程(例如，反應性離子蝕刻(RID)製程)、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。在蝕刻製程之後，移除圖案化的光阻層可以經由灰化或合適的方法。替代地，曝光製程可以實施無遮罩微影、電子束直寫、離子束直寫和/或奈米印刷技術。在移除圖案化的光阻層之後，在第一區域1000中的硬遮罩層204上方形成在第5圖中所示的多個心軸特徵210。
現在參看第6圖，然後將間隔物層211毯式沉積在工件200上方，包括在第一區域1000的多個心軸特徵210上方。如在第6圖中所示，間隔物層211沿著多個心軸特徵210的頂表面和側壁沉積。在一些實施方式中，間隔物層211可能由具有與心軸特徵210的蝕刻選擇性不同的蝕刻選擇性的材料形成，使得可能在隨後的製程中選擇性地移除多個心軸特徵210。例如，間隔物層211可能由矽氮化物、矽氧氮化物、矽碳氮化物、矽碳化物、或其他合適的材料形成。然後回蝕刻間隔物層211，以暴露心軸特徵210的頂表面。在一些實施中，間隔物層211的回蝕刻留下間隔物層211的多個垂直的部分其沿著心軸特徵210的側壁延伸，而移除了覆蓋硬遮罩層204的頂表面的 間隔物層211的多個水平的部分。如在第7圖中所示，心軸特徵210的暴露允許心軸特徵210被選擇性地移除，從而在第一區域1000的硬遮罩層204上方形成複數個間隔物特徵212。
參照第1圖和第8圖，方法100包括方塊108，其中底部抗反射塗層(BARC)214被毯式沉積在基板202上方。在一些實施方式中，底部抗反射塗層214可能包括矽氧氮化物、聚合物、或合適的材料。沉積底部抗反射塗層214可能使用旋塗、化學氣相沉積、或其他合適的方法。
參看第1圖、第8圖、和第9圖，方法100包括方塊110，其中，圖案化底部抗反射塗層214，以在第二區域2000中形成材料特徵217。為了圖案化底部抗反射塗層214，可能使用旋塗，在底部抗反射塗層214上方沉積光阻層，並且然後在預曝光烘烤製程中烘烤光阻層。光阻層可能是單層或多層，例如三層。然後，將預烘烤的光阻層曝光於輻射，此輻射從具有圖案的光罩反射、或透射穿過具有圖案的光罩。然後，在曝光後烘烤製程中烘烤曝光的光阻層，並且在顯影製程中顯影。輻射源可能是準分子電射光源、紫外線(UV)源、深紫外線(DUV)源、或極紫外線(EUV)源。因為光阻層被選擇為對輻射敏感，所以在顯影製程期間，光阻層的曝光的(或未曝光的)部分發生化學變化以轉變為可溶於顯影劑溶液中。如在第8圖中所繪示的所形成的圖案化的光阻層216，帶有與遮罩的圖案相對應的圖案。然後在蝕刻製程期間可以使用圖案化的光 阻層216作為蝕刻遮罩，以移除在下方的底部抗反射塗層214的多個部分，以在第二區域2000中的硬遮罩層204上方形成材料特徵217，如在第9圖中所示。蝕刻製程可以包括乾式蝕刻製程(例如，反應性離子蝕刻(RIE)製程)、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。
參看第1圖、第10圖、和第11圖，方法100包括方塊112，其中，使用複數個間隔物特徵212和圖案化的底部抗反射塗層214作為蝕刻遮罩來圖案化硬遮罩層204。在一些實施方式中，在方塊112處的操作可能包括多於一次的蝕刻操作。在一實施例中，在適合於蝕刻第二層208的第一蝕刻製程中，在第10圖中的第二層208首先使用複數個間隔物特徵212和圖案化的底部抗反射塗層214作為蝕刻遮罩來進行蝕刻。然後，如在第11圖中所示，在隨後的適合於蝕刻第一層206的第二蝕刻製程中，使用複數個間隔物特徵212和圖案化的底部抗反射塗層214作為蝕刻遮罩來蝕刻第一層206。最後，可能執行第三蝕刻製程，以蝕刻穿過墊氧化物層203，以暴露出在下方的基板202。在第11圖中所示的一些實施中，因為複數個間隔物特徵212和第一層206可能由基本上相似的材料形成，所以第二蝕刻製程可能同時地蝕刻複數個間隔物特徵212和第一層206兩者。在第11圖中，可能在第二蝕刻製程通過第一層206的同時減小複數個間隔物特徵212中的各者的厚度。然後可能執行在第二蝕刻製程之後的第三蝕刻製程，以蝕刻穿過墊氧化物層203。在一些情況下，第一 蝕刻製程和第三蝕刻製程可能包括相似的化學品。在方塊112的操作結束時，硬遮罩層204被圖案化以在第一區域1000中具有與複數個間隔物特徵212相對應的遮罩特徵，並且在第二區域2000中，具有與圖案化的底部抗反射塗層214相對應的遮罩特徵。
參看第1圖、第12圖、和第13圖，方法100包括方塊114，其中使用圖案化的硬遮罩層204作為蝕刻遮罩來圖案化基板202。在一些實施方式中，可能通過圖案化的硬遮罩層204來各向異性地蝕刻基板202。隨著蝕刻製程向下進行到基板202中，可能移除在圖案化的硬遮罩層204上方的複數個間隔物特徵212，如在第13圖中所示。在方塊114處，硬遮罩層的圖案化包括在第一區域1000中的第一鰭片240(或第一半導體鰭片240)和在第二區域2000中的第二鰭片250(或第二半導體鰭片250)。儘管未在第13圖中的局部截面視圖中示出，但是第一鰭片240和第二鰭片250中的各者沿著Y方向縱向延伸。在一些實施中，第一鰭片240中的各者包括沿著X方向的第一寬度W1，並且第二鰭片250中的各者包括沿著X方向的第二寬度W2。第二寬度W2大於第一寬度W1。在一些實施中，第二寬度W2相對於第一寬度W1的比率(W2/W1)介於約2和約600之間。亦即，第二寬度W2是第一寬度W1的至少兩倍。在一個實施例中，第一寬度W1介於約5nm和約10nm之間，並且第二寬度W2介於約20nm和約6000nm之間。因為第一鰭片240和第二鰭片250 作為在半導體裝置200上的裝置的半導體本體，第一鰭片240可能稱為第一主動區域240並且第二鰭片250可能被類似地稱為第二主動區域250。由於它們的沿著X方向的寬度大於第一鰭片240的寬度，因此第二鰭片250可能稱為台面250。
參看第1圖、第14圖、第15圖、和第16圖，方法100包括方塊116，其中執行進一步的多個製程。這樣的進一步的多個製程可能包括沿著第一和第二鰭片240和250的隔離結構220的形成，在第一鰭片240和第二鰭片250上方的虛擬閘極介電層的形成，在第一鰭片240和第二鰭片250的通道區域上方的虛擬閘極堆疊的形成，在虛擬閘極堆疊的側壁上方的一或多個閘極間隔物的形成，在工件上方的層間介電(ILD)層的沉積，在源極/汲極區域中的源極/汲極凹陷的形成，在源極/汲極凹陷中的源極/汲極特徵的形成，虛擬閘極堆疊的移除，第一鰭片240和第二鰭片250的形成，沿著X方向縱向的第一鰭片240和第二鰭片250的通道區域上方的閘極結構222(在第14圖中所示)的形成。在一些實施方式中，閘極結構222可能包括界面層、在界面層上方的閘極介電層、在閘極介電層上方的一或多個功函數層、以及在功函數層上方的金屬填充層。取決於半導體裝置200的設計，閘極結構222可能被劃分為在第15圖和第16圖中所示的複數個閘極區段。
現在參照第15圖。在一些實施方式中，在第14圖中所示的閘極結構222可能經歷金屬閘極切割製程，以 被劃分為第一閘極區段224、第二閘極區段226、第三閘極區域228、和第四閘極區段230。如在第15圖中所示，第一閘極區段224跨越並且圍繞第一鰭片240-1和240-2，第二閘極區段226跨越並且圍繞第一鰭片240-3和240-4，第三閘極區段228跨越並且圍繞第一鰭片240-5和240-6，並且第四閘極區段230跨越並且圍繞第二鰭片250。在這些實施方式中，第一、第二、和第三閘極區段224、226、和228中的各者控制在第一區域1000中的核心裝置，並且第四閘極區段230控制在第二區域2000中的輸入/輸出(I/O)裝置。儘管只有示出了在第二區域2000中的一個輸入/輸出裝置，但是半導體裝置200可能在第二區域2000中包括多個類似的輸入/輸出裝置。在第15圖中所示的這些實施方式中，第一區域1000是核心裝置區域並且第二區域2000是輸入/輸出裝置區域。在一些實施中，在第一區域1000中的核心裝置可能具有介於0.5V和約0.9V之間的操作電壓，例如0.8V。由於第二鰭片250的增加的寬度減輕了熱載子效應，所以在第二區域2000中的輸入/輸出裝置可能在介於約2.5V和約8V之間的電壓下操作(例如在介於約3.3V和約8V之間)，具有良好的使用壽命。在此處，良好的使用壽命可能定義為在10年模擬周期中無故障。此外，在第二區域2000中的輸入/輸出裝置作為用於在第一區域1000中的核心裝置的輸入/輸出裝置。注意的是，儘管在第15圖中示出了雙鰭片裝置，它們僅僅是實施例，並且本揭示內容 完全地構思了其他單鰭片或其他多鰭片裝置。此外，儘管示出了四個閘極區段，但是本揭示內容完全地構思了具有或多或少的閘極區段的多個實施方式。在一些情況下，在第一區域1000的核心裝置的操作電壓與在第二區域2000中的輸入/輸出裝置的操作電壓的比率可能在介於約3和約10之間，包括介於約4和約10之間。
現在參看第16圖，在一些替代的實施方式中，第一區域1000可能被劃分為第一子區域1000A和第二子區域1000B。第一和第二閘極區段224和226中的各者控制在第一子區域1000A中的核心裝置。第三閘極區段228控制在第二子區域1000B中的第一輸入/輸出裝置。第四閘極區段230控制在第二區域2000中的第二輸入/輸出裝置。在這些替代的實施方式中，在第二子區域1000B上方的虛擬閘極介電層未從第一鰭片240-5和240-6移除或未完全地從第一鰭片240-5和240-6移除，而在第一子區域1000A和第二區域2000上方的虛擬閘極介電層被完全地移除。在第二子區域1000B中的虛擬閘極介電層的不移除或不完全的移除導致在第二子區域1000B中剩餘的虛擬閘極介電層232，從而增加在第二子區域1000B中的第一輸入/輸出裝置的操作電壓。因為剩餘的虛擬閘極介電層232的組成物類似於在第一區域1000和第二區域2000中普遍形成的界面層的組成物，所以剩餘的虛擬閘極介電層232的存在具有增加在第二子區域1000B中的第一輸入/輸出裝置中的界面層的厚度的效果。
仍然參看第16圖，根據這些替代的實施方式的半導體裝置200提供了兩個不同的輸入/輸出裝置區域：第二子區域1000B和第二區域2000。在第二子區域1000B中的第一輸入/輸出裝置具有附加的剩餘的虛擬閘極介電層232(或在功效上更厚的界面層)，並且在第二區域2000中的第二輸入/輸出裝置具有較寬的主動區域。在一些情況下，第一輸入/輸出裝置可能具有介於約1.8V和約2.75V之間的操作電壓，並且第二輸入/輸出裝置可能具有介於約2.5V和約8V之間的操作電壓，包括介於約3.3V和約8V之間。根據這些替代的實施方式的半導體裝置200可能與在第一輸入/輸出裝置的操作電壓(在介於約1.8V和約2.75V之間)或第二輸入/輸出裝置的操作電壓(在介於約2.5V和約8V之間，包括介於約3.3V和約8V之間)下操作的外部電路兼容。由於在第1圖中的方法100代表性地繪示形成製程，第二子區域1000B設置在介於第一子區域1000A和第二區域2000之間。
本揭示內容構思了滿足各種其他設計需求的多個進一步實施方式。在第17圖和第18圖中繪示了這樣的多個進一步實施方式的多個實施例。與在第16圖中所示的半導體裝置200相比，在第17圖中的半導體裝置200包括在第三區域3000中的複數個第三鰭片252，而不是在第二區域2000中的第二鰭片250。第五閘極區段234設置在複數個第三鰭片252上方，以控制在第三區域3000中的輸入/輸出裝置。複數個第三鰭片252中的各者具有第三 寬度W3，其大於第一寬度W1。第三寬度W3與第一寬度W1的比率可能介於約2和約600之間。在一些實施中，在第17圖中的第三鰭片252的第三寬度W3可能小於在第16圖中所示的第二鰭片250的第二寬度W2。在這些實施中，第二寬度W2與第三寬度W3的比率可能在介於約2和約5之間。在這些實施中，第三鰭片252可能被稱為寬鰭片或混合鰭片，而第二鰭片可能被稱為台面。在一些實施方式中，在第二區域2000和第三區域3000兩者中的輸入/輸出裝置具有介於約2.5V和約8V之間的操作電壓。在一些其他的實施方式中，在第三區域3000中的輸入/輸出裝置的操作電壓小於在第二區域2000中的輸入/輸出裝置的操作電壓。
在第18圖中所繪示的半導體裝置200表示在第16圖和第17圖中的實施方式的組合。在第18圖中的半導體裝置200包括三個區域：第一區域1000、第二區域2000、和第三區域3000。以上已描述了在第一、第二和第三區域1000、2000、和3000中的不同類型的主動區域，在此將不再重複。在第18圖中的半導體裝置200包括三種類型的輸入/輸出裝置。第一類型的輸入/輸出裝置是設置在第二子區域1000B中的那些裝置；第二類型的輸入/輸出裝置是設置在第二區域2000中的那些裝置；並且第三類型的輸入/輸出裝置是設置在第三區域3000中的那些裝置。
本揭示內容的半導體裝置提供了益處。示例半導體 裝置包括第一區域和第二區域。第一區域包括形成在第一鰭片中的核心裝置，第二區域包括形成在第二鰭片中的輸入/輸出(I/O)裝置。第一鰭片中的各者具有第一寬度W1，並且第二鰭片中的各者具有第二寬度W2。第二寬度W2大於第一寬度W1。在本揭示內容的實施方式中，第二寬度W2與第一寬度W1的比率可能在介於約2和約600之間。較大的第二寬度W2降低了熱載子效應，並且允許在第二區域中的輸入/輸出鰭式場效電晶體在介於約2.5V和約8V的供應電壓下操作，具有良好的使用壽命。示例半導體裝置因此與具有介於約2.5V和8V之間的供應電壓(例如3.3V)的外部電路兼容。其他的變化也是可能的。例如，輸入/輸出裝置可能形成在第一區域中的第一鰭片中，使得半導體裝置也可能與在不同的供應電壓下的外部電路兼容。
本揭示內容提供了許多不同的實施方式。在一個實施方式中，提供了一種半導體裝置。半導體裝置包括：基板其包括核心裝置區域和輸入/輸出(I/O)裝置區域；在核心裝置區域中的複數個核心裝置其各者包括沿著第一方向延伸的第一主動區域；以及在輸入/輸出裝置區域中的複數個第一輸入/輸出(I/O)電晶體。複數個第一輸入/輸出電晶體中的各者包括沿著第一方向延伸的第二主動區域。第一主動區域包括沿著與第一方向垂直的第二方向的第一寬度，並且第二主動區域包括沿著第二方向的第二寬度。第二寬度大於第一寬度。
在一些實施方式中，第二寬度與第一寬度的比率介於約2和約600之間。在一些實施中，複數個核心裝置在第一電壓下操作，並且複數個輸入/輸出電晶體在第二電壓下操作。第二電壓與第一電壓的比率介於約3和約10之間。在一些情況下，第一電壓為約0.8V，第二電壓為介於2.5V和約8V之間。在一些實施方式中，半導體裝置還包括設置在第一主動區域上方的第一閘極結構和設置在第二主動區域上方的第二閘極結構。第一閘極結構包括設置在第一主動區域上的第一界面層。第二閘極結構包括設置在第二主動區域上的第二界面層。第一界面層的厚度基本上類似於第二界面層的厚度。在一些實施方式中，半導體裝置還包括複數個第二輸入/輸出(I/O)電晶體。複數個第二輸入/輸出電晶體中的各者包括沿著第一方向的第三主動區域。第三主動區包括沿著第二方向的第三寬度，並且第三寬度與第一寬度基本上相等。在一些實施中，半導體裝置還包括設置在第一主動區域上方的第一閘極結構、設置在第二主動區域上方的第二閘極結構、和設置在第三主動區域上方的第三閘極結構。第一閘極結構包括設置在第一主動區域上的第一界面層。第二閘極結構包括設置在第二主動區域上的第二界面層。第三閘極結構包括設置在第三主動區域上的第三界面層。第一界面層的厚度與第二界面層的厚度基本上類似。第三界面層的厚度大於第一界面層的厚度。在一些情況下，複數個核心裝置在第一電壓下操作，複數個第一輸入/輸出電晶體在第二電壓下操作，並且複數 個第二輸入/輸出電晶體在第三電壓下操作。第二電壓大於第三電壓，並且第三電壓大於第一電壓。在一些情況下，第一電壓介於約0.5V和約0.9V之間，第二電壓介於約2.5V和約8V之間，並且第三電壓介於約1.8V和約2.75V之間。在一些實施方式中，複數個第二輸入/輸出電晶體設置在介於複數個第一輸入/輸出電晶體和複數個核心裝置之間。
在另一個實施方式中，提供了一種半導體裝置。半導體裝置包括：基板、複數個核心裝置其各者包括沿著第一方向延伸的第一主動區、複數個第一輸入/輸出(I/O)電晶體其各者包括沿著第一方向延伸的第二主動區域、以及複數個第二輸入/輸出電晶體其各者包括沿著第一方向延伸的第三主動區域。第一主動區域包括沿著垂直於第一方向的第二方向的第一寬度，第二主動區域包括沿著第二方向的第二寬度，並且第三主動區域包括沿著第二方向的第三寬度。第一寬度等於第二寬度，並且第三寬度大於第一寬度。
在一些實施方式中，複數個第一輸入/輸出電晶體設置在介於複數個核心裝置和複數個第二輸入/輸出電晶體之間。在一些實施中，半導體還包括：第一閘極結構其設置在第一主動區域上方並且沿著第二方向延伸；第二閘極結構其設置在第二主動區上方並且沿著第二方向延伸；以及第三閘極結構其設置在第三主動區域上方並且沿著第二方向延伸。第一閘極結構包括第一界面層其設置第一主 動區域上，並且第二閘極結構包括第二界面層其設置在第二主動區域上。第三閘極結構包括第三界面層其設置在第三主動區域上，並且第一界面層的厚度與第三界面層的厚度基本上相似。第二界面層的厚度大於第一界面層的厚度。在一些實施方式中，複數個核心裝置在第一電壓下操作，複數個第一輸入/輸出電晶體在第二電壓下操作，複數個第二輸入/輸出電晶體在第三電壓上操作，並且第三電壓大於第二電壓，且第二電壓大於第一電壓。在一些情況下，第一電壓介於約0.5V和約0.9V之間，第二電壓介於約1.8V和約2.75V之間，並且第三電壓介於約2.5V和約8V之間。
在又另一個實施方式中，提供了一種方法。方法包括：提供一基板其包括第一區域和第二區域；在基板上方沉積硬遮罩層；在第一區域中的硬遮罩層上方選擇性地形成複數個間隔物特徵；在第二區域中的硬遮罩層上方選擇性地形成材料特徵；使用所述複數個間隔物特徵和此材料特徵作為蝕刻遮罩來蝕刻硬遮罩層，從而形成圖案化的硬遮罩層；以及使用圖案化的硬遮罩層作為蝕刻遮罩來蝕刻基板。複數個間隔物特徵和材料特徵中的各者沿著第一方向縱向延伸。複數個間隔物特徵中的各者具有第一寬度其沿著垂直於第一方向的第二方向。材料特徵具有第二寬度其沿著第二方向。第二寬度大於第一寬度。
在一些實施方式中，第一區域包括核心裝置區域並且第二區域包括輸入/輸出(I/O)裝置區域。在一些實施中， 複數個間隔物特徵的選擇性地形成包括在硬遮罩層上方沉積犧牲層，圖案化犧牲層以形成複數個心軸特徵，在心軸特徵上方沉積間隔物層，回蝕刻間隔物層以暴露複數個心軸特徵的多個頂表面，並且選擇性地移除複數個心軸特徵。在一些實施中，材料特徵的形成包括在複數個間隔物特徵和硬遮罩層上方沉積底部抗反射塗層(BARC)，以及圖案化底部抗反射塗層，以形成材料特徵。在一些實施方式中，第二寬度與第一寬度的比率在介於約2和約600之間。
以上概述了數個實施方式，以便本領域技術人員可較佳地理解本揭示內容的多個態樣。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計和修改的基礎，以實現與在此介紹的實施方式的相同的目的，或是達到相同的優點。本領域技術人員亦應理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可能進行各種改變、替換、和變更，而不脫離本揭示內容的精神和範圍。
200:半導體裝置(工件)
202:基板
220:隔離結構
224:第一閘極區段
226:第二閘極區段
228:第三閘極區段
230:第四閘極區段
240:第一鰭片(第一半導體鰭片、第一主動區域)
240-1:第一鰭片
240-2:第一鰭片
240-3:第一鰭片
240-4:第一鰭片
240-5:第一鰭片
240-6:第一鰭片
250:第二鰭片(第二半導體鰭片、第二主動區域、台面)
1000:第一區域
2000:第二區域
W1:第一寬度
W2:第一寬度

Claims (10)

  1. 一種半導體裝置，包含：一基板，其包括一核心裝置區域和一輸入/輸出(I/O)裝置區域；複數個核心裝置，其在該核心裝置區域中，所述複數個核心裝置中的各者包括一第一主動區域和一第一閘極結構，其中該第一主動區域沿著一第一方向延伸，該第一閘極結構沿著垂直於該第一方向的一第二方向延伸且包圍該第一主動區域的一通道區域；以及複數個第一輸入/輸出(I/O)電晶體，其在該輸入/輸出裝置區域中，所述複數個第一輸入/輸出電晶體中的各者包括一第二主動區域和一第二閘極結構，其中該第二主動區域沿著該第一方向延伸，該第二閘極結構沿著該第二方向延伸且包圍該第二主動區域的一通道區域，其中，該第一主動區域包括沿著該第二方向的一第一寬度，並且該第二主動區域包括沿著該第二方向的一第二寬度，其中該第二寬度大於該第一寬度。
  2. 如請求項1所述的半導體裝置，其中該第二寬度與該第一寬度的一比率介於約2和約600之間。
  3. 如請求項1所述之半導體裝置，其中所述複數個核心裝置在一第一電壓下操作， 其中所述複數個輸入/輸出電晶體在一第二電壓下操作，其中該第二電壓與該第一電壓的一比率介於約3和約10之間。
  4. 如請求項1所述之半導體裝置，其中該第一閘極結構包括設置在該第一主動區域上的一第一界面層，其中該第二閘極結構包括設置在該第二主動區域上的一第二界面層，其中該第一界面層的一厚度基本上類似於該第二界面層的一厚度。
  5. 如請求項1所述之半導體裝置，還包含：複數個第二輸入/輸出(I/O)電晶體，所述複數個第二輸入/輸出電晶體中的各者包括一第三主動區域和一第三閘極結構，其中該第三主動區域沿著該第一方向延伸，該第三閘極結構沿著該第二方向延伸且包圍該第三主動區域的一通道區域，其中該第三主動區域包括沿著該第二方向的一第三寬度，其中，該第三寬度與該第一寬度基本上相同。
  6. 一種半導體裝置，包含： 一基板；複數個核心裝置其在該基板上方，所述複數個核心裝置中的各者包括一第一主動區域和一第一閘極結構，其中該第一主動區域沿著一第一方向延伸，該第一閘極結構沿著垂直於該第一方向的一第二方向延伸且包圍該第一主動區域的一通道區域；複數個第一輸入/輸出(I/O)電晶體其在該基板上方，所述複數個輸入/輸出電晶體中的各者包括一第二主動區域和一第二閘極結構，其中該第二主動區域沿著該第一方向延伸，該第二閘極結構沿著該第二方向延伸且包圍該第二主動區域的一通道區域；以及複數個第二輸入/輸出電晶體其在該基板上方，所述複數個第二輸入/輸出電晶體中的各者包括一第三主動區域和一第三閘極結構，其中該第三主動區域沿著該第一方向延伸，該第三閘極結構沿著該第二方向延伸且包圍該第三主動區域的一通道區域，其中該第一主動區域包括沿著該第二方向的一第一寬度，該第二主動區域包括沿著該第二方向的一第二寬度，並且該第三主動區域包括沿著該第二方向的一第三寬度，其中該第一寬度等於該第二寬度，其中該第三寬度大於該第一寬度。
  7. 如請求項6所述之半導體裝置，其中該第一閘極結構包括一第一界面層其設置在該第 一主動區域上，其中該第二閘極結構包括一第二界面層其設置在該第二主動區域上，其中該第三閘極結構包括一第三界面層其設置在該第三主動區域上，其中該第一界面層的一厚度與該第三界面層的一厚度基本上相似，其中該第二界面層的一厚度大於該第一界面層的該厚度。
  8. 如請求項6所述之半導體裝置，其中所述複數個核心裝置在一第一電壓下操作，其中所述複數個第一輸入/輸出電晶體在一第二電壓下操作，其中所述複數個第二輸入/輸出電晶體在一第三電壓下操作，其中該第三電壓大於該第二電壓並且該第二電壓大於該第一電壓。
  9. 一種製造半導體裝置的方法，包含：提供一基板其包括一第一區域和一第二區域；在該基板上方沉積一硬遮罩層；在該第一區域的該硬遮罩層上方選擇性地形成複數個間隔物特徵； 在該第二區域的該硬遮罩層上方選擇性地形成一材料特徵；使用所述複數個間隔物特徵和該材料特徵作為一蝕刻遮罩來蝕刻該硬遮罩層，從而形成一圖案化的硬遮罩層；以及使用該圖案化的硬遮罩層作為一蝕刻遮罩來蝕刻該基板，在該第一區域中形成複數個第一半導體鰭片，並且在該第二區域中形成一第二半導體鰭片，其中所述複數個間隔物特徵和該材料特徵中的各者沿著一第一方向縱向延伸，其中所述複數個間隔物特徵和所述複數個第一半導體鰭片中的各者具有一第一寬度其沿著垂直於該第一方向的一第二方向，其中該材料特徵和該第二半導體鰭片具有一第二寬度其沿著該第二方向，其中該第二寬度大於該第一寬度。
  10. 如請求項9所述之製造半導體裝置的方法，其中所述選擇性地形成所述複數個間隔物特徵包含：在該硬遮罩層上方沉積一犧牲層；圖案化該犧牲層，以形成複數個心軸特徵；在該些心軸特徵上方沉積一間隔物層；回蝕刻該間隔物層以暴露出所述複數個心軸特徵的多個頂表面；以及選擇性地移除所述複數個心軸特徵。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12119265B2 (en) * 2019-12-30 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage devices
CN114388448B (zh) * 2020-10-19 2025-02-11 上海华力集成电路制造有限公司 半导体器件鳍体的形成方法
US12218134B2 (en) * 2021-01-22 2025-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12283595B2 (en) 2021-11-12 2025-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Integration of multiple transistors having fin and mesa structures
CN116266556B (zh) * 2021-12-17 2025-11-04 联华电子股份有限公司 半导体元件及其制作方法
US20250176158A1 (en) * 2023-11-24 2025-05-29 Nanya Technology Corporation Assembly structure including a plurality of spacers and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201110350A (en) * 2009-09-01 2011-03-16 Renesas Electronics Corp Semiconductor device and method of manufacturing the same
TW201347194A (zh) * 2012-05-14 2013-11-16 Samsung Electronics Co Ltd 半導體元件以及製造該元件的方法
CN103943681A (zh) * 2013-01-22 2014-07-23 三星电子株式会社 半导体器件及其制造方法
CN107068678A (zh) * 2016-01-25 2017-08-18 三星电子株式会社 半导体器件及其制造方法
TW201814910A (zh) * 2016-09-29 2018-04-16 瑞薩電子股份有限公司 半導體裝置及其製造方法
TW201946111A (zh) * 2011-12-28 2019-12-01 美商英特爾公司 具有多樣電晶體之積體電路結構及運算裝置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895955A (en) * 1997-01-10 1999-04-20 Advanced Micro Devices, Inc. MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US8106459B2 (en) * 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8716786B2 (en) * 2008-06-17 2014-05-06 Infineon Technologies Ag Semiconductor device having different fin widths
US7906802B2 (en) * 2009-01-28 2011-03-15 Infineon Technologies Ag Semiconductor element and a method for producing the same
JP2010258124A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8759904B2 (en) * 2011-08-24 2014-06-24 GlobalFoundries, Inc. Electronic device having plural FIN-FETs with different FIN heights and planar FETs on the same substrate
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US8975129B1 (en) * 2013-11-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9034723B1 (en) * 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR102193493B1 (ko) * 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9431395B2 (en) * 2014-07-01 2016-08-30 International Business Machines Corporation Protection of semiconductor-oxide-containing gate dielectric during replacement gate formation
KR102269055B1 (ko) * 2014-07-16 2021-06-28 삼성전자주식회사 반도체 소자의 제조 방법
US9431513B2 (en) 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure and methods thereof
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9324570B1 (en) * 2015-03-13 2016-04-26 United Microelectronics Corp. Method of manufacturing semiconductor device
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9716146B2 (en) 2015-12-15 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
CN106910686B (zh) * 2015-12-23 2019-12-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US9917085B2 (en) * 2016-05-31 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate isolation structure and method forming same
WO2018063394A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Depletion mode gate in ultrathin finfet based architecture
US10763280B2 (en) * 2017-05-31 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid FinFET structure
US10692769B2 (en) * 2017-08-29 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin critical dimension loading optimization
US10727343B2 (en) * 2017-09-28 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having fin structures
US10096524B1 (en) * 2017-10-18 2018-10-09 International Business Machines Corporation Semiconductor fin patterning techniques to achieve uniform fin profiles for fin field effect transistors
US10163640B1 (en) * 2017-10-31 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Gate isolation plugs structure and method
KR20230006054A (ko) * 2017-11-30 2023-01-10 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
KR102728515B1 (ko) * 2018-11-09 2024-11-13 삼성전자주식회사 반도체 소자의 제조 방법
US12119265B2 (en) * 2019-12-30 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage devices
US12538558B2 (en) * 2020-04-29 2026-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain epitaxial structures for high voltage transistors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201110350A (en) * 2009-09-01 2011-03-16 Renesas Electronics Corp Semiconductor device and method of manufacturing the same
TW201946111A (zh) * 2011-12-28 2019-12-01 美商英特爾公司 具有多樣電晶體之積體電路結構及運算裝置
TW201347194A (zh) * 2012-05-14 2013-11-16 Samsung Electronics Co Ltd 半導體元件以及製造該元件的方法
CN103943681A (zh) * 2013-01-22 2014-07-23 三星电子株式会社 半导体器件及其制造方法
CN107068678A (zh) * 2016-01-25 2017-08-18 三星电子株式会社 半导体器件及其制造方法
TW201814910A (zh) * 2016-09-29 2018-04-16 瑞薩電子股份有限公司 半導體裝置及其製造方法

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