TW201814856A - 採用成型中介層的晶圓級封裝 - Google Patents

Abstract

本發明披露一種成型中介層，包含：一第一成型模料層，具有一第一面及一相對於第一面的第二面；一第一重佈線層結構，設於第一面上；一第二重佈線層結構，設於第二面上；複數個金屬插塞，埋設於第一成型模料層中，以電連接第一重佈線層結構與第二重佈線層結構；以及一被動元件，埋設於第一成型模料層中。

Description

採用成型中介層的晶圓級封裝

本發明係有關於半導體封裝技術領域，更特定言之，本發明係有關於一種採用成型中介層的晶圓級封裝(wafer level package, WLP)，其中積體被動元件被埋設於成型中介層中。

2.5D半導體封裝，諸如CoWoS (Chip-On-Wafer-On-Substrate)技術係本領域所已知的，CoWoS技術通常使用穿矽通孔(TSV)技術將多個晶片結合至單一裝置中。

此架構提供了更高密度的互連、降低整體互連長度以及減輕相關的電阻電容負載，從而於更小的形狀因子上提高性能及減少功耗。

由於有TSV的中介層基板其製程較為複雜，故TSV矽中介層通常較昂貴。因此，對於某些應用可能不適合形成包括TSV中介層的WLP產品。

此外，2.5D半導體封裝在TSV矽中介層上並排放置多個晶片。諸如電容或電阻等被動元件可被設置在安裝晶片的同一表面上。這種佈置導致TSV中介層具有較大表面積。然而，實際應用上通常希望能縮減中介層的尺寸。

本發明係有關於提供一種具有較小尺寸的成型中介層，以及使用此成型中介層的半導體封裝。

本發明一方面，提出一種成型中介層，包含：一第一成型模料層，具有一第一面及一相對於第一面的第二面；一第一重佈線層結構，設於第一面上；一第二重佈線層結構，設於第二面上；複數個金屬插塞，埋設於第一成型模料層中，以電連接第一重佈線層結構與第二重佈線層結構；以及一被動元件，埋設於第一成型模料層中，其中被動元件係經由複數個連接件電連接第一重佈線層結構。

本發明另一方面，提出一種半導體封裝，包含上述的成型中介層以及至少一半導體晶片，設置在成型中介層的第一重佈線層結構上。半導體晶片係被一第二成型模料層模封包覆。第一成型模料層與第二成型模料層具有不同組成。

本發明另一方面，提出一種製作半導體封裝的方法。首先，提供一第一載板；然後，於第一載板上形成一第一重佈線層結構；再於第一重佈線層結構上形成一模版層，接著於模版層中形成複數個導孔；之後，分別於複數個導孔中形成金屬插塞；隨後移除模版層；然後，於第一重佈線層結構上設置一被動元件；再將被動元件與金屬插塞模封包覆於一第一成型模料層中；接著研磨第一成型模料層，顯露出金屬插塞；之後，於第一成型模料層上形成一第二重佈線層結構；隨後，於第二重佈線層結構上形成複數個錫球；最後，於第一重佈線層結構上設置一半導體晶片。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。

於下文中，係加以陳述本發明之具體實施方式，該些具體實施方式可參考相對應的圖式，俾使該些圖式構成實施方式之一部分。同時也藉由說明，揭露本發明可據以施行之方式。該等實施例已被清楚地描述足夠的細節，俾使該技術領域中具有通常技術者可據以實施本發明。其他實施例亦可被加以施行，且對於其結構上所做之改變仍屬本發明所涵蓋之範疇。

因此，下文的細節描述將不被視為一種限定，且本發明所涵蓋之範疇僅被所附之申請專利範圍以及其同意義的涵蓋範圍。本發明之一或多個實施例將參照附圖描述，其中，相同元件符號始終用以表示相同元件，且其中闡述的結構未必按比例所繪製。

本發明之一或多個實施例將參照附圖描述，其中，相同元件符號始終用以表示相同元件，且其中闡述的結構未必按比例所繪製。術語「晶片」、「半導體晶片」及「半導體晶粒」於整個說明書中可互換使用。

文中所使用的術語「晶圓」及「基板」包括任何具有暴露表面之結構，於該表面上根據本發明沉積一層，例如，形成諸如重佈線層的電路結構。術語「基板」被理解為包括半導體晶圓，但不限於此。術語「基板」亦可用以指加工過程中之半導體結構，且可包括已被製造在其上之其它層。

請參考第1圖至第13圖。第1圖至第13圖係根據本發明之實施例所繪示的製作具有成型中介層的晶圓級封裝的示例性方法。

如第1圖所示，首先，提供一載板300。載板300可為一可被撕除的基材。載板300可包含玻璃、矽、陶瓷、金屬或任何合適的支撐材料。在載板300的上表面上提供至少一介電層或鈍化層310。鈍化層310可以包括諸如聚亞醯胺(polyimide)的有機材料或諸如氮化矽、氧化矽，或其類似物的無機材料，但不限於此。

隨後，如第2圖所示，於鈍化層310上形成一重佈線層(RDL)結構410。RDL結構410用作前側(或晶片側)RDL中介層，其能夠扇出半導體晶片上的輸出/輸入墊。RDL結構410可包含至少一介電層412以及至少一金屬層414。

根據本發明一實施例，介電層412可包含例如聚亞醯胺(polyimide)等有機材料，或例如氮化矽、氧化矽，或其類似物等無機材料，但不限於此。

金屬層414可包含鋁、銅、鎢、鈦、氮化鈦，或其類似物。根據所示實施例，金屬層414可以包含複數個細間距佈線，接觸墊418從介電層412的上表面顯露出來，而接觸墊419係直接與鈍化層310接觸。

應理解的是，金屬層414和接觸墊418及419的層和佈局僅用於說明的目的。根據設計要求，在其他實施例中，可以在RDL結構410中形成更多層的金屬佈線。

如第3圖所示，在RDL結構410上塗覆一模版層500。例如，模版層500可以是一光阻，諸如，I-line光阻或定向自組裝(DSA)材料，但不限於此。

如第4圖所示，在模版層500中形成導孔501。每個導孔501延伸通過模版層500的整個厚度。根據本發明一實施例，導孔501可暴露相對應的接觸墊418用於進一步連接。根據本發明一實施例，導孔501可包含至少一虛設導孔501a。

為了形成導孔501，可以對包含例如光阻的模板層500進行微影製程，包括但不限於曝光製程和顯影製程。

根據本發明一實施例，導孔501可具有相同的通孔直徑或尺寸。根據本發明其他實施例，導孔501可具有不同的通孔直徑。例如，虛設導孔501a可具有比其它非虛設導孔更大的通孔直徑。

如第5圖所示，在形成導孔501之後，分別於導孔501中形成金屬插塞510。根據本發明一實施例，導孔501係被金屬完全填滿，金屬例如銅、鎢、鋁、鈦、氮化鈦或其類似物，從而形成金屬插塞510。金屬插塞510可以藉由沉積、網版印刷或任何合適的方法形成。

根據本發明一實施例，金屬插塞510可包含形成在虛設導孔501a內的至少一虛設金屬插塞510a，目的在消除應力或控制翹曲。至少一虛設導孔501a可以直接設置在虛設焊墊418a上。虛設焊墊418a是電隔離焊墊。積體電路封裝在操作時，不會有訊號通過虛設焊墊418a和虛設金屬插塞510a。

可選擇性進行一化學機械拋光(CMP)製程以去除導孔501外面的多餘金屬。根據本發明一實施例，金屬插塞510可以具有與模版層500的厚度t一樣的高度。

根據本發明一實施例，金屬插塞510可以具有相同的直徑或尺寸。根據本發明其他實施例，金屬插塞510可以具有不同的直徑。例如，虛設金屬插塞510a可具有比其它非虛設金屬插塞更大的直徑。

根據本發明一實施例，金屬插塞510可以用作前側RDL結構和背側RDL結構、散熱件或應力調節件(虛擬金屬插塞)之間的互連。

如第6圖所示，在形成金屬插塞510之後，完全移除模版層500，留下完整的金屬插塞510，其包含虛設金屬插塞510a。例如，若模板層500含有光阻時，模板層500可以透過電漿蝕刻或灰化製程去除。接觸墊418被顯露出來，且被動元件設置區域602及603被定義在金屬插塞510之間。

如第7圖所示，被動元件612及被動元件613分別設置在被動元件設置區域602及603內顯露出的接觸墊418上。被動元件612可以經由連接件614電連接到接觸墊418，而被動元件613可以經由連接件615電連接到接觸墊418。

根據本發明一實施例，連接件614及615可包含錫凸塊、銅凸塊、微凸塊或銅柱，但不限於此。根據本發明一實施例，被動元件612及613可以包含電容、電阻或電感，但是不限於此。根據本發明一實施例，被動元件612及613可以藉由使用表面黏著技術(SMT)設置在接觸墊418上。

如第8圖所示，形成一成型模料550，將金屬插塞510、被動元件612及613及RDL結構410包覆起來。可對成型模料550進行一固化製程。成型模料550可包含環氧樹脂和矽填料的混合物，但不限於此。成型模料550的厚度比被動元件612及613的厚度厚。

如第9圖所示，進行一研磨製程，移除成型模料550的上部，以暴露出金屬插塞510的上表面。

如第10圖所示，於成型模料550及金屬插塞510上形成一重佈線層(RDL)結構710。RDL結構710用作背側(或PCB側)RDL中介層。RDL結構710可以包含至少一介電層712和至少一金屬層714。

根據本發明一實施例，介電層712可包含例如聚亞醯胺(polyimide)等有機材料，或例如氮化矽、氧化矽，或其類似物等無機材料，但不限於此。

金屬層714可包含鋁、銅、鎢、鈦、氮化鈦，或其類似物。根據所示實施例，金屬層714可以包含複數個佈線，接觸墊718從介電層712的上表面顯露出來。可選擇性在虛設金屬插塞510a上形成虛設金屬層714a。虛設金屬層714a是電隔離的，且不會連接到金屬層714的其它佈線。

應理解的是，金屬層714和接觸墊718的層和佈局僅用於說明的目的。根據設計要求，在其他實施例中，可以在RDL結構710中形成更多層的金屬佈線。

隨後，在接觸墊718上形成錫球810，例如球型格柵陣列(ball grid array, BGA)錫球。應理解的是，防焊層802可以形成在RDL結構710上。在形成錫球810之前，可以在接觸墊718上形成凸塊下金屬(UBM)層(未明確示於圖中)。

如第11圖所示，在形成錫球810之後，移除鈍化層310及載板300，從而暴露出RDL結構410的接觸墊419，完成晶圓級成型中介層100。隨後，將晶圓級成型中介層100接合至載板320，其中錫球810與載板320直接接觸。可以在載板320上提供一黏著劑層(未明確示於圖中)。載板320可包括玻璃、矽、陶瓷、金屬或任何合適的支撐材料。

如第12圖所示，將半導體晶片11與半導體晶片12設置在RDL結構410上。半導體晶片11與半導體晶片12可為覆晶晶片。半導體晶片11與半導體晶片12透過接觸墊419電連接至RDL結構410。半導體晶片11與半導體晶片12透過RDL結構410及金屬插塞510電連接至RDL結構710。

隨後，形成一成型模料560，將RDL結構410及半導體晶片11與半導體晶片12包覆起來，從而形成一晶圓級封裝101。為了不影響成型模料550的性質，成型模料560的玻璃轉化溫度可以低於成型模料550的玻璃轉化溫度。

根據本發明一實施例，成型模料560可在較低的溫度下固化，例如，低於成型模料550的玻璃轉化溫度的溫度。根據本發明一實施例，成型模料550和成型模料560可具有不同的組成。在其他實施例中，可以省略成型模料560。

如第13圖所示，可進行一切割製程，將晶圓級封裝101切割成個別的晶片封裝10。應理解的是，在其他實施例中，每個晶片封裝10可僅包含一個晶片。

本發明的技術特徵在於，被動元件612及613係埋設於成型中介層100中並且由成型模料550模封。可以減小每個晶片封裝10中的成型中介層的整體尺寸。

請參考第14圖至第20圖。第14圖至第20圖係根據本發明之另一實施例所繪示的製作具有成型中介層的晶圓級封裝的示例性方法，其中，相同元件符號用以表示相同的層、區域或元件。

如第14圖所示，同樣地先提供一載板300。接著，於鈍化層310上形成一重佈線層(RDL)結構410。RDL結構410用作前側(或晶片側)RDL中介層，其能夠扇出半導體晶片上的輸出/輸入墊。RDL結構410可包含至少一介電層412以及至少一金屬層414。

在RDL結構410上塗覆一模版層500。例如，模版層500可以是一光阻，諸如，I-line光阻或定向自組裝(DSA)材料，但不限於此。隨後，在模版層500中形成導孔501。每個導孔501延伸通過模版層500的整個厚度。

根據本發明一實施例，導孔501可具有相同的通孔直徑或尺寸。根據本發明其他實施例，導孔501可具有不同的通孔直徑。根據本發明其他實施例，有些導孔501係虛設導孔。

如第15圖所示，在形成導孔501之後，分別於導孔501中形成金屬插塞510。根據本發明一實施例，導孔501係被金屬完全填滿，金屬例如銅、鎢、鋁、鈦、氮化鈦或其類似物，從而形成金屬插塞510。金屬插塞510可以藉由沉積、網版印刷或任何合適的方法形成。根據本發明其他實施例，有些金屬插塞510係虛設金屬插塞。

可選擇性進行一化學機械拋光(CMP)製程以去除導孔501外面的多餘金屬。根據本發明一實施例，金屬插塞510可以具有與模版層500的厚度t一樣的高度。

根據本發明其他實施例，金屬插塞510可以具有不同的通孔直徑，例如，如第21圖所示，金屬插塞510可包含虛設金屬插塞510’，其具有比其它非虛設金屬插塞更大的通孔直徑。

根據本發明一實施例，金屬插塞510可以用作前側RDL結構和背側RDL結構、散熱件或應力調節件(虛擬金屬插塞)之間的互連。

如第16圖所示，在形成金屬插塞510之後，完全移除模版層500，留下完整的金屬插塞510。例如，當模板層500含有光阻時，模板層500可以透過電漿蝕刻或灰化製程去除。

如第17圖所示，形成一成型模料550，將金屬插塞510及RDL結構410包覆起來。可對成型模料550進行一固化製程。成型模料550可包含環氧樹脂和矽填料的混合物，但不限於此。然後，進行一研磨製程，移除成型模料550的上部，以暴露出金屬插塞510的上表面。

如第18圖所示，於成型模料550及金屬插塞510上形成一重佈線層(RDL)結構710。RDL結構710用作背側(或PCB側)RDL中介層。RDL結構710可以包含至少一介電層712和至少一金屬層714。

根據本發明一實施例，介電層712可包含例如聚亞醯胺(polyimide)的有機材料，或例如氮化矽、氧化矽，或其類似物的無機材料，但不限於此。

金屬層714可包含鋁、銅、鎢、鈦、氮化鈦，或其類似物。根據所示實施例，金屬層714可以包含複數個佈線，接觸墊718從介電層712的上表面顯露出來。

應理解的是，金屬層714和接觸墊718的層和佈局僅用於說明的目的。根據設計要求，在其他實施例中，可以在RDL結構710中形成更多層的金屬佈線。

隨後，在接觸墊718上形成錫球810，例如球型格柵陣列(ball grid array, BGA)錫球。應理解的是，防焊層802可以形成在RDL結構710上。在形成錫球810之前，可以在接觸墊718上形成凸塊下金屬(UBM)層(未明確示於圖中)。

如第19圖所示，在形成錫球810之後，移除鈍化層310及載板300，從而暴露出RDL結構410的接觸墊419，完成晶圓級成型中介層100。隨後，將晶圓級成型中介層100接合至載板320，其中錫球810與載板320直接接觸。可以在載板320上提供一黏著劑層(未明確示於圖中)，以將錫球810黏附至載板320。載板320可包括玻璃、矽、陶瓷、金屬或任何合適的支撐材料。

如第20圖所示，將半導體晶片11與半導體晶片12設置在RDL結構410上。半導體晶片11與半導體晶片12可為覆晶晶片。半導體晶片11與半導體晶片12透過接觸墊419電連接至RDL結構410。半導體晶片11與半導體晶片12透過RDL結構410及金屬插塞510電連接至RDL結構710。

隨後，形成一成型模料560，將RDL結構410及半導體晶片11與半導體晶片12包覆起來，從而形成一晶圓級封裝。為了不影響成型模料550的性質，成型模料560的玻璃轉化溫度可以低於成型模料550的玻璃轉化溫度。

根據本發明一實施例，成型模料560可在較低的溫度下固化，例如，低於成型模料550的玻璃轉化溫度的溫度。根據本發明一實施例，成型模料550和成型模料560可具有不同的組成。在其他實施例中，可以省略成型模料560。然後，可進行一切割製程，將晶圓級封裝切割成個別的晶片封裝10。應理解的是，在其他實施例中，每個晶片封裝10可僅包含一個晶片。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

300‧‧‧載板

310‧‧‧鈍化層

410‧‧‧重佈線層(RDL)結構

412‧‧‧介電層

414‧‧‧金屬層

418‧‧‧接觸墊

419‧‧‧接觸墊

500‧‧‧模版層

501‧‧‧導孔

501a‧‧‧虛設導孔

510‧‧‧金屬插塞

510a‧‧‧虛設金屬插塞

418a‧‧‧虛設焊墊

602‧‧‧區域

603‧‧‧區域

612‧‧‧被動元件

613‧‧‧被動元件

614‧‧‧連接件

615‧‧‧連接件

550‧‧‧成型模料

710‧‧‧重佈線層(RDL)結構

712‧‧‧介電層

714‧‧‧金屬層

714a‧‧‧虛設金屬層

810‧‧‧錫球

802‧‧‧防焊層

100‧‧‧成型中介層

11‧‧‧半導體晶片

12‧‧‧半導體晶片

101‧‧‧晶圓級封裝

560‧‧‧成型模料

10‧‧‧晶片封裝

510’‧‧‧虛設金屬插塞

附圖包括對本發明的實施例提供進一步的理解，及被併入且構成說明書中的一部份。圖示說明一些本發明的實施例，並與說明書一起用於解釋其原理。 第1圖至第13圖係根據本發明之實施例所繪示的製作具有成型中介層的晶圓級封裝的示例性方法。 第14圖至第20圖係根據本發明之另一實施例所繪示的製作具有成型中介層的晶圓級封裝的示例性方法。 第21圖係繪示包含虛設金屬插塞的金屬插塞，其具有比非虛設金屬插塞更大的通孔直徑。

Claims (21)

1. 一種成型中介層，包含： 一第一成型模料層，具有一第一面及一相對於該第一面的第二面； 一第一重佈線層結構，設於該第一面上； 一第二重佈線層結構，設於該第二面上； 複數個金屬插塞，埋設於該第一成型模料層中，以電連接該第一重佈線層結構與該第二重佈線層結構；以及 一被動元件，埋設於該第一成型模料層中，其中該被動元件係經由複數個連接件電連接該第一重佈線層結構。
2. 如申請專利範圍第1項所述的成型中介層，其中該複數個金屬插塞包含一虛設金屬插塞。
3. 如申請專利範圍第1項所述的成型中介層，其中複數個連接件係內埋在該第一成型模料層中。
4. 如申請專利範圍第1項所述的成型中介層，其中該第一重佈線層結構包含至少一第一介電層及至少一第一金屬層。
5. 如申請專利範圍第4項所述的成型中介層，其中該第一介電層包含一有機材料或一無機材料。
6. 如申請專利範圍第5項所述的成型中介層，其中該有機材料包含聚亞醯胺。
7. 如申請專利範圍第5項所述的成型中介層，其中該無機材料包含氮化矽或氧化矽。
8. 如申請專利範圍第4項所述的成型中介層，其中該第一介電層係直接接觸該第一成型模料層。
9. 如申請專利範圍第1項所述的成型中介層，其中該第二重佈線層結構包含一第二介電層及一第二金屬層。
10. 如申請專利範圍第9項所述的成型中介層，其中另包含一防銲層，設於該第二重佈線層結構上。
11. 如申請專利範圍第9項所述的成型中介層，其中另包含複數個錫球，設於該第二重佈線層結構上。
12. 如申請專利範圍第1項所述的成型中介層，其中該第一成型模料層的厚度大於該被動元件的厚度。
13. 一種半導體封裝，包含： 一如申請專利範圍第1項所述的成型中介層；以及 至少一半導體晶片，設置在該成型中介層的該第一重佈線層結構上。
14. 如申請專利範圍第13項所述的半導體封裝，其中該半導體晶片係被一第二成型模料層模封包覆。
15. 如申請專利範圍第13項所述的半導體封裝，其中該第一成型模料層與該第二成型模料層具有不同組成。
16. 一種製作半導體封裝的方法，包含： 提供一第一載板； 於該第一載板上形成一第一重佈線層結構； 於該第一重佈線層結構上形成一模版層； 於該模版層中形成複數個導孔； 分別於該複數個導孔中形成金屬插塞； 移除該模版層； 於該第一重佈線層結構上設置一被動元件； 將該被動元件與該些金屬插塞模封包覆於一第一成型模料層中； 研磨該第一成型模料層，顯露出該金屬插塞； 於該第一成型模料層上形成一第二重佈線層結構； 於該第二重佈線層結構上形成複數個錫球；以及 於該第一重佈線層結構上設置一半導體晶片。
17. 如申請專利範圍第16項所述的製作半導體封裝的方法，其中另包含： 將該半導體晶片以一第二成型模料層模封包覆。
18. 如申請專利範圍第17項所述的製作半導體封裝的方法，其中另包含： 在一溫度低於該第一成型模料層的玻璃轉化溫度下，固化該第二成型模料層。
19. 如申請專利範圍第17項所述的製作半導體封裝的方法，其中於該第一重佈線層結構上設置該半導體晶片之前，且於該第二重佈線層結構上形成該複數個錫球之後，該方法另包含： 移除該第一載板，如此形成一晶圓級成型中介層；以及 將該晶圓級成型中介層貼合至一第二載板，其中該複數個錫球直接接觸該第二載板。
20. 如申請專利範圍第16項所述的製作半導體封裝的方法，其中該模版層係為一光阻層。
21. 如申請專利範圍第17項所述的製作半導體封裝的方法，其中該被動元件包含一電容、一電阻或一電感。